JP2013218021A - データドライバと表示装置 - Google Patents

Abstract

【課題】デコーダ回路のトランジスタ数の増大を抑制可能とするデータドライバ装置と、データドライバ装置を備えた表示装置を提供する。
【解決手段】入力デジタル信号と出力階調電圧との間の入出力特性が非線形の特性曲線上で隣接する第１乃至第３の階調電圧Ｖ０、Ｖ１、Ｖ２に対して、第２の階調電圧Ｖ１に対応する第２の参照電圧を間引き、第１の階調電圧Ｖ０と第２の階調電圧Ｖ１の外分によって求まる補正電圧に対応する第３の補正参照電圧Ｖ２＿Ｄを備え、デコーダ回路１０は、入力デジタル信号に応じて、第２の階調電圧を出力するにあたり、第１の階調電圧と第３の補正参照電圧とを選択して二つの出力に出力し、第１の階調電圧及び第３の階調電圧をそれぞれ出力するにあたり、第１の参照電圧を重複選択、及び、第３の参照電圧を重複選択して二つの出力に出力し、増幅回路２０は、デコーダ回路１０で選択された二つの出力の参照電圧を受け内挿して出力する。
【選択図】図１

Description

本発明は、表示装置に関し、特に、デジタル信号に基づき、階調電圧を出力するデジタルアナログ変換回路を備えたデータドライバと該データドライバを備えた表示装置に関する。

近時、表示装置は、薄型、軽量、低消費電力を特徴とする液晶表示装置（ＬＣＤ）が幅広く普及し、携帯電話機（モバイルフォン、セルラフォン）やＰＤＡ（パーソナルデジタルアシスタント）、ノートＰＣ等のモバイル機器の表示部に多く利用されてきた。しかし最近では液晶表示装置の大画面化や動画対応の技術も高まり、モバイル用途だけでなく据置型の大画面表示装置や大画面液晶テレビも実現可能になってきている。これらの液晶表示装置としては、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。また薄型表示デバイスとして有機発光ダイオード（ＯＬＥＤ）を用いたアクティブマトリクス駆動方式の表示装置も開発されている。

図７を参照して、アクティブマトリクス駆動方式の薄型表示装置（液晶表示装置）の典型的な構成について概説しておく。図７（Ａ）は、薄型表示装置の要部構成を等価回路で示した図である。

図７（Ａ）を参照すると、アクティブマトリクス駆動方式の薄型表示装置は、その典型的な構成として、電源回路９４０、表示コントローラー９５０、表示パネル９６０、ゲートドライバ９７０、データドライバ９８０を含む。表示パネル９６０は、画素スイッチ９６４と表示素子９６３を含む単位画素がマトリクス状に配置される（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）。表示パネル９６０には、各単位画素にゲートドライバ９７０から出力される走査信号を送る走査線９６１と、データドライバ９８０から出力される階調電圧信号を送るデータ線９６２とが格子状に配線される。ゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０によって制御され、それぞれ必要なクロックＣＬＫ、制御信号等が表示コントローラー９５０より供給される。映像データはデータドライバ９８０に供給される。現在、映像データはデジタルデータが主流となっている。電源回路９４０は、ゲートドライバ９７０、データドライバ９８０に必要な電源を供給する。表示パネル９６０は半導体基板を備えている。大画面表示装置等の表示パネル９６０としては、絶縁性基板上に薄膜トランジスタ（画素スイッチ等）を形成した半導体基板が広く使われている。

図７の表示装置において、画素スイッチ９６４のオン・オフを走査信号により制御し、画素スイッチ９６４がオン（電気的に導通状態）となるときに、映像データに対応した階調電圧信号が表示素子９６３に印加され、該階調電圧信号に応じて表示素子９６３の輝度が変化することで画像が表示される。１画面分のデータの書き換えは、例えば１フレーム期間（６０Ｈｚ駆動時は通常、約０．０１７秒）で行われ、各走査線９６１で１画素行毎（ライン毎）、順次、選択（ＴＦＴ９６４がオン）され、選択期間内に、各データ線９６２より階調電圧信号が画素スイッチ９６４を介して表示素子９６３に供給される。

液晶表示装置においては、図７（Ｂ）に示すように、表示パネル９６０は、単位画素として画素スイッチ９６４と透明な画素電極９７３をマトリクス状に配置した半導体基板と、面全体に１つの透明な電極９７４を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造を有する。単位画素を構成する表示素子９６３は、画素電極９７３、対向基板電極９７４、液晶容量９７１及び補助容量９７２を備えている。また表示パネルの背面に光源としてバックライトを備えている。

走査線９６１からの走査信号により画素スイッチ９６４がオンとなるときに、データ線９６２からの階調電圧信号が画素電極９７３に印加され、各画素電極９７３と対向基板電極９７４との間の電位差により液晶を透過するバックライトの透過率が変化し、画素スイッチ９６４がオフ（非導通）とされた後も、該電位差を液晶容量９７１及び補助容量９７２で一定期間保持することで表示が行われる。

なお、液晶表示装置の駆動では液晶の劣化を防ぐため、対向基板電極９７４のコモン電圧に対して画素ごと通常１フレーム周期で電圧極性（正又は負）を切替える駆動（反転駆動）が行われる。このため、データ線９６２の駆動も、画素単位で電圧極性を変化させて駆動するドット反転駆動やフレーム単位で電圧極性を変化させて駆動するカラム反転駆動等が行われている。

データドライバ９８０は、互いに異なる電位の参照電圧群を入力し、映像デジタル信号に対応した参照電圧を選択するデコーダ回路と、デコーダ回路の出力電圧を増幅する増幅回路（出力回路）を備える。なお、デコーダ回路と増幅回路からなる回路ブロックは、入力デジタル信号に対応したアナログ信号電圧（階調電圧）を出力することから、この回路ブロックをデジタルアナログ変換回路ともいう。参照電圧と出力階調電圧が１：１に対応する場合、入力デジタル信号が６ビットの場合、６４個の参照電圧が必要とされ、入力デジタル信号が８ビットの場合、２５６個の参照電圧が必要とされる。

参照電圧の数を削減し、回路面積を縮小するために、セレクタ（デコーダ回路）と、セレクタで選択された２つの電圧を内挿した電圧を出力する内挿アンプ（バッファ）を備えた構成が用いられている（例えば特許文献１、２等参照）。

上記内挿アンプを用いた構成において、例えば入力デジタル信号が６ビットの場合、出力階調電圧のレベル０〜６３に対応して参照電圧はＶ０、Ｖ２、Ｖ４、・・・Ｖ６２、Ｖ６４の３３個用意すればよい。

図８は、入力デジタル信号＝６ビット、参照電圧数＝３３とした、内挿アンプ方式のデジタルアナログ変換回路の典型的な構成例（関連技術）を示す図である。図８を参照すると、Ｖ０からＶ６４まで４レベル間隔の第１の参照電圧群２０Ａ（Ｖ０、Ｖ４、Ｖ８、・・、Ｖ６４）と、Ｖ２からＶ６２までの４レベル間隔の第２の参照電圧群２０Ｂ（Ｖ２、Ｖ６、Ｖ１０、・・、Ｖ６２）と、６ビット入力デジタル信号Ｄ５−Ｄ０に基づき、２つの参照電圧を出力するデコーダ回路１０’と、デコーダ回路１０’で選択された２つの信号Ｖ（Ｔ１）、Ｖ（Ｔ２）を入力し、２つの信号電圧を、内分比１：１で内分（内挿）した電圧
Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２
を出力する増幅回路（内挿アンプ）３０を備えている。なお、デジタル信号の各ビットＤ５〜Ｄ０はそれぞれの相補信号Ｄ５Ｂ〜Ｄ０Ｂも含む（Ｄ５Ｂ〜Ｄ０Ｂは省略されている）。

デコーダ回路１０’は、第１の参照電圧群２０Ａの３２個の参照電圧（Ｖ０、Ｖ４、Ｖ８、・・・、Ｖ６０、Ｖ６４）を入力し、５ビット入力デジタル信号Ｄ５−Ｄ１に基づき、トーナメント方式（Ａ）にしたがって１つを選択するセレクタ１１Ａと、第２の参照電圧群２０Ｂの３２個の参照電圧（Ｖ２、Ｖ６、Ｖ１０、・・・、Ｖ５８、Ｖ６２）を入力し、入力デジタル信号Ｄ５−Ｄ２に基づき、トーナメント方式（Ｂ）にしたがって１つを選択するセレクタ１１Ｂと、セレクタ１１Ａ、１１Ｂからの出力を入力し、下位２ビットデジタル信号Ｄ０、Ｄ１に基づき、Ｖ（Ｔ１）、Ｖ（Ｔ２）に、選択した２つの参照電圧を出力するセレクタ１２を備えている。

図９は、図８のトーナメント方式のセレクタ１１Ａの構成例を示す図である。図９に示すように、（Ｖ０、Ｖ４、Ｖ８、・・、Ｖ６４）に接続し、デジタル信号Ｄ１Ｂ、Ｄ１によってオン・オフが制御されるスイッチ群の段では、Ｄ１Ｂ＝１のときに、（Ｖ０、Ｖ４、Ｖ８、・・・Ｖ６０）の１６個が選択され、Ｄ１＝１のとき、（Ｖ４、Ｖ８、・・・Ｖ６４）の１６個が選択される。Ｄ２Ｂ、Ｄ２に接続するスイッチ群の段では、前段のＤ１Ｂ、Ｄ１に接続するスイッチ群で選択された１６個の中から８個が選択され、Ｄ３Ｂ、Ｄ３に接続するスイッチ群の段では、前段のＤ２Ｂ、Ｄ２に接続するスイッチ群で選択された８個の中から、４個が選択され、Ｄ４Ｂ、Ｄ４に接続するスイッチ群の段では、前段のＤ３Ｂ、Ｄ３に接続するスイッチ群で選択された４個の中から２個が選択され、Ｄ５Ｂ、Ｄ５に接続するスイッチ群の段では、前段のＤ４Ｂ、Ｄ４に接続するスイッチ群で選択された２個の中から１個が選択され、ＶＳ１に出力される。なお、図９において、各スイッチはＮｃｈトランジスタからなり、ゲートに入力されるデジタル信号がＨｉｇｈ（１）のとき、オン、Ｌｏｗ（０）のとき、オフとされる。セレクタ１１Ａのスイッチ（Ｎｃｈトランジスタ）の個数は３２＋１６＋８＋４＋２＝６２個である。

図１０は、図８のトーナメント方式のセレクタ１１Ｂの構成例を示す図である。図１０に示すように、（Ｖ２、Ｖ６、Ｖ１０、・・、Ｖ６２）に接続し、Ｄ２Ｂ、Ｄ２にとってオン・オフされるスイッチ群の段では、Ｄ２Ｂ＝１のとき、（Ｖ２、Ｖ１０、Ｖ１４、・・・、Ｖ５０、Ｖ５８）の８個が選択され、Ｄ２＝１のとき、（Ｖ６、Ｖ１４、・・・、Ｖ５４、Ｖ６２）の８個が選択され、Ｄ３Ｂ、Ｄ３に接続するスイッチ群の段では、前段のＤ２Ｂ、Ｄ２に接続するスイッチ群で選択された８個の中から４個が選択され、Ｄ４Ｂ、Ｄ４に接続するスイッチ群の段では、前段のＤ３Ｂ、Ｄ３に接続するスイッチ群で選択された４個の中から２個が選択され、Ｄ５Ｂ、Ｄ５に接続するスイッチ群の段では、前段のＤ４Ｂ、Ｄ４に接続するスイッチ群で選択された２個の中から１個が選択され、ＶＳ２に出力される。セレクタ１１Ｂのスイッチ（Ｎｃｈトランジスタ）の個数は１６＋８＋４＋２＝３０個である。

なお、図９、図１０において、各スイッチはＮｃｈトランジスタからなり、ゲートに入力されるデジタル信号がＨｉｇｈ（１）のとき、オン、Ｌｏｗ（０）のとき、オフとされる。他の図面も同様である。

図１１は、セレクタ１２の構成例を示す図である。図１１に示すように、セレクタ１２は、セレクタ１１Ａの出力ＶＳ１と、セレクタ１１Ｂの出力ＶＳ２を入力し、下位２ビット（Ｄ１、Ｄ０）に基づき選択した信号を、出力（Ｖ（Ｔ１）、Ｖ（Ｔ（２））に出力する。図１１に示すように、ＶＳ１とＶ（Ｔ１）間の２分岐パスに、Ｄ０とＤ１Ｂをそれぞれゲート端子に入力してオン・オフが制御されるスイッチをそれぞれ備え、ＶＳ２とＶ（Ｔ２）間の２分岐パスの一方に、Ｄ１をゲート端子に入力しオン・オフが制御されるスイッチを備え、Ｖ（Ｔ１）とＶ（Ｔ２）間に、Ｄ０Ｂでオン・オフが制御されるスイッチを備えている。なお、図１１において、各スイッチはＮｃｈトランジスタからなり、ゲートに入力されるデジタル信号がＨｉｇｈ（１）のとき、オン、Ｌｏｗ（０）のとき、オフとされる。

（Ｄ１、Ｄ０）＝（０、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ１、ＶＳ１）、
（Ｄ１、Ｄ０）＝（０、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ１、ＶＳ２）、
（Ｄ１、Ｄ０）＝（１、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ２、ＶＳ２）、
（Ｄ１、Ｄ０）＝（１、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ１、ＶＳ２）、が選択される。

図１８は、増幅回路（内挿アンプ）３０の構成を示す図である。図１８に示すように、増幅回路（内挿アンプ）３０は、共通接続されたソースが電流源１１３に接続され、ゲートが端子Ｔ１（電圧Ｖ（Ｔ１））と出力端子３（出力端子電圧Ｖｏｕｔ）にそれぞれ接続されたＮｃｈトランジスタ１０１、１０２よりなる第１の差動対と、共通接続されたソースが電流源１１４に接続されゲートが端子Ｔ２（電圧Ｖ（Ｔ２））と出力端子３にそれぞれ接続されたＮｃｈトランジスタ１０３、１０４よりなる第２の差動対と、Ｎｃｈトランジスタ１０１、１０３の共通接続されたドレインと電源ＶＤＤ間に接続されたＰｃｈトランジスタ１１１と、Ｎｃｈトランジスタ１０２、１０４の共通接続されたドレインと電源ＶＤＤ間に接続され、ゲートとドレインが接続されるとともに、ゲートがＰｃｈトランジスタ１１１のゲートに接続されたＰｃｈトランジスタ１１２と、Ｐｃｈトランジスタ１１１のドレインとＮｃｈトランジスタ１０１、１０３の共通接続されたドレインとの接続点が入力端に接続され、出力端が出力端子３に接続された増幅段１０９と、を備えている。Ｐｃｈトランジスタ１１１、１１２はカレントミラーを構成している。Ｎｃｈトランジスタ１０１、１０２、１０３、１０４は同一サイズとされ、電流源１１３、１１４の電流値が等しい。Ｎｃｈトランジスタ１０１、１０２、１０３、１０４のドレイン電流はＩＤ１、ＩＤ２、ＩＤ３、ＩＤ４は以下で与えられる。

ＩＤ１＝（β／２）（Ｖ（Ｔ１）−Ｖ_ＴＨ）^２ ・・・（１）
ＩＤ２＝（β／２）（Ｖｏｕｔ−Ｖ_ＴＨ）^２ ・・・（２）
ＩＤ３＝（β／２）（Ｖ（Ｔ２）−Ｖ_ＴＨ）^２ ・・・（３）
ＩＤ４＝（β／２）（Ｖｏｕｔ−Ｖ_ＴＨ）^２ ・・・（４）

ただし、上式（１）〜（４）において、Ｖ_ＴＨは閾値電圧である。βは利得係数であり、以下で与えられる。
β＝μ（Ｗ／Ｌ）（εｘ／ｔｏｘ）
ただし、μは電子の実効移動度、εｘはゲート絶縁膜の誘電率、ｔｏｘはゲート絶縁膜の膜厚、Ｗはチャネル幅、Ｌはチャネル長である。

電流ＩＤ２＋ＩＤ４はカレントミラーの入力側のＰｃｈトランジスタ１１２に流れる電流（入力電流）であり、電流ＩＤ１＋ＩＤ３はカレントミラー回路の出力側のＰｃｈトランジスタ１１１に流れる電流（出力電流）であり、カレントミラー回路の入力電流が出力電流に等しくなるように制御される。

ＩＤ１＋ＩＤ３＝ＩＤ２＋ＩＤ４ ・・・（５）

式（１）乃至（４）の括弧内を展開して式（５）に代入し、ＶＴＨの一次項に関して両辺を等しいとして、
Ｖ（Ｔ１）＋Ｖ（Ｔ２）＝２×Ｖｏｕｔ、すなわち、
Ｖｏｕｔ＝｛Ｖ（Ｔ１）＋Ｖ（Ｔ２）｝／２ ・・・（６）
となる。

あるいは、第１、第２の差動対の相互コンダクタンスをｇｍとして、ＩＤ１−ＩＤ２＝ｇｍ（Ｖ（Ｔ１）−Ｖｏｕｔ）、ＩＤ３−ＩＤ４＝ｇｍ（Ｖ（Ｔ２）−Ｖｏｕｔ）を式（５）に代入することで、式（６）が導かれる。

図１２（Ａ）、（Ｂ）は、図８の回路の変換仕様を一覧で示す図である。

（１）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、０、０、０）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ０、Ｖ２）、
セレクタ１２の出力（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ０、Ｖ０）
であり、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ０＋Ｖ０）／２＝Ｖ０
である。なお、図１２のデコーダ選択電圧ＶＩＮ１、ＶＩＮ２は、セレクタ１２の出力電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）と等しい。

（２）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、０、０、１）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ０、Ｖ２）、
セレクタ１２の出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ０、Ｖ１）
であり、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ０＋Ｖ２）／２＝Ｖ１（合成）
となる。

（３）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、０、１、０）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ４、Ｖ２）、
セレクタ１２の出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ２、Ｖ２）
であり、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ２＋Ｖ２）／２＝Ｖ２
となる。

（４）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、０、１、１）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ４、Ｖ２）、
セレクタ１２の出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ４、Ｖ２）
であり、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ４＋Ｖ２）／２＝Ｖ３（合成）
となる。

（５）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、１、０、０）のとき、
セレクタ１１Ａ、１１Ｂの出力（（ＶＳ１、ＶＳ２）＝（Ｖ４、Ｖ６）、
セレクタ１２の出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ４、Ｖ４）
であり、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ４＋Ｖ４）／２＝Ｖ４
となる。

（６）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、１、０、１）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ４、Ｖ６）、
セレクタ１２の出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ４、Ｖ６）
であり、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ４＋Ｖ６）／２＝Ｖ５（合成）
となる。

（７）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、１、１、０）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ８、Ｖ６）、
セレクタ１２の出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ６、Ｖ６）
であり、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ６＋Ｖ６）／２＝Ｖ６
となる。

（８）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、０、１、１、１）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ８、Ｖ６）、
セレクタ１２の出力Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ８、Ｖ６）
であり、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ８＋Ｖ６）／２＝Ｖ７（合成）
となる。（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（０、１、０、０、０）以降についても同様とされる。

（９）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（１、１、１、１、０、０）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ６０、Ｖ５８）、
セレクタ１１Ａ、１１Ｂの出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ６０、Ｖ６０）、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ６０＋Ｖ６０）／２＝Ｖ６０
となる、

（１０）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（１、１、１、１、０、１）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ６０、Ｖ６２）、
セレクタ１１Ａ、１１Ｂの出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ６０、Ｖ６２）、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ６０＋Ｖ６２）／２＝Ｖ６１（合成）
となる。

（１１）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（１、１、１、１、１、０）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ６４、Ｖ６２）、
セレクタ１２の出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ６２、Ｖ６２）、
増幅回路３０の出力（アンプ出力）は、Ｖｏｕｔ＝（Ｖ６２＋Ｖ６２）／２＝Ｖ６２
となる。

（１２）（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）＝（１、１、１、１、１、１）のとき、
セレクタ１１Ａ、１１Ｂの出力（ＶＳ１、ＶＳ２）＝（Ｖ６４、Ｖ６２）、
セレクタ１２の出力（Ｖ（Ｔ１）、（Ｖ（Ｔ２））＝（Ｖ６４、Ｖ６２）、
増幅回路３０の出力（アンプ出力）は、
Ｖｏｕｔ＝（Ｖ６４＋Ｖ６２）／２＝Ｖ６３（合成）
となる。

図１３は、表示装置の階調データ（入力デジタル信号：横軸）と、データドライバの出力電圧値（出力階調電圧：縦軸）の入出力特性を示す図である。Ｖ０〜Ｖ７の非リニア領域Ａ（入出力関係が比例（線形）関係になく、非線形）と、Ｖ５６〜Ｖ６３の非リニア領域Ｃと、Ｖ８〜Ｖ５５のリニア領域Ｂ（入出力関係が比例する領域）と、からなる。非リニア領域Ａ、Ｃは、表示装置のガンマ特性（補正）に対応している。

図１４は、図１３の表示特性に対応したデコーダ回路の構成（プロトタイプ例）を示す図である。非リニア領域Ｃの参照電圧群２１Ｄ１（Ｖ５６、Ｖ５８、Ｖ６０、Ｖ６２）は、セレクタ１１Ｄ１に入力され、デジタル信号Ｄ５−Ｄ０に基づき、その中の１つが選択され、セレクタ１２の二つの入力ＶＳ１、ＶＳ２に共通に入力され、増幅回路３０の入力端子Ｖ（Ｔ１）、Ｖ（Ｔ２）には、選択された電圧が共通に入力され、増幅回路３０からは、セレクタ１１Ｄ１で選択されたレベルの電圧が出力される。

非リニア領域Ａの参照電圧群２１Ｄ２（Ｖ０、Ｖ２、Ｖ４、Ｖ６）は、セレクタ１１Ｄ２に入力され、デジタル信号Ｄ５−Ｄ０に基づき、その中の１つが選択され、セレクタ１２の二つの入力ＶＳ１、ＶＳ２に共通に入力され、増幅回路３０入力端子Ｖ（Ｔ１）、Ｖ（Ｔ２）には、選択された電圧が共通に入力され、増幅回路３０からは、セレクタ１１Ｄ２で選択されたレベルの電圧が出力される。

非リニア領域Ａの参照電圧２１Ｄ３（Ｖ１、Ｖ３、Ｖ５、Ｖ７）は、セレクタ１１Ｄ３に入力され、デジタル信号Ｄ５−Ｄ０に基づき、その中の１つが選択され、セレクタ１２の二つの入力ＶＳ１、ＶＳ２に共通に入力され、増幅回路３０入力端子Ｖ（Ｔ１）、Ｖ（Ｔ２）には、選択された電圧が共通に入力され、増幅回路３０からは、セレクタ１１Ｄ４で選択されたレベルの電圧が出力される。

非リニア領域Ｃの参照電圧群２１Ｄ４（Ｖ５７、Ｖ５９、Ｖ６１、Ｖ６３）はセレクタ１１Ｄ４に入力され、デジタル信号Ｄ５−Ｄ０に基づき、その中の１つが選択され、セレクタ１２の二つの入力ＶＳ１、ＶＳ２に共通に入力され、増幅回路３０入力端子Ｖ（Ｔ１）、Ｖ（Ｔ２）には選択された電圧が共通に入力され、増幅回路３０からは、セレクタ１１Ｄ４で選択されたレベルの電圧が出力される。このように、増幅回路３０の二つの入力端子ＶＩＮ１、ＶＩＮ２には、非リニア領域Ａ（Ｖ０−Ｖ７）、非リニア領域Ｃ（Ｖ５６−Ｖ６３）の各電圧が共通に入力され、増幅回路３０から二つ端子Ｖ（Ｔ１）、Ｖ（Ｔ２）に共通に入力された電圧（同一電圧）を１：１に内分した電圧が出力される。

リニア領域Ｂの参照電圧群２１Ａ（Ｖ８、Ｖ１２、Ｖ１６、・・・Ｖ６４）は、セレクタ１１Ａ’に入力され、デジタル信号Ｄ５−Ｄ１に基づき、その中の１つが選択され、セレクタ１２のＶＳ１に入力される。

リニア領域Ｂの参照電圧２１Ｂ（Ｖ１０、Ｖ１４、Ｖ１８、・・・Ｖ６２）はセレクタ１１Ｂ’に入力され、デジタル信号Ｄ５−Ｄ１に基づき、その中の１つが選択され、セレクタ１２のＶＳ２に入力される。

前述したように、セレクタ１２は、デジタル信号Ｄ１、Ｄ０に基づき、
（Ｄ１、Ｄ０）＝（０、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ１、ＶＳ１）、
（Ｄ１、Ｄ０）＝（０、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ１、ＶＳ２）、
（Ｄ１、Ｄ０）＝（１、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ２、ＶＳ２）、
（Ｄ１、Ｄ０）＝（１、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ１、ＶＳ２）を出力する。なお、入力デジタル信号Ｄ５−Ｄ１に基づき、例えばセレクタ１１Ｄ１で、非リニア領域Ｃの参照電圧群２１Ｄ１（Ｖ５６、Ｖ５８、Ｖ６０、Ｖ６２）の１つをセレクタ１２のＶＳ１、ＶＳ２に出力するとき、他のセレクタ１１Ｄ２、１１Ａ’、１１Ｂ’、１１Ｄ３、１１Ｄ４の出力はオフ状態とされている。セレクタ１１Ｄ２、１１Ｄ３、１１Ｄ４についても同様とされる。セレクタ１１Ａ’と１１Ｂ’はそれぞれ同時に選択される。

図１５（Ａ）は、図１４のセレクタ１１Ａ’の構成例（プロトタイプ例）を示す図である。図１５を参照すると、Ｄ１Ｂ＝１（Ｄ１＝０）のとき、（Ｖ８、Ｖ１２、・・・Ｖ５２）、Ｄ１＝１（Ｄ１Ｂ＝０）のとき、（Ｖ１２、Ｖ１６、・・・Ｖ５６）の１２個が選択され、Ｄ２Ｂ、Ｄ２で１２個の中から６個が選択され、さらにＤ３Ｂ、Ｄ３で、６個の中から４個が選択され、Ｄ４Ｂ、Ｄ４で、４個の中から２個が選択され、Ｄ５Ｂ、Ｄ５で、２個の中から１個が選択される。セレクタ１１Ａ’のスイッチ（Ｎｃｈトランジスタ）の数は２４＋１２＋６＋４＋２＝４８個である。

図１５（Ｂ）は、図１４のセレクタ１１Ｂ’の構成例（プロトタイプ例）を示す図である。Ｄ２Ｂ＝１（Ｄ２＝０）のとき、（Ｖ１０、Ｖ１８、Ｖ２６、Ｖ３４、Ｖ４２、Ｖ５０）、Ｄ２＝１（Ｄ２Ｂ＝０）のとき、（Ｖ１４、Ｖ２２、Ｖ３０、Ｖ３８、Ｖ４６、Ｖ５４）の６個が選択され、Ｄ３Ｂ、Ｄ３で６個の中から４個が選択され、さらにＤ４Ｂ、Ｄ４で、４個の中から２個が選択され、Ｄ５Ｂ、Ｄ５で、２個の中から１個が選択される。セレクタ１１Ｂ’のスイッチ（Ｎｃｈトランジスタ）の数は１２＋６＋４＋２＝２４個である。

図１６（Ａ）は、図１４のセレクタ１１Ｄ２の構成例（プロトタイプ例）を示す図である。図１６（Ａ）に示すように、参照電圧群（Ｖ０、Ｖ２、Ｖ４、Ｖ６）の中からＤ１Ｂ、Ｄ１で、（Ｖ０、Ｖ４）又は（Ｖ２、Ｖ６）の２個を選び、Ｄ２Ｂ、Ｄ２で、Ｄ１Ｂ、Ｄ１で選択された２個の中から１つを選び、Ｄ３Ｂ＝１、Ｄ４Ｂ＝１、Ｄ５Ｂ＝１、Ｄ０Ｂ＝１のとき、選択回路１２のＶＳ１、ＶＳ２に入力される。セレクタ１１Ｄ２のスイッチ（Ｎｃｈトランジスタ）の数は、４＋２＋４＝１０個である。

図１６（Ｂ）は、図１４のセレクタ１１Ｄ１の構成例（プロトタイプ例）を示す図である。図１６（Ｂ）に示すように、参照電圧群（Ｖ５６、Ｖ５８、Ｖ６０、Ｖ６２）の中からＤ１Ｂ、Ｄ１で（Ｖ５６、Ｖ６０）又は（Ｖ５８、Ｖ６２）の２個を選び、Ｄ２Ｂ、Ｄ２でＤ１Ｂ、Ｄ１で選択された２個の中から１つを選び、Ｄ３＝１、Ｄ４＝１、Ｄ５＝１、Ｄ０Ｂ＝１のとき、セレクタ１２のＶＳ１、ＶＳ２に入力される。セレクタ１１Ｄ１のスイッチ（Ｎｃｈトランジスタ）の数は、４＋２＋４＝１０個である。

図１６（Ｃ）は、図１４のセレクタ１１Ｄ３の構成（プロトタイプ例）を示す図である。図１６（Ｃ）に示すように、参照電圧群（Ｖ１、Ｖ３、Ｖ５、Ｖ７）の中からＤ１Ｂ、Ｄ１で（Ｖ１、Ｖ５）又は（Ｖ３、Ｖ７）の２個を選び、Ｄ２Ｂ、Ｄ２でＤ１Ｂ、Ｄ１で選択された２個の中から１つを選び、Ｄ３Ｂ＝１、Ｄ４Ｂ＝１、Ｄ５Ｂ＝１、Ｄ０＝１のとき、セレクタ１２のＶＳ１、ＶＳ２に入力される。セレクタ１１Ｄ３のスイッチ（Ｎｃｈトランジスタ）の数は、４＋２＋４＝１０個である。

図１６（Ｄ）は、図１４のセレクタ１１Ｄ４の構成（プロトタイプ例）を示す図である。図１６（Ｄ）に示すように、参照電圧群（Ｖ５７、Ｖ５９、Ｖ６１、Ｖ６３）の中からＤ１Ｂ、Ｄ１で（Ｖ５７、Ｖ６１）又は（Ｖ５９、Ｖ６３）の２個を選び、Ｄ２Ｂ、Ｄ２で２個の中から１つを選び、Ｄ３＝１、Ｄ４＝１、Ｄ５＝１、Ｄ０＝１のとき、セレクタ１２のＶＳ１、ＶＳ２に入力される。セレクタ１１Ｄ４のスイッチ（Ｎｃｈトランジスタ）の数は、４＋２＋４＝１０個である。

図１７は、図１３の回路の変換仕様を示す図である。入力デジタル信号と出力電圧の組み合わせについていくつかを説明する。

非リニア領域ＡのＶ０〜Ｖ７、非リニア領域ＣのＶ５６〜Ｖ６３については、
（ＶＳ１、ＶＳ２）＝（Ｖｉ、Ｖｉ）、
（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖｉ、Ｖｉ）
Ｖｏｕｔ＝（Ｖｉ＋Ｖｉ）／２＝Ｖｉ、（但し、ｉ＝０〜７、５６〜６３）
とされる。

リニア領域ＢのＶ８〜Ｖ５５については、
参照電圧群２１Ａ、２１Ｂをそれぞれ入力するセレクタ１１Ａ’、１１Ｂ’により、（ＶＳ１、ＶＳ２）が選択され、セレクタ１２から（Ｖ（Ｔ１）、Ｖ（Ｔ２））が増幅回路３０に出力される。

すなわち、非リニア領域Ａについて、
（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が
（０、０、０、０、０、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ０、Ｖ０）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ０、Ｖ０）、出力電圧Ｖｏｕｔ＝Ｖ０、
（０、０、０、０、０、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ１、Ｖ１）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ１、Ｖ１）、出力電圧Ｖｏｕｔ＝Ｖ１、
（０、０、０、０、１、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ２、Ｖ２）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ２、Ｖ２）、出力電圧Ｖｏｕｔ＝Ｖ２、
（０、０、０、０、１、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ３、Ｖ３）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ３、Ｖ３）、出力電圧Ｖｏｕｔ＝Ｖ３、
（０、０、０、１、０、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ４、Ｖ４）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ４、Ｖ４）、出力電圧Ｖｏｕｔ＝Ｖ４、
（０、０、０、１、０、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ５、Ｖ５）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５、Ｖ５）、出力電圧Ｖｏｕｔ＝Ｖ５、
（０、０、０、１、１、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ６、Ｖ６）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６、Ｖ６）、出力電圧Ｖｏｕｔ＝Ｖ６、
（０、０、０、１、１、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ７、Ｖ７）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ７、Ｖ７）、出力電圧Ｖｏｕｔ＝Ｖ７
となる。

リニア領域Ｂについては、
（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が、
（０、０、１、０、０、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ８、Ｖ１０）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ８、Ｖ８）、出力電圧Ｖｏｕｔ＝Ｖ８、
（０、０、１、０、０、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ８、Ｖ１０）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ８、Ｖ１０）、出力電圧Ｖｏｕｔ＝Ｖ９、
（０、０、１、０、１、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ１２、Ｖ１０）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ１２、Ｖ１０）、出力電圧Ｖｏｕｔ＝Ｖ９、
（０、０、１、０、１、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ１２、Ｖ１０）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ１２、Ｖ１０）、出力電圧Ｖｏｕｔ＝Ｖ１０
となる。以下同様にして、
（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が、
（１、１、０、１、１、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ５６、Ｖ５４）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５４、Ｖ５４）、出力電圧Ｖｏｕｔ＝Ｖ５４、
（１、１、０、１、１、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ５６、Ｖ５４）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５６、Ｖ５４）、出力電圧Ｖｏｕｔ＝Ｖ５５
となる。

非リニア領域Ｃについては、
（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が、
（１、１、１、０、０、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ５６、Ｖ５６）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５６、Ｖ５６）、出力電圧Ｖｏｕｔ＝Ｖ５６、
（１、１、１、０、０、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ５７、Ｖ５７）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５７、Ｖ５７）、出力電圧Ｖｏｕｔ＝Ｖ５７、
（１、１、１、０、１、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ５８、Ｖ５８）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５８、Ｖ５８）、出力電圧Ｖｏｕｔ＝Ｖ５８、
（１、１、１、０、１、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ５８、Ｖ５８）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５９、Ｖ５９）、出力電圧Ｖｏｕｔ＝Ｖ５９、
（１、１、１、０、１、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ６０、Ｖ６０）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６０、Ｖ６０）、出力電圧Ｖｏｕｔ＝Ｖ６０、
（１、１、１、１、０、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ６１、Ｖ６１）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６１、Ｖ６１）、出力電圧Ｖｏｕｔ＝Ｖ６１、
（１、１、１、１、０、１）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ６２、Ｖ６２）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６２、Ｖ６２）、出力電圧Ｖｏｕｔ＝Ｖ６２、
（１、１、１、１、１、０）のとき、（ＶＳ１、ＶＳ２）＝（Ｖ６３、Ｖ６３）、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６３、Ｖ６３）、出力電圧Ｖｏｕｔ＝Ｖ６３
となる。

なお、セレクタ１１Ｄ１、１１Ｄ２、１１Ｄ３、１１Ｄ４の各セレクタの出力は、セレクタ１２の出力Ｖ（Ｔ１）とＶ（Ｔ２）に接続するようにしてもよい。

特開２００１−３４２３４号公報 特開２０００−１８３７４７号公報

図１４に示した構成では、入出力特性が非リニアの領域では、１：１内挿方式をそのまま利用することはできない。すなわち、非リニアの領域では、間引きした参照電圧に対応する出力階調電圧を、間引きした参照電圧の両隣の参照電圧を１：１の内分比で内分することで生成することができない。このため、非リニア領域では、ステップ毎に参照電圧を備えることが必要となる。

さらに、図１４に示した構成では、該非リニア領域の参照電圧群を、リニア領域の参照電圧をトーナメント方式でデコードするセレクタを用いて選択することはできない。このため、該非リニア領域の参照電圧をデコードするためのセレクタ（図１４の１１Ｄ、１１Ｄ２、１１Ｄ３、１１Ｄ４）が別途必要とされる。この結果、スイッチトランジスタの個数が増大する。

実施形態の１つの側面によれば、入力デジタル信号と、前記入力デジタル信号に応答して出力される階調電圧との間の入出力特性が非線形の特性曲線上の隣接する第１乃至第３の階調電圧に対して、
前記第１及び第３の階調電圧にそれぞれ対応した第１及び第３の参照電圧を備え、
前記第１及び第３の階調電圧の間の前記第２の階調電圧に対応する参照電圧として、前記第１及び第３の参照電圧の間の第２の参照電圧は間引かれ、間引かれた前記第２の参照電圧の代わりに、前記第１の階調電圧と前記第２の階調電圧との外分によって定まる補正階調電圧に対応する第３の補正参照電圧を備え、
複数の参照電圧の中から前記入力デジタル信号に応じて参照電圧を選択して二つの出力に出力するデコーダ回路であって、前記入力デジタル信号に応じて、
前記第２の階調電圧を出力するにあたり、前記第１の階調電圧と第３の補正参照電圧とを選択して前記二つの出力に出力し、
前記第１の階調電圧及び前記第３の階調電圧をそれぞれ出力するにあたり、前記第１の参照電圧を重複選択、及び、前記第３の参照電圧を重複選択して前記二つの出力に出力するデコーダ回路と、
前記デコーダ回路で選択された前記二つの出力の参照電圧を受け内挿して出力する増幅回路とを備えたデータドライバ装置、並びに該データドライバ装置を備えた表示装置が提供される。

別の側面によれば互いに異なる複数の参照電圧を含む第１の参照電圧群と、
前記第１の参照電圧群の参照電圧と異なり、且つ、互いに異なる複数の参照電圧を含む第２の参照電圧群と、を備え、
前記第１の参照電圧群の中から、前記入力デジタル信号の第１のビット群に基づき、１つの参照電圧をトーナメント方式で選択する第１のセレクタと、
前記第２の参照電圧群の中から、前記入力デジタル信号の前記第１のビット群に基づき、１つの参照電圧をトーナメント方式で選択する第２のセレクタと、
前記入力デジタル信号の第２のビット群に基づき、前記第１及び第２のセレクタで選択された二つの参照電圧の双方を出力するか、又は、前記二つの参照電圧の一方を重複して二つ選択出力する第３のセレクタと、
を備えたデコーダ回路と、
前記第３のセレクタから出力される前記二つの参照電圧を内挿した出力電圧を出力する増幅回路と、
を備え、
前記入力デジタル信号と出力階調電圧に関する前記入出力特性が非線形の特性曲線上の前記第１の階調電圧と、前記第１の階調電圧に隣接する前記第２の階調電圧と、前記第２の階調電圧に隣接する前記第３の階調電圧について、
前記第１及び第３の階調電圧にそれぞれ対応する前記第１及び第３の参照電圧を、前記第１又は第２の参照電圧群に備え、さらに、前記第３の補正参照電圧を前記第３の参照電圧が属する側の参照電圧群側に備え、
前記第２の階調電圧に対応する前記入力デジタル信号に応答して、前記第１及び第２のセレクタと前記第３のセレクタにより、前記第１の参照電圧と前記第３の補正参照電圧の二つが選択され、前記増幅回路から、前記第１の参照電圧と、前記第３の補正参照電圧とを内挿して得られた前記第２の階調電圧が出力され、
前記デコーダ回路のトーナメント方式前記第１及び第２のセレクタと、前記第３のセレクタは、前記入出力特性が線形の領域と、前記入出力特性が非線形の領域とで共通に用いられるデータドライバ装置、並びに該データドライバ装置を備えた表示装置が提供される。

前記実施形態によれば、入出力特性が非リニア領域の階調電圧を、リニア領域と同様に、内挿方式で出力することが可能とされ、その結果、デコーダ回路のトランジスタ数の増大を抑制可能としている。

一実施形態の構成を示す図である。 一実施形態における階調電圧の合成を説明する図である。 図１のセレクタ１１Ａの構成を示す図である。 図１のセレクタ１１Ｂの構成を示す図である。 （Ａ）、（Ｂ）は一実施形態の変換動作の仕様を示す図である。 一実施形態のデータドライバの構成を示す図である。 液晶表示装置を説明する図である。 関連技術のデジタルアナログ変換回路の構成の一例を示す図である。 図８のセレクタ１１Ａの構成の一例を示す図である。 図８のセレクタ１１Ｂの構成の一例を示す図である。 図８のセレクタ１２の構成の一例を示す図である。 （Ａ）、（Ｂ）は関連技術１の変換動作の仕様を示す図である。 入力デジタル信号と出力電圧値の関係を示す図である。 デジタルアナログ変換回路の構成の一例（プロトタイプ例）を示す図である。 （Ａ）、（Ｂ）は、図１４のセレクタ１１Ａ’、１１Ｂ’の構成の一例（プロトタイプ例）を示す図である。 図１４のセレクタ１１Ｄ１−Ｄ４の構成の一例（プロトタイプ例）を示す図である。 （Ａ）、（Ｂ）は図１４の変換動作の仕様の一例を示す図である。 増幅回路の構成例を示す図である。

実施形態について説明する。いくつかの実施形態によれば、入出力特性が非線形の領域の複数の階調電圧（第１乃至第３の階調電圧を含む）のうち、前記第１及び第３の階調電圧にそれぞれ対応した第１及び第３の参照電圧を備え、前記第１及び第３の階調電圧の間の前記第２の階調電圧に対応する参照電圧として、前記第１及び第３の参照電圧の間の第２の参照電圧を間引きかれ、該間引かれた第２の参照電圧の代わりに、前記第１の階調電圧と前記第２の階調電圧との外分によって定まる補正階調電圧に対応する第３の補正参照電圧を備え、間引かれた第２の参照電圧に対応する第２の階調電圧を、前記間引かれた第２の参照電圧に隣接する第１の参照電圧と、前記間引かれた第２の参照電圧に対応する第３の補正参照電圧とを用いて合成出力する。より詳しくは、入力デジタル信号と出力階調電圧との間の入出力特性が非線形の特性曲線上の第１乃至第３の階調電圧（図２のＶ０、Ｖ１、Ｖ２参照）に対して、前記第１、第３の階調電圧（Ｖ０、Ｖ２）にそれぞれ対応する第１、第３の参照電圧を備え、前記第２の階調電圧（Ｖ１）に対応する第２の参照電圧は間引きかれ、前記第１の階調電圧（Ｖ０）と前記第２の階調電圧（Ｖ１）とを外分（外挿）することによって求まる補正階調電圧に対応する第３の補正参照電圧（図２のＶ２＿Ｄ参照）を備えている。

デコーダ回路（図１の１０）は、前記入力デジタル信号の第１の値に応じて前記第１の参照電圧（Ｖ０）を重複して選択し二つの出力に出力し、デコーダ回路（１０）の二つの出力を受ける増幅回路（３０）で内挿（例えば内分比１：１で内分）することで、前記第１の階調電圧（Ｖ０）を生成する。

デコーダ回路（図１の１０）は、前記入力デジタル信号の第２の値に応じて、前記第１の参照電圧（Ｖ０）と、前記第３の補正参照電圧（Ｖ２＿Ｄ）とを選択して二つの出力に出力し、デコーダ回路（１０）の二つの出力を受ける増幅回路（３０）で内挿（例えば内分比１：１で内分）することで、前記第２の階調電圧（Ｖ２）を生成する。

デコーダ回路（図１の１０）は、前記入力デジタル信号の第３の値に応じて前記第３の参照電圧（Ｖ２）を重複して選択し二つの出力に出力し、デコーダ回路（１０）の二つの出力を受ける増幅回路（３０）で内挿することで、前記第３の階調電圧（Ｖ２）を生成する。

前記入出力特性が非線形の領域の階調電圧のうち、間引かれた参照電圧に対応する階調電圧を、前記間引かれた参照電圧に隣接する１つの参照電圧と、補間参照電圧とを内挿入して出力する。すなわち、実施形態によれば、入力デジタル信号と出力階調電圧との間の入出力特性が、非線形の領域についても、入出力特性が線形の領域と同様に、間引かれた参照電圧に対応する階調電圧を、前記間引かれた参照電圧に隣接する参照電圧を用いて合成出力する。

実施形態の１つによれば、互いに異なる複数の参照電圧を含む第１の参照電圧群（２０Ａ、２０Ｃ）と、第１の参照電圧群（２０Ａ、２０Ｃ）の参照電圧と異なり、互いに異なる複数の参照電圧を含む第２の参照電圧群（２０Ｂ、２０Ｄ）と、を備え、デコーダ回路（１０）は、前記第１の参照電圧群の中から、前記入力デジタル信号の第１のビット群に基づき、１つの参照電圧をトーナメント方式で選択する第１のセレクタ（１１Ａ）と、前記第２の参照電圧群の中から、前記入力デジタル信号の前記第１のビット群に基づき、１つの参照電圧をトーナメント方式で選択する第２のセレクタ（１１Ｂ）と、前記入力デジタル信号の第２のビット群に基づき、前記第１及び第２のセレクタで選択された二つの参照電圧の双方を出力するか、又は、前記二つの参照電圧の一方を重複して二つ選択出力する第３のセレクタ（１２）と、を備えている。

前記増幅回路（３０）は、前記第３のセレクタ（１２）から出力される前記二つの参照電圧を内挿した中間電位の出力電圧を出力する。

前記入力デジタル信号と出力階調電圧に関する前記入出力特性が非線形の特性曲線上で隣接する第１の階調電圧と、第２の階調電圧と、第３の階調電圧について、前記第１、第３の階調電圧にそれぞれ対応する第１、第３の参照電圧を、前記第１又は第２の参照電圧群に備え、さらに、前記第３の補正参照電圧を、前記第３の参照電圧が属する参照電圧群に備えている。

前記第２の階調電圧に対応する前記入力デジタル信号に応答して、前記第１及び第２のセレクタ（１１Ａ、１１Ｂ）と前記第３のセレクタ（１２）により、前記第１の参照電圧と前記第３の補正参照電圧の二つが選択され、前記増幅回路（３０）から、前記第１の参照電圧と前記第３の補正参照電圧とを内挿して得られた前記第２の階調電圧が出力される。かかる構成により、前記デコーダ回路の前記第１乃至第３のセレクタは、前記入出力特性が線形の領域と、前記入出力特性が非線形の領域とで、共通に用いられる。

実施形態の１つによれば、前記第１及び第２のセレクタ（１１Ａ／Ｂ）の少なくとも一方のセレクタの前段に、前記入力デジタル信号の所定のビットに応じて、前記第３の補正参照電圧、又は前記第３の参照電圧の一方を選択して前記一方のセレクタの入力に供給するスイッチ回路（４０Ａ／Ｂ）を備えている。

実施形態の１つによれば、前記第３のセレクタ（１２）は、前記入力デジタル信号の前記第２のビット群をなす下位２ビット（Ｄ１、Ｄ０）の４つの組み合わせに応じて、
第１の組み合せのとき、前記第１のセレクタ（１１Ａ）で選択された１つの参照電圧を重複して二つ、
第２の組み合せのとき、前記第１及び第２のセレクタ（１１Ａ、１１Ｂ）でそれぞれ選択された二つの参照電圧、
第３の組み合せのとき、前記第２のセレクタ（１１Ｂ）で選択された１つの参照電圧を重複して二つ、
第４の組み合せのとき、前記第１及び第２のセレクタ（１１Ａ、１１Ｂ）でそれぞれ選択された二つの参照電圧を選択出力する。

実施形態の１つによれば、前記入出力特性が非線形の特性曲線上で隣接する、前記第３の参照電圧（Ｖ２）に対応する前記第３の階調電圧と、第４の階調電圧（Ｖ３）と、第５の参照電圧（Ｖ４）に対応する第５の階調電圧とに対して、
前記第３の階調電圧（Ｖ２）と前記第４の階調電圧（Ｖ３）とを外挿して得られる補正電圧に対応する第５の補正参照電圧（Ｖ４＿Ｄ）をさらに備え、
前記第１の参照電圧（Ｖ０）と、前記第５の補間参照電圧（Ｖ４＿Ｄ）、前記第５の参照電圧（Ｖ４）が、前記第１のセレクタ（１１Ａ）に供給され、
前記第３の補正参照電圧（Ｖ２＿Ｄ）、前記第３の参照電圧（Ｖ２）が、前記スイッチ回路（４０Ｂ）を介して前記第２のセレクタ（１１Ｂ）に供給され、
前記第１の階調電圧（Ｖ０）に対応する前記入力デジタル信号の第１の値に応答して、
前記第１のセレクタでは、前記第１の参照電圧（Ｖ０）を選択し、
前記第２のセレクタでは、前記スイッチ回路（４０Ｂ）で選択された前記第３の補正参照電圧（Ｖ２＿Ｄ）を選択し、
前記第３のセレクタ（１２）から前記第１の参照電圧（Ｖ０）が重複して二つ出力され、前記増幅回路から二つの前記第１の参照電圧（Ｖ０）同士を内挿した前記第１の階調電圧が出力され、
前記第２の階調電圧に対応する前記入力デジタル信号の第２の値に応答して、
前記第１のセレクタ（１１Ａ）では、前記第１の参照電圧（Ｖ０）を選択し、
前記第２のセレクタ（１１Ｂ）では、前記スイッチ回路（４０Ｂ）で選択された前記第３の補正参照電圧（Ｖ２＿Ｄ）を選択し、
前記第３のセレクタ（１２）から前記第１の参照電圧（Ｖ０）と前記第３の補正参照電圧（Ｖ２＿Ｄ）が出力され、前記増幅回路（３０）から、前記第１の参照電圧（Ｖ０）と前記第３の補正参照電圧（Ｖ２＿Ｄ）を内挿した前記第２の階調電圧が出力され、
前記第３の階調電圧に対応する前記入力デジタル信号の第３の値に応答して、
前記第１のセレクタ（１１Ａ）では、前記第５の補正参照電圧（Ｖ４＿Ｄ）を選択し、
前記第２のセレクタ（１１Ｂ）では、前記スイッチ回路（４０Ｂ）で選択された前記第３の参照電圧（Ｖ２）を選択し、
前記第３のセレクタ（１２）から前記第３の参照電圧（Ｖ２）が重複して二つ出力され、前記増幅回路（３０）から二つの前記第３の参照電圧（Ｖ０）を内挿した前記第３の階調電圧が出力され、
前記第４の階調電圧に対応する前記入力デジタル信号の第４の値に応答して、
前記第１のセレクタ（１１Ａ）では、前記第５の補正参照電圧（Ｖ４＿Ｄ）を選択し、
前記第２のセレクタ（１１Ｂ）では、前記スイッチ回路（４０Ｂ）で選択された前記第３の参照電圧（Ｖ２）を選択し、
前記第３のセレクタ（１２）から前記第５の補正参照電圧（Ｖ４＿Ｄ）と、前記第３の参照電圧（Ｖ２）が出力され、
前記増幅回路（３０）から、前記第５の補正参照電圧（Ｖ４＿Ｄ）と前記第３の参照電圧（Ｖ２）を内挿した前記第４の階調電圧が出力される。

実施形態の１つによれば、前記増幅回路（３０）は、前記第３のセレクタから出力される前記二つの参照電圧を、内分比１：１に内挿した中間電位の階調電圧を出力し、前記第１、第３の階調電圧は、それぞれ、前記第１、第３の参照電圧の電圧レベルに等しい。前記第３の補正参照電圧（Ｖ２＿Ｄ）は、前記第１の階調電圧（Ｖ０）と前記第２の階調電圧（Ｖ１）を２：１に外分して求められる。また、前記第１、第３、第５の階調電圧は、それぞれ前記第１、第３、第５の参照電圧の電圧レベルに等しい。前記第５の補正参照電圧（Ｖ４＿Ｄ）は、前記第３の階調電圧（Ｖ２）と前記第４の階調電圧（Ｖ３）を２：１に外分して求められる。

実施形態の１つによれば、前記入出力特性が線形の領域において、間引きした参照電圧に対応する階調電圧の両隣の参照電圧を前記第１、第２の参照電圧群に備え、前記両隣の参照電圧を前記第１及び第２のセレクタ（１１Ａ、１１Ｂ）と前記第３のセレクタ（１２）で選択して前記増幅回路に供給し、間引きした参照電圧に対応する階調電圧を出力する。以下図面を参照して例示的な実施形態について説明する。なお、以下では、図８、図１４との対比を容易化するため、入力デジタル信号を６ビットとして説明するが、６ビットに制限されるものでないことは勿論である。

図１は、例示的な一実施形態の構成を示す図である。図１を参照すると、参照電圧はグループ化され、参照電圧群２０Ａ（Ｖ０、Ｖ４、Ｖ８、・・・Ｖ６４）と、参照電圧群２０Ｂ（Ｖ２、Ｖ６、Ｖ１０、・・・Ｖ６２）と、参照電圧群２０Ｄ（Ｖ２＿Ｄ、Ｖ６＿Ｄ、Ｖ５８＿Ｄ、Ｖ６２＿Ｄ）と、参照電圧群２０Ｃ（Ｖ４＿Ｄ、Ｖ８＿Ｄ、Ｖ６０＿Ｄ、Ｖ６４＿Ｄ）を備えている。さらに、前段回路４０Ａ、４０Ｂと、デコーダ１０と、増幅回路３０（内挿アンプ）を備えている。デコーダ１０は、トーナメント方式（Ａ）のセレクタ１１Ａ及びトーナメント方式（Ｂ）のセレクタ１１Ｂと、セレクタ１２を備えている。

セレクタ１１Ａは、参照電圧群２０Ａ、２０Ｃを入力する前段回路４０Ａの出力を入力し、デジタル信号Ｄ５−Ｄ１に基づき、１つの参照電圧を選択し、選択した参照電圧をＶＳ１に出力する。なお、デジタル信号の各ビットＤ５〜Ｄ０はそれぞれの相補信号Ｄ５Ｂ〜Ｄ０Ｂも含む（Ｄ５Ｂ〜Ｄ０Ｂは省略されている）。

セレクタ１１Ｂは、参照電圧群２０Ｂ、２０Ｄを入力する前段回路４０Ｂの出力を入力し、デジタル信号Ｄ５−Ｄ１に基づき、１つの参照電圧を選択し、選択した参照電圧をＶＳ２に出力する。

セレクタ１２は、セレクタ１１Ａとセレクタ１１Ｂからの出力ＶＳ１、ＶＳ２を受け、デジタル信号の下位２ビットＤ１、Ｄ０の値に応じて選択した電圧を出力端子Ｖ（Ｔ１）、Ｖ（Ｔ２）に出力する。図１のセレクタ１２は、図１１に示したセレクタ１２と同じ構成である。

増幅回路３０（内挿アンプ）は、ＶＩＮ１とＶＩＮ２の電圧を１：１の内分比で内分した出力電圧Ｖｏｕｔを出力し、例えば図１８に示した構成とされる。

図２は、非リニア領域（Ｖ０、Ｖ１、Ｖ２、Ｖ２＿Ｄ）の電圧の関係を説明する図である。Ｖ２＿Ｄは、Ｖ０とＶ１（線分Ｖ０−Ｖ１）を２：１の比で外分（外挿）して得られる（線分Ｖ０−Ｖ２＿Ｄ：線分Ｖ２＿Ｄ−Ｖ１＝２：１）。このとき、Ｖ１はＶ０とＶ２＿Ｄを１：１の内分比で内分することによって得られる。すなわち、図２の横方向を、入力デジタル信号の値とし、縦方向を出力階調電圧（出力電圧値）として、Ｖ０とＶ１にそれぞれ対応するデジタル信号の値の差がΔｘ、出力階調電圧Ｖ０とＶ１の差がΔｙのとき、Ｖ１とＶ２（Ｖ２＿Ｄ）にそれぞれ対応する入力デジタル信号の値の差分はΔｘであり、出力階調電圧Ｖ０とＶ２＿Ｄの差はΔｙとなる。
Ｖ０−Ｖ１＝Ｖ１−Ｖ２＿Ｄ（＝Δｙ）
∴ Ｖ１＝（Ｖ０＋Ｖ２＿Ｄ）／２
となり、Ｖ１は、Ｖ０とＶ２＿Ｄ（補正電圧）を内分比１：１で内分することで生成される。

出力電圧値が、入力デジタル信号（階調データ）に関してリニア（線形）に変化しない領域（例えばリニア領域から２０〜３０％以上ずれた場合）において、参照電圧Ｖ２とは別の補正電圧（Ｖ２＿Ｄ）を用いることで、Ｖ０と、このＶ２＿Ｄから合成される電圧（Ｖ１）を、増幅回路３０の出力電圧としている。

同様に、図１３の非リニア領域Ａにおいて、
Ｖ３は、Ｖ２とＶ４＿Ｄの内分比１：１の内分（Ｖ２＋Ｖ４＿Ｄ）／２で生成され、
Ｖ５は、Ｖ４とＶ６＿Ｄの内分比１：１の内分（Ｖ４＋Ｖ６＿Ｄ）／２で生成され、
Ｖ７は、Ｖ８＿ＤとＶ６の内分比１：１の内分（Ｖ８＿Ｄ＋Ｖ６）／２で生成される。

一方、図１３の非リニア領域Ａにおいて、
Ｖ０は、Ｖ０とＶ０の内分比１：１の内分（Ｖ０＋Ｖ０）／２で生成され、同様に、
Ｖ２は、Ｖ２とＶ２の内分比１：１の内分（Ｖ２＋Ｖ２）／２で生成され、
Ｖ４は、Ｖ４とＶ４の内分比１：１の内分（Ｖ４＋Ｖ４）／２で生成され、
Ｖ６は、Ｖ６とＶ６の内分比１：１の内分（Ｖ６＋Ｖ６）／２で生成される。

同様に、図１３の非リニア領域ＣのＶ５８、Ｖ６０、Ｖ６２、Ｖ６４に対して、Ｖ５８＿Ｄ、Ｖ６０＿Ｄ、Ｖ６２＿Ｄ、Ｖ６４＿Ｄを備えている。

Ｖ５７は、Ｖ５６とＶ５８＿Ｄの内分比１：１の内分（Ｖ５６＋Ｖ５８＿Ｄ）／２で生成され、
Ｖ５９は、Ｖ６０とＶ５８＿Ｄの内分比１：１の内分（Ｖ６０＋Ｖ５８＿Ｄ）／２で生成され、
Ｖ６１は、Ｖ６０とＶ６２＿Ｄの内分比１：１の内分（Ｖ６０＋Ｖ６２＿Ｄ）／２で生成され、
Ｖ６３は、Ｖ６４＿ＤとＶ６２の内分比１：１の内分（Ｖ６３＋Ｖ６４＿Ｄ）／２で生成される。

図１３の非リニア領域ＣのＶ５８は、Ｖ５８とＶ５８の内分比１：１の内分（Ｖ５８＋Ｖ５８）／２で生成され、
Ｖ６０は、Ｖ６０とＶ６０の内分比１：１の内分（Ｖ６０＋Ｖ６０）／２で生成され、
Ｖ６２は、Ｖ６２とＶ６２の内分比１：１の内分（Ｖ６２＋Ｖ６２）／２で生成される。

図３は、図１の前段回路４０Ａとセレクタ１１Ａの構成を示す図である。特に制限されないが、図３の例では、図１の前段回路４０Ａは、各参照電圧をセレクタ１１Ａに接続する配線からなる。すなわち、Ｖ０〜Ｖ６４＿Ｄは、前段回路４０Ａをスルーして（スイッチを経由せずに）、セレクタ１１Ａの対応するスイッチに入力される。

セレクタ１１Ａは、前段回路４０Ａから、Ｖ０、Ｖ４＿Ｄ、Ｖ４、Ｖ８＿Ｄ、Ｖ８、Ｖ１２、Ｖ１６、Ｖ２０、Ｖ２４、Ｖ２８、Ｖ３２、Ｖ３６、Ｖ４０、Ｖ４４、Ｖ４８、Ｖ５２、Ｖ５６、Ｖ６０＿Ｄ、Ｖ６０、Ｖ６４＿Ｄを入力し、Ｄ１Ｂ、Ｄ１の値でオン・オフされる３２個のスイッチ（Ｎｃｈトランジスタ）により、Ｄ１Ｂ＝１（Ｄ１＝０）のとき、（Ｖ０、Ｖ４、Ｖ８、Ｖ１２、Ｖ１６、Ｖ２０、Ｖ２４、Ｖ２８、Ｖ３２、Ｖ３６、Ｖ４０、Ｖ４４、Ｖ４８、Ｖ５２、Ｖ５６、Ｖ６０）を選択し、Ｄ１＝１（Ｄ１Ｂ＝０）のとき、（Ｖ４＿Ｄ、Ｖ８＿Ｄ、Ｖ１２、Ｖ１６、Ｖ２０、Ｖ２４、Ｖ２８、Ｖ３２、Ｖ３６、Ｖ４０、Ｖ４４、Ｖ４８、Ｖ５２、Ｖ５６、Ｖ６０＿Ｄ、Ｖ６４＿Ｄ）を選択出力する。

セレクタ１１Ａは、Ｄ１Ｂ、Ｄ１に基づき選択された１６個の参照電圧から、Ｄ２Ｂ、Ｄ２の値でオン・オフされる１６個のスイッチ（Ｎｃｈトランジスタ）に基づき８個の参照電圧を選択し、該８個の参照電圧から、Ｄ３Ｂ、Ｄ３の値でオン・オフされる８個のスイッチ（Ｎｃｈトランジスタ）に基づき４個の参照電圧を選択し、該４個の参照電圧から、Ｄ４Ｂ、Ｄ４の値でオン・オフされる４個のスイッチ（Ｎｃｈトランジスタ）に基づき、２個の参照電圧を選択し、該２個の参照電圧から、Ｄ５Ｂ、Ｄ５の値でオン・オフされる２個のスイッチ（Ｎｃｈトランジスタ）に基づき、いずれか１個の参照電圧を選択しＶＳ１に出力する。

図４は、図１の前段回路４０Ｂとセレクタ１１Ｂの構成を示す図である。前段回路４０Ｂは、Ｖ２＿Ｄ、Ｖ２、Ｖ６＿Ｄ、Ｖ６、Ｖ１０、Ｖ１４、Ｖ１８、Ｖ２２、Ｖ２６、Ｖ３０、Ｖ３４、Ｖ３８、Ｖ４２、Ｖ４６、Ｖ５０、Ｖ５４、Ｖ５８＿Ｄ、Ｖ５８、Ｖ６２＿Ｄ、Ｖ６２を入力し、Ｄ１Ｂ、Ｄ１でオン・オフされる８個のスイッチ（Ｎｃｈトランジスタ）により、Ｄ１Ｂ＝１のとき、（Ｖ２＿Ｄ、Ｖ６＿Ｄ、Ｖ１０、・・・、Ｖ５０、Ｖ５４、Ｖ５８＿Ｄ、Ｖ６２＿Ｄ）をセレクタ１１Ｂに出力し、Ｄ１＝１のとき、（Ｖ２、Ｖ６、Ｖ１０、・・・、Ｖ５０、Ｖ５４、Ｖ５８、Ｖ６２）をセレクタ１１Ｂに出力する。なお、Ｖ２＿ＤとＶ２、Ｖ６＿ＤとＶ６、Ｖ５８＿ＤとＶ５８、Ｖ６２＿ＤとＶ６２は、Ｄ１ＢとＤ１でそれぞれオン・オフされるスイッチを介してセレクタ１１Ｂの対応するスイッチに入力されるが、Ｖ１０、Ｖ１４、Ｖ１８、Ｖ２２、Ｖ２６、Ｖ３０、Ｖ３４、Ｖ３８、Ｖ４２、Ｖ４６、Ｖ５０、Ｖ５４は、前段回路４０Ｂをスルーして（スイッチを経由せず）、セレクタ１１Ｂの対応するスイッチに入力される。

セレクタ１１Ｂは、前段回路１１Ｂで、Ｄ１Ｂ、Ｄ１に基づき選択された１６個の参照電圧から、Ｄ２Ｂ、Ｄ２の値でオン・オフされる１６個のスイッチ（Ｎｃｈトランジスタ）に基づき、８個の参照電圧を選択し、該８個の参照電圧から、Ｄ３Ｂ、Ｄ３の値でオン・オフされる８個のスイッチ（Ｎｃｈトランジスタ）に基づき、４個の参照電圧を選択し、該４個の参照電圧から、Ｄ４Ｂ、Ｄ４の値でオン・オフされる４個のスイッチ（Ｎｃｈトランジスタ）に基づき、２個の参照電圧を選択し、該２個の参照電圧から、Ｄ５Ｂ、Ｄ５でオン・オフされる２個のスイッチ（Ｎｃｈトランジスタ）に基づき、いずれか１個の参照電圧を選択しＶＳ２に出力する。

セレクタ１２は、図１１の構成からなり、デジタル信号の下位２ビットＤ１、Ｄ０の値の組み合わせに応じて、以下のように選択出力する。

（Ｄ１、Ｄ０）＝（０、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ１、ＶＳ１）、
（Ｄ１、Ｄ０）＝（０、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ１、ＶＳ２）、
（Ｄ１、Ｄ０）＝（１、０）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ２、ＶＳ２）、
（Ｄ１、Ｄ０）＝（１、１）のとき、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（ＶＳ１、ＶＳ２）
が出力される。

図５は、図１の回路の変換動作の仕様を示す図である。非リニア領域とリニア領域について、いくつかの入力デジタル信号に即して変換動作を説明する。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、０、０、０、０）のとき、
ＶＳ１には、セレクタ１１ＡからＶ０が出力され、
ＶＳ２には、セレクタ１１ＢからＶ２＿Ｄが出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ０、Ｖ０）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ０、Ｖ０）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ０＋Ｖ０）／２＝Ｖ０
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、０、０、０、１）のとき、
ＶＳ１には、セレクタ１１ＡからＶ０が出力され、
ＶＳ２には、セレクタ１１ＢからＶ２＿Ｄが出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ０、Ｖ２＿Ｄ）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ０、Ｖ２＿Ｄ）より、出力電圧は、Ｖｏｕｔ＝（Ｖ０＋Ｖ２＿Ｄ）／２＝Ｖ１
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、０、０、１、０）のとき、
ＶＳ１には、セレクタ１１ＡからＶ４＿Ｄが出力され、
ＶＳ２には、セレクタ１１ＢからＶ２が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ２、Ｖ２）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ２、Ｖ２）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ２＋Ｖ２）／２＝Ｖ２
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、０、０、１、１）のとき、
ＶＳ１には、セレクタ１１ＡからＶ４＿Ｄが出力され、
ＶＳ２には、セレクタ１１ＢからＶ２が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ４＿Ｄ、Ｖ２）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ４＿Ｄ、Ｖ２）より、出力電圧は、Ｖｏｕｔ＝（Ｖ４＿Ｄ＋Ｖ２）／２＝Ｖ３
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、０、１、０、０）のとき、
ＶＳ１には、セレクタ１１ＡからＶ４が出力され、
ＶＳ２には、セレクタ１１ＢからＶ６＿Ｄが出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ４、Ｖ４）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ４、Ｖ４）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ４＋Ｖ４）／２＝Ｖ４
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、０、１、０、１）のとき、
ＶＳ１には、セレクタ１１ＡからＶ４が出力され、
ＶＳ２には、セレクタ１１ＢからＶ６＿Ｄが出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ４、Ｖ６＿Ｄ）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ４、Ｖ６＿Ｄ）より、出力電圧は、Ｖｏｕｔ＝（Ｖ４＋Ｖ６＿Ｄ）／２＝Ｖ５
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、０、１、１、０）のとき、
ＶＳ１には、セレクタ１１ＡからＶ８＿Ｄが出力され、
ＶＳ２には、セレクタ１１ＢからＶ６が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６、Ｖ６）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ６、Ｖ６）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ６＋Ｖ６）／２＝Ｖ６
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、０、１、１、１）のとき、
ＶＳ１には、セレクタ１１ＡからＶ８＿Ｄが出力され、
ＶＳ２には、セレクタ１１ＢからＶ６が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ８＿Ｄ、Ｖ６）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ８＿Ｄ、Ｖ６）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ８＿Ｄ＋Ｖ６）／２＝Ｖ７
となる。

以上が、図１３の非リニア領域Ａの変換に対応する。

出力電圧レベルＶ８〜Ｖ５６のリニア領域Ｂの変換は、図８の出力電圧レベルＶ８〜Ｖ５６と同一である。

すなわち、（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、１、０、０、０）のとき、
ＶＳ１には、セレクタ１１ＡからＶ８が出力され、
ＶＳ２には、セレクタ１１ＢからＶ６が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ８、Ｖ８）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ８、Ｖ８）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ８＋Ｖ８）／２＝Ｖ８
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（０、０、１、０、０、０）のとき、
ＶＳ１には、セレクタ１１ＡからＶ８が出力され、
ＶＳ２には、セレクタ１１ＢからＶ１０が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ８、Ｖ１０）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ８、Ｖ１０）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ８＋Ｖ１０）／２＝Ｖ９
となる。以下同様にして、
（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、０、１、０、０）のとき、
ＶＳ１には、セレクタ１１ＡからＶ５２が出力され、
ＶＳ２には、セレクタ１１ＢからＶ５０が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５２、Ｖ５２）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ５２、Ｖ５２）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ５２＋Ｖ５２）／２＝Ｖ５２
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、０、１、０、１）のとき、
ＶＳ１には、セレクタ１１ＡからＶ５２が出力され、
ＶＳ２には、セレクタ１１ＢからＶ５４が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５２、Ｖ５４）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ５２、Ｖ５４）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ５２＋Ｖ５４）／２＝Ｖ５３
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、０、１、１、０）のとき、
ＶＳ１には、セレクタ１１ＡからＶ５６が出力され、
ＶＳ２には、セレクタ１１ＢからＶ５４が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５４、Ｖ５４）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ５４、Ｖ５４）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ５４＋Ｖ５４）／２＝Ｖ５４
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、０、１、１、１）のとき、
ＶＳ１には、セレクタ１１ＡからＶ５６が出力され、
ＶＳ２には、セレクタ１１ＢからＶ５４が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５６、Ｖ５４）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ５６、Ｖ５４）より、出力電圧は、Ｖｏｕｔ＝（Ｖ５６＋Ｖ５４）／２＝Ｖ５５
となる。

以上がリニア領域Ｂの変換動作である。非リニア領域Ｃの変換動作は以下のようになる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、１、０、０、０）のときは、
ＶＳ１には、セレクタ１１ＡからＶ５６が出力され、
ＶＳ２には、セレクタ１１ＢからＶ５８＿Ｄが出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５６、Ｖ５４）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ５６、Ｖ５４）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ５６＋Ｖ５６）／２＝Ｖ５６
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、１、０、０、０）のときは、
ＶＳ１には、セレクタ１１ＡからＶ５６が出力され、
ＶＳ２には、セレクタ１１ＢからＶ５８＿Ｄが出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５６、Ｖ５６）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ５６、Ｖ５６）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ５６＋Ｖ５６）／２＝Ｖ５６
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、１、０、０、１）のときは、
ＶＳ１には、セレクタ１１ＡからＶ５６が出力され、
ＶＳ２には、セレクタ１１ＢからＶ５８＿Ｄが出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５６、Ｖ５８＿Ｄ）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ５６、Ｖ５８＿Ｄ）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ５６＋Ｖ５８＿Ｄ）／２＝Ｖ５７
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、１、０、１、０）のときは、
ＶＳ１には、セレクタ１１ＡからＶ６０＿Ｄが出力され、
ＶＳ２には、セレクタ１１ＢからＶ５８が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ５８、Ｖ５８）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ５８、Ｖ５８）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ５８＋Ｖ５８）／２＝Ｖ５８
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、１、０、１、１）（＝５９）のときは、
ＶＳ１には、セレクタ１１ＡからＶ６０＿Ｄが出力され、
ＶＳ２には、セレクタ１１ＢからＶ５８が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６０＿Ｄ、Ｖ５８）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ６０＿Ｄ、Ｖ５８）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ６０＿Ｄ＋Ｖ５８）／２＝Ｖ５９
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、１、１、０、０）（＝６０）のときは、
ＶＳ１には、セレクタ１１ＡからＶ６０が出力され、
ＶＳ２には、セレクタ１１ＢからＶ６２＿Ｄが出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６０、Ｖ６０）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ６０、Ｖ６０）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ６０＋Ｖ６０）／２＝Ｖ６０
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、１、１、０、１）（＝６１）のときは、
ＶＳ１には、セレクタ１１ＡからＶ６０が出力され、
ＶＳ２には、セレクタ１１ＢからＶ６２＿Ｄが出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６０、Ｖ６２＿Ｄ）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ６０、Ｖ６２＿Ｄ）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ６０＋Ｖ６２＿Ｄ）／２＝Ｖ６１
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、１、１、１、０）（＝６２）のときは、
ＶＳ１には、セレクタ１１ＡからＶ６４＿Ｄが出力され、
ＶＳ２には、セレクタ１１ＢからＶ６２が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６２、Ｖ６２）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ６２、Ｖ６２）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ６２＋Ｖ６２）／２＝Ｖ６２
となる。

（Ｄ５、Ｄ４、Ｄ３、Ｄ２、Ｄ１、Ｄ０）が（１、１、１、１、１、１）（＝６２）のときは、
ＶＳ１には、セレクタ１１ＡからＶ６４＿Ｄが出力され、
ＶＳ２には、セレクタ１１ＢからＶ６２が出力され、
セレクタ１２から、（Ｖ（Ｔ１）、Ｖ（Ｔ２））＝（Ｖ６４＿Ｄ、Ｖ６２）が出力され、
増幅回路３０の入力（ＶＩＮ１、ＶＩＮ２）＝（Ｖ６４＿Ｄ、Ｖ６２）より、出力電圧は、
Ｖｏｕｔ＝（Ｖ６４＿Ｄ＋Ｖ６２）／２＝Ｖ６３
となる。

図１４に示した構成（プロトタイプ例）のように、内挿アンプで２つの電圧の中間電圧を合成することで、参照電圧の個数を縮減する構成の場合、基本的にリニア領域にしか対応できないため、非リニア領域に関しては、全ての階調に対応させて参照電圧を用意してＤＡ変換しており、このため、非リニア領域に専用のデコード回路（セレクタ１１Ｄ１〜１１Ｄ４）が必要とされる。すなわち、通常のトーナメント方式のセレクタとは別の構成のセレクタを別途用意することが必要とされる。この結果、図１４に示した構成において、レイアウト面積の縮減は困難である。

これに対して、本実施形態によれば、非リニア領域に対してもリニア領域と同様に、１：１の内挿方式を用いて補間することを可能としており、非リニア領域とリニア領域で、トーナメント方式のセレクタ（１１Ａ、１１Ｂ）を共用することで、デコーダ回路のトランジスタの数の増大を回避することができる。

本実施形態においては、非リニア領域に対して、補正電圧を参照電圧に使用することで、全出力電圧範囲に対してデジタルアナログ変換回路を１／２内挿方式でデコードすることが可能とされ、サイズの縮減を可能としている。セレクタ１１Ａ、１１Ｂと参照電圧群との間に、前段回路４０Ａ、Ｂが追加されているが、追加されるトランジスタの数、及び参照電圧の個数は少ない。

例えば図１４の構成（プロトタイプ例）では、セレクタ１１Ａ’、１１Ｂ’、１１Ｄ１、１１Ｄ２、１１Ｄ３、１１Ｄ４のスイッチ（Ｎｃｈトランジスタ）の個数は、それぞれ４８、２４、１０、１０、１０、１０の総計１１２個である。また、参照電圧の個数は、非リニア領域Ａで８個、非リニア領域Ｃで８個、リニア領域Ｂで２９個の総計４５個である。

本実施形態では、図１４と同じく、前段回路４０Ａ＋セレクタ１１Ａ、前段回路４０Ｂ＋セレクタ１１Ｂのスイッチ（Ｎｃｈトランジスタ）の個数はそれぞれ６２、３８の総計１００個である。図１、及び図３と図４から、参照電圧の総数は４０個である。デコーダのスイッチ数の差は、入力デジタル信号のビット数が大きいほど顕著になりデコーダ回路のサイズの増大の抑制、縮減効果が期待できる。

図６は、本発明が適用される表示装置のデータドライバの要部構成の一例を示す図である。図６を参照すると、このデータドライバは、参照電圧発生回路８０４と、デコーダ回路群８０５と、内挿回路群８０６と、ラッチアドレスセレクタ８０１と、ラッチ群８０２と、レベルシフタ群８０３と、を含んで構成される。参照電圧発生回路８０４は、図１の参照電圧集合体２０（２０Ａ、２０Ｂ、２０Ｃ、２０Ｄ）の各参照電圧を生成する。特に制限されないが、参照電圧発生回路８０４は、不図示の第１、第２の基準電圧間に接続された抵抗群（ラダー抵抗）の各接続点（タップ）からバッファ等（ボルテージフォロワ等）を介して取り出される。デコーダ回路群８０５の各デコーダ回路は、図１に示したデコーダ１０で構成されている。内挿回路群８０６の内部構成は図示されないが、図１に示した増幅回路（内挿回路）３０を出力数に対応して複数個備えた構成とされる。デコーダ回路群８０５のデコーダ回路と、内挿回路群８０６においてデコーダ回路に対応する増幅回路（内挿回路）は、デジタル信号を入力してアナログ信号電圧を出力するデジタルアナログ変換回路を構成する。

ラッチアドレスセレクタ８０１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ群８０２は、ラッチアドレスセレクタ８０１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、レベルシフタ群８０３を介してデコーダ回路群８０５にデジタルデータを出力する。デコーダ回路群８０５は、各出力毎に、入力されたデジタルデータに応じて、参照電圧発生回路８０４で生成された参照電圧集合体から２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を選択出力する。

内挿回路群８０６は、図１の増幅回路３０を複数備え、それぞれの増幅回路３０は、２つの電圧Ｖ（Ｔ１）、Ｖ（Ｔ２）を１対１で内挿した電圧を出力する。内挿回路群８０６の出力端子群は表示装置のデータ線に接続される。ラッチアドレスセレクタ８０１及びラッチ群８０２はロジック回路で、一般に低電圧（例えば０Ｖ〜３．３Ｖ）で構成され、対応する電源電圧が供給されている。レベルシフタ群８０３、デコーダ回路群８０５及び内挿回路群８０６は、一般に表示素子を駆動するのに必要な高電圧（例えば０Ｖ〜１８Ｖ）で構成され、対応する電源電圧が供給されている。

非リニア領域に対応の１：１内挿方式のデジタルアナログ変換回路において、デコーダ回路を構成するトランジスタスイッチ数の幅に縮減することで、デコーダ面積の削減を可能とするデータドライバ、表示装置を実現可能としている。

なお、図１等に示した例では、増幅回路３０は、
Ｖｏｕｔ＝（Ｖ（Ｔ１）＋Ｖ（Ｔ２））／２
を出力する構成とされているが、増幅回路３０内において、又は、増幅回路３０の後段の別の増幅回路等において利得αで増幅し、データ線（表示素子）に出力する階調電圧として、
Ｖｏｕｔ＝α×｛（Ｖ（Ｔ１）＋Ｖ（Ｔ２））／２｝
としてもよいことは勿論である。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施例の各要素、各図面の各要素等を含む）の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０、１０’、１０” デコーダ回路
１１Ａ、１１Ａ’、１１Ｂ、１１Ｂ’、１１Ｄ１、１１Ｄ２、１１Ｄ３、１１Ｄ４、１２ セレクタ
２０Ａ、２０Ｂ、２１Ａ、２１Ｂ、２１Ｄ１、２１Ｄ２、２１Ｄ３、２１Ｄ４ 参照電圧群
３０ 増幅回路
４０Ａ、４０Ｂ 前段回路

Claims (9)

1. 入力デジタル信号と、前記入力デジタル信号に応答して出力される階調電圧との間の入出力特性が非線形の特性曲線上の隣接する第１乃至第３の階調電圧に対して、
   前記第１及び第３の階調電圧にそれぞれ対応した第１及び第３の参照電圧を備え、
   前記第１及び第３の階調電圧の間の前記第２の階調電圧に対応する参照電圧として、前記第１及び第３の参照電圧の間の第２の参照電圧は間引かれ、間引かれた前記第２の参照電圧の代わりに、前記第１の階調電圧と前記第２の階調電圧との外分によって定まる補正階調電圧に対応する第３の補正参照電圧を備え、
   複数の参照電圧の中から前記入力デジタル信号に応じて参照電圧を選択して二つの出力に出力するデコーダ回路であって、前記入力デジタル信号に応じて、
   前記第２の階調電圧を出力するにあたり、前記第１の階調電圧と第３の補正参照電圧とを選択して前記二つの出力に出力し、
   前記第１の階調電圧及び前記第３の階調電圧をそれぞれ出力するにあたり、前記第１の参照電圧を重複選択、及び、前記第３の参照電圧を重複選択して前記二つの出力に出力するデコーダ回路と、
   前記デコーダ回路で選択された前記二つの出力の参照電圧を受け内挿して出力する増幅回路と、
   を備えたデータドライバ装置。
2. 互いに異なる複数の参照電圧を含む第１の参照電圧群と、
   前記第１の参照電圧群の参照電圧と異なり、且つ、互いに異なる複数の参照電圧を含む第２の参照電圧群と、
   を備え、
   前記デコーダ回路は、
   前記第１の参照電圧群の中から、前記入力デジタル信号の第１のビット群に基づき、１つの参照電圧をトーナメント方式で選択する第１のセレクタと、
   前記第２の参照電圧群の中から、前記入力デジタル信号の前記第１のビット群に基づき、１つの参照電圧をトーナメント方式で選択する第２のセレクタと、
   前記入力デジタル信号の第２のビット群に基づき、前記第１及び第２のセレクタで選択された二つの参照電圧の双方を出力するか、又は、前記二つの参照電圧の一方を重複して二つ選択出力する第３のセレクタと、
   を備え、
   前記増幅回路は、前記第３のセレクタから出力される前記二つの参照電圧を内挿した出力電圧を出力し、
   前記入力デジタル信号と出力階調電圧に関する前記入出力特性が非線形の特性曲線上の前記第１の階調電圧と、前記第１の階調電圧に隣接する前記第２の階調電圧と、前記第２の階調電圧に隣接する前記第３の階調電圧について、
   前記第１及び第３の階調電圧にそれぞれ対応する前記第１及び第３の参照電圧を、前記第１又は第２の参照電圧群に備え、さらに、前記第３の補正参照電圧を前記第３の参照電圧が属する側の参照電圧群側に備え、
   前記第２の階調電圧に対応する前記入力デジタル信号に応答して、前記第１及び第２のセレクタと前記第３のセレクタにより、前記第１の参照電圧と前記第３の補正参照電圧の二つが選択され、前記増幅回路から、前記第１の参照電圧と、前記第３の補正参照電圧とを内挿して得られた前記第２の階調電圧が出力され、
   前記デコーダ回路のトーナメント方式前記第１及び第２のセレクタと、前記第３のセレクタは、前記入出力特性が線形の領域と、前記入出力特性が非線形の領域とで共通に用いられる、請求項１記載のデータドライバ装置。
3. 前記第１及び第２のセレクタの少なくとも一方のセレクタの前段に、前記入力デジタル信号の所定のビットに応じて、前記第３の補正参照電圧、又は前記第３の参照電圧の一方を選択して前記一方のセレクタの入力に供給するスイッチ回路を備えている、請求項２記載のデータドライバ装置。
4. 前記第３のセレクタは、前記入力デジタル信号の前記第２のビット群をなす下位２ビットの４つの組み合わせに応じて、
   第１の組み合せのとき、前記第１のセレクタで選択された参照電圧を重複して二つ、
   第２の組み合せのとき、前記第１及び第２のセレクタでそれぞれ選択された二つの参照電圧、
   第３の組み合せのとき、前記第２のセレクタで選択された参照電圧を重複して二つ、
   第４の組み合せのとき、前記第１及び第２のセレクタでそれぞれ選択された二つの参照電圧を選択出力する、請求項３記載のデータドライバ装置。
5. 前記入出力特性が非線形の特性曲線上で隣接する、前記第３の参照電圧に対応する前記第３の階調電圧と、第４の階調電圧と、第５の参照電圧に対応する第５の階調電圧とに対して、
   前記第３の階調電圧と前記第４の階調電圧とを外挿して得られる補正電圧に対応する第５の補正参照電圧をさらに備え、
   前記第１の参照電圧と前記第５の補正参照電圧と前記第５の参照電圧が、前記第１のセレクタに供給され、
   前記第３の補正参照電圧と前記第３の参照電圧が前記スイッチ回路を介して前記第２のセレクタに供給され、
   前記第１の階調電圧に対応する前記入力デジタル信号の第１の値に応答して、
   前記第１のセレクタでは、前記第１の参照電圧を選択し、
   前記第２のセレクタでは、前記スイッチ回路で選択された前記第３の補正参照電圧を選択し、
   前記第３のセレクタから前記第１の参照電圧が重複して二つ出力され、前記増幅回路から二つの前記第１の参照電圧同士を内挿した前記第１の階調電圧が出力され、
   前記第２の階調電圧に対応する前記入力デジタル信号の第２の値に応答して、
   前記第１のセレクタでは、前記第１の参照電圧を選択し、
   前記第２のセレクタでは、前記スイッチ回路で選択された前記第３の補正参照電圧を選択し、
   前記第３のセレクタから前記第１の参照電圧と前記第３の補正参照電圧が出力され、前記増幅回路から、前記第１の参照電圧と前記第３の補正参照電圧を内挿した前記第２の階調電圧が出力され、
   前記第３の階調電圧に対応する前記入力デジタル信号の第３の値に応答して、
   前記第１のセレクタでは、前記第５の補正参照電圧を選択し、
   前記第２のセレクタでは、前記スイッチ回路で選択された前記第３の参照電圧を選択し、
   前記第３のセレクタから前記第３の参照電圧が重複して二つ出力され、前記増幅回路から二つの前記第３の参照電圧を内挿した前記第３の階調電圧が出力され、
   前記第４の階調電圧に対応する前記入力デジタル信号の第４の値に応答して、
   前記第１のセレクタでは、前記第５の補正参照電圧を選択し、
   前記第２のセレクタでは、前記スイッチ回路で選択された前記第３の参照電圧を選択し、
   前記第３のセレクタから前記第５の補正参照電圧と、前記第３の参照電圧が出力され、
   前記増幅回路から、前記第５の補正参照電圧と前記第３の参照電圧を内挿した前記第４の階調電圧が出力される、請求項４記載のデータドライバ装置。
6. 前記増幅回路は、前記第３のセレクタから出力される前記二つの参照電圧を内分比１：１に内挿した中間電位の階調電圧を出力し、
   前記第１、第３の階調電圧は、それぞれ、前記第１、第３の参照電圧の電圧レベルに等しく、
   前記第３の補正参照電圧は、前記第１の階調電圧と前記第２の階調電圧を２：１に外分して求められる、請求項１又は２記載のデータドライバ装置。
7. 前記増幅回路は、前記第３のセレクタから出力される前記二つの参照電圧を内分比１：１に内挿した中間電位の階調電圧を出力し、
   前記第１、第３、第５の階調電圧は、それぞれ前記第１、第３、第５の参照電圧の電圧レベルに等しく、
   前記第３の補正参照電圧は、前記第１の階調電圧と前記第２の階調電圧を２：１に外分して求められ、
   前記第５の補正参照電圧は、前記第３の階調電圧と前記第４の階調電圧を２：１に外分して求められる、請求項５記載のデータドライバ装置。
8. 前記入出力特性が線形の領域において、間引きされた参照電圧に対応する階調電圧の両隣の参照電圧を、前記第１及び第２のセレクタと前記第３のセレクタで選択して前記増幅回路に供給し、間引きされた参照電圧に対応する階調電圧を出力する、請求項２記載のデータドライバ装置。
9. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示パネルと、
   前記データ線を駆動するデータドライバ装置と、
   を備え、前記データドライバ装置が、請求項１乃至８のいずれか１項に記載の前記ドライバを備えた表示装置。

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