JP2009168841A - 演算増幅器及び駆動回路、液晶表示装置の駆動方法 - Google Patents

Abstract

【課題】立ち上がりと立ち下がりのスルーレートを対称とすることができ、２Ｈ反転駆動時の駆動電流を確保すること。
【解決手段】本発明の一態様に係る演算増幅器は、第１電源及び第２電源との間に直列に接続された第１出力トランジスタ及び第２出力トランジスタと、前記第１出力トランジスタ及び第２出力トランジスタの間のノードに接続された出力端子と、前記第１出力トランジスタのゲートと前記出力端子との間、及び、前記第２出力トランジスタのゲートと前記出力端子との間の一方のみに設けられた位相補償素子と、記第１出力トランジスタのゲート及び前記第２出力トランジスタのゲートとの間に接続された浮遊電流源とを備えたものである。
【選択図】図１

Description

本発明は、演算増幅器及びこれを用いた駆動回路、液晶表示装置の駆動方法に関し、特に、液晶パネルなどの容量性負荷を駆動するために用いられる演算増幅器及びこれを用いた駆動回路、液晶表示装置の駆動方法に関する。

演算増幅器といえば、従来はバイポーラトランジスタで構成されるものが一般的であった。しかし、昨今はＭＯＳ回路と同居させる必要性やローパワーの要求から、演算増幅器もＭＯＳトランジスタで構成することが多くなってきている。ＭＯＳトランジスタで演算増幅器を構成する場合、ＭＯＳトランジスタ特有のアナログ特性を使い、バイポーラトランジスタで構成する演算増幅器とは違った回路構成をとることがある。例えば、電子スイッチ機能を使ったアンプ等がある。

ＭＯＳトランジスタで構成された演算増幅器の応用分野の一つとしてＴＦＴ＿ＬＣＤ（Thin Film Transistor Liquid Crystal Display）ドライバーＬＳＩがある（例えば、特許文献１参照）。このＬＣＤドライバーＬＳＩには、出力バッファアンプやγ補正用の階調電源として電圧フォロワ構成の演算増幅器が複数個設けられている。この複数個の演算増幅器間のオフセット電圧差の小さなものが要求される。これは、ＴＦＴ＿ＬＣＤの特性上、１０ｍＶの電圧差でも、人間の目には異なった階調として認識されるからである。そこで、この分野では、非常に小さなオフセット電圧のＭＯＳ演算増幅器が要求される。

図７及び図８は、特許文献２に記載の従来の液晶表示装置の駆動に適用される演算増幅器の構成例を示す回路図である。図７を参照すると、従来の演算増幅器は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、定電流源Ｉ１、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ３、定電流源Ｉ２、位相補償容量Ｃ、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８を備えている。

２つのＰＭＯＳトランジスタＭＰ１、ＭＰ２は、差動対を構成する。定電流源Ｉ１は、この差動対をバイアスし、ＰＭＯＳトランジスタＭＰ１とＭＰ２の共通に接続されたソースと正電源ＶＤＤ間に挿入されている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、カレントミラー構成となっており、能動負荷で、かつ差動→シングル変換を兼ねている。ＮＭＯＳトランジスタＭＮ３は、２段目の増幅回路を構成する。ＮＭＯＳトランジスタＭＮ３のドレインと正電源ＶＤＤとの間には、定電流源Ｉ２が挿入され、この定電流源Ｉ２がＮＭＯＳトランジスタＭＮ３の能動負荷の働きをする。位相補償容量Ｃは、ＮＭＯＳトランジスタＭＮ３のゲートとドレイン間に挿入されている。

ここで、後述する用語の説明を行う。「メーク型スイッチ」とは制御信号が入った状態の時にスイッチが閉じるタイプを言う。また、「ブレーク型スイッチ」とは制御信号が入った状態の時にスイッチが開くタイプを言う。そして、「トランスファー型スイッチ」とは共通端子と２つの出力端子（メーク側とブレーク側）をもち、制御信号が入った状態の時に共通端子とメーク側が接続状態になり、制御信号が入っていない状態の時に共通端子とブレーク側が接続状態になるタイプをいう。

ＮＭＯＳトランジスタＭＮ１のゲートとドレイン間には、ブレーク型のスイッチＳ１が挿入されている。また、ＮＭＯＳトランジスタＭＮ２のゲートとドレイン間には、メーク型スイッチＳ２が挿入されている。ＮＭＯＳトランジスタＭＮ１のドレインとＮＭＯＳトランジスタＭＮ３のゲート間には、メーク型のスイッチＳ３が接続されている。ＮＭＯＳトランジスタＭＮ２のドレインとＮＭＯＳトランジスタＭＮ３のゲート間には、ブレーク型のスイッチＳ４が接続されている。ＰＭＯＳトランジスタＭＰ２のゲートと出力端子Ｖｏｕｔ間にメーク型のスイッチＳ５が接続されている。ＰＭＯＳトランジスタＭＰ１のゲートと出力端子Ｖｏｕｔ間には、ブレーク型のスイッチＳ６が接続されている。ＰＭＯＳトランジスタＭＰ１のゲートと入力端子Ｖｉｎ間には、メーク型のスイッチＳ７が接続されている。ＰＭＯＳトランジスタＭＰ２のゲートと入力端子Ｖｉｎ間には、ブレーク型のスイッチＳ８が接続されている。

差動対を構成する一方のＰＭＯＳトランジスタＭＰ１のドレインは、ＮＭＯＳトランジスタＭＮ１のドレインに接続されている。また、差動対を構成する他方のＰＭＯＳトランジスタＭＰ２のドレインは、ＮＭＯＳトランジスタＭＮ２のドレインに接続されている。スイッチ群Ｓ１〜Ｓ８は全て連動して制御される。図７に示すアンプは、ＶＳＳ電源電圧〜ＶＣＯＭ（ＶＤＤ／２）電圧の出力用（いわゆる負出力）に使用されるものであり、フレームや１水平期間でスイッチ群Ｓ１〜Ｓ８を切り替えることを特徴としている。なお、図７（ａ）、（ｂ）は、これらスイッチ群Ｓ１〜Ｓ８を切り替えた時の２状態（状態Ａ、Ｂ）を示したものである。

図７を参照すると、従来の演算増幅器は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、定電流源Ｉ１、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ３、定電流源Ｉ２、位相補償容量Ｃ、スイッチＳ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、Ｓ７、Ｓ８とを備えている。

２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２は、差動対を構成する。定電流源Ｉ１は、この差動対をバイアスし、ＮＭＯＳトランジスタＭＮ１とＭＮ２の共通に接続されたソースと負電源ＶＳＳ間に挿入されている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、カレントミラー構成となっており、能動負荷で、かつ差動→シングル変換を兼ねている。ＰＭＯＳトランジスタＭＰ３は、２段目の増幅回路を構成する。ＰＭＯＳトランジスタＭＰ３のドレインと負電源ＶＳＳとの間には、定電流源Ｉ２が挿入され、この定電流源Ｉ２がＰＭＯＳトランジスタＭＰ３の能動負荷の働きをする。位相補償容量Ｃは、ＰＭＯＳトランジスタＭＰ３のゲートとドレイン間に挿入されている。

ＰＭＯＳトランジスタＭＰ１のゲートとドレイン間には、ブレーク型のスイッチＳ１が挿入されている。また、ＰＭＯＳトランジスタＭＰ２のゲートとドレイン間には、メーク型スイッチＳ２が挿入されている。ＰＭＯＳトランジスタＭＰ１のドレインとＰＭＯＳトランジスタＭＰ３のゲート間には、メーク型のスイッチＳ３が接続されている。ＰＭＯＳトランジスタＭＰ２のドレインとＰＭＯＳトランジスタＭＰ３のゲート間には、ブレーク型のスイッチＳ４が接続されている。ＮＭＯＳトランジスタＭＮ２のゲートと出力端子Ｖｏｕｔ間にブレーク型のスイッチＳ５が接続されている。ＮＭＯＳトランジスタＭＮ１のゲートと出力端子Ｖｏｕｔ間には、ブレーク型のスイッチＳ６が接続されている。ＮＭＯＳトランジスタＭＮ１のゲートと入力端子Ｖｉｎ間には、ブレーク型のスイッチＳ７が接続されている。ＮＭＯＳトランジスタＭＮ２のゲートと入力端子Ｖｉｎ間には、メーク型のスイッチＳ８が接続されている。

差動対を構成する一方のＮＭＯＳトランジスタＭＮ１のドレインは、ＰＭＯＳトランジスタＭＰ１のドレインに接続されている。また、差動対を構成する他方のＮＭＯＳトランジスタＭＮ２のドレインは、ＰＭＯＳトランジスタＭＰ２のドレインに接続されている。スイッチ群Ｓ１〜Ｓ８は全て連動して制御される。図８に示すアンプは、ＶＣＯＭ（ＶＤＤ／２）〜ＶＤＤ電源電圧の出力用（いわゆる正出力）に使用されるものであり、フレームや１水平期間でスイッチ群Ｓ１〜Ｓ８を切り替えることを特徴としている。なお、図８（ａ）、（ｂ）は、これらスイッチ群Ｓ１〜Ｓ８を切り替えた時の２状態（状態Ａ、Ｂ）を示したものである。

次に、図７及び図８のアンプをＬＣＤドライバーに適用した場合の応用例を図９に示す。図９に示すＬＣＤドライバーにおいて、図８記載のアンプをＡＭＰ１に適用し、図７記載のアンプをＡＭＰ２に適用する。ＡＭＰ１、ＡＭＰ２の出力には、各々トランスファー型のスイッチ（ＳＷ１、ＳＷ２）が設けられている。スイッチＳＷ１、ＳＷ２は、奇数番目の出力端子（Ｖｏｕｔ ｏｄｄ）と偶数番目の出力端子（Ｖｏｕｔ ｅｖｅｎ）に対し、ＡＭＰ１の出力とＡＭＰ２の出力を切り替える。この時、ある状態をとれば、ＡＭＰ１の出力が奇数番目の出力端子に出力され、またＡＭＰ２の出力が偶数番目の出力端子に出力される。また、もう一つの別の状態はその反対であり、ＡＭＰ１の出力が偶数番目の出力端子に出力され、またＡＭＰ２の出力が奇数番目の出力端子に出力される。

そして、ＡＭＰ１の入力には正側のデータが入力され、ＡＭＰ２の入力には負側のデータが入力される。このように接続し、スイッチＳＷ１とスイッチＳＷ２をフレーム毎に連動させて駆動することにより、図１０のような出力イメージになる。なお、ドット反転駆動と呼ばれる駆動方式においては、１水平期間毎にこのスイッチＳＷ１／ＳＷ２を切り替える。ここでは、その詳細な説明を省略する。

図７の従来の演算増幅器回路は、差動対を構成するＰＭＯＳトランジスタＭＰ１、ＭＰ２と、その能動負荷と差動→シングルエンド変換機能を兼ねたカレントミラー構成のＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成されている。ここで、スイッチＳ１が閉じた時はＮチャネルＭＯＳトランジスタＭＮ２のドレインがそのシングルエンド出力となり、スイッチＳ２が閉じた時はＮチャネルＭＯＳトランジスタＭＮ１のドレインがシングルエンド出力となる。このように出力端子が、スイッチＳ１、Ｓ２の状態で変わることから、出力選択の為にスイッチＳ３、Ｓ４がある。このスイッチＳ３、Ｓ４を介してシングル変換された信号が出力トランジスタであるＮＭＯＳトランジスタＭＮ３のゲートに入力される。この時、定電流源Ｉ２がＮＭＯＳトランジスタＭＮ３の能動負荷として働く。そして、ＮＭＯＳトランジスタＭＮ３のドレインが出力端子となる。容量Ｃはミラー容量として位相補償の働きをする。

バッファアンプとして使うため、反転入力端子と出力端子とは接続される、いわゆる電圧フォロワ接続される。電圧フォロワ接続とは、ＡＭＰの反転入力端子と出力端子とを接続して、正転入力端子に入力信号を入れ、ＡＭＰの出力端子から出力する、電圧的には入力された電圧と同じ電圧が出力される方式である。スイッチＳ１〜Ｓ４を切り替えると、反転入力端子がＰＭＯＳトランジスタＭＰ１のゲートになったりＭＰ２のゲートになったりする。従って、これを切り替えるためスイッチＳ５、Ｓ６がある。すなわち、スイッチＳ１、Ｓ４が閉じた時は反転入力端子がＰＭＯＳトランジスタＭＰ１のゲート端子となる。従って、この時はスイッチＳ６を閉じることにより反転入力端子と出力端子が共通接続されて電圧フォロワ接続となる。そして正転入力端子は、ＰＭＯＳトランジスタＭＰ２のゲート端子となるのでスイッチＳ８を閉じて入力端子Ｖｉｎに接続する。

逆に、スイッチＳ２、Ｓ３が閉じた時は、反転入力端子がＰＭＯＳトランジスタＭＰ２のゲート端子となる。従って、この時はスイッチＳ５を閉じることにより反転入力端子と出力端子が接続されて電圧フォロワ接続となる。そして正転入力端子はＰＭＯＳトランジスタＭＰ１のゲート端子となるので、スイッチＳ７を閉じて入力端子Ｖｉｎに接続する。スイッチＳ１〜Ｓ８の切り替えにより２状態（状態Ａ、Ｂ）が存在することになる。この２つの状態を２フレーム毎（又は、１水平期間毎）で切り替える。

図７の従来の演算増幅器において、仮にオフセット電圧＋Ｖｏｓが発生したと仮定すると、スイッチ群Ｓ１〜Ｓ８を切り替えると今度はオフセット電圧が−Ｖｏｓになる。従って、これらスイッチ群Ｓ１〜Ｓ８を２フレーム毎（又は、１水平期間毎）に切り替えることにより空間的にオフセットをばらまくことになり、平均するとオフセット電圧が零になる。従って、人間の目には平均化された電圧、すなわちオフセット電圧が零として認識されるのである。言い換えれば、この手法は、人間の目をごまかす手法である。

図７のアンプはＰＭＯＳで構成された差動段であるため、正電源Ｉ１側の入力はＶＤＤ−１Ｖ程度以上の電圧は入力することができない。これは差動段のＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートとソース間電圧によりバイアス電流源Ｉ１が動作しなくなるからである。しかし、ＶＳＳ近辺は能動負荷のＮＭＯＳトランジスタＭＮ１、ＭＮ２のゲートとソース間電圧にもよるが、ぼぼＶＳＳまで入力することが可能である。

図８の従来の演算増幅器回路は、差動対を構成するＮＭＯＳトランジスタＭＮ１、ＭＮ２と、その能動負荷と差動→シングルエンド変換機能を兼ねたカレントミラー構成のＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成されている。ここでスイッチＳ１が閉じた時はＰＭＯＳトランジスタＭＰ２のドレインがそのシングルエンド出力となり、スイッチＳ２が閉じた時はＰＭＯＳトランジスタＭＰ１のドレインがシングルエンド出力となる。このように出力端子がスイッチＳ１、Ｓ２のスイッチの状態で変わることから、出力選択の為にスイッチＳ３、Ｓ４がある。このスイッチＳ３、Ｓ４を介してシングル変換された信号が出力トランジスタであるＰＭＯＳトランジスタＭＰ３のゲートに入力される。この時、定電流源Ｉ２がＰＭＯＳトランジスタＭＰ３の能動負荷として働く。そしてＰＭＯＳトランジスタＭＰ３のドレインが出力端子となる。容量Ｃはミラー容量として位相補償の働きをする。バッファアンプとして使うため、反転入力端子と出力端子とが接続される、いわゆる電圧フォロワ接続される。

ここでスイッチＳ１〜Ｓ４を切り替えると反転入力端子がＮＭＯＳトランジスタＭＮ１のゲートになったりＮＭＯＳトランジスタＭＮ２のゲートになったりする。従って、これを切り替えるためスイッチＳ５、Ｓ６がある。すなわち、スイッチＳ１、Ｓ４が閉じた時は、反転入力端子がＮＭＯＳトランジスタＭＮ１のゲート端子となる。従って、この時はスイッチＳ６を閉じることにより反転入力端子と出力端子が接続されて電圧フォロワ接続となる。そして正転入力端子はＮＭＯＳトランジスタＭＮ２のゲート端子となるので、スイッチＳ８を閉じてＮＭＯＳトランジスタＭＮ２のゲート端子が入力端子Ｖｉｎに接続される。

逆にスイッチＳ２、Ｓ３を閉じた時は、反転入力端子がＮＭＯＳトランジスタＭＮ２のゲート端子となる。従って、この時はスイッチＳ５を閉じることにより反転入力端子と出力端子が共通接続されて電圧フォロワ接続となる。そして正転入力端子はＮＭＯＳトランジスタＭＮ１のゲート端子となるので、スイッチＳ７を閉じてＮＭＯＳトランジスタＭＮ１のゲート端子が入力端子Ｖｉｎに接続される。スイッチＳ１〜Ｓ８の切り替えにより２状態（状態Ａ、Ｂ）が存在することになる。この２つの状態をフレーム毎（又は、１水平期間毎）に切り替える。図８の従来の演算増幅器において、仮にオフセット電圧＋Ｖｏｓが発生したと仮定すると、スイッチ群Ｓ１〜Ｓ８を切り替えると今度はオフセット電圧が−Ｖｏｓになる。図７の場合と同様にして、これらスイッチ群Ｓ１〜Ｓ８をフレーム毎（又は、１水平期間毎）に切り替えることにより空間的にオフセットをばらまくことになり、平均するとオフセット電圧が零になる。従って人間の目には平均化された電圧、すなわちオフセット電圧が零として認識されるのである。

図８のアンプはＮＭＯＳで構成された差動段であるため、負電源側の入力はＶＳＳ＋１Ｖ程度以下の電圧は入力することができない。これは差動段ＭＯＳトランジスタＭＮ１、ＭＮ２のゲートとソース間電圧によりバイアス電流源Ｉ１が動作しなくなるからである。しかし、ＶＤＤ近辺は能動負荷のＰＭＯＳトランジスタＭＰ１、ＭＰ２のゲートとソース間電圧にもよるが、ぼぼＶＤＤまで入力することが可能である。

図９は、図７及び図８のアンプを用いたＬＣＤドライバーの構成を示す図である。図９を参照すると、正側（ＶＤＤ／２〜ＶＤＤ）アンプＡＭＰ１は図８で示した正側専用アンプを使い、負側（ＶＳＳ〜ＶＤＤ／２）アンプＡＭＰ２は図７で示した負側専用アンプを使う。その各々の出力は奇数番目出力（Ｖｏｕｔ＿ｏｄｄ）と偶数番目出力（Ｖｏｕｔ＿ｅｖｅｎ）のどちらにも出力できるように切り替えスイッチが設けられている。これにより、奇数番目の出力でも偶数番目の出力でも、どの出力でも正側電圧と負側電圧の両方の電圧を出力させることが可能になる。これが、従来のいわゆる２ＡＭＰ方式と呼ばれているものである。

ここで、ドット反転駆動と呼ばれているＬＣＤドライバーの駆動方法について説明する。ドット反転駆動は、ＶＣＯＭを基準として、正側（＋）極性と負側（−）極性をドット毎に交互に出力する駆動方法である。更に、各ドットに出力する信号の極性をフレーム毎にも反転させる必要がある。従って、フレーム信号によりオフセットキャンセルを実施するには、図１０に示すように４フレームで１セットの駆動方法になる。すなわち、第１フレームでＡＭＰ１により正側（＋）極性を出力したなら、第２フレームではＡＭＰ２により負側（−）極性を出力することになる。この時、第１フレームと第２フレームではオフセットキャンセル信号は変化させないものとする。そして、第３フレームではオフセットキャンセル信号を反転させてＡＭＰ１により正側（＋）極性を出力させる。第４フレームでは、同じくオフセットキャンセル信号は反転させたままの状態でＡＭＰ２により負側（−）極性を出力させる。

ここで、画質に影響するのは正側（＋）側の振幅と負側（−）側の振幅の絶対値の和である。図１０中、「振幅Ａ」と記載したものと「振幅Ｂ」と記載したものの差が同じであれば、同じ階調と認識される。従って、正側／負側各々においてオフセットキャンセル制御信号によるオフセット電圧の絶対値が制御前後で同じ値であるなら、結果として振幅Ａと振幅Ｂは同じ値になる。このようにしてオフセットキャンセルが実現できる。そして、この振幅Ａと振幅Ｂの差を「振幅差偏差」と呼び、ＬＣＤドライバーにおいて最も重要な項目である。この振幅差偏差が大きいと、ＬＣＤの表示に縦すじが入ったりする不具合の原因となる。
特開昭６１−３５００４号公報 特開平１１−２４９６２３号公報

しかしながら、図７で示したアンプを負側専用にし、図８で示したアンプを正側専用にして図９のようにＬＣＤドライバーを構成した場合、２Ｈ反転駆動と呼ばれる駆動方式に対応できない。この２Ｈ反転駆動とは、２水平期間、続けて正側又は負側の電圧を駆動する方法である。図１１に２Ｈ反転駆動方式の出力信号を示す。図７のアンプの吐き出し電流能力は最大で電流源Ｉ２の分しかなく、また、図８のアンプの吸い込み電流能力は最大で電流源Ｉ２の分しかなく、これ以上の駆動電流能力はない。従って、例えば、図１１に示す１Ｈの立ち上がり波形においては、図８のアンプ動作は吐き出し電流動作であり問題ない。しかし、２Ｈ目が１Ｈ目の電圧より低い場合は吸い込み動作になり、駆動電流が足りなくなってしまう。なお、図７のアンプの吸い込み電流能力に関してはＮＭＯＳトランジスタＭＮ３の大きさにもよるが、又図８のアンプの吐き出し電流能力に関してはＰＭＯＳトランジスタＭＰ３の大きさにもよるが、かなりとることが可能である。

更に、図７及び図８で示したアンプをＬＣＤパネルのγアンプ（γ抵抗の各タップに電圧を入れて、ＬＣＤパネルのγ特性を調整するアンプのことをいう。図示せず。）に用いた場合も同様に、片側の極性の駆動能力しかないので採用できない。

本発明の一態様に係る演算増幅器は、第１電源及び第２電源との間に直列に接続された第１出力トランジスタ及び第２出力トランジスタと、前記第１出力トランジスタ及び第２出力トランジスタの間のノードに接続された出力端子と、前記第１出力トランジスタのゲートと前記出力端子との間、及び、前記第２出力トランジスタのゲートと前記出力端子との間の一方のみに設けられた位相補償素子と、記第１出力トランジスタのゲート及び前記第２出力トランジスタのゲートとの間に接続された浮遊電流源とを備えたものである。このような構成を有することによって、簡単な回路構成で、立ち上がりと立ち下がりのスルーレートを対称とすることができ、２Ｈ反転駆動時の駆動電流を確保することができる。

本発明によれば、簡単な回路構成で、立ち上がりと立ち下がりのスルーレートを対称とすることができ、２Ｈ反転駆動時の駆動電流を確保することができる演算増幅器及び駆動回路、液晶表示装置の駆動方法を提供することができる。

図１及び図２を参照して、本発明の実施の形態１に係る演算増幅器について説明する。図１及び図２は、本実施の形態に係る演算増幅器の構成を示す図である。本発明に係る演算増幅器は、例えば、液晶パネルなどの容量性負荷を駆動するために用いられるＬＣＤ（Liquid Crystal Display）ドライバー用出力バッファアンプやγ補正を決定する階調電源回路に適する。本発明に係る演算増幅器は、オフセットキャンセル回路を備えており、オフセット電圧を空間的にばらまいて見かけ上のオフセット電圧による影響を小さくすることができる。

図１に示す演算増幅器１００は、ＶＤＤ／２〜ＶＤＤの入力範囲を受け持つ、いわゆる正側専用オフセットキャンセル回路付き演算増幅器である。一方、図２に示す演算増幅器２００は、ＶＳＳ〜ＶＤＤ／２の入力範囲を受け持つ、いわゆる負側専用オフセットキャンセル回路付き演算増幅器である。

図１に示すように、本発明に係る正側専用オフセットキャンセル回路付き演算増幅器１００は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ４、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ４、定電流源Ｉ１、Ｉ２、Ｉ３、正電源ＶＤＤ、負電源ＶＳＳ、定電圧源ＢＰ１、ＢＮ１、ＰＭＯＳ出力トランジスタＭＰ３、ＮＭＯＳ出力トランジスタＭＮ３、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、抵抗Ｒ、容量Ｃ、を有している。

２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２は、差動対を構成する。ＮＭＯＳトランジスタＭＮ１のソースとＮＭＯＳトランジスタＭＮ２のソースとは、共通に接続されている。この共通接続点と負電源ＶＳＳとの間には、定電流源Ｉ１が接続されている。定電流源Ｉ１は、２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２からなる差動対をバイアスする。

ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、カレントミラー構成をとっている。ＰＭＯＳトランジスタＭＰ１、ＭＰ２は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２からなる差動対の能動負荷で、かつ、差動→シングル変換を兼ねている。ＰＭＯＳトランジスタＭＰ１のソースとＰＭＯＳトランジスタＭＰ２のソースとは共通接続されている。この共通接続点は、正電源ＶＤＤに接続されている。また、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の各々のゲートは共通接続されている。ＰＭＯＳトランジスタＭＰ１のゲートとドレイン間には、ブレーク型のスイッチＳＷ１が挿入されている。ＰＭＯＳトランジスタＭＰ２のゲートとドレイン間には、メーク型のスイッチＳＷ２が挿入されている。

ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の出力側には、ＰＭＯＳ出力トランジスタＭＰ３及びＮＭＯＳ出力トランジスタＭＮ３が設けられている。ＰＭＯＳ出力トランジスタＭＰ３のソースは正電源ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続されている。ＮＭＯＳ出力トランジスタＭＮ３のソースは負電源ＶＳＳに接続され、ドレインは出力端子ＯＵＴに接続されている。

すなわち、ＰＭＯＳ出力トランジスタＭＰ３とＮＭＯＳ出力トランジスタＭＮ３のそれぞれの主電流路の一端は共通接続されている。そして、ＰＭＯＳ出力トランジスタＭＰ３とＮＭＯＳ出力トランジスタＭＮ３の共通接続点は、出力端子Ｖｏｕｔに接続されている。つまり、ＰＭＯＳ出力トランジスタＭＰ３及びＮＭＯＳ出力トランジスタＭＮ３は、正電源ＶＤＤと接地端子ＧＮＤとの間に直列に接続されている。また、出力端子Ｖｏｕｔは、ＰＭＯＳ出力トランジスタＭＰ３及びＮＭＯＳ出力トランジスタＭＮ３の間のノードに接続されている。

差動対を構成する２つのＰＭＯＳトランジスタＭＰ１、ＭＰ２の各々のドレインとＰＭＯＳ出力トランジスタＭＰ３のゲート間には、ブレーク型のスイッチＳＷ３、メーク型のスイッチＳＷ４が挿入されている。正電源ＶＤＤとＰＭＯＳ出力トランジスタＭＰ３のゲート間には、定電流源Ｉ２が接続されている。さらに、負電源ＶＳＳとＮＭＯＳ出力トランジスタＭＮ３のゲート間には、定電流源Ｉ３が接続されている。

ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＰＭＯＳ出力トランジスタＭＰ３及びＮＭＯＳ出力トランジスタＭＮ３との間には、浮遊電流源として動作するＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４が設けられている。ＰＭＯＳトランジスタＭＰ４のソースはＰＭＯＳ出力トランジスタＭＰ３のゲートに接続され、ドレインはＮＭＯＳ出力トランジスタＭＮ３のゲートに接続されている。また、ＰＭＯＳトランジスタＭＰ４のゲートは、定電圧源ＢＰ１でバイアスされている。ＮＭＯＳトランジスタＭＮ４ソースは、ＮＭＯＳ出力トランジスタＭＮ３のゲートに接続され、ドレインがＰＭＯＳ出力トランジスタＭＰ３のゲートに接続されている。ＮＭＯＳトランジスタＭＮ４のゲートは、定電圧源ＢＮ１でバイアスされている。通常動作時において、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４は、定電圧源ＢＰ１及び定電圧源ＢＮ１によってゲートの電圧値が設定され、設定されたゲートの電圧値に基づいて浮遊電流源として動作する。

出力端子ＯＵＴとＮＭＯＳトランジスタＭＮ１のゲートとの間には、ブレーク型スイッチＳＷ５が挿入されている。出力端子ＯＵＴとＮＭＯＳトランジスタＭＮ２のゲートとの間には、メーク型スイッチＳＷ６が接続されている。入力端子ＩＮとＮＭＯＳトランジスタＭＮ２のゲート間には、ブレーク型スイッチＳＷ７が接続されている。入力端ＩＮとＮＭＯＳトランジスタＭＮ１のゲートとの間には、メーク型スイッチＳＷ８が接続されている。ＰＭＯＳ出力トランジスタＭＰ３のゲートとドレイン間には、位相補償として、ゼロ点導入用の抵抗Ｒ１と容量Ｃ１が直列に接続された位相補償素子が接続されている。

本実施の形態においては、差動対と能動負荷から構成される差動アンプの出力の１つは、位相補償素子が接続されたＰＭＯＳ出力トランジスタＭＰ３のゲートと接続される。すなわち、ＮＭＯＳトランジスタＭＮ１のドレインとＰＭＯＳトランジスタＭＰ１のドレインとの接続点、ＮＭＯＳトランジスタＭＮ２のドレインとＰＭＯＳトランジスタＭＰ２のドレインとの接続点のいずれか一方が、スイッチＳＷ３、ＳＷ４によりＰＭＯＳ出力トランジスタＭＰ３のゲートと接続される。

図１の本実施の形態に係る演算増幅器１００において、スイッチＳＷ１〜スイッチＳＷ８は全て連動になっており、同時に駆動される。スイッチＳＷ５とスイッチＳＷ６とは、演算増幅器１００が負帰還になるようにスイッチ制御されるものとする。すなわち、演算増幅器１００の反転入力端子と出力端子ＯＵＴとが共通接続され、帰還をかける。

ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動段は、ＶＳＳ＋１Ｖ〜ＶＤＤ程度の入力電圧範囲に対し作動する。この理由は従来例でも述べた通り、差動段ＭＯＳトランジスタＭＮ１、ＭＮ２のゲートとソース間電圧によりバイアス電流源Ｉ１が動作しなくなるからである。この差動段出力（各々のドレイン）は各々、ＰＭＯＳトランジスタＭＰ１とＭＰ２で構成される能動負荷に接続されて、差動→シングル変換される。これら能動負荷の入出力はスイッチＳＷ１、ＳＷ２で入力と出力を切り替えることが可能な構成になっている。

スイッチＳＷ３、ＳＷ４は、能動負荷の出力端子を選択する。スイッチＳＷ７、ＳＷ８は、入力端子を選択するものであり、各々、アンプとしての正転入力端子を選択する。本実施の形態に係る演算増幅器１００の出力段は、ＭＯＳトランジスタＭＰ３、ＭＰ４、ＭＮ３、ＭＮ４、定電流源Ｉ２、Ｉ３、位相補償素子である容量Ｃ１及び抵抗Ｒ１、定電圧減ＢＰ１、ＢＮ１から構成される。演算増幅器１００はＡＢ級動作をするものである。すなわち、ＡＢ級出力動作をするように、ＰＭＯＳ出力トランジスタＭＰ３及びＮＭＯＳ出力トランジスタＭＮ３のゲートは、バイアスされている。ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ４と定電流源Ｉ２、Ｉ３とで、いわゆる浮遊電流源を構成する。なお、スイッチＳＷ１〜ＳＷ８の具体的な回路構成は後に説明する。

この浮遊電流源を構成するＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４とバイアス電圧ＶＢＰ１、ＶＢＮ１は、無負荷時にＰＭＯＳ出力トランジスタＭＰ３とＮＭＯＳ出力トランジスタＭＮ３に流れる電流（いわゆるアイドリング電流）を決定するものである。一般的なトランジスタで構成する電流源は、一端が電源端子かＧＮＤ端子に接続されているものであるが、この浮遊電流源は、電流源の両端がフローティング状態で、自由な箇所に接続できるものである。

このＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４の接続は、ローカル的に「１」という電流帰還がかかっている。このため、ＰＭＯＳトランジスタＭＰ４のソースとＮＭＯＳトランジスタＭＮ４のドレインの共通接続点、及びＰＭＯＳトランジスタＭＰ４のドレインとＮＭＯＳトランジスタＭＮ４の共通接続点は、この帰還の効果で高いインピーダンスを有する。すなわち、ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ４により浮遊電流源が構成されている。

この浮遊電流源と、ＰＭＯＳトランジスタＭＰ３及びＮＭＯＳトランジスタＭＮ３のアイドリング電流は以下のように設計される。まず、定電圧源ＢＰ１が発生する電圧（Ｖ_{（ＢＰ１）}）は、ＰＭＯＳトランジスタＭＰ３のゲート−ソース間電圧及びＰＭＯＳトランジスタＭＰ４の各々のゲート−ソース間電圧の和に等しくなるように設定される。ＰＭＯＳトランジスタＭＰ３のゲートとソース間の電圧値をＶ_{ＧＳ（ＭＰ３）}、ＰＭＯＳトランジスタＭＰ４のゲートとソース間の電圧値をＶ_{ＧＳ（ＭＰ４）}とすると、以下の式（１）で表すことができる。

また、ＰＭＯＳトランジスタＭＰ３又はＰＭＯＳトランジスタＭＰ４のゲート−ソース間電圧Ｖ_ＧＳは次の式（２）で示される。

なお、（２）式において、

であり、Ｗはゲート幅、Ｌはゲート長、μは移動度、Ｃ_０は単位あたりのゲート酸化膜容量、Ｖ_Ｔは、閾値電圧、Ｉ_Ｄはドレイン電流である。

浮遊電流源は、ＰＭＯＳトランジスタＭＰ３とＮＭＯＳトランジスタのＭＮ３の各々のドレイン電流が等しくなるように設計される。すなわち、電流源Ｉ２の電流値Ｉ２の半分ずつ（Ｉ２／２）が、ＰＭＯＳトランジスタのＭＰ４とＮＭＯＳトランジスタＭＮ４に流れるように設計する。一方、アイドリング電流（Ｉｉｄｌｅ）の設計は、ＰＭＯＳトランジスタのＭＰ３のドレイン電流をＩ_{ｉｄｌｅ（ＭＰ３）}とすると、上記（１）式より下記のようになる。

なお、β_{（ＭＰ４）}は、ＰＭＯＳトランジスタＭＰ４のβであり、β_{（ＭＰ３）}は、ＰＭＯＳトランジスタＭＰ３のβである。ここでは、Ｖ_{（ＢＰ１）}の詳細な回路は省略するが、この（３）式をＩ_{ｉｄｌｅ（ＭＰ３）}について解くことにより、アイドリング電流Ｉ_{ｉｄｌｅ（ＭＰ３）}を算出することが可能である。

そして、定電流源のＩ３の電流値は上述した電流源Ｉ２の電流値と同じにする必要がある。もし、これが異なれば、その差分は能動負荷に流れ、結果としてオフセット電圧の増加に繋がる。また、負電源ＶＳＳとＢＰ１端子間に接続される定電圧源（Ｖ_{（ＢＮ１）}）の電圧設計に関しても、全く同様にして設計することができる。以上のようにして、浮遊定電流源が設定される。

ここで、定電圧源ＢＮ１（Ｖ_{（ＢＮ１）}）と定電圧源ＢＰ１（Ｖ_{（ＢＰ１）}）は２個のＭＯＳトランジスタと定電流源を使って構成することにより素子バラツキによる変動に強くなる。その理由は、上述した（３）式の左辺のＶ_{（ＢＰ１）}の式に、右辺と同じ２Ｖ_Ｔという項が存在するため、この項が左辺と右辺で消去されるためである。

位相補償は、演算増幅器が有する位相遅れのゼロ点（いわゆる悪いゼロ点）をキャンセルするゼロ点補償も兼ねて、容量と抵抗を直列に接続した公知の素子を使用して位相補償を行う。（例えば、Paul.R.Gray／Robert.G.meyer共著"Analysis and Design of Analog Integrated Circuits" John Wiley & Sons,Inc.発行参照）。但し、ここで位相補償素子の挿入位置に関しては非常に重要であり、本発明の特徴の一つである。

一般的には、出力段の位相補償は、ＰＭＯＳ出力トランジスタＭＰ３のゲートとドレイン間、及びＮＭＯＳ出力トランジスタＭＮ３のゲートとドレイン間の両方に位相補償素子が設けられる。（例えば、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.29, NO.1, JANUARY 1994, PP64の「Digital-Compatible High-Performance Operational Amplifier with Rail-to-Rail Input and Output Ranges」のFig.2や、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.33, NO.10, OCTOBER 1998, PP1483の「Compact Low-Voltage Power-Efficient Operational Amplifier Cells for VLSI」のFig.1〜Fig.4に示されている。）

しかしながら、本発明においてこの文献と同様に位相補償素子を入れると、アンプとしての立ち上がりと立ち下がりのスルーレートがアンバランスになる。図１に示す演算増幅器１００において、仮に、上述の文献と同様にＰＭＯＳ出力トランジスタＭＰ３のゲートとドレイン間だけでなく、ＮＭＯＳ出力トランジスタＭＮ３のゲートとドレイン間にも位相補償容量を入れると、その位相補償容量の放電電流が定電流源Ｉ３で制限されてしまう。出力段の設計においては定電流源Ｉ３の値を定電流源Ｉ１よりも１桁以上小さくするのが一般的である。この位相補償容量の放電電流は非常に小さく数１００ｎＡのオーダーであり、充電電流は初段バイアス電流Ｉ１で数μＡのオーダーであることから、立ち上がりと立ち下がりのスルーレートがアンバランスになることが理解できる。

これに対し、本発明では、図１に示すように、ＰＭＯＳ出力トランジスタＭＰ３のゲートとドレイン間だけに、容量Ｃ１と抵抗Ｒ１とを直列に接続した位相補償容量が設けられている。このため、充放電電流はいずれも初段のバイアス電流Ｉ１で決まる。このため、立ち上がりと立下りのスルーレートは対称となる。これは、本発明に係る演算増幅器をＬＣＤドライバーに応用する場合に非常に重要となる。

次に、図１に示す演算増幅器１００の各スイッチＳＷ１〜ＳＷ８の状態によって、オフセット電圧がどのように変化するかについて説明する。演算増幅器１００でオフセット電圧が発生する主要因として挙げられるのは、ＮＭＯＳトランジスタＭＮ１、ＭＮ２で構成される差動対のＴＶの相対バラツキと、能動負荷の働きをするカレントミラー回路構成のＰＭＯＳトランジスタ対ＭＰ１、ＭＰ２のＶＴ相対バラツキである。

本実施の形態に係る演算増幅器では、スイッチ状態が２つあり、その各々を状態Ａ、状態Ｂとする。例えば、スイッチ状態Ａでは、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７がオン状態であり、スイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８がオフ状態である。逆に、スイッチ状態Ｂでは、スイッチＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７がオフ状態であり、スイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８がオン状態であるとする。スイッチ状態Ａの場合に、これらのＶＴ相対バラツキが原因で生じるオフセット電圧をＶｏｓとし、そのときの演算増幅器の入力電圧をＶｉｎ、出力電圧をＶｏとすると、
Ｖｏ＝Ｖｉｎ＋Ｖｏｓ
となる。

次に、スイッチＳＷ１〜ＳＷ８を切り替え、スイッチ状態Ｂにしたとすると、スイッチ状態Ａのときと逆極性の方向にオフセット電圧が出力される。従って、以下の式が成り立つ。
Ｖｏ＝Ｖｉｎ−Ｖｏｓ

このように、スイッチを切替えることにより、出力電圧Ｖｏは、理想出力電圧値Ｖｉｎに対し、対照的に電圧出力されることが分かる。従って、状態Ａと状態Ｂの２つの状態をスイッチＳＷ１〜ＳＷ８で切替えることにより、オフセット電圧が所謂空間的に平均化され、結果として、オフセット電圧が零になり、オフセットキャンセルされたことになる。また、本実施の形態に係る演算増幅器１００では、出力段をＡＢ級増幅構成としている。これにより、いわゆる２Ｈ反転駆動に対応することが可能である。この２Ｈ反転駆動とは、２水平期間、続けて正側又は負側の電圧を駆動する方法である。本発明に係る演算増幅器では、例えば、２Ｈ目が１Ｈ目の電圧より低い場合でも、駆動電流が足りなくなってしまうことがなく、良好な表示特性を実現することができる。

図６に、本実施の形態に係る演算増幅器を用いたＬＣＤドライバーの２Ｈ駆動方式の出力波形を示す。従来は、例えば、２Ｈ反転において正極性側で２Ｈ目が立ち下がる場合、出力段が片側定電流構成のＡ級増幅器であるため、その定電流値で出力波形が制限されてしまっていた。このため、図１１に示すように、立ち下がり波形が遅くなるという問題があった。しかしながら、本発明のようにＡＢ級増幅器だと、出力電流の吐き出しと吸い込みの両方向の電流能力がある。このため、図６に示すように、２Ｈ目が立ち下がっても十分な駆動能力で駆動するので波形が遅くなることはない。また、負極側でも駆動電流方向が逆になるだけで、同じ考え方で波形が遅くなることはない。

次に、図２を参照して、発明に係る負側専用オフセットキャンセル回路付き演算増幅器２００の構成について説明する。演算増幅器２００は、ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＭＮ４、ＰＭＯＳトランジスタＭＰ１、ＭＰ２、ＭＰ４、定電流源Ｉ１、Ｉ２、Ｉ３、正電源ＶＤＤ、負電源ＶＳＳ、定電圧源ＢＰ１、ＢＮ１、ＰＭＯＳ出力トランジスタＭＰ３、ＮＭＯＳ出力トランジスタＭＮ３、スイッチＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８、抵抗Ｒ、容量Ｃ、を有している。

２つのＰＭＯＳトランジスタＰＮ１、ＰＮ２は、差動対を構成する。ＰＭＯＳトランジスタＭＰ１のソースとＰＭＯＳトランジスタＭＰ２のソースとは、共通に接続されている。この共通接続点と正電源ＶＤＤとの間には、定電流源Ｉ１が接続されている。定電流源Ｉ１は、２つのＰＭＯＳトランジスタＭＰ１、ＭＰ２からなる差動対をバイアスする。

ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、カレントミラー構成をとっている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２は、ＰＭＯＳトランジスタＭＰ１、ＭＰ２からなる差動対の能動負荷で、かつ、差動→シングル変換を兼ねている。ＮＭＯＳトランジスタＭＮ１、ＭＮ２の各々のソースは共通接続されて、負電源ＶＳＳに接続されている。また、ＮＭＯＳトランジスタＭＮ１、ＭＮ２の各々のゲートは共通接続されている。ＮＭＯＳトランジスタＭＮ１のゲートとドレイン間には、ブレーク型のスイッチＳＷ１が挿入されている。ＮＭＯＳトランジスタＭＮ２のゲートとドレイン間には、メーク型のスイッチＳＷ２が挿入されている。

ＮＭＯＳ出力トランジスタＭＮ３のソースが負電源ＶＳＳに接続され、ドレインが出力端子ＯＵＴに接続されている。ＰＭＯＳ出力トランジスタＭＰ３のソースが正電源ＶＤＤに接続され、ドレインが出力端子ＯＵＴに接続されている。

ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の出力側には、ＰＭＯＳ出力トランジスタＭＰ３及びＮＭＯＳ出力トランジスタＭＮ３が設けられている。ＰＭＯＳ出力トランジスタＭＰ３のソースは正電源ＶＤＤに接続され、ドレインは出力端子ＯＵＴに接続されている。ＮＭＯＳ出力トランジスタＭＮ３のソースは負電源ＶＳＳに接続され、ドレインは出力端子ＯＵＴに接続されている。

すなわち、ＰＭＯＳ出力トランジスタＭＰ３とＮＭＯＳ出力トランジスタＭＮ３のそれぞれの主電流路の一端は共通接続されている。そして、ＰＭＯＳ出力トランジスタＭＰ３とＮＭＯＳ出力トランジスタＭＮ３の共通接続点は、出力端子Ｖｏｕｔに接続されている。つまり、ＰＭＯＳ出力トランジスタＭＰ３及びＮＭＯＳ出力トランジスタＭＮ３は、正電源ＶＤＤと接地端子ＧＮＤとの間に直列に接続されている。また、出力端子Ｖｏｕｔは、ＰＭＯＳ出力トランジスタＭＰ３及びＮＭＯＳ出力トランジスタＭＮ３の間のノードに接続されている。

差動対を構成する２つのＮＭＯＳトランジスタＭＮ１、ＭＮ２の各々のドレインとＮＭＯＳ出力トランジスタＭＮ３のゲート間には、ブレーク型のスイッチＳＷ３、メーク型のスイッチＳＷ４が接続されている。正電源ＶＤＤとＰＭＯＳ出力トランジスタＭＰ３のゲート間には、定電流源Ｉ２が接続されている。さらに、負電源ＶＳＳとＮＭＯＳ出力トランジスタＭＮ３のゲート間には、定電流源Ｉ３が接続されている。

ＮＭＯＳトランジスタＭＮ１、ＭＮ２、ＰＭＯＳトランジスタＭＰ１、ＭＰ２と、ＰＭＯＳ出力トランジスタＭＰ３及びＮＭＯＳ出力トランジスタＭＮ３との間には、浮遊電流源として動作するＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタＭＮ４が設けられている。ＰＭＯＳトランジスタＭＰ４のソースはＰＭＯＳ出力トランジスタＭＰ３のゲートに接続され、ドレインはＮＭＯＳ出力トランジスタＭＮ３のゲートに接続されている。また、ＰＭＯＳトランジスタＭＰ４のゲートは、定電圧源ＢＰ１でバイアスされている。ＮＭＯＳトランジスタＭＮ４ソースは、ＮＭＯＳ出力トランジスタＭＮ３のゲートに接続され、ドレインがＰＭＯＳ出力トランジスタＭＰ３のゲートに接続されている。また、ＮＭＯＳトランジスタＭＮ４のゲートは、定電圧源ＢＮ１でバイアスされている。通常動作時において、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４は、定電圧源ＢＰ１及び定電圧源ＢＮ１によってゲートの電圧値が設定され、設定されたゲートの電圧値に基づいて浮遊電流源として動作する。

出力端子ＯＵＴとＰＭＯＳトランジスタＭＰ１のゲートとの間には、ブレーク型スイッチＳＷ５が接続されている。出力端子ＯＵＴとＰＭＯＳトランジスタＭＰ２のゲートとの間には、メーク型スイッチＳＷ６が接続されている。入力端子ＩＮとＰＭＯＳトランジスタＭＰ２のゲート間には、ブレーク型スイッチＳＷ７が接続されている。入力端ＩＮとＰＭＯＳトランジスタＭＰ１のゲートとの間には、メーク型スイッチＳＷ８が接続されている。ＮＭＯＳ出力トランジスタＭＮ３のゲートとドレイン間には、位相補償として、ゼロ点導入用の抵抗Ｒと容量Ｃが直列に接続された位相補償素子が接続されている。

本実施の形態においては、差動対と能動負荷から構成される差動アンプの出力の１つは、位相補償素子が接続されたＮＭＯＳ出力トランジスタＭＮ３のゲートと接続される。すなわち、ＮＭＯＳトランジスタＭＮ１のドレインとＰＭＯＳトランジスタＭＰ１のドレインとの接続点、ＮＭＯＳトランジスタＭＮ２のドレインとＰＭＯＳトランジスタＭＰ２のドレインとの接続点のいずれか一方が、スイッチＳＷ３、ＳＷ４によりＮＭＯＳ出力トランジスタＭＮ３のゲートと接続される。

図２の本実施の形態に係る演算増幅器２００において、スイッチＳＷ１〜スイッチＳＷ８は全て連動になっており、同時に駆動される。スイッチＳＷ５とスイッチＳＷ６とは、演算増幅器１００が負帰還になるようにスイッチ制御されるものとする。すなわち、演算増幅器１００の反転入力端子と出力端子ＯＵＴとが共通接続され、帰還をかける。

ＰＭＯＳトランジスタＭＰ１、ＭＰ２で構成される差動段は、ＶＳＳ〜ＶＤＤ−１Ｖ程度の入力電圧範囲に対し作動する。なお、入力段に関しては、図１に示すトランジスタと極性が逆であるだけで、スイッチ動作やトランジスタの動作の考え方は同じであるため、その説明を省略する。

また、出力段の構成とその動作に関しては、位相補償素子の接続が異なっているだけで、その他は全く同じである。演算増幅器１００では、位相補償素子が、ＰＭＯＳ出力トランジスタＭＰ３のゲート−ドレイン間に接続されているのに対し、演算増幅器２００では、位相補償素子が、ＮＭＯＳ出力トランジスタＭＮ３のゲート−ドレイン間に接続されている。このような構成により、負極側専用の演算増幅器２００において、立ち上がりと立下りのスルーレートが対称となる。従来例の上述した文献のように、ＰＭＯＳ出力トランジスタＭＰ３のゲートとドレイン間、及びＮＭＯＳ出力トランジスタＭＮ３のゲートとドレイン間の両方に位相補償素子が設けた場合には、スルーレートが対称にはならない。

さらに、演算増幅器１００で説明したように、演算増幅器２００においても、スイッチを切替えることにより、出力電圧Ｖｏは、理想出力電圧値Ｖｉｎに対し、対照的に電圧出力される。従って、状態Ａと状態Ｂの２つの状態をスイッチＳＷ１〜ＳＷ８で切替えることにより、オフセット電圧が所謂空間的に平均化され、結果として、オフセット電圧が零になり、オフセットキャンセルされたことになる。

ここで、実際の電子回路においてスイッチを実現させるための回路の例について、図３及び図４を参照して説明する。図３は、メーク型スイッチ（図３（ｂ））、ブレーク型スイッチ（図３（ｃ）、（ｄ））の構成を示す図である。また、図４は、トランスファー型スイッチの構成を示す図である。なお、メーク型スイッチは２つの端子を有し、制御信号がローレベルのときに開状態となり、制御信号がハイレベルのときに閉状態となる。また、ブレーク型スイッチは２つの端子を有し、制御信号がハイレベルのときに開状態となり、制御信号がローレベルのときに閉状態となる。

図３（ａ）に示すスイッチとして、図３（ｂ）に示すブレーク型スイッチ又は図３（ｃ）に示すメーク型スイッチを用いることができる。図３（ｂ）に示されるブレーク型スイッチは、ＮＭＯＳトランジスタＭＮ１１で構成される。ＮＭＯＳトランジスタＭＮ１１は、ゲートがスイッチの制御端子として機能し、ソースが第１の端子、ドレインが第２の端子として機能する。スイッチのオン／オフの制御は、ゲートで行われる。ゲートに入力される制御信号がハイレベルである場合にソースとゲートとが導通した状態となり、制御信号がローレベルである場合にソースとドレインとが遮断された状態となる。すなわち、スイッチがＮＭＯＳトランジスタからなる場合、ゲートがハイレベルのときにスイッチがオンとなり、ゲートがローレベルの時にスイッチがオフする。

図３（ｃ）に示されるブレーク型スイッチは、ＰＭＯＳトランジスタＭＰ１１で構成される。ＰＭＯＳトランジスタＭＰ１１は、ゲートがスイッチの制御端子として機能し、ソースが第１の端子、ドレインが第２の端子として機能する。スイッチのオン／オフの制御は、ゲートで行われる。ゲートに入力される制御信号がハイレベルである場合にソースとゲートとが遮断された状態となり、ストローブ信号ＳＴＢがローレベルである場合にソースとドレインとが導通した状態となる。すなわち、スイッチがＰＭＯＳトランジスタの場合、ゲートがローレベルの時にスイッチがオンとなり、ゲートがハイレベル時にスイッチがオフする。

図３（ｄ）に示すように、メーク型スイッチとして、ＮとＰのＭＯＳトランジスタを抱き合わせた回路を有するものを用いてもよい。図３（ｄ）に示されるメーク型スイッチは、ＮＭＯＳトランジスタＭＮ１２とＰＭＯＳトランジスタＭＰ１２とインバータ１０で構成される。このメーク型スイッチは、ＮＭＯＳトランジスタＭＮ１２のソースとＰＭＯＳトランジスタＭＰ１２のソースとが接続され、ＮＭＯＳトランジスタＭＮ１２のドレインとＰＭＯＳトランジスタＭＰ１２のドレインとが接続される。共通接続されたソースは第１の端子として機能し、共通接続されたドレインは第２の端子として機能する。

また、各々のゲートに対しては、逆位相の信号が入力される。すなわち、ＰＭＯＳトランジスタＭＰ１２のゲートには制御信号が入力され、ＮＭＯＳトランジスタＭＮ１２のゲートにはインバータ１０を介して逆位相となった制御信号が入力される。ゲートに入力される制御信号がハイレベルである場合にソースとゲートとが導通した状態となり、制御信号がローレベルである場合にソースとドレインとが遮断された状態となる。

ずなわち、ＮＭＯＳトランジスタのゲートがハイレベルのとき、ＰＭＯＳトランジスタのゲートは、インバータ１０によりローレベルとなる。従って、ＮとＰの両方のＭＯＳトランジスタがオンする。すなわち、スイッチがオンとなる。逆に、ＮＭＯＳトランジスタのゲートがローレベルのとき、ＰＭＯＳトランジスタのゲートは、インバータ１０によりハイレベルとなる。従って、ＮとＰの両方のＭＯＳトランジスタがオフする。すなわち、スイッチがオフとなる。

なお、ここでは図示していないが、ブレーク型スイッチは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを抱き合わせた回路を有するものを用いてもよい。このブレーク型スイッチは、ＮＭＯＳトランジスタのソースとＰＭＯＳトランジスタのソースとが接続され、ＮＭＯＳトランジスタのドレインとＰＭＯＳトランジスタのドレインとが接続される。共通接続されたソースは第１の端子として機能し、共通接続されたドレインは第２の端子として機能する。また、ＰＭＯＳトランジスタのゲートには制御信号が入力され、ＮＭＯＳトランジスタＭＮのゲートにはインバータを介して制御信号が入力される。

また、図１、図２に示す演算増幅器を用いたＬＣＤドライバーで用いられる、図４（ａ）に示すトランスファー型のスイッチとしては、図４（ｂ）、（ｃ）、（ｄ）で示される構成を用いることができる。図４（ｂ）に示すトランスファー型のスイッチは、２つのＮＭＯＳトランジスタＭＮ２１、ＭＮ２２、インバータ１０で構成される。このトランスファー型スイッチは、ＮＭＯＳトランジスタＭＮ２１のソースとＮＭＯＳトランジスタＭＮ２２のソースとが接続され、この共通接続点が共通端子として機能する。ＮＭＯＳトランジスタＭＮ２１のドレインはブレーク側端子として機能し、ＮＭＯＳトランジスタＭＮ２２のドレインはメーク側端子として機能する。また、ＮＭＯＳトランジスタＭＮ２２のゲートには制御信号が入力され、ＮＭＯＳトランジスタＭＮ２１のゲートにはインバータ１０を介して制御信号が入力される。つまり、ＮＭＯＳトランジスタＭＮ２１、ＭＮ２２のゲートには互いに逆位相になる制御信号が入力される。これによって、入力される制御信号がハイレベルである場合にメーク側端子が共通端子と導通した状態となり、制御信号がローレベルである場合にブレーク側端子と共通端子とが導通した状態となる。

また、図４（ｃ）に示すトランスファー型のスイッチは、２つのＰＭＯＳトランジスタＭＰ２１、ＭＰ２２、インバータ１０で構成される。このトランスファー型スイッチは、ＰＭＯＳトランジスタＭＰ２１のソースとＰＭＯＳトランジスタＭＰ２２のソースとが接続され、この共通接続点が共通端子として機能する。ＰＭＯＳトランジスタＭＰ２１のドレインはブレーク側端子として機能し、ＰＭＯＳトランジスタＭＰ２２のドレインはメーク側端子として機能する。また、ＰＭＯＳトランジスタＭＰ２２のゲートには制御信号が入力され、ＰＭＯＳトランジスタＭＰ２１のゲートにはインバータ１０を介して制御信号が入力される。つまり、ＰＭＯＳトランジスタＭＰ２１、ＭＰ２２のゲートには互いに逆位相になる制御信号が入力される。これによって、入力される制御信号がハイレベルである場合にメーク側端子が共通端子と導通した状態となり、ストローブ信号ＳＴＢがローレベルである場合にブレーク側端子と共通端子とが導通した状態となる。

図４（ｄ）に示すように、トランスファー型のスイッチとして、ＮとＰのＭＯＳトランジスタを抱き合わせた２つの回路を有するものを用いてもよい。図４（ｄ）に示すトランスファー型スイッチは、ＮＭＯＳトランジスタＭＮ２３、ＭＮ２４、ＰＭＯＳトランジスタＭＰ２３、ＭＰ２４で構成される。このトランスファー型スイッチは、ＰＭＯＳトランジスタＭＰ２３のソースとＮＭＯＳトランジスタＭＮ２３のソースとが接続され、この共通接続点が共通端子に接続される。また、ＰＭＯＳトランジスタＭＰ２４のソースとＮＭＯＳトランジスタＭＮ２４のソースとが接続され、この共通接続点が共通端子に接続される。

ＮＭＯＳトランジスタＭＮ２３のドレインとＰＭＯＳトランジスタＭＰ２３のドレインは互いに接続されており、ブレーク側端子として機能する。ＮＭＯＳトランジスタＭＮ２４のドレインとＰＭＯＳトランジスタＭＰ２４のドレインは互いに接続されており、メーク側端子として機能する。また、ＮＭＯＳトランジスタＭＮ２４のゲートとＰＭＯＳトランジスタＭＰ２３のゲートには制御信号が入力され、ＮＭＯＳトランジスタＭＮ２３とＰＭＯＳトランジスタＭＰ２４のゲートにはインバータ１０を介して制御信号が入力される。これによって、入力される制御信号がハイレベルである場合にメーク側端子が共通端子と導通した状態となり、制御信号がローレベルである場合にブレーク側端子と共通端子とが導通した状態となる。

図３、図４に構成の異なるスイッチを示したが、これらスイッチは、スイッチで発生する抵抗値を低減するためにスイッチが接続されるノードの電圧変動範囲に応じて使い分けることができる。例えば、ノードの電圧が正電源ＶＤＤに近い電圧（例えば、負電源ＶＳＳと正電源ＶＤＤの電圧差の半分の電圧よりも正電源ＶＤＤに近い電圧範囲）で変動する場合は図３（ｃ）、図４（ｃ）で示されるＰＭＯＳトランジスタからなるスイッチを使用する。本実施の形態においては、負電源ＶＳＳは接地電位であるため、スイッチに係る電圧がＶＤＤ／２より高い

また、ノードの電圧が負電源ＶＳＳに近い電圧（例えば、負電源ＶＳＳと正電源ＶＤＤの電圧差の半分の電圧よりも負電源ＶＳＳに近い電圧範囲）で変動する場合は図３（ｂ）、図４（ｂ）で示されるＮＭＯＳトランジスタからなるスイッチを使用する。さらに、ノードの電圧が負電源ＶＳＳ（ＧＮＤ）から正電源ＶＤＤに至る広範囲に変動する場合は、図３（ｄ）、図４（ｄ）で示されるＮＭＯＳトランジスタとＰＭＯＳトランジスタの抱き合わせ回路を有するスイッチを使用する。

図５は、図１で示した演算増幅器１００を正側（ＶＤＤ／２〜ＶＤＤ）アンプＡＭＰ１として用い、図２で示した演算増幅器２００を負側（ＶＳＳ〜ＶＤＤ／２）アンプＡＭＰ２として用いた場合のＬＣＤドライバーの構成を示す図である。各々の演算増幅器１００、２００の出力は奇数番目出力（Ｖｏｕｔ＿ｏｄｄ）と偶数番目出力（Ｖｏｕｔ＿ｅｖｅｎ）のどちらにも出力できるように切り替えスイッチＣＳＷ１、ＣＳＷ２が設けられている。これにより、奇数番目の出力でも偶数番目の出力でも、どの出力でも正側電圧と負側電圧の両方の電圧を出力させることが可能になる。

図５に示すＬＣＤドライバーでは、切り替えスイッチＣＳＷ１、ＣＳＷ２は、ＶＳＳ（ＧＮＤ）からＶＤＤまで全入力電圧範囲で動作させる必要がある。従って、切り替えスイッチＣＳＷ１、ＣＳＷ２として、図４（ｄ）の構成のトランスファー型スイッチが使用される。また、図１におけるスイッチＳＷ１〜ＳＷ４は、正電源ＶＤＤから約１〜２Ｖ程度下がった電位で動作する。このため、例えば、図１に示す演算増幅器１００のスイッチＳＷ１としては、図３（ｃ）で示されるＰＭＯＳトランジスタを用いたスイッチが使用される。

また、図２におけるスイッチＳＷ１〜ＳＷ４は、負電源ＶＳＳ（ＧＮＤ）から約１〜２Ｖ程度上がった電位で動作する。このため、演算増幅器２００のスイッチＳＷ１としては、図３（ｂ）で示されるＮＭＯＳトランジスタを使ったスイッチを使用する。

なお、本発明に係る演算増幅器は、ＬＣＤモジュールのγアンプ（階調電源用アンプ）として使用することも可能である。この場合は、正側電位を受け持つγアンプには、図１に示す演算増幅器１００を適用し、負側電位を受け持つγアンプには、図２に示す演算増幅器２００を適用する。これにより、これらの演算増幅器を出力アンプとして使用する場合と同様に、オフセットキャンセルすることができる。

以上説明したように、本発明に係る演算増幅器は、出力段をＡＢ級増幅構成とした正／負専用の演算増幅器であり、最も簡単にオフセット電圧を時間平均でキャンセル（空間オフセットキャンセル）することができる。この演算増幅器をＬＣＤドライバーに適用することにより、「偏差」という演算増幅器のオフセット電圧で決まる特性を飛躍的に改善することができる。さらに、出力段をＡＢ級増幅構成としたことにより、いわゆる２Ｈ反転駆動に対応することが可能である。また、位相補償素子の挿入位置を工夫したことにより、立ち上がりと立ち下りの波形の対称性を補償することができる。

また、本発明に係る演算増幅器をγアンプとして応用する場合も同様に、吐き出しと吸い込みの両方向の駆動能力を持ち、オフセット電圧を時間平均でキャンセル（空間オフセットキャンセルすることができる。

本発明に係る演算増幅器は、特に映像分野で用いられる、ＬＣＤドライバーの出力アンプ、又は、γ補正を決定するγアンプ（階調電源用アンプ）に適する。これらの演算増幅器は、オフセット電圧が極力小さい回路が要求され、何らかの手段でオフセットキャンセルが必要である。従って、本発明では、従来のオフセットキャンセル回路付き演算増幅器に工夫をし、簡単な回路構成で、ＡＢ級出力段を有する演算増幅器を実現した。また本発明の演算増幅器をＬＣＤドライバーシステムの出力アンプに採用することにより最近流行の２Ｈ反転駆動という駆動方式にも対応することが可能となった。

実施の形態に係る演算増幅器の構成を示す図である。 実施の形態に係る演算増幅器の構成を示す図である。 実施の形態に係る演算増幅器に用いられるスイッチの構成例を示す図である。 実施の形態に係る演算増幅器に用いられるスイッチの構成例を示す図である。 実施の形態に係る演算増幅器を用いたＬＣＤドライバーの構成例を示す図である。 実施の形態に係る演算増幅器を用いたＬＣＤドライバーの２Ｈ駆動方式の出力波形を示す図である。 従来の演算増幅器の構成を示す図である。 従来の演算増幅器の構成を示す図である。 従来の演算増幅器を用いたＬＣＤドライバーの構成例を示す図である。 従来の演算増幅器を用いたＬＣＤドライバーの出力波形を示す図である。 従来の演算増幅器を用いたＬＣＤドライバーの２Ｈ駆動方式の出力波形を示す図である。

符号の説明

ＭＰ１、ＭＰ２、ＭＰ４、ＭＰ１１、ＭＰ１２、ＭＰ２１、ＭＰ２２、ＭＰ２３、ＭＰ２４ ＰＭＯＳトランジスタ
ＭＰ３ ＰＭＯＳ出力トランジスタ
ＭＮ１、ＭＮ２、ＭＮ４、ＭＮ１１、ＭＮ１２、ＭＮ２１、ＭＮ２２、ＭＮ２３、ＭＮ２４ ＮＭＯＳトランジスタ
ＭＮ３ ＮＭＯＳ出力トランジスタ
ＳＷ１〜ＳＷ８ スイッチ
Ｉ１、Ｉ２、Ｉ３ 定電流源
ＢＰ１、ＢＮ１ 定電圧源
ＩＮ 入力端子
ＯＵＴ 出力端子
Ｒ１ 抵抗
Ｃ１ 容量
１０ インバータ
１００ 正側専用演算増幅器
２００ 負側専用演算増幅器

Claims (14)

1. 第１電源及び第２電源との間に直列に接続された第１出力トランジスタ及び第２出力トランジスタと、
   前記第１出力トランジスタ及び第２出力トランジスタの間のノードに接続された出力端子と、
   前記第１出力トランジスタのゲートと前記出力端子との間、及び、前記第２出力トランジスタのゲートと前記出力端子との間の一方のみに設けられた位相補償素子と、
   前記第１出力トランジスタのゲート及び前記第２出力トランジスタのゲートとの間に接続された浮遊電流源とを備えた演算増幅器。
2. 前記第１出力トランジスタ及び前記第２出力トランジスタ、前記位相補償素子、前記浮遊電流源を含む回路は、ＡＢ級出力動作をするように、前記第１出力トランジスタのゲート及び前記第２出力トランジスタのゲートをバイアスすることを特徴とする請求項１に記載の演算増幅器。
3. 前記浮遊電流源は、
   ソース又はドレインの一端が前記第１出力トランジスタのゲートに接続され、他端が前記第２出力トランジスタのゲートに接続された第３トランジスタと、
   ソース又はドレインの一端が前記第１出力トランジスタのゲートに接続され、他端が前記第２出力トランジスタのゲートに接続された第４トランジスタと、
   前記第３トランジスタのゲートをバイアスする第１定電圧源と、
   前記第４トランジスタのゲートをバイアスする第２定電圧源と、
   を備えることを特徴とする請求項１に記載の演算増幅器。
4. 前記第１出力トランジスタのゲートと前記第１電源との間に接続された第１定電流源と、
   前記第２出力トランジスタのゲートと前記第２電源との間に接続された第２定電流源とをさらに備える請求項１に記載の演算増幅器。
5. 前記第１定電流源と前記第２定電流源の電流値は、略等しいことを特徴とする請求項４に記載の演算増幅器。
6. 差動対を構成する第５トランジスタ及び第６トランジスタと、
   前記第５トランジスタのソースと前記第６トランジスタのソースが共通接続された共通接続点と前記第２電源とに接続され、前記差動対をバイアスする第３定電流源と、
   カレントミラーを構成し、前記差動対の能動負荷として機能する第７トランジスタ及び第８トランジスタと、
   を備え、
   前記第７トランジスタのソースと前記第８トランジスタのソースとが共通接続された共通接続点は、前記第１電源に接続され、
   前記第７トランジスタのゲートと、前記第８トランジスタのゲートとが共通接続され、
   前記差動対と前記能動負荷の接続点からの、前記差動対と前記能動負荷から構成される差動アンプの出力の１つを、
   前記第１出力トランジスタのゲート又は前記第２出力トランジスタのゲートのうち、前記位相補償素子が接続された側と接続することを特徴とする請求項１に記載の演算増幅器。
7. 前記第７トランジスタのゲートとドレインとの間に挿入された第１スイッチと、
   前記第８トランジスタのゲートとドレインとの間に挿入された第２スイッチと、
   前記第７トランジスタのドレインと、前記第１出力トランジスタのゲートとの間に接続された第３スイッチと、
   前記第８トランジスタのドレインと、前記第１出力トランジスタのゲートとの間に接続された第４スイッチと、
   前記出力端子と前記第５トランジスタのゲートとの間に接続された第５スイッチと、
   前記出力端子と前記第６トランジスタのゲートとの間に接続された第６スイッチと、
   入力端子と前記第７トランジスタのゲートとの間に接続された第７スイッチと、
   入力端子と前記第８トランジスタのゲートとの間に接続された第８スイッチとを備え、
   これらのスイッチが全て連動して制御されることを特徴とする請求項６に記載の演算増幅器。
8. 前記第１スイッチ、前記第３スイッチ、前記第５スイッチ、前記第７スイッチからなる第１スイッチ群と、前記第２スイッチ、前記第４スイッチ、前第６スイッチ、前記第８スイッチからなる第２スイッチ群とは、切り替え接続される請求項７に記載の演算増幅器。
9. 前記位相補償素子は、ゼロ点導入用の抵抗と容量とが直列に接続された構成を有する請求項１に記載の演算増幅器。
10. 前記演算増幅器は、正側専用オフセットキャンセル回路つき演算増幅器である請求項１に記載の演算増幅器。
11. 前記演算増幅器は、負側専用オフセットキャンセル回路つき演算増幅器である請求項１に記載の演算増幅器。
12. 正側出力アンプとして請求項１０に記載の演算増幅器と、
    負側出力アンプとして請求項１１に記載の演算増幅器と、
    を備える駆動回路。
13. 正側γアンプとして請求項１０に記載の演算増幅器と、
    負側γアンプとして請求項１１に記載の演算増幅器と、
    を備える駆動回路。
14. 複数の信号線によりそれぞれ表示信号が供給される複数の画素を有する液晶表示装置を駆動するための駆動方法であって
    請求項１〜１１のいずれか１項に記載の演算増幅器を液晶駆動回路の出力駆動アンプとして用いて前記信号線に前記表示信号を供給し、前記複数の画素をそれぞれ駆動する駆動方法。

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