JP4846819B2 - データドライバ及び表示装置 - Google Patents

Description

本発明は、データドライバ及びそれを用いた表示装置に関する。

近時、液晶表示装置は、携帯電話機（モバイルフォン、セルラフォン）やノートＰＣ、モニタに加え、大画面液晶テレビとしての需要も拡大している。これらの液晶表示装置は、高精細表示が可能なアクティブマトリクス駆動方式の液晶表示装置が利用されている。はじめに、図１１を参照して、アクティブマトリクス駆動方式の液晶表示装置の典型的な構成について概説しておく。なお、図１１には、液晶表示部の１画素に接続される主要な構成が、等価回路によって模式的に示されている。

一般に、アクティブマトリクス駆動方式の液晶表示装置の表示部９６０は、透明な画素電極９６４及び薄膜トランジスタ（ＴＦＴ）９６３をマトリックス状に配置した半導体基板（例えばカラーＳＸＧＡパネルの場合、１２８０×３画素列×１０２４画素行）と、面全体に１つの透明な電極９６７を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなる。

スイッチング機能を持つＴＦＴ９６３のオン・オフを走査信号により制御し、ＴＦＴ９６３がオンとなるときに、映像データ信号に対応した階調信号電圧が画素電極９６４に印加され、各画素電極９６４と対向基板電極９６７との間の電位差により液晶の透過率が変化し、ＴＦＴ９６３がオフとされた後も、該電位差を液晶容量９６５及び補助容量９６６によって一定期間保持することで、画像を表示するものである。

半導体基板上には、各画素電極９６４へ印加する複数のレベル電圧（階調信号電圧）を送るデータ線９６２と、走査信号を送る走査線９６１とが格子状に配線され（上記カラーＳＸＧＡパネルの場合、データ線は１２８０×３本、走査線は１０２４本）、走査線９６１及びデータ線９６２は、互いの交差部に生じる容量や対向基板電極との間に挟まれる液晶容量等により、大きな容量性負荷となっている。

なお、走査信号はゲートドライバ９７０より走査線９６１に供給され、また各画素電極９６４への階調信号電圧の供給はデータドライバ９８０よりデータ線９６２を介して行われる。またゲートドライバ９７０及びデータドライバ９８０は、表示コントローラー９５０により制御され、それぞれ必要なクロックＣＬＫ、制御信号、電源電圧等が表示コントローラー９５０より供給され、映像データはデータドライバ９８０に供給される。なお現在では、映像データはデジタルデータが主流となっている。

１画面分のデータの書き換えは、１フレーム期間（通常、約０．０１７秒）で行われ、各走査線で１画素行毎（ライン毎）、順次、選択され、選択期間内に、各データ線より階調電圧信号が供給される。

なお、ゲートドライバ９７０は、少なくとも２値の走査信号を供給すればよいのに対し、データドライバ９８０は、データ線を階調数に応じた多値レベルの階調電圧信号で駆動することが必要とされる。このため、データドライバ９８０は、映像データをアナログ電圧に変換するデコーダと、そのアナログ電圧をデータ線９６２に増幅出力する出力アンプよりなるデジタルアナログ変換回路（ＤＡＣ）を備えている。

図１２（Ａ）は、図１１のデータドライバ９８０の出力バッファとデータ線９６２の接続構成である。出力バッファ９０の出力端Ｎ９とデータ線９６２が接続されるドライバ出力端子Ｐ０９の間には出力スイッチＳＷ１０が備えられる。出力スイッチＳＷ１０は、映像データ変化時にデコーダ等の回路内で発生する遷移ノイズをデータ線に伝達されるのを防ぐ目的で、液晶表示装置のデータドライバに一般的に備えられている。

図１２（Ｂ）は、出力スイッチＳＷ１０のオン、オフを制御する制御信号Ｓ１とスイッチＳＷ１０の状態を示す図である。図１２（Ｂ）を参照すると、１データ期間に期間Ｔ１と期間Ｔ２が設けられており、１データ期間開始から期間Ｔ１の間、出力スイッチＳＷ１０はオフとされ、出力バッファ９０の出力信号のデータ線９６２への伝達が切断される。そして期間Ｔ２で、出力スイッチＳＷ１０はオンとされ、増幅回路（アンプ回路）９０の出力信号がデータ線に出力される。期間Ｔ１は、上記遷移ノイズの収束時間に応じた期間に設定される。

図１２（Ａ）の出力バッファは、一般的なボルテージフォロワ構成のアンプ回路を用いることができる。図１２（Ａ）のアンプ回路９０は、低位側電源ＶＳＳに第１端子が接続された電流源Ｍ１５と、共通ソースが電流源Ｍ１５の第２端子に接続されたＮチャネルトランジスタ（ＮチャネルＭＯＳトランジスタ）Ｍ１１、Ｍ１２よりなる差動対と、差動対（Ｍ１１、Ｍ１２）の出力対と高位側電源ＶＤＤ間に接続されるＰチャネルトランジスタ（ＰチャネルＭＯＳトランジスタ）Ｍ１３、Ｍ１４よりなるカレントミラーと、カレントミラー（Ｍ１３、Ｍ１４）の出力端ノードＮ１２にゲートが接続され、高位側電源ＶＤＤ２にソースが接続され、ドレインがアンプ出力端子Ｎ９に接続されたＰチャネルトランジスタＭ１６と、低位側電源ＶＳＳとアンプ出力端子Ｎ９との間に接続された電流源Ｍ１７と、を備えている。なお、本明細書では、トランジスタＭａ、Ｍｂよりなる差動対を差動対（Ｍａ、Ｍｂ）と表記する。トランジスタＭｃ、Ｍｄよりなるカレントミラーをカレントミラー（Ｍｃ、Ｍｄ）と表記する。

アンプ回路９０は、差動対（Ｍ１１、Ｍ１２）の反転入力端（トランジスタＭ１１のゲート）がアンプ出力端子Ｎ９に接続され、差動対（Ｍ１１、Ｍ１２）の非反転入力端（トランジスタＭ１２のゲート）には、映像データに応じてデコーダ（不図示）で選択された電圧Ｖｉｎが入力される。

ＰチャネルトランジスタＭ１６のゲート（ノードＮ１２）とドレイン（アンプ出力端子Ｎ９）間には、位相補償容量（ｐｈａｓｅ ｃｏｍｐｅｎｓａｔｉｏｎ ｃａｐａｃｉｔｏｒ）Ｃ１と、零点補償抵抗（ｚｅｒｏ ｃｏｍｐｅｎｓａｔｉｏｎ ｒｅｓｉｓｔｏｒ）Ｒ１とが直列形態に接続されている。位相補償容量Ｃ１に直列に、零点補償抵抗Ｒ１を挿入することで、周波数特性にゼロ（零点）をつくり、帯域を改善し、位相余裕を大とし、アンプの動作を安定化させる。チップ内の面積が比較的大きい位相補償容量Ｃ１の容量値（したがってサイズ）を小さく抑えるのに有効とされる。

アンプ回路９０のアンプ出力端子Ｎ９とデータ線９６２間には、制御信号Ｓ１により、オン／オフ制御される出力スイッチＳＷ１０が接続されている。

アンプ回路９０は、図１１のデータドライバ９８０において、出力数に応じた個数だけ備えられるため、多出力のデータドライバＬＳＩでは、アンプ回路９０を省面積で構成することがコスト低減のため重要である。

図１３は、図１２（Ａ）のアンプ回路９０として用いることのできる別のアンプの構成を示す図である。図１３は、後記特許文献２に開示されるＡＢ級出力回路の構成を示す図である。図１３を参照すると、このＡＢ級出力回路は、出力段が、高位側電源ＶＤＤと出力端子ＮＤ１間に接続されたＰチャネルトランジスタＭ８５と、出力端子ＮＤ１と低位側電源ＶＳＳ間に接続されたＮチャネルトランジスタＭ８６とを備え、出力端子ＮＤ１に対して高い充電能力と放電能力を有する。ＰチャネルトランジスタＭ８５のゲートＮＰ１は、入力信号Ｖｉｎを受けたドライバ８９の出力端子に接続され、アンプの出力Ｖｏｕｔの充電動作を行う。ＮチャネルトランジスタＭ８６のゲートＮＮ１には、中間段（Ｍ８１、Ｍ８２）を介して、入力信号Ｖｉｎの変化が伝達され、アンプの出力Ｖｏｕｔの放電動作を行う。

中間段は、Ｐチャネル及びＮチャネル浮遊電流源Ｍ８１、Ｍ８２と、電流源Ｍ８３、Ｍ８４で構成され、Ｐチャネル及びＮチャネル浮遊電流源Ｍ８１、Ｍ８２は、バイアス電圧ＢＰ８、ＢＮ８がゲートにそれぞれ入力され、トランジスタＭ８５、Ｍ８６のゲート（ＮＰ１、ＮＮ１）間に接続される。電流源Ｍ８３は、高位側電源ＶＤＤとＰチャネルトランジスタＭ８５のゲートＮＰ１間に接続され、電流源Ｍ８４は、低位側電源ＶＳＳとＮチャネルトランジスタＭ８６のゲートＮＮ１間に接続される。浮遊電流源Ｍ８１、Ｍ８２の合計電流が、電流源Ｍ８３及びＭ８４のそれぞれとほぼ等しい電流に設定される。

図１３のＡＢ級出力回路の動作について以下に説明する。入力電圧Ｖｉｎに応じて、端子ＮＰ１が低電位側に変化すると、ＰチャネルトランジスタＭ８５は充電動作を行う。端子ＮＰ１の変化直後は、Ｎチャネル浮遊電流源Ｍ８２の電流は変化しないが、Ｐチャネル浮遊電流源Ｍ８１の電流は減少するため、端子ＮＮ１は低電位側に変化して、ＮチャネルトランジスタＭ８６の放電動作は停止される。このため、図１３のＡＢ級出力回路は、高速充電動作が可能である。なお、端子ＮＮ１が低電位側へ変化すると、Ｎチャネル浮遊電流源Ｍ８２の電流が増加し始めるため、端子ＮＮ１の電位は、一旦低電位側へ変化した後再び緩やかに上昇して定常状態の電位に近づく。

一方、入力電圧Ｖｉｎに応じて、端子ＮＰ１が高電位側に変化すると、ＰチャネルトランジスタＭ８５の充電動作は停止される。端子ＮＰ１の変化直後は、Ｎチャネル浮遊電流源Ｍ８２の電流は変化しないが、Ｐチャネル浮遊電流源Ｍ８１の電流は増加するため、端子ＮＮ１は高電位側に変化して、ＮチャネルトランジスタＭ８６は放電動作を行う。このため、図１３のＡＢ級出力回路は、高速放電動作が可能である。

また、中間段のアイドリング電流（静消費電流）に関して、浮遊電流源Ｍ８１、Ｍ８２の合計電流と、電流源Ｍ８３及びＭ８４との電流の関係が維持されば、それぞれの電流値を十分小さくすることができる。

図１２（Ａ）のアンプ回路９０と図１３のＡＢ級出力回路とを比較すると、放電動作に関して、図１２（Ａ）のアンプ回路９０の放電能力は電流源Ｍ１７の電流値に依存しており、高速放電動作を実現するためには電流源Ｍ１７の電流値を増加させなければならない。

これに対して、図１３のＡＢ級出力回路は、中間段の浮遊電流源Ｍ８１、Ｍ８２と、電流源Ｍ８３、Ｍ８４に電流が流れるものの、その電流値は十分小さく、電流値を特段に増やさずとも高速放電動作が可能である。すなわち、図１３のＡＢ級出力回路は、負荷容量の大きい表示パネルを低消費電力で駆動する場合に好適である。

なお、図１３のＡＢ級出力回路には、位相補償容量や零点補償抵抗が記載されていないが、ドライバ８９の出力ノードのＮＰ１（ＰチャネルトランジスタＭ８５のゲート）と出力端子Ｖｏｕｔとの間に、位相補償容量Ｃと零点補償抵抗Ｒ１の直列回路を接続して用いることができる。

図１４は、後記特許文献２の演算増幅器の構成を示す図である。図１４は、利得が異なる２つの状態で安定動作させるために、それぞれの状態に応じて位相補償容量Ｃ１、Ｃ４と直列形態で接続されたスイッチＳ１、Ｓ２のオン・オフ制御により位相補償容量の容量値を切替える構成である。容量値を利得が異なる２つの状態に応じて切替えることで、それぞれの状態で演算増幅器を安定動作させるものである。

特公平６−９１３７９号公報（第１図） 特開昭６１−２９６８０５号公報（第１図）

液晶表示装置のデータドライバは、画面サイズや解像度等が異なる様々な表示パネルに対して幅広く共用できることが望ましい。そのため、データドライバの出力バッファ（アンプ回路９０）は、データ線の容量（負荷容量）が数十ピコファラッド（１ピコは１０のマイナス１２乗）から数百ピコファラッドの範囲で駆動できるように最適化されている。

また、図１２（Ａ）と（Ｂ）を参照して説明したように、出力バッファ（アンプ回路９０）の出力端とデータ線９６２との間には出力スイッチＳＷ１０が配設されており、１データ期間開始直後の期間Ｔ１においてスイッチＳＷ１０はオフとされる。このとき、期間Ｔ１におけるアンプ回路９０の負荷容量は、ほぼ、ゼロの状態となる。

期間Ｔ１では、アンプ回路９０の出力信号に多少の変動が生じても問題ないが、期間Ｔ１の終了時までに、アンプ回路９０の出力を安定させなければならない。例えば、期間Ｔ１に、アンプ回路９０の出力信号が発振している場合、期間Ｔ１から期間Ｔ２への切替わりの瞬間に、発振ノイズが増幅されデータ線９６２に伝達される場合がある。このため、アンプ回路９０は、期間Ｔ１と期間Ｔ２を通して、安定動作させなければならない。

したがって、アンプ回路９０は、負荷容量が、ゼロの状態から、数百ピコファラッドの範囲で安定動作するように、最適化される。

周知のごとく、アンプ回路が安定動作するかは、位相余裕を目安とすることができ、位相余裕が大きいほど、アンプ出力の安定性が高まる。

しかしながら、負荷容量がゼロから数百ピコファラッドの範囲で、十分な位相余裕を確保するためには、アンプ回路９０の位相補償容量Ｃ１の容量値を十分大きくしなければならない。

図１２（Ａ）のように、零点補償抵抗Ｒ１を用いても、位相補償容量Ｃ１の容量値の抑制効果には限界がある（その詳細は、後述の図１０を説明が参照される）。

位相補償容量Ｃ１の容量値を増加させると、アンプ回路９０の面積が増加し、データドライバＬＳＩのコスト増を招く、という課題が生じる。

また、位相補償容量Ｃ１の容量値を増加させると、アンプ回路９０の帯域、スピードの低下を招き、具体的には、アンプ回路９０の出力のスルーレート（ｓｌｅｗ ｒａｔｅ）が低下する。

このスルーレート低下の発生を回避するには、アンプ回路９０のアイドリング電流（静消費電流）を増加させなければならない。このため、アンプ回路９０の消費電力が増加し、データドライバＬＳＩの消費電力増を招く、という課題も生じる。

また、図１３のＡＢ級出力回路を、図１２（Ａ）のアンプ回路９０に置き換えて用いた場合においても、図１２（Ａ）と同様の課題を生じる。

一方、図１４の演算増幅器を、図１２（Ａ）のアンプ回路９０に置き換えて用いた場合、出力スイッチＳＷ１０のオン、オフに対応して、スイッチＳ１、Ｓ２のオン・オフ制御を行い、位相補償容量の容量値を切替えることができる。しかしながら、出力期間ごとに、画像データに応じた異なるレベルの電圧信号を増幅出力する場合、図１４の演算増幅器は、容量値の切替え時に、接続された容量への充放電や、接続された容量を介した端子の電位変動等により、出力信号に大きなノイズが発生する、という課題がある。特に、短い時間で状態の切り替えを行う場合は、所定の期間内（図１２（Ｂ）の期間Ｔ１又はＴ２）に、出力信号を安定させることができない、という課題がある。

また、位相補償容量の容量値を切替えるという手法は、位相補償容量の面積の削減とはならず、ドライバＬＳＩのコスト削減効果にはつながらない。

したがって、本発明の目的は、省面積化を図り、コストを低減する表示装置のデータドライバを提供することにある。

また、本発明の他の目的は、消費電力を削減する表示装置のデータドライバを提供することにある。

さらに、本発明の他の目的は、上記データドライバを用いることにより、低コスト、低消費電力の表示装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明に係るデータドライバは、入力データに基づく電圧信号を受けドライバ出力端子に増幅出力する増幅回路を有するデータドライバであって、
前記増幅回路及び前記ドライバ出力端子をそれぞれ複数備え、
前記増幅回路が、
入力差動段と、
前記入力差動段の出力に基づき前記増幅回路の出力端子に増幅出力する増幅段と、
前記入力差動段の一の出力ノードと、前記増幅段の出力端子との間に接続されている位相補償容量及び零点補償抵抗と、
前記零点補償抵抗の抵抗値を、制御信号に応じて、互いに異なる、少なくとも２つの抵抗値のうちのいずれかに切替え制御する制御回路と、
を備え、
複数の前記増幅回路及び前記ドライバ出力端子は、少なくとも第１のグループと第２のグループに分けられており、
複数の前記増幅回路は、グループごとに異なる前記零点補償抵抗の抵抗値の切替えが行われる。

本発明において、前記位相補償容量と前記零点補償抵抗とは、前記増幅回路において、入力差動増幅段の一の出力ノードと、前記増幅回路の後段増幅段の一の出力ノードとの間に直列形態に接続されている。

本発明において、前記増幅回路の出力端と前記データドライバ出力端子との間に接続され、第２の制御信号によりオン、オフ制御される出力スイッチを更に備え、前記制御回路は、前記出力スイッチのオンとオフに関連付けて、前記零点補償抵抗の抵抗値の切替を制御する。

本発明において、前記制御回路は、前記出力スイッチがオフのとき、前記零点補償抵抗を、互いに異なる、第１の抵抗値と第２の抵抗値のうち小の抵抗値に設定し、
前記出力スイッチがオンのとき、前記零点補償抵抗を、前記第１の抵抗値と前記第２の抵抗値のうち大の抵抗値に設定する。

本発明において、前記制御回路は、前記零点補償抵抗の両端を含む２つの分圧ノードの間に接続され、制御端に入力される前記制御信号に基づき、オン・オフ制御されるスイッチトランジスタを備えている。

本発明において、前記零点補償抵抗が、オン状態に設定され、カスコード接続された、少なくとも２つのトランジスタを備え、前記制御回路は、カスコード接続された、前記２つのトランジスタのうちの一方のトランジスタに並列に接続され、前記制御信号を制御端に入力するスイッチトランジスタを備えている構成としてもよい。

本発明において、前記零点補償抵抗が、直列形態に接続された、第１の抵抗と第２の抵抗を備え、前記制御回路は、前記第１の抵抗と前記第２の抵抗のうち一方の抵抗に並列に接続され、前記制御信号を制御端に入力するスイッチトランジスタを備えている構成としてもよい。

本発明において、前記増幅回路は、
入力信号を第１の入力に受ける第１の差動対と、
第１の電源に接続され、前記差動対に電流を供給する電流源と、
前記差動対の出力対と、第２の電源との間に接続された負荷回路と、
前記差動対の出力対と前記負荷回路との接続ノードの少なくとも一方に入力端が接続され、出力端が、前記増幅回路の出力端子に接続された増幅段と、
を備え、前記差動対の第２の入力には、前記増幅回路の出力端子の信号が帰還入力され、前記零点補償抵抗と前記位相補償容量は、前記増幅回路の出力端子と、前記増幅段と前記負荷回路との接続ノードとの間に、直列形態で接続される。

本発明において、前記増幅段は、前記差動対の出力対と前記負荷回路との接続ノードが制御端に接続され、第２の電源と前記出力端子間に接続された第１の出力トランジスタと、前記出力端子と第１の電源間に接続された第２の電流源とを備えている。

本発明において、前記第１の電源と第１のノード間に接続された第２の電流源と、
前記第１のノードと第２のノード間に接続された浮遊電流源回路と、
前記第２のノードと前記第２の電源間に接続された第３の電流源と、
前記第２の電源と前記出力端子間に接続され、前記差動対の出力対と前記負荷回路との接続ノード及び前記第２のノードに制御端が接続された第１の出力トランジスタと、
前記第１の電源と前記出力端子間に接続され、前記第１のノードに制御端が接続された第２の出力トランジスタと、を備えている。前記浮遊電流源回路は、前記第１のノードと前記第２のノード間に並置された、導電型の異なる二つの浮遊電流源を備えている。

本発明において、前記増幅回路は、
第１の入力信号を第１の入力に受ける第１の差動対と、
第１の電源に接続され、前記第１の差動対に電流を供給する第１の電流源と、
前記第１の差動対の出力対と、第２の電源との間に接続された第１の負荷回路と、
前記第１の差動対の出力対と前記第１の負荷回路との接続ノードの少なくとも一方に入力端が接続され、出力端が、前記増幅回路の第１の出力端子に接続された第１の増幅段と、を備え、
前記第１の差動対の第２の入力には、前記増幅回路の第１の出力端子の信号が帰還入力され、前記零点補償抵抗と前記位相補償容量の第１の組は、前記増幅回路の出力端子と、前記第１の増幅段と前記第１の負荷回路との接続ノードとの間に、直列形態に接続されている。

さらに、前記増幅回路は、
第２の入力信号を第１の入力に受ける第２の差動対と、
前記第２の電源に接続され、前記第２の差動対に電流を供給する第２の電流源と、
前記第２の差動対の出力対と、前記第１の電源との間に接続された第２の負荷回路と、前記第２の差動対の出力対と前記第２の負荷回路との接続ノードの少なくとも一方に入力端が接続され、出力端が、前記増幅回路の第２の出力端子に接続された第２の増幅段と、を備え、
前記第２の差動対の第２の入力には、前記増幅回路の第２の出力端子の信号が帰還入力され、前記零点補償抵抗と前記位相補償容量の第２の組は、前記増幅回路の出力端子と、前記第２の増幅段と前記第２の負荷回路との接続ノードとの間に、直列形態に接続されている。
前記制御回路は、前記第１の組の前記零点補償抵抗の抵抗値を、第１の制御信号に応じて、第１の抵抗値又は前記第１の抵抗値と異なる第２の抵抗値に切替え制御し、前記第２の組の前記零点補償抵抗の抵抗値を、第２の制御信号に応じて、第３の抵抗値又は前記第３の抵抗値と異なる第４の抵抗値に切替え制御する。

本発明において、前記増幅回路の第１の出力端子と、第１のドライバ出力端子との間に接続された第１の出力スイッチと、
前記増幅回路の第２の出力端子と、第２のドライバ出力端子との間に接続された第２の出力スイッチと、
前記増幅回路の第１の出力端子と、前記第２のドライバ出力端子との間に接続された第３の出力スイッチと、
前記増幅回路の第２の出力端子と、前記第１のドライバ出力端子との間に接続された第４の出力スイッチと、を備えている。

本発明において、第１の電源と第１のノード間に接続された第３の電流源と、
前記第１のノードと第２のノード間に接続された第１の浮遊電流源回路と、
前記第２のノードと第２の電源間に接続された第４の電流源と、
前記第２の電源と前記第１の出力端子間に接続され、前記第１の差動対の出力対と前記第１の負荷回路との接続ノード及び前記第２のノードに制御端が接続された第１の出力トランジスタと、
前記第１の電源と前記第１の出力端子間に接続され、前記第１のノードに制御端が接続された第２の出力トランジスタと、
前記第２の電源と第３のノード間に接続された第５の電流源と、
前記第３のノードと第４のノード間に接続された第２の浮遊電流源回路と、
前記第４のノードと前記第１の電源間に接続された第６の電流源と、
前記第２の電源と前記第２の出力端子間に接続され、前記第３のノードに制御端が接続された第３の出力トランジスタと、
前記第１の電源と前記第２の出力端子間に接続され、前記第２の差動対の出力対と前記第２の負荷回路との接続ノード及び前記第４のノードに制御端が接続された第４の出力トランジスタと、を備えている。前記第１の浮遊電流源回路は、前記第１のノードと前記第２のノード間に並置された導電型の異なる二つの浮遊電流源を備えている。前記第２の浮遊電流源回路は、前記第３のノードと前記第４のノード間に並置された導電型の異なる二つの浮遊電流源を備えている。

本発明において、複数のドライバ出力端子にそれぞれに対応して複数の前記増幅回路を備え、複数の前記増幅回路は、少なくとも第１のグループと第２のグループにグループ分けされ、複数の前記増幅回路は、グループごとに、前記零点補償抵抗の抵抗値の切替えが行われ、前記第１のグループをなす複数の前記増幅回路及び前記ドライバ出力端子は、前記ドライバ出力端子のそれぞれにデータ線が接続されており、前記第２のグループをなす１又は複数の前記増幅回路及び前記ドライバ出力端子は、前記ドライバ出力端子にデータ線が接続されていない。

本発明に係る差動増幅回路は、差動増幅の初段の一の出力ノードと後段増幅段の所定の出力ノードとの間に、位相補償容量と直列に、零点補償抵抗を備えた差動増幅回路であって、制御信号に応じて、前記零点補償抵抗の抵抗値を可変制御する制御回路を備えている。

本発明において、前記制御回路は、前記制御信号に基づき、前記差動増幅回路の出力端子に接続する負荷容量の大小に応じて、前記零点補償抵抗の抵抗値を大小に切替える。

本発明に係る表示装置は、データ線を駆動するデータドライバとして、本発明のデータドライバを備えている。

本発明によれば、データドライバの出力バッファとして、位相補償容量と零点補償抵抗を備えた増幅回路を用いて、負荷容量の容量値変化に応じて、零点補償抵抗を最適な抵抗値に切替えることで、位相余裕を維持したまま、位相補償容量の容量値を削減することができる。

また、本発明によれば、零点補償抵抗の抵抗値の切替えは、同電位端子間で抵抗値を切替えるため、切替え時の増幅回路の出力信号にノイズはほとんど生じない。

さらに、本発明によれば、位相補償容量の容量値の削減により、アンプ回路の面積を削減し、表示装置のデータドライバの省面積化、低コスト化が実現できる。

さらにまた、本発明によれば、位相補償容量の容量値の削減により、所定のスルーレートを維持するのに必要な増幅回路のアイドリング電流（静消費電流）も削減することができる。これにより表示装置のデータドライバの低電力化も実現できる。

そして、本発明によれば、省面積（低コスト）、低電力を実現可能とする表示装置を提供することができる。

本発明のデータドライバの一実施形態の構成を示す図である。 本発明のデータドライバの一実施形態のスイッチ制御を説明する図である。 本発明のデータドライバの一実施例の構成を示す図である。 本発明のデータドライバの一実施例のスイッチ制御を説明するタイミング図である。 本発明のデータドライバの第２の実施例の構成を示す図である。 本発明のデータドライバの第３の実施例の構成を示す図である。 本発明のデータドライバの第４の実施例の構成を示す図である。 本発明のデータドライバの第４の実施例のスイッチ制御を説明するタイミング図である。 本発明の表示装置の一実施例を示す図である。 本発明における零点補償抵抗値と位相余裕の関係を説明するための図である。 従来の液晶表示装置の構成を示す図である。 （Ａ）はデータドライバと出力バッファとデータ線の接続構成を示す図、（Ｂ）はスイッチ制御を示す図である。 特許文献２に開示される出力回路の構成を示す図である。 特許文献２に開示される演算増幅回路の構成を示す図である。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して以下に説明する。

図１は、本発明の第１の実施形態の構成を示す図である。図１は、液晶表示装置のデータドライバの出力バッファの構成を示す図である。

本実施形態においては、位相補償容量Ｃ１と、位相補償容量Ｃ１に直列に接続された零点補償抵抗Ｒ１を備えたアンプ回路（図１２（Ａ）参照）に、零点補償抵抗Ｒ１の抵抗値を制御する制御回路２０を設けたものである。

本実施形態に係るアンプ回路は、低位側電源ＶＳＳに第１端子が接続された電流源Ｍ１５と、共通ソースが電流源Ｍ１５の第２端子に接続されたＮチャネルトランジスタＭ１１、Ｍ１２よりなる差動対（差動対（Ｍ１１、Ｍ１２）と表記する）と、差動対（Ｍ１１、Ｍ１２）の出力対と高位側電源ＶＤＤ間に接続されるＰチャネルトランジスタＭ１３、Ｍ１４よりなるカレントミラー（カレントミラー（Ｍ１３、Ｍ１４）と表記する）と、カレントミラー（Ｍ１３、Ｍ１４）の出力端ノードＮ１２にゲートが接続され、高位側電源ＶＤＤにソースが接続され、ドレインがアンプ出力端子Ｎ１１に接続されたＰチャネルトランジスタＭ１６と、低位側電源ＶＳＳとアンプ出力端子Ｎ１１との間に接続された電流源Ｍ１７と、を備えている。アンプ回路は、差動対（Ｍ１１、Ｍ１２）の反転入力端（トランジスタＭ１１のゲート）がアンプ出力端子Ｎ１１に接続され、差動対（Ｍ１１、Ｍ１２）の非反転入力端（トランジスタＭ１２のゲート）には、映像データに応じてデコーダ（不図示）で選択された電圧Ｖｉｎが入力される。

ＰチャネルトランジスタＭ１６のゲート（ノードＮ１２）とドレイン（アンプ出力端子Ｎ１１）間には、位相補償容量Ｃ１と、零点補償抵抗Ｒ１とが直列形態で接続されている。

また、アンプ回路の出力端子Ｎ１１と、データ線９６２との間には、制御信号Ｓ１によりオン／オフ制御される出力スイッチＳＷ１０を備えている。

制御回路２０は、制御信号Ｓ２の値により、零点補償抵抗Ｒ１を、互いに異なる第１又は第２の抵抗値に切替える。第１及び第２の抵抗値の一方はゼロオーム（抵抗端子間抵抗値が０ｏｈｍであり、当該抵抗を設けないか、当該抵抗の両端を短絡する）としてもよい。

制御信号Ｓ２は、出力スイッチＳＷ１０のオン、オフ制御を行う制御信号Ｓ１と連携した制御信号とされ、出力スイッチＳＷ１０のオン、オフ制御に対応して零点補償抵抗Ｒ１の抵抗値の切替えが行われる。

図２は、階調信号の１データに対応した信号電圧Ｖｉｎをデータ線９６２へ増幅出力する１データ期間における、制御信号Ｓ１によるスイッチＳＷ１０、及び制御信号Ｓ２による制御回路２０の制御を示す。１データ期間は期間Ｔ１と期間Ｔ２を有する。

期間Ｔ１では、スイッチＳＷ１０はオフとされ、アンプ回路の出力端Ｎ１１とドライバ出力端子Ｐ０１とは非接続とされる。このとき、アンプ回路の負荷容量はほぼゼロとなる。期間Ｔ１において、制御回路２０は、零点補償抵抗Ｒ１を比較的小さな抵抗値（第１の抵抗値）とする。

期間Ｔ１は、データの切替え時に、デコーダ内で生じる遷移ノイズがデータ線９６２に伝達されるのを防ぐための期間である、各データ期間の切替え直後に、比較的短い時間で設定される。

期間Ｔ１後の期間Ｔ２では、スイッチＳＷ１０はオンとされ、アンプ回路の出力端Ｎ１１とドライバ出力端子Ｐ０１とが接続され、信号電圧Ｖｉｎをデータ線９６２に増幅出力する。このときアンプ回路の負荷容量は、データ線９６２の負荷容量となる。

期間Ｔ２において、制御回路２０は、零点補償抵抗Ｒ１を、期間Ｔ１よりも高い抵抗値（第２の抵抗値）に切替える。

これにより、期間Ｔ１と期間Ｔ２を通して、アンプ回路を高い位相余裕に保ち、安定動作させることができる。

なお、スイッチＳＷ１０と零点補償抵抗Ｒ１の抵抗値の切替えは、同期制御、又は、所定の時間ずらしたタイミングで制御してもよい。

次に、アンプ回路の負荷容量と零点補償抵抗Ｒ１の抵抗値の制御について以下に説明する。

図１０は、図１２（Ａ）のアンプ回路９０の零点補償抵抗Ｒ１の抵抗値と位相余裕の関係を示す図である。図１０には、負荷容量の容量値ごとの特性曲線が示されている。位相補償容量Ｃ１は一定値である。

本発明者による解析結果によれば、図１０の各特性曲線は、零点補償抵抗値の増加とともに、位相余裕が増加するが、所定の抵抗値を超えると、位相余裕は低下していく傾向をもつ。

また、図１０の各特性曲線において、位相余裕が極大となる零点補償抵抗値は、負荷容量が増加するにつれて、高抵抗側にシフトしていく傾向を持つ。

さらに、位相補償容量Ｃ１と各特性曲線との関係は、位相補償容量Ｃ１の容量値が増加すると、各特性曲線の形状を保った状態で、高位相余裕側へシフトする傾向をもつ。

ここで、図１０の結果に基づいて、図１２（Ａ）のアンプ回路９０の零点補償抵抗Ｒ１の最適値を設定する場合を考える。

図１２（Ｂ）の期間Ｔ１と期間Ｔ２では、零点補償抵抗Ｒ１の抵抗値は一定である。したがって、ゼロから数百ピコファラッド（ｐＦ）の負荷容量に対して一定以上の位相余裕を確保するには、図１０の領域Ａ付近の零点補償抵抗値に設定しなければならない。これは、零点補償抵抗値が領域Ａよりも大きい場合では、負荷容量１ｆＦ以下での位相余裕が低下し、零点補償抵抗値が領域Ａよりも小さい場合では、負荷容量１０ｐＦ〜３０ｐＦでの位相余裕が低下するためである。そして、もし、領域Ａでの位相余裕が十分でない場合には、位相補償容量Ｃ１の容量値を増加させて位相余裕を上げなければならない。

一方、図１０に基づいて、図１のアンプ回路の零点補償抵抗Ｒ１の最適値を設定する場合には、図２の期間Ｔ１と期間Ｔ２で、それぞれ異なる零点補償抵抗値に設定することができる。

図２の期間Ｔ１では、負荷容量はほぼゼロであるため、第１の抵抗値は、図１０の領域Ｃ付近の零点補償抵抗値に設定することができる。領域Ｃでは、負荷容量１ｐＦ以下に対して高い位相余裕を得ることができる。

また、図２の期間Ｔ２では、負荷容量は数十ピコファラッドから数百ピコファラッドであるため、第２の抵抗値は、図１０の領域Ｂ付近の零点補償抵抗値に設定することができる。領域Ｂでは、負荷容量１０ｐＦ以上に対して高い位相余裕を得ることができる。

図１０の領域Ｂ及びＣは、領域Ａよりも高い位相余裕である。したがって、同じ位相補償容量Ｃ１に対して、図１に示した本実施形態のアンプ回路の方が、図１２（Ａ）のアンプ回路よりも高い位相余裕を得ることができる。

また、図１のアンプ回路が十分高い位相余裕を実現し、動作マージンをもっている場合には、図１のアンプ回路の位相補償容量Ｃ１の容量値を削減して、省面積化を図ることができる。位相補償容量Ｃ１の容量値を削減した場合、アンプ回路のアイドリング電流を削減してもスルーレートを維持することができる。したがって、低消費電力化も可能である。

なお、上記実施形態では、零点補償抵抗Ｒ１の第２の抵抗値を、数十ピコファラッドから数百ピコファラッドの負荷容量に対して、共通に、一定以上の位相余裕を確保する場合について説明したが、負荷容量の範囲に応じた、第３の抵抗値を更に備えておいてもよい。

零点補償抵抗の面積に関して、零点補償抵抗Ｒ１は任意の抵抗素子で形成できるため、高抵抗素子を用いれば位相補償容量Ｃ１に比べて小さい面積で実現できる。また零点補償抵抗をトランジスタで形成する場合も、位相補償容量Ｃ１に比べて小さい面積で実現できる。なお、零点補償抵抗をトランジスタで形成する場合は、図１のアンプ回路の出力電圧に応じて零点補償抵抗値が多少変動するため、変動を考慮に入れたサイズにする必要がある。

また、零点補償抵抗Ｒ１の抵抗値の切替えによるノイズに関して、図１のアンプ回路の零点補償抵抗Ｒ１と位相補償容量Ｃ１は直列形態で接続されている。

このため、アンプ回路の出力安定状態では、零点補償抵抗Ｒ１の両端は同電位となる。同電位端子間で抵抗値を切替えても、切替え時のアンプ回路の出力信号にノイズはほとんど生じない。

以上より、図１のデータドライバの出力バッファは、期間Ｔ１と期間Ｔ２に応じて、零点補償抵抗Ｒ１を、最適な抵抗値に切替えることで、高い位相余裕を実現し、期間Ｔ１と期間Ｔ２を通してアンプ回路の安定動作を実現できる。このため、位相補償容量Ｃ１の容量値を削減し、アンプ回路の面積の削減をも可能としている。また、アンプ回路の低消費電力化も可能である。これにより、表示装置のデータドライバの省面積化、低コスト化、更には低消費電力化が実現できる。以下具体的な実施例に即して説明する。

図３は、図１のデータドライバの出力バッファの一実施例の構成を示す図である。図３には、図１の零点補償抵抗Ｒ１及び制御回路２０の具体構成が示されている。他の構成要素は図１と同一である。

図３を参照すると、図１の零点補償抵抗Ｒ１は、直列形態で接続された２つの抵抗Ｒ１１とＲ１２とから構成されている。制御回路２０は、抵抗Ｒ１２の両端間に接続されたスイッチＳＷ１から構成されており、スイッチＳＷ１のオン、オフは制御信号Ｓ２で制御される。

図４は、図３の出力バッファの１データ期間における、制御信号Ｓ１、Ｓ２によるスイッチＳＷ１０、ＳＷ１の制御を示すタイミングチャートである。１データ期間は、期間Ｔ１と期間Ｔ２よりなる。

期間Ｔ１では、制御信号Ｓ１とＳ２は、それぞれローレベル、ハイレベルに制御され、出力スイッチＳＷ１０と、スイッチＳＷ１はそれぞれオフ、オンとされる。このとき、スイッチＳＷ１は抵抗Ｒ１２の両端を短絡し、零点補償抵抗は抵抗Ｒ１１のみとされる。

期間Ｔ２では、制御信号Ｓ１とＳ２は、それぞれハイレベル、ローレベルに制御され、出力スイッチＳＷ１０とスイッチＳＷ１はそれぞれオン、オフとされる。このとき、零点補償抵抗は、抵抗Ｒ１１、Ｒ１２の合成抵抗とされ、期間Ｔ１よりも高い抵抗値に切替え制御される。なお、抵抗Ｒ１２は正の抵抗値とされ、抵抗Ｒ１１はゼロオームを含む抵抗値としてよい。

以上より、図３のデータドライバの出力バッファは、期間Ｔ１と期間Ｔ２に応じて零点補償抵抗を最適な抵抗値に切替えることで、高い位相余裕を実現し、期間Ｔ１と期間Ｔ２を通してアンプ回路の安定動作を実現できる。このため、位相補償容量Ｃ１の容量値を削減し、アンプ回路の面積を削減することができる。また、アンプ回路の低消費電力化も可能である。これにより、表示装置のデータドライバの省面積化、低コスト化、更には低消費電力化が実現できる。

図５は、本発明の第２の実施例のデータドライバの構成を示す図である。本実施例は、図３に示したデータドライバの出力バッファを変更したものである。図５を参照すると、本実施例は、図３の零点補償抵抗Ｒ１１とＲ１２及びスイッチＳＷ１０とＳＷ１を、それぞれトランジスタにより構成したものである。これ以外の構成要素は、図３に示したものと同一である。

図５において、スイッチＳＷ１０は、ＣＭＯＳスイッチ（ＣＭＯＳトランスファゲート）で構成され、制御信号Ｓ１及びその相補信号Ｓ１ＢがＣＭＯＳスイッチのＮＭＯＳトランジスタＭ３１、ＰＭＯＳトランジスタＭ３２のゲートに印加される。

また零点補償抵抗Ｒ１１とＲ１２は、それぞれ、ゲート端子に低位側電源電圧ＶＳＳが印加されたＰＭＯＳトランジスタによって構成され、零点補償抵抗として、ＰＭＯＳトランジスタのオン抵抗が用いられる。ゲート端子に低位側電源電圧ＶＳＳとは別のバイアス電圧を印加してもよい。

なお、零点補償抵抗Ｒ１１とＲ１２を、ＣＭＯＳ構成のトランジスタで構成してもよい。ＣＭＯＳ構成の場合、ＮＭＯＳトランジスタのゲート端子には高位側電源電圧ＶＤＤが印加される。

なお、トランジスタ抵抗（ＭＯＳトランジスタのオン抵抗）は、アンプ回路の出力電圧によって抵抗値が変化する。このため、トランジスタ抵抗を用いる場合、トランジスタ抵抗値の変化が、設定した零点補償抵抗値の近傍範囲内となるような、素子サイズ及び各制御端への印加電圧を設定する。

図６は、図１のデータドライバの出力バッファの第３の実施例の構成を示す図である。図６のアンプ回路は、図１３のＡＢ級出力回路を応用した構成で、零点補償抵抗及び制御回路２０は、図３と同一の構成である。

図６を参照すると、図６のアンプ回路は、差動入力段、中間段、出力段を備えている。差動入力段は、Ｎチャネル差動対（Ｍ１１、Ｍ１２）と、一端が低位側電源ＶＳＳに接続され、Ｎチャネル差動対（Ｍ１１、Ｍ１２）に電流を供給する電流源Ｍ１５と、Ｎチャネル差動対（Ｍ１１、Ｍ１２）の出力対と高位側電源ＶＤＤ間に接続されたＰチャネルカレントミラー（Ｍ１３、Ｍ１４）と、で構成される。Ｎチャネル差動対（Ｍ１１、Ｍ１２）の入力対の非反転入力端（Ｍ１２のゲート）に信号電圧Ｖｉｎが入力され、反転入力端（Ｍ１１のゲート）はアンプ出力端子Ｎ１１に接続される。

増幅段は、Ｐチャネルカレントミラー（Ｍ１３、Ｍ１４）の入力端（Ｍ１２とＭ１４の接続点）がゲートに接続され、高位側電源ＶＤＤとアンプ回路の出力端Ｎ１１との間に接続された充電作用の増幅トランジスタＭ１６と、アンプ回路の出力端Ｎ１１と低位側電源ＶＳＳとの間に接続された放電作用の増幅トランジスタＭ１８と、を備えている。

中間段は、浮遊電流源Ｍ５１、Ｍ５２と、電流源Ｍ５３、Ｍ５４を備えている。浮遊電流源Ｍ５１は、バイアス電圧ＢＰ１がゲートに入力され、増幅トランジスタＭ１６のゲートＮ１２にソースが接続され、増幅トランジスタＭ１８のゲート端子Ｎ１３にドレインが接続されたＰチャネルトランジスタＭ５１からなる。浮遊電流源Ｍ５２は、バイアス電圧ＢＮ１がゲートに入力され、増幅トランジスタＭ１６のゲート端子Ｎ１２にドレインが接続され、増幅トランジスタＭ１８のゲート端子Ｎ１３にソースが接続されたＮチャネルトランジスタＭ５２からなる。

電流源Ｍ５３は、高位側電源ＶＤＤと増幅トランジスタＭ１６のゲート端子Ｎ１２間に接続される。電流源Ｍ５４は、低位側電源ＶＳＳと増幅トランジスタＭ１８のゲート端子Ｎ１３間に接続される。

浮遊電流源Ｍ５１と浮遊電流源Ｍ５２の合計電流が、電流源Ｍ５３及び電流源Ｍ５４のそれぞれとほぼ等しい電流に設定される。

図６に示したアンプ回路は、図１３のＡＢ級出力回路を応用したものであり、図１３のドライバ８９を、差動入力段に置き換えたものである。したがって、図６に示したアンプ回路も、図１３のＡＢ級出力回路の特徴を備えている。すなわち、中間段の浮遊電流源Ｍ８１、Ｍ８２と、電流源Ｍ８３、Ｍ８４に流れる電流値を十分小さく抑えることができるため、比較的小さなアイドリング電流で、高速充電動作と高速放電動作が実現できる。

なお、図６に示す回路では、図３と同様に、零点補償抵抗Ｒ１１、Ｒ１２、位相補償容量Ｃ１は、増幅トランジスタＭ１６のゲート端子Ｎ１２と、アンプ回路の出力端Ｎ１１との間に直列形態で接続されている。また制御回路２０として、抵抗Ｒ１２の両端を短絡するスイッチＳＷ１が接続される。

零点補償抵抗Ｒ１１、Ｒ１２、及びスイッチＳＷ１は、図５と同様にトランジスタで構成してもよい。

また、図６のアンプ回路の零点補償抵抗値と位相余裕との関係は、図１０とほぼ同様の特性となる。図１０の各特性曲線における零点補償抵抗値と位相余裕の絶対値の関係は、アンプ回路によって異なるが、図１０で説明した各特性曲線の傾向は同様である。

したがって、図６に示したデータドライバの出力バッファも、期間Ｔ１と期間Ｔ２に応じて、零点補償抵抗を最適な抵抗値に切替えることで、高い位相余裕を実現し、期間Ｔ１、期間Ｔ２を通して、アンプ回路の高速安定動作を実現できる。このため、位相補償容量Ｃ１の容量値を削減し、アンプ回路の面積を削減することができる。また、アンプ回路の低消費電力化も可能である。これにより、表示装置のデータドライバの省面積化、低コスト化、更には低消費電力化が実現できる。

図７は、図１のデータドライバの出力バッファの第４の実施例の構成を示す図である。図７は、ドット反転駆動を行う液晶駆動に好適なデータドライバの２出力分の出力バッファの構成が示されている。

近時、液晶テレビなどの大画面表示装置の駆動方法は、高画質化が可能なドット反転駆動方式が採用されている。ドット反転駆動方式は、図１１の表示部（表示パネル）９６０において、対向基板電極電圧ＶＣＯＭを一定電圧とし、隣接画素に保持される電圧極性が互いに逆極性となる駆動方式である。このため、同一データ期間に、隣り合うデータ線（９６２−１、９６２−２）に出力される電圧極性が対向基板電極電圧ＶＣＯＭに対して正極及び負極となる。また、１つのデータ線に出力される電圧極性も、所定のデータ期間毎に極性反転される。

図７を参照すると、本実施例の出力バッファは、正極アンプ１１０、負極アンプ１２０及び出力スイッチ回路１３０を備えている。正極アンプ１１０は、正極参照電圧Ｖ１に基づいてアンプ出力端子Ｎ１１に正極階調電圧Ｖｏｕｔ１を増幅出力する。負極アンプ１２０は、負極参照電圧Ｖ２に基づいてアンプ出力端子Ｎ２１に負極階調電圧Ｖｏｕｔ２を増幅出力する。対向基板電極電圧ＶＣＯＭは、高位側電源ＶＤＤと低位側電源ＶＳＳの中間付近の電圧とされる。

正極アンプ１１０は、図６のアンプ回路と同一の構成とされ、入力電圧Ｖｉｎが正極参照電圧Ｖ１とされ、スイッチＳＷ１１を制御する制御信号が、Ｓ２１とされただけであるため、説明は省略する。

負極アンプ１２０は、正極アンプ１１０と逆極性の構成とされている。以下、負極アンプについて説明する。

負極アンプ１２０は、差動入力段、中間段、出力段を備えている。差動入力段は、Ｐチャネル差動対（Ｍ２１、Ｍ２２）と、一端が高位側電源ＶＤＤに接続され、Ｐチャネル差動対（Ｍ２１、Ｍ２２）に電流を供給する電流源Ｍ２５と、Ｐチャネル差動対（Ｍ２１、Ｍ２２）の出力対と低位側電源ＶＳＳ間に接続されるNチャネルカレントミラー（Ｍ２３、Ｍ２４）と、で構成される。Ｐチャネル差動対（Ｍ２１、Ｍ２２）の入力対の非反転入力端（Ｍ２２のゲート）には負極参照電圧Ｖ２が入力され、反転入力端（Ｍ２１のゲート）はアンプ出力端子Ｎ２１に接続される。

増幅段は、Ｎチャネルカレントミラー（Ｍ２３、Ｍ２４）の入力端（Ｍ２２とＭ２４の接続点）がゲートに接続され、アンプ出力端子Ｎ２１と低位側電源ＶＳＳとの間に接続された放電作用の増幅トランジスタＭ２６と、高位側電源ＶＤＤとアンプ出力端子Ｎ２１との間に接続された充電作用の増幅トランジスタＭ２８と、を備えている。

中間段は、浮遊電流源Ｍ６１、Ｍ６２と、電流源Ｍ６３、Ｍ６４を備えている。浮遊電流源Ｍ６１は、バイアス電圧ＢＰ２がゲートに入力され、増幅トランジスタＭ２６のゲート端子Ｎ２２にドレインが接続され、増幅トランジスタＭ２８のゲート端子Ｎ２３にソースが接続されたＰチャネルトランジスタＭ６１からなる。浮遊電流源Ｍ６２は、バイアス電圧ＢＮ２がゲートに入力され、増幅トランジスタＭ２６のゲート端子Ｎ２２にソースが接続され、増幅トランジスタＭ２８のゲート端子Ｎ２３にドレインが接続されたＮチャネルトランジスタＭ６２からなる。

電流源Ｍ６３は、高位側電源ＶＤＤと増幅トランジスタＭ２８のゲートＮ２３間に接続される。電流源Ｍ６４は、増幅トランジスタＭ２６のゲートＮ２２と低位側電源ＶＳＳ間に接続される。

浮遊電流源Ｍ６１、Ｍ６２の合計電流が、電流源Ｍ６３及びＭ６４のそれぞれとほぼ等しい電流に設定される。

また、負極アンプ１２０は、増幅トランジスタＭ２６のゲート端子Ｎ２２と、アンプ出力端子Ｎ２１との間に直列形態で接続された零点補償抵抗Ｒ２１、Ｒ２２及び位相補償容量Ｃ２を備えている。また制御信号Ｓ２２により抵抗Ｒ２２の両端を短絡するスイッチＳＷ２が接続される。

出力スイッチ回路１３０は、アンプ出力端子Ｎ１１とドライバ出力端子Ｐ１、Ｐ２間に接続されたスイッチＳＷ１１、ＳＷ１２と、アンプ出力端子Ｎ２１とドライバ出力端子Ｐ１、Ｐ２間に接続されたスイッチＳＷ２１、ＳＷ２２とを備えている。スイッチＳＷ１１、ＳＷ２２は、制御信号Ｓ１１によりオン、オフ制御され、スイッチＳＷ１２、ＳＷ２１は制御信号Ｓ１２によりオン、オフ制御される。ドライバ出力端子Ｐ１、Ｐ２には、相隣るデータ線９６２−１とデータ線９６２−２が接続される。

図８は、図７の出力バッファの第１及び第２データ期間における、制御信号Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２による各スイッチの制御を示すタイミングチャートである。各データ期間は少なくとも２つの期間よりなる。

第１データ期間は期間Ｔ１１と期間Ｔ１２に分けられる。

期間Ｔ１１では、
制御信号Ｓ１１、Ｓ１２は共にローレベルとされ、
制御信号Ｓ２１、Ｓ２２は共にハイレベルに制御され、
スイッチＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２は全てオフとされ、
スイッチＳＷ１、ＳＷ２は、共にオンとされる。

このとき、スイッチＳＷ１は、正極アンプ１１０の抵抗Ｒ１２の両端を短絡し、零点補償抵抗を抵抗Ｒ１１のみとする。また、スイッチＳＷ２は、負極アンプ１２０の抵抗Ｒ２２の両端を短絡し、零点補償抵抗を、抵抗Ｒ２１のみとする。

期間Ｔ１２では、
制御信号Ｓ１１とＳ１２は、それぞれ、ハイ(ｈｉｇｈ)レベルとロー（ｌｏｗ）レベルに制御され、
スイッチＳＷ１１とＳＷ２２がオン、
スイッチＳＷ１２とＳＷ２１がオフとされる。
また制御信号Ｓ２１とＳ２２は、共にローレベルに制御され、
スイッチＳＷ１とＳＷ２は共にオフとされる。

このとき、正極アンプ１１０の零点補償抵抗はＲ１１とＲ１２の合成抵抗とされ、負極アンプ１２０の零点補償抵抗はＲ２１とＲ２２の合成抵抗とされ、それぞれ期間Ｔ１１よりも高抵抗に制御される。また、データ線９６２−１とデータ線９６２−２には、正極階調信号と負極階調信号がそれぞれ供給される。

第２データ期間は期間Ｔ２１と期間Ｔ２２に分けられる。

期間Ｔ２１では、期間Ｔ１１と同様に制御される。

期間Ｔ２２では、
制御信号Ｓ１１とＳ１２はそれぞれローレベル、ハイレベルに制御され、
スイッチＳＷ１１とＳＷ２２がオフ、
スイッチＳＷ１２とＳＷ２１がオンとされる。
また制御信号Ｓ２１とＳ２２は共にローレベルに制御され、
スイッチＳＷ１とＳＷ２は共にオフとされる。

このとき、正極アンプ１１０及び負極アンプ１２０の零点補償抵抗は、それぞれ、期間Ｔ２１よりも高抵抗に制御される。またデータ線９６２−１とデータ線９６２−２には、負極階調信号と正極階調信号がそれぞれ供給される。

図７の正極アンプ１１０及び負極アンプ１２０は、図６のアンプ回路と同様に、図１３のＡＢ級出力回路を本発明に応用したものである。図７の正極アンプ１１０及び負極アンプ１２０は、図６のアンプ回路と同様に、それぞれ比較的小さなアイドリング電流で、高速充電動作と高速放電動作が実現できる。

また、図７の正極アンプ１１０及び負極アンプ１２０は、図１０とほぼ同様の零点補償抵抗値と位相余裕との関係を有している。したがって、図７のデータドライバの出力バッファも、期間Ｔ１と期間Ｔ２に応じて零点補償抵抗を最適な抵抗値に切替えることで、高い位相余裕を実現し、期間Ｔ１と期間Ｔ２を通して、正極アンプ１１０及び負極アンプ１２０の高速安定動作を実現できる。

このため位相補償容量Ｃ１、Ｃ２を削減し、それぞれのアンプ面積を削減することができる。また、それぞれのアンプの低消費電力化も可能である。これにより、表示装置のデータドライバの省面積化、低コスト化、更には低消費電力化が実現できる。

なお、図７の正極アンプ１１０及び負極アンプ１２０は、図１、図３、図５の各アンプ回路や、その逆極性の構成に置き換えることも可能である。その場合でも、各図面で説明した特徴及び効果により、それを用いたデータドライバの省面積化、低コスト化、更には低消費電力化が実現できる。

図９は、図７の出力バッファを備えたデータドライバの構成を示す図である。図９は、データドライバの要部をブロックにて示したものである。

図９を参照すると、このデータドライバは、ラッチアドレスセレクタ８１と、ラッチ８２と、レベルシフタ８３と、参照電圧発生回路１４０と、正極及び負極デコーダ１１１、１２１と、正極及び負極アンプ１１０、１２０と、出力スイッチ回路１３０を含んで構成される。

ラッチアドレスセレクタ８１は、クロック信号ＣＬＫに基づき、データラッチのタイミングを決定する。ラッチ８２は、ラッチアドレスセレクタ８１で決定されたタイミングに基づいて、映像デジタルデータをラッチし、ＳＴＢ信号（ストローブ信号）に応じて、一斉に、レベルシフタ８３を介してデコーダ１１１、１２１にデータを出力する。ラッチアドレスセレクタ８１及びラッチ８２はロジック回路で、一般に低電圧（０Ｖ〜３．３Ｖ）で構成される。

参照電圧発生回路１４０は、正極参照電圧発生回路１１２及び負極参照電圧発生回路１２２を備えている。正極デコーダ１１１は、正極参照電圧発生回路１１２の参照電圧が供給され、入力されたデータに対応した参照電圧を選択して、正極アンプ１１０へ出力する。負極デコーダ１２１は、負極参照電圧発生回路１２２の参照電圧が供給され、入力されたデータに対応した参照電圧を選択して、負極アンプ１２０へ出力する。正極及び負極アンプ１１０、１２０は、正極及び負極デコーダ１１１、１２１からそれぞれ出力された参照電圧に基づく階調信号に増幅出力して出力スイッチ回路１３０に供給する。出力スイッチ回路１３０は、偶数個のドライバ出力端子Ｐ１、Ｐ２、・・・、Ｐｓの２端子毎に設けられ、正極及び負極アンプ１１０、１２０の出力電圧を、制御信号Ｓ１、Ｓ２に応じて前記、２端子へ切替え出力する。

図９のデータドライバは、図１、図３、図５、図６及び図７の各アンプ回路を適用することができ、省面積化（低コスト化）、低消費電力が実現できる。図９のデータドライバを図１１の液晶表示装置のデータドライバ９８０に用いれば液晶表示装置の低コスト化、低消費電力化を実現できる。

また、図１１において、表示部９６０のデータ線の本数が多い場合、データドライバ９８０は、複数個のデータドライバＬＳＩで構成される。このため、端部のデータドライバＬＳＩの一部のドライバ出力端子が余る場合がある。余ったドライバ出力端子を駆動するアンプ回路は、停止されることが望ましいが、動作状態に置かれる場合がある。このとき、アンプ回路を安定動作させるため、本発明を応用することも可能である。

すなわち、本発明のデータドライバにおいて、データ線が接続されないドライバ出力端子を駆動するアンプ回路に対して、零点補償抵抗を第１、第２の抵抗値のいずれか一方に固定的に制御しても良い。この場合、データ線が接続される第１のアンプ回路群と、データ線が接続されない第２のアンプ回路群とで、零点補償抵抗の抵抗値は、グループ単位に、切替え制御される。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明によれば、以下の構成が得られる。
（付記１）
入力データに基づく電圧信号を受けドライバ出力端子に増幅出力する増幅回路を有するデータドライバであって、
前記増幅回路が、位相補償容量及び零点補償抵抗と、
前記零点補償抵抗の抵抗値を、制御信号に応じて、互いに異なる、少なくとも２つの抵抗値のうちのいずれかに切替え制御する制御回路と、
を含む、ことを特徴とするデータドライバ。
（付記２）
前記位相補償容量と前記零点補償抵抗とは、前記増幅回路において、入力差動増幅段の一の出力ノードと、後段増幅段の一の出力ノードとの間に直列形態に接続されている、ことを特徴とする付記１記載のデータドライバ。
（付記３）
前記増幅回路の出力端と前記データドライバ出力端子との間に接続され、第２の制御信号によりオン、オフ制御される出力スイッチを更に備え、
前記制御回路は、前記出力スイッチのオンとオフに関連付けて、前記零点補償抵抗の抵抗値の切替を制御する、ことを特徴とする付記１記載のデータドライバ。
（付記４）
前記制御回路は、前記出力スイッチがオフのとき、前記零点補償抵抗を、互いに異なる、第１の抵抗値と第２の抵抗値のうち小の抵抗値に設定し、
前記出力スイッチがオンのとき、前記零点補償抵抗を、前記第１の抵抗値と前記第２の抵抗値のうち大の抵抗値に切替える、ことを特徴とする付記１記載のデータドライバ。
（付記５）
前記制御回路は、前記零点補償抵抗の両端を含む２つの分圧ノードの間に接続され、制御端に入力される前記制御信号に基づき、オン・オフ制御されるスイッチトランジスタを備えている、ことを特徴とする付記１記載のデータドライバ。
（付記６）
前記零点補償抵抗が、オン状態に設定され、カスコード接続された、少なくとも２つのトランジスタを備え、
前記制御回路は、カスコード接続された、前記２つのトランジスタのうちの一方のトランジスタに並列に接続され、前記制御信号を制御端に入力するスイッチトランジスタを備えている、ことを特徴とする付記１記載のデータドライバ。
（付記７）
前記零点補償抵抗が、直列形態に接続された、第１の抵抗と第２の抵抗とを備え、
前記制御回路は、前記第１の抵抗と前記第２の抵抗のうち一方の抵抗に並列に接続され、前記制御信号を制御端に入力するスイッチトランジスタを備えている、ことを特徴とする付記１記載のデータドライバ。
（付記８）
前記増幅回路は、
入力信号を第１の入力に受ける差動対と、
第１の電源に接続され、前記差動対に電流を供給する第１の電流源と、
前記差動対の出力対と、第２の電源との間に接続された負荷回路と、
前記差動対の出力対と前記負荷回路との接続ノードの少なくとも一方に入力端が接続され、出力端が、前記増幅回路の出力端子に接続された増幅段と、
を備え、
前記差動対の第２の入力には、前記増幅回路の出力端子の信号が帰還入力され、
前記零点補償抵抗と前記位相補償容量は、前記増幅回路の出力端子と、前記増幅段と前記負荷回路との接続ノードとの間に、直列形態に接続される、ことを特徴とする付記１記載のデータドライバ。
（付記９）
前記増幅段は、前記差動対の出力対と前記負荷回路との接続ノードが制御端に接続され、第２の電源と前記出力端子間に接続された第１の出力トランジスタと、前記出力端子と第１の電源間に接続された第２の電流源とを備えている、ことを特徴とする付記８記載のデータドライバ。
（付記１０）
前記第１の電源と第１のノード間に接続された第２の電流源と、
前記第１のノードと第２のノード間に接続された浮遊電流源回路と、
前記第２のノードと前記第２の電源間に接続された第３の電流源と、
前記第２の電源と前記出力端子間に接続され、前記差動対の出力対と前記負荷回路との接続ノード及び前記第２のノードに制御端が接続された第１の出力トランジスタと、
前記第１の電源と前記出力端子間に接続され、前記第１のノードに制御端が接続された第２の出力トランジスタと、
を備えている、ことを特徴とする付記８記載のデータドライバ。
（付記１１）
前記増幅回路は、
第１の入力信号を第１の入力に受ける第１の差動対と、
第１の電源に接続され、前記第１の差動対に電流を供給する第１の電流源と、
前記第１の差動対の出力対と、第２の電源との間に接続された第１の負荷回路と、
前記第１の差動対の出力対と前記第１の負荷回路との接続ノードの少なくとも一方に入力端が接続され、出力端が、前記増幅回路の第１の出力端子に接続された第１の増幅段と、
を備え、
前記第１の差動対の第２の入力には、前記増幅回路の第１の出力端子の信号が帰還入力され、
前記零点補償抵抗と前記位相補償容量の第１の組は、前記増幅回路の出力端子と、前記第１の増幅段と前記第１の負荷回路との接続ノードとの間に、直列形態に接続され、
第２の入力信号を第１の入力に受ける第２の差動対と、
前記第２の電源に接続され、前記第２の差動対に電流を供給する第２の電流源と、
前記第２の差動対の出力対と、前記第１の電源との間に接続された第２の負荷回路と、
前記第２の差動対の出力対と前記第２の負荷回路との接続ノードの少なくとも一方に入力端が接続され、出力端が、前記増幅回路の第２の出力端子に接続された第２の増幅段と、
を備え、
前記第２の差動対の第２の入力には、前記増幅回路の第２の出力端子の信号が帰還入力され、
前記零点補償抵抗と前記位相補償容量の第２の組は、前記増幅回路の出力端子と、前記第２の増幅段と前記第２の負荷回路との接続ノードとの間に、直列形態に接続され、
前記制御回路は、前記第１の組の前記零点補償抵抗の抵抗値を、制御信号に応じて、第１の抵抗値又は前記第１の抵抗値と異なる第２の抵抗値に切替え制御し、
前記第２の組の前記零点補償抵抗の抵抗値を、第２の制御信号に応じて、第３の抵抗値又は前記第３の抵抗値と異なる第４の抵抗値に切替え制御する、ことを特徴とする付記１記載のデータドライバ。
（付記１２）
前記増幅回路の第１の出力端子と、第１のドライバ出力端子との間に接続された第１の出力スイッチと、
前記増幅回路の第２の出力端子と、第２のドライバ出力端子との間に接続された第２の出力スイッチと、
前記増幅回路の第１の出力端子と、前記第２のドライバ出力端子との間に接続された第３の出力スイッチと、
前記増幅回路の第２の出力端子と、前記第１のドライバ出力端子との間に接続された第４の出力スイッチと、
を備えている、ことを特徴とする付記１１記載のデータドライバ。
（付記１３）
第１の電源と第１のノード間に接続された第３の電流源と、
前記第１のノードと第２のノード間に接続された第１の浮遊電流源回路と、
前記第２のノードと第２の電源間に接続された第４の電流源と、
前記第２の電源と前記第１の出力端子間に接続され、前記第１の差動対の出力対と前記第１の負荷回路との接続ノード及び前記第２のノードに制御端が接続された第１の出力トランジスタと、
前記第１の電源と前記第１の出力端子間に接続され、前記第１のノードに制御端が接続された第２の出力トランジスタと、
前記第２の電源と第３のノード間に接続された第５の電流源と、
前記第３のノードと第４のノード間に接続された第２の浮遊電流源回路と、
前記第４のノードと前記第１の電源間に接続された第６の電流源と、
前記第２の電源と前記第２の出力端子間に接続され、前記第３の接続ノードに制御端が接続された第３の出力トランジスタと、
前記第１の電源と前記第２の出力端子間に接続され、前記第２の差動対の出力対と前記第２の負荷回路との接続ノード及び前記第４のノードに制御端が接続された第４の出力トランジスタと、
を備えている、ことを特徴とする付記１１記載のデータドライバ。
（付記１４）
複数のドライバ出力端子を備え、
前記複数のドライバ出力端子にそれぞれに対応して複数の前記増幅回路を備え、
複数の前記増幅回路は、少なくとも第１のグループと第２のグループにグループ分けされており、
複数の前記増幅回路は、グループごとに、前記零点補償抵抗の抵抗値の切替えが行われる、ことを特徴とする付記１記載のデータドライバ。
（付記１５）
データ線が接続されるドライバ出力端子に接続する複数の増幅回路が一のグループをなし、
データ線に接続されないドライバ出力端子に接続する１又は複数の増幅回路は、前記一のグループとは別のグループをなし、グループごとに、前記零点補償抵抗の抵抗値の切替えが行われる、ことを特徴とする付記１記載のデータドライバ。
（付記１６）
差動増幅の初段の一の出力ノードと後段増幅段の所定の出力ノードとの間に、位相補償容量に直列に、零点補償抵抗を備えた差動増幅回路であって、
制御信号に応じて、前記零点補償抵抗の抵抗値を可変制御する制御回路を備えている、ことを特徴とする差動増幅回路。
（付記１７）
前記制御回路は、前記制御信号に基づき、前記差動増幅回路の出力端子に接続する負荷容量の大小に応じて、前記零点補償抵抗の抵抗値を大小に切替える、ことを特徴とする付記１６記載の差動増幅回路。
（付記１８）
付記１６又は１７記載の差動増幅回路を備えたデータドライバ。
（付記１９）
データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
複数の前記データ線に対応して複数の前記ドライバ出力端子が接続され、複数の前記データ線を駆動するデータドライバとして、付記１乃至１５、１８のいずれか一に記載の前記データドライバを備えた表示装置。
（付記２０）
一の方向に互いに平行に延在された複数本のデータ線と、
前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
複数本の前記データ線と複数本の前記走査線の交差部にマトリクス状に配置された複数の画素電極と、
を備え、
複数の前記画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、
前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
複数の前記走査線に対して走査信号をそれぞれ供給するゲートドライバと、
複数の前記データ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
を備え、
前記データドライバは、付記１乃至７のいずれか一に記載の前記データドライバよりなり、複数の前記データ線に対応して複数の前記ドライバ出力端子が接続されている、ことを特徴とする表示装置。

１〜１０、１４、１５、１５’、１６、１６’ ＭＯＳトランジスタ
１１ 端子
１２ 電源ライン（＋）
１３ 電源ライン（−）
２０ 制御回路
８１ ラッチアドレスセレクタ
８２ ラッチ
８３ レベルシフタ
８９ ドライバ
９０ 出力バッファ（アンプ回路）
１１０ 正極アンプ
１１１ 正極デコーダ
１１２ 正極参照電圧発生回路
１２０ 負極アンプ
１２１ 負極デコーダ
１２２ 負極参照電圧発生回路
１３０ 出力スイッチ回路
１４０ 参照電圧発生回路
９５０ 表示コントローラー
９６０ 表示部
９６１ 走査線
９６２、９６２−１、９６２−２ データ線
９６３ 薄膜トランジスタ（ＴＦＴ）
９６４ 画素電極
９６５ 液晶容量
９６６ 補助容量
９６７ 透明電極（対向基板電極）
９７０ ゲートドライバ
９８０ データドライバ
Ｃ１ 位相補償容量
ＢＮ１、ＢＮ２、ＢＰ１、ＢＰ２ バイアス電圧
Ｍ１１、Ｍ１２、Ｍ３１、Ｍ１８、Ｍ２３、Ｍ２４、Ｍ２６、Ｍ３１、Ｍ８６ Ｎチャネルトランジスタ
Ｍ１３、Ｍ１４、Ｍ１６、Ｍ２１、Ｍ２２、Ｍ２８ Ｍ３２、Ｍ８５ Ｐチャネルトランジスタ
Ｍ１５、Ｍ１７、Ｍ５３、Ｍ５４、Ｍ８３、Ｍ８４ 電流源
Ｍ５１、Ｍ６１、Ｍ８１ 浮遊電流源（Ｐチャネルトランジスタ）
Ｍ５２、Ｍ６２、Ｍ８２ 浮遊電流源（Ｎチャネルトランジスタ）
Ｎ１１、Ｎ２１ アンプ回路出力端子
Ｐ０１ データドライバ出力端子
Ｒ１１、Ｒ１２ 零点補償抵抗
Ｓ１、Ｓ２、Ｓ１１、Ｓ１２、Ｓ２１、Ｓ２２ 制御信号
ＳＷ１０ 出力スイッチ
ＳＷ１ スイッチ
ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２ スイッチ
Ｖ１ 正極参照電圧
Ｖ１ 負極参照電圧
Ｖｉｎ 入力信号
Ｖｏｕｔ アンプ回路の出力信号

Claims (9)

1. 入力データに基づく電圧信号を受けドライバ出力端子に増幅出力する増幅回路を有するデータドライバであって、
   前記増幅回路及び前記ドライバ出力端子をそれぞれ複数備え、
   前記増幅回路が、
   入力差動段と、
   前記入力差動段の出力に基づき前記増幅回路の出力端子に増幅出力する増幅段と、
   前記入力差動段の一の出力ノードと、前記増幅段の出力端子との間に接続されている位相補償容量及び零点補償抵抗と、
   前記零点補償抵抗の抵抗値を、制御信号に応じて、互いに異なる、少なくとも２つの抵抗値のうちのいずれかに切替え制御する制御回路と、
   を備え、
   複数の前記増幅回路及び前記ドライバ出力端子は、少なくとも第１のグループと第２のグループに分けられており、
   複数の前記増幅回路は、グループごとに異なる前記零点補償抵抗の抵抗値の切替えが行われる、ことを特徴とするデータドライバ。
2. 前記第１のグループをなす複数の前記増幅回路及び前記ドライバ出力端子は、前記ドライバ出力端子のそれぞれにデータ線が接続されており、
   前記第２のグループをなす１又は複数の前記増幅回路及び前記ドライバ出力端子は、前記ドライバ出力端子にデータ線が接続されていない、ことを特徴とする請求項１記載のデータドライバ。
3. 前記増幅回路は、
   前記増幅段の出力端子と前記データドライバ出力端子との間に接続され、第２の制御信号によりオン、オフ制御される出力スイッチを更に備え、
   前記入力データに対応した１データ期間が第１の期間と前記第１の期間後の第２の期間を含み、
   前記出力スイッチは、前記第１の期間にオフとされ、前記第２の期間にオンとされ、
   前記制御回路は、前記出力スイッチのオンとオフに関連付けて、前記零点補償抵抗の抵抗値の切替えを制御する、ことを特徴とする請求項１又は２に記載のデータドライバ。
4. 前記第１のグループの前記増幅回路は、
   前記第１の期間において、前記零点補償抵抗を前記第１の抵抗値と前記第２の抵抗値のうち小の抵抗値に設定し、
   前記第１の期間において、前記零点補償抵抗を前記第１の抵抗値と前記第２の抵抗値のうち大の抵抗値に切替え制御され、
   前記第２のグループの前記増幅回路は、
   前記１データ期間を通じて、前記零点補償抵抗を前記第１の抵抗値と前記第２の抵抗値のうち一方の抵抗値に固定制御される、ことを特徴とする請求項３記載のデータドライバ。
5. 前記制御回路は、前記零点補償抵抗の両端を含む２つの分圧ノードの間に接続され、制御端に入力される前記制御信号に基づき、オン・オフ制御されるスイッチトランジスタを備えている、ことを特徴とする請求項１乃至４のいずれか一に記載のデータドライバ。
6. 前記零点補償抵抗が、オン状態に設定され、カスコード接続された、少なくとも２つのトランジスタを備え、
   前記制御回路は、カスコード接続された、前記２つのトランジスタのうちの一方のトランジスタに並列に接続され、前記制御信号を制御端に入力するスイッチトランジスタを備えている、ことを特徴とする請求項１乃至４のいずれか一に記載のデータドライバ。
7. 前記零点補償抵抗が、直列形態に接続された、第１の抵抗と第２の抵抗とを備え、
   前記制御回路は、前記第１の抵抗と前記第２の抵抗のうち一方の抵抗に並列に接続され、前記制御信号を制御端に入力するスイッチトランジスタを備えている、ことを特徴とする請求項１乃至４記載のデータドライバ。
8. データ線と走査線の交差部に画素スイッチと表示素子を含む単位画素を備え、前記走査線でオンとされた画素スイッチを介して前記データ線の信号が表示素子に書き込まれる表示装置であって、
   複数の前記データ線に対応して複数の前記ドライバ出力端子が接続され、複数の前記データ線を駆動するデータドライバとして、請求項１乃至７のいずれか一に記載の前記データドライバを備えた表示装置。
9. 一の方向に互いに平行に延在された複数本のデータ線と、
   前記一の方向に直交する方向に互いに平行に延在された複数本の走査線と、
   複数本の前記データ線と複数本の前記走査線の交差部にマトリクス状に配置された複数の画素電極と、
   を備え、
   複数の前記画素電極のそれぞれに対応して、ドレイン及びソースの一方の入力が対応する前記画素電極に接続され、
   前記ドレイン及びソースの他方の入力が対応する前記データ線に接続され、ゲートが対応する前記走査線に接続されている、複数のトランジスタを有し、
   複数の前記走査線に対して走査信号をそれぞれ供給するゲートドライバと、
   複数の前記データ線に対して入力データに対応した階調信号をそれぞれ供給するデータドライバと、
   を備え、
   前記データドライバは、請求項１乃至７のいずれか一に記載の前記データドライバよりなり、複数の前記データ線に対応して複数の前記ドライバ出力端子が接続されている、ことを特徴とする表示装置。

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