[go: up one dir, main page]

JP2006261648A - 欠陥クラスタを有する基板内に形成された薄い層を転写する方法 - Google Patents

欠陥クラスタを有する基板内に形成された薄い層を転写する方法 Download PDF

Info

Publication number
JP2006261648A
JP2006261648A JP2006022763A JP2006022763A JP2006261648A JP 2006261648 A JP2006261648 A JP 2006261648A JP 2006022763 A JP2006022763 A JP 2006022763A JP 2006022763 A JP2006022763 A JP 2006022763A JP 2006261648 A JP2006261648 A JP 2006261648A
Authority
JP
Japan
Prior art keywords
substrate
donor substrate
density
donor
pulling
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006022763A
Other languages
English (en)
Other versions
JP5025957B2 (ja
Inventor
Christophe Maleville
クリストフ、マルビィーユ
Eric Neyret
エリック、ネイレ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2006261648A publication Critical patent/JP2006261648A/ja
Application granted granted Critical
Publication of JP5025957B2 publication Critical patent/JP5025957B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • A—HUMAN NECESSITIES
    • A47—FURNITURE; DOMESTIC ARTICLES OR APPLIANCES; COFFEE MILLS; SPICE MILLS; SUCTION CLEANERS IN GENERAL
    • A47L—DOMESTIC WASHING OR CLEANING; SUCTION CLEANERS IN GENERAL
    • A47L9/00—Details or accessories of suction cleaners, e.g. mechanical means for controlling the suction or for effecting pulsating action; Storing devices specially adapted to suction cleaners or parts thereof; Carrying-vehicles specially adapted for suction cleaners
    • A47L9/24—Hoses or pipes; Hose or pipe couplings
    • A47L9/242—Hose or pipe couplings
    • A47L9/246—Hose or pipe couplings with electrical connectors
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02032—Preparing bulk and homogeneous wafers by reclaiming or re-processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3226—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering of silicon on insulator

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Element Separation (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】欠陥クラスタを有する基板内に形成された薄い層を転写するための方法を提供する。
【解決手段】半導体材の薄い層と支持基板とを含み、この薄い層は欠陥クラスタを第一の密度にて有するドナー基板の一部を転写した結果として得られる基板であり、ドナー基板の支持基板上への転写の後の、この部分内に存在するこれら欠陥クラスタの、第一の密度を第二の密度に低減されるために、キュアするステップと、キュアするステップの前の、ドナー基板のこの部分内に第一の密度にて存在する欠陥クラスタを増加させないようにする１つ又は複数のステップを含むことを特徴とする。 本発明は、さらに、この方法にて得られるSeOI基板と、欠陥クラスタを有する基板であって、既にドナー基板として用いられ、それから薄い層が剥離され、それが支持基板上に転写された基板をリサイクリングする。
【選択図】図１

Description

本発明は、ドナー基板から半導体材料の薄い層を支持基板に転写することによって基板を作成する方法に関する。
本発明の用途の１つの分野は、絶縁体上の半導体（semiconductor on insulator、SeOI）構造、例えば絶縁体上のシリコン(silicon on insulator、SOI)構造であって、エレクトロニクス、オプティクス及びオプトエレクトロニクスに対する基板として機能するSeO構造を作成する方法に関する。
SeOI構造は、こうして、半導体材料から成る薄い層と支持基板との間に挿入された絶縁層を含む。
SMARTCUT（登録商標）タイプのプロセルは、このタイプのプロセスの一例である。これらプロセスは、本発明の１つの好ましい態様に対応する。このSMARTCUT（登録商標）プロセスに関するさらなる詳細は、”Kluwer Academic Publishers”から出版された、Jean-Pierre Colingeによる文献、”Silicon-On-Insulator Technology: Materials to VLSI（SOI技術：VLSIに対する材料）”, 2nd Edition、ページ５０から５１に与えられている。
このSMARTCUT（登録商標）プロセスを用いて、SeOI構造を、とりわけ、この薄い層がとりわけ薄い（典型的には４００nm以下の）SeOI構造を製造するためには、（結晶に起因する粒子Crystal Originated Particles, COPとして知られている）欠陥クラスタ（vacancy clusters）の形態での、いかなる成長欠陥も有さない初期ドナー基板を用いることが要求される。
ドナー基板の体積内にこれら欠陥クラスタが存在すると、そのサイズが最終的なSeOI構造のこの薄い層の厚さより大きな欠陥が生成されることがある。
上述のこれら貫通欠陥（through defects）は、これら欠陥の１つの上に形成された素子は機能しないために、致命的な欠陥であるといわれる。これら貫通欠陥の存在は、従って、最終的な構造の上に形成される素子の品質を支配するパラメータである。従って、これら貫通欠陥の存在を最小化することが必須である。
明らかなように、この貫通欠陥の問題は、この薄い層の厚さが薄いときは、とりわけ重要となることを理解できよう。
あるSeOI基板内の貫通欠陥の数を制限するための、そして従来からしばしば用いられてきた１つの解決手段は、低いCOP密度を有する、非常に高い結晶学的品質を有する初期基板を用いることである。
初期基板は典型的にはCZプロセス（Czochralski 引き上げ）にて得られるインゴットから切り出すことで形成される。
この引き上げ速度とこのインゴットの冷却速度との制御は、この欠陥クラスタタイプの欠陥の量を低減させる手段を提供する。こうして、ほとんどCOPを有さない初期基板は、典型的には、CZ（Czochralski 引き上げ）プロセスにて、非常に厳格な引き上げ条件、とりわけ、非常に遅い引き上げ（すなわち、”Very Solw Pull（非常に遅い引き上げ）”なる名称によっても呼ばれる、非常に少数の欠陥を有するために当業者においては、”ほぼ完全な結晶（Near Perfect Crystal）とよばれるものを得るために用いられる引き上げ）を用いて得られるインゴットから切り出すことで形成される。
より単純な及び/又はより速い引き上げプロセスにて得られるインゴットから切り出すことで形成される基板は、比較的多くの欠陥クラスタを有し、このため、目標とされる応用分野（例えば、オプティクス、エレクトロニクス、又はオプトエレクトロニクス）に課せられる制約を満たすことはできないと考えられている。
例えば、”非常に遅い引き上げ”タイプにて、０．５ｍｍ／ｍｉｎより遅い速度にて引き上げることで得られる”ほぼ完全な結晶”から切り出すことで形成される基板は、典型的には、（０．１μｍより大きな）COPの密度は、０．０４５COPs／ｃｍ２から０．０７５COPs／ｃｍ２の間にある（これは、ウエーハの周辺の５ｍｍの排除面積を考慮して、６６０ｃｍ２なる表面積を有する直径３００ｍｍのウエーハ内に０．１μｍより大きなCOPが３０個から５０個存在することに相当する）。
これと比較して、標準の引き上げ法を用いて、この”非常に遅い引き上げ”タイプの引き上げよりも１．２倍から１．５倍速い速度にて得られる基板の場合は、（０．１μｍより大きな）COPの密度は１．５COPs／ｃｍ２から４．５COPs／ｃｍ２の間となる（これは、直径３００ｍｍのウエーハ内に、０．１μｍより大きなＣＯＰが１０００個から３０００個存在することに相当する）。
この引き上げの際のインゴット冷却速度は、その結晶学的品質に影響を与えるもう１つの要因であることに注意する。この主題に関する情報は、 Robert HullによってINSPECT publications（January 1998）内に出版された文献”Properties of Crystalline Silicon（多結晶シリコンの特性）”内の、W.von Ammon and E. Dombergerによる第１．６章"Si MELT GROWTH : GROWN-IN DEFECTS AND SIMULATIONS OF THEIR FORMATION（シリコンの溶融成長：内部成長欠陥とこれらの形成のシミュレーション）”のページ３９から５１に与えられているが、 これは、高い冷却速度（”高速冷却（Fast Cool）と呼ばれる引き上げ）は、欠陥の密度の増加を伴うことを実証する。従って、”高速冷却”タイプの引き上げにて得られるインゴットから切り出すことで得られる基板も、本発明の適用分野において課せられる制約を満たすことはできない。
高品質を得るための製造効率（”非常に遅い引き上げ”タイプのCZ法を用いてほとんどCOPを有さない”ほぼ完全な結晶”を得る際の製造効率）は、より単純な及び/又はより高速な引き上げ過程を用いる基板の製造効率と比較して、著しく低い。従って、”非常に遅い引き上げ”タイプの引き上げによるほぼ完全な基板の製造は、とりわけ高価となり、このコストは、典型的には、標準のCZ引き上げ法にて得られる基板のコストより３０％大きくなる。
COPの量を低減させるために事前に熱処された標準の基板を、SOI構造を形成するための初期基板として用いることも提唱されていることに注意する。この主題に関するさらなる情報は、例えば、Solid State Technology JournalのMarch 2003版に公表されているJ.L. Vasat and T. Torackによる論文”A NOVEL METHOD FOR ACHIEVING VERY LOW COPS IN CZ WAFERS（CZウェーハ内の非常に低いCOPを達成するための新規の方法）”に与えられている。
しかしながら、このような事前の熱処理の使用は、満足できるものではない。この熱処理は、初期基板の表面特性を変化させ（とりわけその表面の粗さを増加させ）、このため、初期基板を支持基板に結合する際に問題が発生する（とりわけこの結合品質が劣化する）ことがある。更に、この事前の熱処理は、”スリップライン（slip line）”タイプの欠陥物、すなわち或いは酸素沈殿物（oxygen precipitates）を生成し、これによって、SMARTCUT（登録商標）タイプのプロセスにおいて通常用いられる初期基板のリサイクリングを不可能にすることがある。
本発明の１つの目的は、半導体材の薄い層をドナー基板から支持基板に転写することで作成される基板の費用価格、とりわけ、SeOI基板の費用価格を、低減することである。
とりわけ、本発明は、SMARTCUT（登録商標）タイプの転写プロセスにおいて、ほぼ完全な結晶を得るための”非常に遅い引き上げ（Very Slow Pull）”タイプの引き上げよりも、よりコスト効果的なCZ引き上げにて得られるインゴットから切り出すことで形成される初期基板の使用を、他方においては、この薄い層の結晶品質が意図される用途にして要求される要件を満たすことを維持しながら、上述の事前に行われる熱処理技術の使用に起因するボンディングとリサイクリングタイプの問題に遭遇することなく、可能にすることに向けられる。
これを達成するために、第一の態様によると、本発明は、半導体材の薄い層と支持基板との間に挿入された絶縁層を含む絶縁体上半導体（semiconductor on insulator, SeOI）基板を作成するための、この薄い層は欠陥クラスタを第一の密度にて有するドナー基板の一部をこの支持基板上に転写した結果として得られるような過程であって、
このドナー基板のこの部分をこの支持基板上に転写する前の、このドナー基板のこの部分内にこの第一の密度にて存在するこれら欠陥クラスタのサイズを増加させないように適合化された、この絶縁層を形成するステップと、
この転写の後の、この支持基板上に転写されたこのドナー基板のこの部分内に存在するこれら欠陥クラスタを、この第一の密度を第二の密度に低減させるために、キュアするステップと、を含むことを特徴とする方法を提唱する。
以下は、この方法の幾つかの好ましいが、しかし、制限的ではない、態様のリストを与える。
- この絶縁層を形成するステップは、この支持基板の熱酸化によって遂行される。
- この絶縁層を形成するステップは、酸化物層をこのドナー基板及び/又はこの支持基板上に堆積することで遂行される。
- このステップは、転写の直後に遂行される。
- このキュアするステップは、転写の後に得られたこの構造に熱アニーリングを適用することで遂行される。
- この熱アニーリングは、非酸化性雰囲気下において遂行される。
- この熱アニーリングは、純粋の水素、純粋のアルゴン、又は、水素/アルゴン混合物を含む雰囲気下において遂行される。
- この熱アニーリングは、高速熱処理（RTP）である。
- この熱アニーリングは、炉内で遂行される。
- この熱アニーリングは、水素と塩酸とを含む雰囲気下において遂行されるスムージングアニーリングである。
- このドナー基板は、遅い引き上げにて得られるインゴットから切り出すことで形成されるほぼ完全な基板内に存在する欠陥クラスタのサイズより小さな平均サイズを有する欠陥クラスタが形成されるような引き上げにて得られる半導体材からインゴットから切り出すことで形成される基板である。
- このドナー基板は、０．１４μｍより大きな形成された欠陥クラスタの密度が０．０１／ｃｍ２より小さくなるようなＣＺ引き上げにて、得られたインゴットから切り出すことで形成される。
− これは、このドナー基板を準備するステップの前に、
遅い引き上げにて得られるインゴットから切り出すことで形成されるほぼ完全な基板内に存在する欠陥クラスタのサイズより小さな平均サイズを有する欠陥クラスタが形成されるような引き上げにてこの半導体材のインゴットを作成するステップと、
このインゴットからこのドナー基板を切り出すステップと、を含む。
- このドナー基板は、０．２μｍより小さな形成された欠陥クラスタの密度が１．５／ｃｍ２より大きくなるようなＣＺ引き上げにて、得られたインゴットから切り出すことで形成される。
- このドナー基板は、０．２μｍより小さな形成された欠陥クラスタの密度が３／ｃｍ２より大きくなるようなＣＺ引き上げにて、得られたインゴットから切り出すことで形成される。
− このドナー基板は、ほぼ完全な結晶を得るための前記遅い引き上げの速度よりも少なくとも１．２倍大きな速度にて引き上げるＣＺプロセスで得られたインゴットから切り出すことで形成される。
- このドナー基板は、高速冷却に服されたインゴットから切り出すことで形成される。
- このドナー基板は、窒素ドーピングに服されたインゴットから切り出すことで形成される基板である。
- これは、このドナー基板の厚さ内に、このドナー基板はそれより前に洗浄処理に服されることなく、ウイークネスゾーンを形成することから成るステップを含む。
- このウイークネスゾーンを形成するステップの前に、これは、保護層を形成するために、このドナー基板の表面上に酸化物層を堆積することから成るステップを含み、この保護層はこのウイークネスゾーンがいったん形成されたら場合によっては除去される。
- このドナー基板は、シリコンから成る。
- この支持基板は、前記ドナー基板と同様なやり方にて得られる。
もう１つの態様によると、本発明は、本発明の第一の態様に従う方法を用いて得られ半導体材料の薄い層と支持基板との間に挿入された絶縁層とを含む絶縁体上半導体（SeOI）基板、とりわけ、約３/ｃｍ２に等しい欠陥クラスタの密度を有するドナー基板から得られるSeOI基板であって、この薄い層は、最終的には約０．０７５／ｃｍ２以下の欠陥クラスタの密度を有することを特徴とする絶縁体上半導体（SeOI）に関する。
もう１つの態様によると、本発明は、半導体材料の薄い層と支持基板とを含み、この薄い層は欠陥クラスタを第一の密度にて有するドナー基板の一部をこの支持基板上に転写した結果として得られる基板を作成するための方法であって、
このドナー基板のこの部分のこの支持基板上への転写の後の、この支持基板上に転写されたこのドナー基板のこの部分内に存在するこれら欠陥クラスタを、この第一の密度を第二の密度に低減されるために、キュアするステップと、
このキュアするステップの前の、このドナー基板のこの部分内にこの第一の密度にて存在するこれら欠陥クラスタを増加させないように適合化された１つ又は複数のステップと、を含むことを特徴とする方法に関する。
さらにもう１つの態様によると、本発明は、欠陥クラスタを有する基板であって、既にドナー基板として用いられ、それから薄い層が剥離され、それが支持基板上に転写された基板を、リサイクリングするための方法であって、この基板内に存在するこれら欠陥クラスタのサイズを増加させないように適合化された１つ又は複数のステップを含む、ことを特徴とする方法に関する。
本発明は、半導体材の薄い層と支持基板とを含む基板であって、この薄い層は欠陥クラスタを第一の密度にて有するドナー基板の一部の転写(transfer)の結果として得られる基板を作成するための過程に係る。
本発明の１つの好ましい態様は、とりわけ、SMARTCUT（登録商標）タイプの転写プロセスに関するが、これに関して、これらの主要なステップが以下に述べられる。
この薄い層がそれから形成される半導体から形成されたドナー基板は、このドナー基板の厚さ内にウイークネスゾーン（weakness zone）を形成するために、様々な種の打ち込み(implantation of species)に露出される。その中にこの打ち込みが行われた、このドナー基板の表面が、次に、支持基板と密着するように移動される。このドナー基板は、次にこのウイークネスゾーンのレベルの所で剥離され、このドナー基板の一部がこうして支持基板上に転写され、この支持基板上にこの薄い膜が形成される。
SeOI構造を作成するときには、この薄い層とこの支持基板との間に絶縁層が挿入される。
本発明の背景においては、このドナー基板は、”非常に遅い引き上げ（Very Slow Pull）”タイプのCZ引き上げにて得られるほぼ完全な結晶品質（”Near Perfect Crystal”）を有するインゴットから切り出すことで形成する必要はない。
対照的に、本発明による、ドナー基板からの薄い層を支持基板に転写するための方法の１つの有利な態様の背景内においては、このドナー基板は、遅い引き上げにて得られるインゴットから切り出すことで形成されるほぼ完全な基板内に存在する欠陥クラスタの平均サイズより小さな平均サイズを有する欠陥クラスタを形成するようなやり方にて引き上げることで得られる半導体材のインゴットから切り出すことで形成される。
１つの可能な態様によると、本発明によるこの方法は、このドナー基板を準備するための、遅い引き上げにて得られるほぼ完全な結晶内に存在する欠陥クラスタの平均サイズより小さな平均サイズを有する欠陥クラスタが形成されるようなやり方にて引き上げることで半導体材のインゴットを作成する動作を含む前ステップと、このドナー基板をこのインゴットから切り出すステップと、を含む。
上述のこの引き上げモードは、””非常に遅い引き上げ（Very Slow Pull）”タイプの引き上げと比較して、非常に安価であるという点で有利である。
例えば、このタイプの引き上げモードは、高速CZ引き上げ又は高速冷却を含み、通常、”低欠陥結晶（Low Defect Crystal）と呼ばれる結晶、又は”標準結晶（Standard Crystal）”と呼ばれる結晶が得られる。
本発明によるこの方法の１つの有利な態様によると、このドナー基板がそれから得られるインゴットを引き上げるときに、窒素ドーピング（nitrogen doping）を遂行することもできる。このタイプの窒素ドーピングは、この転写された薄い層からこれらCOPを除去するためのキュアするステップを助ける（これについては後に詳細に説明される）。例えば、この主題に関する情報については、"Journal of Applied Physics"誌のJuly 2002 volume 92 nymber 1に発表されている、X.YU, D.YANG, X.MA, J.YANG, L.LI and D.QUEによる論文”GROWN-IN DEFECTS IN NITROGEN-DOPED CZROCHRALSKI SILICON（窒素ドープドされたチョクラスキーシリコン内の内部成長欠陥）”において与えられているが、この論文によると、インゴットのこの窒素ドーピングは、（密度は増加することは認めるものの）、熱処理に対してより弱い、より小さなCOPを生成するための手段を提供する。
好ましくは、インゴットの引き上げの際に遂行されるこの窒素ドーピングは、cm3当たり１０１４から５×１０１５個の窒素原子を導入するように適合化される。
本発明の１つの有利な態様によると、支持基板も、ドナー基板に対して上で説明されたやり方にて、とりわけ標準のCZ引き上げにて形成されるインゴットから切り出すことで準備される。
図１との関連で、この図面は、COPのサイズの変動とCOPの密度の変動とを、CZプロセスに従っての、半導体材料のインゴットの引き上げ速度の関数として示す。
この図面内に与えられているこれらCOPの数とこれらのサイズに関するデータは、KLA-Tencor社によって作成されたウェーハのレーザ検査のための、とりわけ、３００ｍｍ直径のウェーハの表面下の、高々５０００オングストロームまでの厚さ内の、０．１μｍより大きなＣＯＰを数えるための、表面走査SP1ツール（Surfscan SP1 too1）を用いて得られた。
図１から明らかなように、これらＣＯＰの密度は、引き上げ速度とともに増加するが、他方、これらのサイズは、引き上げ速度とともに低下する。
こうして、０．５ｍｍ／ｍｉｎより小さな非常に遅い引き上げ速度にて得られる基板は、０．１μｍから０．３μｍの間のサイズを有するＣＯＰの密度は、おおむね０．０４５から０．０７５ＣＯＰｓ／ｃｍ２の間となり（これは、３００ｍｍ直径のウェーハの場合、０．１μｍから０．３μｍの間のサイズのＣＯＰが、３０から５０個存在することに相当する）。
これは、従来かSMARTCUT（登録商標）タイプのプロセスにおいてドナー基板として機能させるために用いられているほぼ完全な結晶学的品質（ほぼ完全な結晶）を有する基板に相当する。
”遅い引き上げ”タイプにて、”非常に遅い引き上げ”タイプの引き上げ速度より１から１．２倍大きな引き上げ速度にて、引き上げることで得られる基板内の、０．１μｍから０．３μｍの間のサイズを有するＣＯＰの密度は、おおむね０．７５から１．５ ＣＯＰｓ／ｃｍ２の間となり（これは、３００ｍｍ直径のウェーハの場合、０．１μｍから０．３μｍの間のサイズのＣＯＰが、５００から１０００個存在することに相当する）。
”標準の引き上げ”にて、”非常に遅い引き上げ”タイプの引き上げ速度より１から１．２倍大きな速度にて、引き上げることで得られる基板内の、０．１μｍから０．２μｍの間のサイズを有するＣＯＰの密度は、おおむね１．５から４．５ＣＯＰｓ／ｃｍ２の間となり（これは、３００ｍｍ直径のウェーハの場合は、０．１μｍから０．２μｍの間のサイズのＣＯＰが１０００から３０００個存在することに相当する）。
最後に、”速い引き上げ”タイプにて、”非常に遅い引き上げ”タイプの引き上げ速度より１．５から２倍大きな引き上げ速度にて、引き上げることで得られる基板内の、０．１μｍから０．１２μｍの間のサイズを有するＣＯＰの密度は、３ＣＯＰｓ／ｃｍ２よりも著しく大きくなり（これは、３００ｍｍ直径のウェーハの場合、０．１μｍから０．１２μｍの間のサイズのＣＯＰが２０００個より多く存在することに相当する）。
こうして、図式的に、標準又は速い引き上げにて得られるインゴットから切り出された基板は、小さなＣＯＰを、高い密度にて有し、他方、遅い引き上げ又は非常に遅い引き上げにて得られるインゴットから切り出された基板は、大きなＣＯＰを、低い密度にて有する。こうして、引き上げ速度の制御は、これらＣＯＰのサイズと密度とを制御するための手段を提供する。
引き上げ速度に対する制御と同様に、インゴット冷却速度に対する制御も、これらCOPのサイズと密度とを制御するための手段を提供する。こうして、既に述べられた"Si MELT GROWTH : GROWN-IN DEFECTS AND SIMULATIONS OF THEIR FORMATION（シリコン溶融成長：内部成長欠陥とこれらの形成のシミュレーション）”なる文献内に記述されているように、インゴットの高速冷却は、欠陥のサイズを低下させるが、しかし、これら欠陥の密度を増加させる。典型的には、高速冷却とは、その冷却時間の際に、温度が１１００から８００℃の間で下げられるようなインゴットの冷却を意味する。
この説明の残りの部分においては、我々は、（例えば”速い引き上げ”タイプの引き上げにて得られるそれのような）ほぼ完全な結晶内に存在する欠陥クラスタのサイズよりも小さな平均サイズを有する欠陥クラスタを形成するような引き上げの例を用いる。本発明は、この引き上げモードに制限されるものではなく、任意の引き上げモードを含むように、そして、好ましくは、結果として多くの数のCOPを含む基板とはなるが、しかし、ほぼ完全な結晶の基板を得るための引き上げよりもより経済的である任意の引き上げモードを含むように、拡張できると理解されるべきである。
こうして、”非常に遅い引き上げ”タイプの引き上げよりも著しく安価な”速い引き上げ”タイプのCZ引き上げにて支持基板を準備することで、小さなCOPを、高い密度に有する初期基板が得られる。
このドナー基板が（非常に遅い引き上げとは対照的な）速い引き上げタイプのCZプロセスによって作成されたときでも、このドナー基板は、薄い層の転写の前に、これらＣＯＰのサイズを増加させるようなステップに服されないという前提の下では、この薄い層は、支持基板上への転写の直後に貫通欠陥を生成するようないかなるＣＯＰも有さない。
速い引き上げタイプのために、このドナー基板は、（密度は大きくなることは認めるが）小さなＣＯＰしか有さず、これらＣＯＰがこの転写された薄い層の全厚を貫通する可能性はない。
しかしながら、SMARTCUT（登録商標）タイプの転写過程の際に従来から遂行されている幾つかの動作が、これらＣＯＰのサイズを増加させ、貫通欠陥を形成させる原因となることがある。例えば、酸化、基本的な洗浄、研磨は、ＣＯＰに作用し、これらのサイズを、とりわけ、これらＣＯＰの壁を全方向にエッチングすることで増加させる。
SMARTCUT（登録商標）過程が、SeOIタイプの基板を作成するために従来のやり方にて用いられるときは、このドナー基板は、典型的には、転写された後、この薄い層とこの支持基板との間に挿入された絶縁層（この層は通常埋め込み酸物層と呼ばれる）を形成するために様々な種の打ち込みに露出される前に、熱酸化に服される。
このドナー基板酸化ステップは、このドナー基板の表面上に材料を消費するが、しかし、これらＣＯＰの壁上の材料をも消費する。すると、これらＣＯＰのサイズは、生成された酸化物の厚さと同じオーダの規模だけ増加する。
更に、この材料の消費におけるこの熱酸化の影響はこの表面上に転写された容積の大きなＣＯＰを統合化するというものである。
こうして、SeOI基板の１つの従来の態様では、ドーナ基板の転写の前の熱酸化に起因してこれらＣＯＰのサイズが増加し、こうして、この転写の後に貫通欠陥を生じさせる原因となる。
他方で、転写の前にドナー基板のこの酸化が行われないときは（又はより一般的に転写の前にこれらＣＯＰのサイズを増加させる恐れのあるいかなる動作も用いられないときは）、既に述べたように、この速い引き上げでは、小さなＣＯＰしか生成されないために（より正確には、生成される約０．１４μｍより大きなＣＯＰの密度は、０．０１／ｃｍ２以下であり、これは、３００ｍｍウェーハの場合は、０．１４μｍより大きなＣＯＰは数個しか存在しないことに対応するために）、これらＣＯＰは、通常は、この転写の直後に、貫通欠陥を形成するほどには大きくはない。
本発明に従ってSeOI基板を作成する背景においては、貫通欠陥の形成を回避するために、この埋め込み絶縁層は、上に説明されたように、このドナー基板を熱酸化に服させるという従来の従来のやり方では形成されない。
こうして、この転写の前に、本発明によるこの方法は、この薄い層内に存在するこれら欠陥クラスタのサイズを増加させないように適合化された、この絶縁層を形成するためのステップを含む。
換言すれば、このドナー基板は欠陥クラスタを第一の密度にて有し、このドナー基板の一部を支持基板上に転写し、こうしてここにこの薄い層を形成する前に遂行されるこの絶縁層を形成するためのステップは、このドナー基板のこの部分内にこの第一の密度にて存在するこれら欠陥クラスタのサイズを増加させないように適合化される。
１つの可能な態様によると、この埋め込み絶縁層は、このドナー基板ではなく、支持基板を（これ自身は従来から知られている）熱酸化に服させることで形成される。
第二の可能な態様によると、この絶縁層は、酸化物層を、このドナー基板及び/又はこの支持基板上に堆積させることで形成される。
例えば、このタイプの堆積は、低圧化学蒸着（Low Pressure Chemical Vapor Deposition, LPCVD）技法を用いて、例えば、TEOS（tetraethylorthosilicate、テトラエチルオルソシリケート Si(OC2H5)4)前駆体物質を含む雰囲気下において、低温にて、又はシランと酸素とを含む雰囲気下において、高温（High Temperature Oxide , HTO)にて行うことができる。
このタイプの堆積は、また、LPCVD技法よりも低い温度にて用いることができるプラズマ促進化学蒸着（Plasma Enhanced Chemical Vapor Deposition, PECVD）技法を用いて行うこともできる。
ここで、本発明のこの好ましい態様に従うSMARTCUT（登録商標）タイプの転写プロセスの一般的な説明に戻り、この支持基板は、その体積内にウィークネスゾーン（weakness zone）を形成するように適合化された様々な種の打ち込みに露出される。
最終構造のこの絶縁層を形成するために、酸化物層が、ドナー基板上に堆積される場合には、この様々な種の打ち込みは、このドナー基板上に堆積された前記酸化物層を貫通して行われることに注意する。
更に、ドナー基板上の表面上に堆積されたこのタイプの酸化物層は、この打ち込みがその上に行われたこのドナー基板の表面を保護する保護層として機能するであろう。
１つの可能な態様によると、このような酸化物層は、こうして、このドナー基板の上に、打ち込みの前に、保護層として機能するように堆積され、そして、打ち込みの後に、このドナー基板と支持基板とを密着させる前に、撤去される（この場合は、この埋め込み絶縁層は、例えば、支持基板の酸化によって形成しても、又は酸化物の新たな層をドナー基板の上に堆積することで形成しても良い）。
好ましくは、このドナー基板は、打ち込みの前には、洗浄ステップを受けない。我々が既に見てきたように（そして、速い引き上げにて形成されるドナー基板の熱酸化ステップの場合と同様に）、このタイプの洗浄は、これらCOPのサイズを増加させ、こうして、貫通欠陥を生成する恐れがある。
上に説明された本発明の１つの可能な態様に対する１つの変形物として、他の打ち込み技法（例えば、本出願人によってIB２００２００３３００なる番号の下で、２００４年０９月２１日付けで出願された、まだ公開されていない、”プラズマ打ち込みによる、幾つかの種の同時打ち込み”なるPCT特許出願におけるような技法）を用いても良く、及び/又は他の薄層転写技法を用いても良い。
更に、（典型的には約０．１４μｍより大きな）大きなＣＯＰがほとんど存在しない場合には、これは、従来のやり方にて転写できた（従来はドナー基板は大きな欠陥を有する）それらよりも、より薄い、欠陥を有さない層を転写するための手段を与える。この薄い層内の”貫通（through）”欠陥、換言すれば、この埋め込み酸化物層に達する穴、の存在は、このドナー基板内のこれらCOPのサイズと直接に関係する。
こうして、本発明の背景においては、打ち込みパラメータを、約０．１５μm又はそれより大きな厚さを有する層を転写するために、調節しても良い。
本発明の１つの可能な態様の説明に戻り、これらドナー基板と支持基板とが、次に、密着され、このドナー基板が、次に、このウィークネスゾーンのレベルの所で剥離される。こうして、ドナー基板の一部が支持基板上に転写され、この薄い層が支持基板上に形成される。
ボンディングは、これら互いに密着された基板の一方又は両方の表面にプラズマ活性化処理（plasma activation treatment）を適用することで容易に簡素化することができる。この割れ目ゾーン（fracture zone）が同時打ち込み（co-implantation）にて得られるときには、これら幾つかのケースにおいては、このボンディングステップは、より敏感なものとするが、これは、このような場合に対して、とりわけ有利である。
これらドナー及び支持基板の表面を洗浄することを意図される処理を、これらを密着させる前に、このボンディングエネルギーを強化するために用いても良いことに注意する。
しかしながら、このような洗浄処理は、本発明の背景内では、処理された表面があまりエッチングされず、従って、COPに対して限られた影響しかない場合にのみ、適当である。
洗浄は、RCA湿式洗浄タイプ（RCA wet cleaning type）の化学表面処理にて行っても良い。このRCA処理の過激さ（aggressiveness）を、例えば、化学浴槽の温度、露出時間又は製品の濃度を監視することで、少量のエッチングしか行われないように制御しても良い。
とりわけ、注意に値することとして、ある洗浄処理に服される表面のエッチング速度は、制限され（数オングストローム/分）、この点で、この洗浄処理は、少量のエッチングしか起こさないように適合化することができる。
本発明によるこの方法は、この転写の後に、この転写された薄い層内に存在する欠陥クラスタ（すなわちＣＯＰ）を、第一の密度を第二の密度に低減するために、キュアするためのステップを含む。
このキュアするステップは、好ましくは、この転写の直後に行われ、いずれにしても、好ましくは、（例えば、この薄い層の犠牲的酸化などの）これらＣＯＰのサイズを増加させるあらゆる動作の前に遂行される。
１つの可能な態様によると、このキュアするステップは、この転写の後に得られたこの構造の熱アニーリング（thermal annealing）を遂行することで遂行される。
このステップは、このドナー基板から支持基板に転写されたこの薄い層から、これら小さなＣＯＰをキュア（cure）することができる。高々５μｍの厚さを有する層内に存在するこれらＣＯＰは、アニーリングによって、例えば非酸化性雰囲気下において除去することができる。すると、この層の体積内に存在する格子間原子（interstitial atoms）の高い移動性のために、この結晶の再構成がこれらＣＯＰの所で起こり、こうしてこれらＣＯＰは除去される。
例えば、非酸化性雰囲気下での（例えば、中性又は還元性雰囲気下、とりわけ、アルゴン及び/又は水素を含む雰囲気下での）、剥離の後に得られたこの構造のこのアニーリングには、高温ＲＴＰ（Rapid Thermal Processing）を用い、これに従って、転写の後に得られたこの構造を個別に熱処理することも、又は、熱アニーリングは、炉内で遂行することもでき、この場合は、異なる構造がバッチにて処理される。
ＲＴＰアニーリングは、純粋な水素、純粋なアルゴン、又は水素/アルゴン混合物を含む雰囲気下において行われるタイプのＲＴＡ（Rapid Treatment Annealing）アニーリングであっても良い。このときのアニーリングの温度は、典型的には、１０５０℃から１２５０℃の間とされ、アニーリングの期間は、典型的には、６０秒より短くされる。
炉内でのアニーリングは、９００℃から１２００℃の間の温度にて、数時間かけて、純粋な水素、純粋なアルゴン、又は水素/アルゴン混合物を含む雰囲気下において、行っても良い。
熱アニーリングの更にもう１つのは、例えば、米国特許文献第２００２０９０８１８号に提示されているような、水素と塩酸とを含む雰囲気下で行われるスムージングアニーリング（smoothing annealing）である。このタイプのスムージングアニーリングはRTAタイプの速いアニーリングであっても、又は、（数秒から数分の間の持続期間の）エピタキシ装置タイプ（epitaxy equipment type）であっても良く、このときは、剥離の後に得られたこの構造は、個別に処理される。スムージングアニーリングは、炉内で（数時間のオーダだけ）行っても良く、このときは、異なる構造がバッチにて処理される。
熱アニーリングによるこの養生の熱予算（換言すれば、とりわけ、このアニーリング期間と温度）は、選択されたアニーリングのタイプと、ＣＯＰのサイズ（これは我々が既に示したように、とりわけ、引き上げ速度と冷却速度とに依存する）と、この薄い層の厚さと、窒素ドーピングが行われるか否かと、に依存する。このキュアアニーリング（curing annealing）は、これらＣＯＰがより小さいときは、より効率的であることに注意する。
更に、これらアニーリング動作は、この薄い層の表面に（なめらかな非酸化表面上の結晶の再構成による）スムージング効果も有することに注意する。
従って、この熱アニーリングステップによると、この薄い層内のＣＯＰの密度は大幅に低減される。
図２は、左側に、速い引き上げにて得られるタイプの初期基板であって、約２０００個のＣＯＰ（”第一の密度”）を含む基板から、ドナー基板に転写された薄い層を示す。このキュアするステップの後、この薄い層（右側に示されている）は、約５０個の欠陥（”第二の密度”）しか含まない。すなわち、欠陥は４０倍少なくなる。
このCOPの養生ステップに続いて、SMARTCUT（登録商標）タイプの転写プロセスにおいて従来に行われているのと同様に、酸化、エッチング及び研磨タイプのステップを行うことができる。
COPを除去するために適合化されたこの熱アニーリングステップは、このステップがこれら薄い層と支持基板との間のボンディング境界を強化するためにも適するような熱予算（thermal budget）を有することも注意する。
SMARTCUT（登録商標）タイプの転写プロセスの１つの認識されている利点は、このドナー基板を、それから新たな活性層が形成され、転写される、新たなドナー基板を形成するために、又は、新たな支持基板を形成するために、リサイクリングすることができることである。
この発明の背景内では、この方法は、薄い層を支持基板上に転写した後に、この基板をリサイクリングすることを可能にするために（換言すれば、この基板をこの転写プロセスにおいて再使用することを可能にするために）適合化された、このドナー基板の処理ステップを含んでも良い。
第一の態様によると、この処理ステップは、このドナー基板を、これを再びドナー基板として用いることができるように、リサイクリングすることを可能とするように適合化される。この処理ステップは、新たに薄い層を剥離することができるような表面状態を回復するが、これは、この基板内に存在する欠陥クラスタのサイズを増加させるような動作を用いることなく行われる。例えば、この処理ステップは、上で述べられたボンディング前の洗浄処理の場合と同様に、COPに対して限られた影響しか有さないように、例えば、使用される化学製品の作用を制限することで適合化された、ポリッシング動作（CMP)及び/又は洗浄動作を含んでも良い。
第二の態様によると、この処理ステップは、このドナー基板を、これが新たな絶縁体上半導体（SeOI）基板に作成するときの支持基板として用いることができるように、リサイクリングすることを可能とするように適合化される。この場合は、この処理ステップは、分子結合（molecular bonding）に対する要件を満たすような表面状態（典型的には、５ オングストロームRMSより小さな表面荒さが要求される）を回復するように設計される。
このリサイクリング処理ステップの際には、このリサイクリングされた基板の厚さ内から除去される材料の量は、（リサイクリングの後の）この最終的なSeOIウェーハの厚さが、課された厚さの範囲内にとどまるように１０ミクロン以下に制限されるべきである（典型的には、７７５ミクロンウェーハに対しては、＋/１０ミクロン）。
この第二の態様の背景では、このリサイクリング処理の際に行うことができる動作の選択に関しては、より大きな自由度が与えられる。支持基板内のこれらCOPのサイズと密度は、この最終的なSeOI基板の品質に対して、限られた影響しか有さない。このため、その初期基板内のこれらＣＯＰの密度と同程度の、又は、さらには、より大きなＣＯＰ密度（例えば、１．５ＣＯＰ／ｃｍ２又はさらには３ＣＯＰ／ｃｍ２より大きくても良く、これは、３００ｍｍウェーハの場合は、それぞれ、１０００より多くの、又はさらには２０００個より多くのＣＯＰが存在することに対応する）を有する基板を用いることも可能である。
明らかに、本発明は、これら、説明され、提示された態様に、どのようにも、制限されるものではなく、当業者においては、多くの変形及び修正を加えることができると思われる。
とりわけ、SOI基板を作成する場合には、明らかなように、ドナー基板はシリコンインゴットから切り出すことで形成される。
更に、本発明は、CZ引き上げプロセスに制限されるものではなく、任意のタイプのインゴット引き上げプロセスとともに用いることができる。
最後に、本発明は、どのような意味においてもある与えられたウェーハの直径に制限されるものではなく、あらゆるウェーハの直径に適用できることを理解されよう。
ＣＯＰのサイズと密度の変動をインゴットの引き上げ速度の関数として示す図である。 本発明による過程の１つの可能な態様の実現の際のＣＯＰのキュアを示す図である。

Claims (26)

  1. 半導体材料から成り、第一の密度の欠陥クラスタを有するドナー基板の一部の支持基板上への転写の結果として得られる薄い層と前記支持基板との間に挿入された絶縁層を含む絶縁基板上に半導体を作成する方法であって、
    前記ドナー基板の前記部分を前記支持基板上に転写する前の、前記ドナー基板の前記部分内に前記第一の密度で存在する前記欠陥クラスタのサイズを増加させないように適合化された前記絶縁層を形成するステップと、
    前記転写の後の、前記支持基板上に転写された前記ドナー基板の前記部分内に存在する前記欠陥クラスタを、前記第一の密度から第二の密度に低減させるキュアするステップと、
    を含むことを特徴とする方法。
  2. 前記絶縁層を形成するステップは、前記支持基板の熱酸化によって行われることを特徴とする請求項１記載の方法。
  3. 前記絶縁層を形成するステップは、酸化物層を前記ドナー基板及び/又は前記支持基板上に堆積することによって行われることを特徴とする請求項１記載の方法。
  4. 前記キュアするステップは、転写の直後に行われることを特徴とする請求項１乃至３のいずれかに記載の方法。
  5. 前記欠陥クラスタをキュアするステップは、転写の後に得られた前記構造に熱アニーリングを施すことにより行われることを特徴とする請求項１乃至４のいずれかに記載の方法。
  6. 前記熱アニーリングは、非酸化性雰囲気下において行われることを特徴とする請求項１乃至５のいずれかに記載の方法。
  7. 前記熱アニーリングは、高速熱処理（RTP）であることを特徴とする請求項６記載の方法。
  8. 前記熱アニーリングは、炉内で行われることを特徴とする請求項６記載の方法。
  9. アニーリングは、純粋の水素、純粋のアルゴン、又は、水素/アルゴン混合物を含む雰囲気下において行われることを特徴とする請求項６乃至８のいずれかに記載の方法。
  10. アニーリングは、水素と塩酸とを含む雰囲気下において行われるスムージングアニーリングであることを特徴とする請求項６乃至８のいずれかに記載の方法。
  11. 前記ドナー基板は、遅い引き上げ速度によって得られるインゴットから切り出すことで形成される、ほぼ完全な基板内に存在する欠陥クラスタのサイズより小さな平均サイズを有する欠陥クラスタが形成される引き上げ速度によって得られる前記半導体材料のインゴットを切り出すことによって形成される基板であることを特徴とする請求項１乃至１０のいずれかに記載の方法。
  12. 前記ドナー基板は、０．１４μｍより大きい形成された欠陥クラスタの密度が０．０１／ｃｍ２より小さくなるようにＣＺ引き上げで得られたインゴットから切り出すことで形成されることを特徴とする請求項１１記載の方法。
  13. 前記ドナー基板を準備するステップの前に、
    遅い引き上げ速度で得られる、ほぼ完全な基板内に存在するクラスタのサイズより小さな平均サイズを有する欠陥クラスタが形成される引き上げ速度で半導体材のインゴットを作成するステップと、
    このインゴットから前記ドナー基板を切り出すステップと、
    を含むことを特徴とする請求項１乃至１０のいずれかに記載の方法。
  14. 前記ドナー基板は、０．２μｍより小さい、形成された欠陥クラスタの密度が１．５／ｃｍ２より大きくなるようなＣＺ引き上げによって得られたインゴットから切り出すことで形成されることを特徴とする請求項１１乃至１３のいずれかに記載の方法。
  15. 前記ドナー基板は、０．１２μｍより小さな形成された欠陥クラスタの密度が３／ｃｍ２より大きくなるようなＣＺ引き上げによって得られたインゴットから切り出すことで形成されることを特徴とする請求項１１乃至１４のいずれかに記載の方法。
  16. 前記ドナー基板は、ほぼ完全な結晶を得るための前記遅い引き上げ速度よりも少なくとも１．２倍大きな速度で引き上げることによって得られたインゴットから切り出すことで形成されることを特徴とする請求項１１乃至１５のいずれかに記載の方法。
  17. 前記ドナー基板は、高速冷却を受けたインゴットから切り出すことで形成されることを特徴とする請求項１１乃至１６のいずれかに記載の方法。
  18. 前記ドナー基板は、窒素ドーピングを受けたインゴットから切り出すことで形成されることを特徴とする請求項１１乃至１７のいずれかに記載の方法。
  19. 前記ドナー基板はそれより前に洗浄処理を受けたことなく、前記ドナー基板の厚さ内にウイークネスゾーンを形成することから成るステップを含むことを特徴とする請求項１乃至１８のいずれかに記載の方法。
  20. 前記ウイークネスゾーンを形成するステップの前に、保護層を形成するために、前記ドナー基板の表面上に酸化物層を堆積するステップを含み、前記保護層は前記ウイークネスゾーンがいったん形成されたら場合によっては除去されることを特徴とする請求項１乃至１９のいずれかに記載の方法。
  21. 前記ドナー基板は、シリコンから成ることを特徴とする請求項１乃至２０のいずれかに記載の方法。
  22. 前記支持基板は、前記ドナー基板と同様な方法によって得られることを特徴とする請求項１乃至２１のいずれかに記載の方法。
  23. 欠陥クラスタを第一の密度で有するドナー基板の一部の支持基板上への転写の結果として得られる半導体材料の薄い層と、前記支持基板とを含む基板を作成するための方法であって、
    前記ドナー基板の前記部分の前記支持基板上への転写の後の、前記支持基板上に転写された前記ドナー基板の前記部分内に存在するこれら欠陥クラスタを、前記第一の密度から第二の密度に低減させるキュアするステップと、
    前記養生ステップの前の、前記ドナー基板の前記部分内に前記第一の密度にて存在するこれら欠陥クラスタを増加させないように適合化された１つ又は複数のステップと、
    を含むことを特徴とする方法。
  24. 半導体材料の薄い層と支持基板との間に挿入された絶縁層を含み、約３／ｃｍ２に等しい欠陥クラスタの密度を有するドナー基板から開始して、請求項１乃至２３のいずれかに記載の方法によって得られる、絶縁基板体上の半導体であって、前記薄い層は、欠陥クラスタの密度が約０．０７５／ｃｍ２以下であること特徴とする半導体。
  25. 前記支持基板は、約３／ｃｍ２以上の欠陥クラスタの密度を有することを特徴とする請求項２４記載の基板。
  26. 欠陥クラスタを有し、既にドナー基板として用いられ、薄い層が剥離されて支持基板上に転写された基板を、リサイクリングするための方法であって、前記基板内に存在するこれら欠陥クラスタのサイズを増加させないように適合化された１つ又は複数のステップを含む、ことを特徴とする方法。
JP2006022763A 2005-01-31 2006-01-31 欠陥クラスタを有する基板内に形成された薄い層を転写する方法 Active JP5025957B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR0500936A FR2881573B1 (fr) 2005-01-31 2005-01-31 Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
FR0500936 2005-01-31

Publications (2)

Publication Number Publication Date
JP2006261648A true JP2006261648A (ja) 2006-09-28
JP5025957B2 JP5025957B2 (ja) 2012-09-12

Family

ID=34979525

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006022763A Active JP5025957B2 (ja) 2005-01-31 2006-01-31 欠陥クラスタを有する基板内に形成された薄い層を転写する方法

Country Status (7)

Country Link
US (1) US7285471B2 (ja)
JP (1) JP5025957B2 (ja)
KR (1) KR100796831B1 (ja)
CN (1) CN100524620C (ja)
FR (1) FR2881573B1 (ja)
SG (1) SG124408A1 (ja)
TW (1) TWI305661B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010507918A (ja) * 2006-10-27 2010-03-11 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法
KR20200100647A (ko) * 2017-12-21 2020-08-26 글로벌웨이퍼스 씨오., 엘티디. Lls 링/코어 패턴을 개선하기 위해 단결정 실리콘 잉곳을 처리하는 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5314838B2 (ja) * 2006-07-14 2013-10-16 信越半導体株式会社 剥離ウェーハを再利用する方法
US8124499B2 (en) * 2006-11-06 2012-02-28 Silicon Genesis Corporation Method and structure for thick layer transfer using a linear accelerator
JP5249511B2 (ja) * 2006-11-22 2013-07-31 信越化学工業株式会社 Ｓｏｑ基板およびｓｏｑ基板の製造方法
FR2911430B1 (fr) * 2007-01-15 2009-04-17 Soitec Silicon On Insulator "procede de fabrication d'un substrat hybride"
EP1950803B1 (en) 2007-01-24 2011-07-27 S.O.I.TEC Silicon on Insulator Technologies S.A. Method for manufacturing silicon on Insulator wafers and corresponding wafer
FR2912259B1 (fr) * 2007-02-01 2009-06-05 Soitec Silicon On Insulator Procede de fabrication d'un substrat du type "silicium sur isolant".
EP1986229A1 (en) * 2007-04-27 2008-10-29 S.O.I.T.E.C. Silicon on Insulator Technologies Method for manufacturing compound material wafer and corresponding compound material wafer
WO2009106915A1 (en) * 2008-02-26 2009-09-03 S.O.I.Tec Silicon On On Insulator Technologies Method for reducing the amount or eliminating the crystalline defects, in a semiconductor layer of a composite structure
US8299485B2 (en) * 2008-03-19 2012-10-30 Soitec Substrates for monolithic optical circuits and electronic circuits
FR2941324B1 (fr) * 2009-01-22 2011-04-29 Soitec Silicon On Insulator Procede de dissolution de la couche d'oxyde dans la couronne d'une structure de type semi-conducteur sur isolant.
US7927975B2 (en) 2009-02-04 2011-04-19 Micron Technology, Inc. Semiconductor material manufacture
EP2513964B1 (en) 2009-12-15 2014-02-19 Soitec Process for recycling a substrate.
EP3685440A4 (en) * 2017-09-24 2021-09-22 Monolithic 3D Inc. 3D SEMICONDUCTOR DEVICE, STRUCTURE AND PROCESSES

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186277A (ja) * 1997-12-17 1999-07-09 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの熱処理方法ならびにシリコン単結晶ウエーハ
JP2000049063A (ja) * 1998-07-29 2000-02-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
JP2001168046A (ja) * 1999-09-17 2001-06-22 Applied Materials Inc シリコン膜表面仕上のための装置及び方法
JP2001244272A (ja) * 1999-12-16 2001-09-07 Wacker Siltronic G Fuer Halbleitermaterialien Ag 半導体デイスク、その製法及びその使用
JP2001274166A (ja) * 2000-03-27 2001-10-05 Wacker Nsce Corp シリコン単結晶基板及びその製造方法
JP2003509838A (ja) * 1999-08-20 2003-03-11 エス オー イ テク シリコン オン インシュレータ テクノロジース マイクロエレクトロニクス用基板の処理方法及び該方法により得られた基板

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2857456B2 (ja) * 1990-01-19 1999-02-17 株式会社リコー 半導体膜の製造方法
JPH05259012A (ja) * 1992-03-10 1993-10-08 Nec Corp 半導体基板およびその製造方法
DE19637182A1 (de) * 1996-09-12 1998-03-19 Wacker Siltronic Halbleitermat Verfahren zur Herstellung von Halbleiterscheiben aus Silicium mit geringer Defektdichte
KR100232886B1 (ko) * 1996-11-23 1999-12-01 김영환 Soi 웨이퍼 제조방법
KR19980060508A (ko) * 1996-12-31 1998-10-07 김영환 접합형 SOI(Silicon-On-Insulator) 기판의 제조 방법
US6245430B1 (en) 1997-12-12 2001-06-12 Sumitomo Sitix Corporation Silicon single crystal wafer and manufacturing method for it
WO1999039380A1 (fr) 1998-02-02 1999-08-05 Nippon Steel Corporation Substrat soi et procede de fabrication dudit substrat
JP3500063B2 (ja) 1998-04-23 2004-02-23 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3697106B2 (ja) * 1998-05-15 2005-09-21 キヤノン株式会社 半導体基板の作製方法及び半導体薄膜の作製方法
US6224668B1 (en) 1998-06-02 2001-05-01 Shin-Etsu Handotai Co., Ltd. Method for producing SOI substrate and SOI substrate
JP2000012864A (ja) * 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6236104B1 (en) 1998-09-02 2001-05-22 Memc Electronic Materials, Inc. Silicon on insulator structure from low defect density single crystal silicon
US6387829B1 (en) * 1999-06-18 2002-05-14 Silicon Wafer Technologies, Inc. Separation process for silicon-on-insulator wafer fabrication
EP1158581B1 (en) 1999-10-14 2016-04-27 Shin-Etsu Handotai Co., Ltd. Method for producing soi wafer
JP3994602B2 (ja) 1999-11-12 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびその製造方法並びにｓｏｉウエーハ
JP2001278692A (ja) * 2000-03-29 2001-10-10 Shin Etsu Handotai Co Ltd シリコンウエーハおよびシリコン単結晶の製造方法
JP2002110688A (ja) * 2000-09-29 2002-04-12 Canon Inc Ｓｏｉの熱処理方法及び製造方法
US6743495B2 (en) * 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
JP2003204048A (ja) 2002-01-09 2003-07-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
US6995075B1 (en) * 2002-07-12 2006-02-07 Silicon Wafer Technologies Process for forming a fragile layer inside of a single crystalline substrate
JP4192530B2 (ja) * 2002-08-27 2008-12-10 株式会社Ｓｕｍｃｏ パーティクルモニター用シリコン単結晶ウェーハの製造方法
KR100473855B1 (ko) * 2002-09-12 2005-03-10 주식회사 실트론 에스오아이 웨이퍼의 제조 방법
US20040060899A1 (en) * 2002-10-01 2004-04-01 Applied Materials, Inc. Apparatuses and methods for treating a silicon film
TWI265217B (en) 2002-11-14 2006-11-01 Komatsu Denshi Kinzoku Kk Method and device for manufacturing silicon wafer, method for manufacturing silicon single crystal, and device for pulling up silicon single crystal
TW200428637A (en) 2003-01-23 2004-12-16 Shinetsu Handotai Kk SOI wafer and production method thereof
US7018909B2 (en) 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US7566482B2 (en) 2003-09-30 2009-07-28 International Business Machines Corporation SOI by oxidation of porous silicon
US7148124B1 (en) * 2004-11-18 2006-12-12 Alexander Yuri Usenko Method for forming a fragile layer inside of a single crystalline substrate preferably for making silicon-on-insulator wafers

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11186277A (ja) * 1997-12-17 1999-07-09 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの熱処理方法ならびにシリコン単結晶ウエーハ
JP2000049063A (ja) * 1998-07-29 2000-02-18 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
JP2003509838A (ja) * 1999-08-20 2003-03-11 エス オー イ テク シリコン オン インシュレータ テクノロジース マイクロエレクトロニクス用基板の処理方法及び該方法により得られた基板
JP2001168046A (ja) * 1999-09-17 2001-06-22 Applied Materials Inc シリコン膜表面仕上のための装置及び方法
JP2001244272A (ja) * 1999-12-16 2001-09-07 Wacker Siltronic G Fuer Halbleitermaterialien Ag 半導体デイスク、その製法及びその使用
JP2001274166A (ja) * 2000-03-27 2001-10-05 Wacker Nsce Corp シリコン単結晶基板及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010507918A (ja) * 2006-10-27 2010-03-11 エス． オー． アイ． テック シリコン オン インシュレーター テクノロジーズ 欠陥クラスタを有する基板内に形成された薄層の転写のための改善された方法
KR20200100647A (ko) * 2017-12-21 2020-08-26 글로벌웨이퍼스 씨오., 엘티디. Lls 링/코어 패턴을 개선하기 위해 단결정 실리콘 잉곳을 처리하는 방법
JP2021506718A (ja) * 2017-12-21 2021-02-22 グローバルウェーハズ カンパニー リミテッドＧｌｏｂａｌＷａｆｅｒｓ Ｃｏ．，Ｌｔｄ． Ｌｌｓリング／コアパターンを改善する単結晶シリコンインゴットの処理の方法
KR102466888B1 (ko) 2017-12-21 2022-11-11 글로벌웨이퍼스 씨오., 엘티디. Lls 링/코어 패턴을 개선하기 위해 단결정 실리콘 잉곳을 처리하는 방법
JP7518766B2 (ja) 2017-12-21 2024-07-18 グローバルウェーハズ カンパニー リミテッド Ｌｌｓリング／コアパターンを改善する単結晶シリコンインゴットの処理の方法

Also Published As

Publication number Publication date
US20060172508A1 (en) 2006-08-03
JP5025957B2 (ja) 2012-09-12
TW200723364A (en) 2007-06-16
CN100524620C (zh) 2009-08-05
KR100796831B1 (ko) 2008-01-22
US7285471B2 (en) 2007-10-23
SG124408A1 (en) 2006-08-30
KR20060088052A (ko) 2006-08-03
FR2881573A1 (fr) 2006-08-04
FR2881573B1 (fr) 2008-07-11
TWI305661B (en) 2009-01-21
CN1828830A (zh) 2006-09-06

Similar Documents

Publication Publication Date Title
JP5025957B2 (ja) 欠陥クラスタを有する基板内に形成された薄い層を転写する方法
KR100841353B1 (ko) 층전이 웨이퍼의 재생 방법 및 이 방법에 의해 재생된층전이 웨이퍼
US6150239A (en) Method for the transfer of thin layers monocrystalline material onto a desirable substrate
JP5926527B2 (ja) 透明ｓｏｉウェーハの製造方法
JP2013534057A (ja) Ｓｏｉ基板に仕上げを施す方法
US7833877B2 (en) Method for producing a semiconductor substrate
KR20090081335A (ko) 접합 웨이퍼의 제조 방법
JP2004193515A (ja) Ｓｏｉウエーハの製造方法
KR101071509B1 (ko) 접합 웨이퍼 제조 방법
KR20090117626A (ko) 접합 웨이퍼의 제조 방법
US8367519B2 (en) Method for the preparation of a multi-layered crystalline structure
CN107615445B (zh) 绝缘体上硅晶圆的制造方法
JP2008016534A (ja) 貼り合わせウェーハの製造方法
US8273636B2 (en) Process for the transfer of a thin layer formed in a substrate with vacancy clusters
US6939783B2 (en) Preventive treatment method for a multilayer semiconductor wafer
JP2009289948A (ja) 貼り合わせウェーハの製造方法
WO2017217129A1 (ja) 貼り合わせウェーハの製造方法
TW202347608A (zh) 用於製作雙重絕緣體上半導體結構之方法
EP1818976A1 (fr) Procédé de transfert d'une couche mince formée dans un substrat présentant des amas de lacunes

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100416

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100715

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100721

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20100806

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20100811

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101014

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110325

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110720

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110816

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111007

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120105

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120203

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120313

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120419

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120522

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120620

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150629

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 5025957

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250