JP2006174135A

JP2006174135A - 受信装置及び受信方法

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Publication number: JP2006174135A
Application number: JP2004364413A
Authority: JP
Inventors: Hisao Koga; 久雄古賀; Nobutaka Kodama; 宣貴児玉
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-12-16
Filing date: 2004-12-16
Publication date: 2006-06-29
Anticipated expiration: 2024-12-16
Also published as: WO2006064973A1; EP1829313A1; ES2318578T3; DE602005010118D1; ATE410013T1; EP1829313B1; US7552162B2; US20060133528A1; JP4606149B2

Abstract

【課題】シンボルタイミングのずれに即座に対応可能な受信装置及び受信方法を提供すること。
【解決手段】重複係数Ｋの拡張重複変換を用いた実係数ウェーブレットフィルタバンクを有して構成されるウェーブレット変換器１０は、波形レジスタ１１と、バタフライ演算部１５と、直交変換器１４と、を備える。波形レジスタ１１は、２Ｋシンボル分の受信波形を記憶する。バタフライ演算部１５は、波形レジスタ１１に記憶されている受信波形のうち、２Ｋシンボル分の受信波形に対してバタフライ演算を行い、直交変換器１４は、バタフライ演算部１５の演算結果に対して直交変換を行う。
【選択図】図１

Description

マルチキャリア伝送方式の受信装置及び受信方法、特に実係数ウェーブレットフィルタバンクを用いたディジタル変復調処理によりデータ伝送を行うマルチキャリア伝送方法（Digital Wavelet Multi Carrier 伝送方法、以下、「ＤＷＭＣ伝送方法」と記載する）を用いる受信装置及び受信方法に関する。

地上波ディジタル放送システムやＩＥＥＥ８０２．１１ａ／ｇなどに規定された無線ＬＡＮシステムなどでは、ＯＦＤＭ（Orthogonal Frequency Division Multiplexing）を用いたマルチキャリア伝送方式によって広帯域のデータ伝送を可能にしている。通常は、マルチキャリアを実現するために、複素フィルタバンクの一種である、ＦＦＴ（Fast Fourier Transform：高速フーリエ変換）が用いられている。

ＦＦＴ以外のこの種のＯＦＤＭを用いたマルチキャリア伝送方式によるデータ伝送方法として、実係数ウェーブレットフィルタバンクを用いたディジタル変復調処理によるマルチキャリア伝送方法（ＤＷＭＣ伝送方法）が提案されている（例えば、特許文献１参照）。ＤＷＭＣ伝送方法では、実係数フィルタバンクにより複数のディジタル変調波を合成することによって送信信号が生成される。各キャリアの変調方式としては、ＰＡＭ（Pulse Amplitude Modulation）などが用いられる。

ＤＷＭＣ伝送方法によるデータ伝送について、図６〜図９を用いて説明する。図６はウェーブレット波形の例を示す図、図７はＤＷＭＣ伝送方法における送信波形の例を示す図、図８はＤＷＭＣ伝送方法における送信スペクトルの例を示す図、図９はＤＷＭＣ伝送方法における送信フレームの構成例を示す図である。

ＤＷＭＣ伝送方法によるデータ伝送においては、図６に示すように、各サブキャリアのインパルス応答が各サブキャリア内で重なり合いながら伝送される。各伝送シンボルは、図７に示すように、各サブキャリアのインパルス応答が合成された時間波形となる。図８に振幅スペクトルの例を示す。ＤＷＭＣ伝送方法では、図７の伝送シンボルを数十個〜数百個程度集めて１つの伝送フレームを構成する。ＤＷＭＣ伝送フレームＦＬの構成例を図９に示す。このＤＷＭＣ伝送フレームＦＬには、情報データ伝送用シンボルＳＢ１の他に、シンボル同期や等化などに使用されるプリアンブルシンボルＳＢ２などが含まれる。

図１０は、ＤＷＭＣ伝送方法を採用した場合の送信装置及び受信装置を有してなる従来例の通信装置の概念的構成を示すブロック図である。

図１０において、受信装置１９９は、アナログ−ディジタル変換を行うＡ／Ｄ変換器１１０、離散ウェーブレット変換を行うウェーブレット変換器１２０、パラレルデータをシリアルデータに変換する並列直列変換器（Ｐ／Ｓ（パラレル／シリアル）変換器）１３０、受信信号の判定を行う判定器１４０を有して構成される。送信装置２９９は、ビットデータをシンボルデータに変換しシンボルマッピングを行うシンボルマッパ２１０、シリアルデータをパラレルデータに変換する直列並列変換器（Ｓ／Ｐ（シリアル／パラレル）変換器）２２０、逆離散ウェーブレット変換を行う逆ウェーブレット変換器２３０、ディジタル−アナログ変換を行うＤ／Ａ変換器２４０を有して構成される。

上記構成の通信装置の動作を説明する。まず、送信装置２９９においては、シンボルマッパ２１０によって送信データのビットデータをシンボルデータに変換し、各シンボルデータに従ってシンボルマッピング（ＰＡＭ変調）を行う。そして、Ｓ／Ｐ変換器２２０によりシリアルデータをパラレルデータに変換することで、サブキャリアごとにシンボルデータに実数値ｄｉ（ｉ＝１〜Ｍ、Ｍは複数）を与える。その後、この実数値を逆ウェーブレット変換器２３０により時間軸上へ逆離散ウェーブレット変換する。これにより、時間軸波形のサンプル値を発生させ、伝送シンボルを表すサンプル値系列を生成する。そして、このサンプル値系列をＤ／Ａ変換器２４０により時間的に連続するアナログベースバンド信号波形に変換して、受信装置１９９に送信する。ここで、逆離散ウェーブレット変換により発生される時間軸上のサンプル値の個数は、通常２のｎ乗（ｎは正の整数）個である。

次いで、受信装置１９９においては、受信信号より得られるアナログベースバンド信号波形をＡ／Ｄ変換器１１０により送信側と同じサンプルレートでサンプリングし、サンプル値系列を得る。そして、このサンプル値系列をウェーブレット変換器１２０により周波数軸上へ離散ウェーブレット変換し、Ｐ／Ｓ変換器１３０によりパラレルデータをシリアルデータに変換する。最後に、判定器１４０において各サブキャリアの振幅値を計算し、受信信号の判定を行って受信データを得る。

図１１は、従来の受信装置におけるウェーブレット変換器１２０の概略構成を示す図である。このウェーブレット変換器１２０として、拡張重複変換（Extended Lapped Transform、以下、ＥＬＴ）を用いたコサイン変調フィルタバンク（Cosine Modulated Filter Bank、以下、ＣＭＦＢ）が知られている（例えば、非特許文献１、非特許文献２参照）。

図１１に示すように、ウェーブレット変換器１２０は、波形レジスタ１２１と、バタフライ演算器１２２ａ，１２２ｂと、レジスタ１２３ａ，１２３ｂ，１２３ｃと、離散コサイン変換器（以下、ＤＣＴ）１２４とを備える。なお、図１１に示されたウェーブレット変換器１２０は、そのフィルタバンク数Ｍ、ＥＬＴの重複係数（Overlapping Factor）Ｋが、それぞれＭ＝４、Ｋ＝２の場合を示している。ここで、整数Ｎ＝２Ｋとすると、ウェーブレット変換器１２０のフィルタ長Ｌは、Ｌ＝ＮＭである。

波形レジスタ１２１は、Ａ／Ｄ変換器１１０からのサンプル値系列に基づいて、１シンボル分の受信波形を記憶する。バタフライ演算器１２２ａ，１２２ｂは、入力されたＭ個の信号に関して、与えられたバタフライ演算のパラメータに基づき、バタフライ演算を行う。レジスタ１２３ａ，１２３ｂ，１２３ｃは、入力された信号を１シンボル分遅延させて出力する。ＤＣＴ１２４は、入力信号に対して離散コサイン変換した信号を、パラレルデータとして出力する。

次に、このウェーブレット変換器１２０の動作について説明する。波形レジスタ１２１に記憶された１シンボル分の受信波形をＮシンボル目の受信波形とする。波形レジスタ１２１は、Ｎシンボル目の受信波形を出力すると、バタフライ演算器１２２ａは、波形レジスタ１２１から出力されたＮシンボル目の受信波形に対してバタフライ演算を行う。ここで、バタフライ演算器１２２ａから出力された演算結果は、Ｎシンボル目の受信信号の演算結果である。

レジスタ１２３ａは、バタフライ演算器１２２ａの出力信号を１シンボル分遅延して出力する。したがって、レジスタ１２３ａの出力は、Ｎ−１シンボル目の波形の演算処理結果となる。レジスタ１２３ｂは、レジスタ１２３ａの出力信号を１シンボル分遅延して出力する。したがって、レジスタ１２３ｂの出力信号は、Ｎ−２シンボル目の波形の演算処理結果となる。

レジスタ１２３ｂの出力は、バタフライ演算器１２２ｂによって演算が行われる。バタフライ演算器１２２ｂの出力は、Ｎシンボル目の信号とＮ−２シンボル目の信号とを演算した信号を出力する。レジスタ１２３ｃは、バタフライ演算器１２２ｂがＮシンボル目の信号とＮ−２シンボル目の信号とを演算したものを１シンボル分遅延して出力する。したがって、レジスタ１２３ｃの出力信号は、Ｎ−１シンボル目及びＮ−３シンボル目の波形の演算処理結果となる。

ＤＣＴ１２４は、入力されたＮシンボル目及びＮ−２シンボル目の演算処理結果、及びＮ−１シンボル目及びＮ−３シンボル目の演算処理結果の信号を直交変換する。
特開２００３−２１８８３１号公報 H. S. Malvar著、「Signal Processing with Lapped Transforms」、Artech House出版、１９９２年 P. P. Vaidyanathan著、「Multirate Systems and Filter Banks」、Prentice-Hall出版、１９９２年

ところで、図１１に示されたウェーブレット変換器１２０は、１シンボルずつ取り込んで、その受信波形を３シンボル分（Ｎ−１シンボル分）遅延させながら処理を行ってデータを復調するものである。

したがって、シンボルタイミングがずれたときには、ずれた時点から４シンボル（Ｎシンボル）以降にシンボルタイミングの変化が検出されることになる。更に、ずれた後のシンボルタイミングの有効なデータが復調するためには、新たに正しいシンボルタイミングでの取り込みから開始する必要があるので、更に４シンボル（Ｎシンボル）分の取り込み時間を要することになり、合計８シンボル（２Ｎシンボル）分の処理が必要となってしまう。したがって、シンボルタイミングのずれに即座に対応できないといった事情があった。

本発明は、上記従来の事情に鑑みてなされたものであって、シンボルタイミングのずれに即座に対応可能な受信装置及び受信方法を提供することを目的とする。

本発明の受信装置は、実係数ウェーブレットフィルタバンクを用いたディジタル復調処理によりデータ受信を行うマルチキャリア伝送方式の受信装置であって、前記実係数ウェーブレットフィルタバンクは拡張重複変換を用いたフィルタバンクであり、その重複係数をＫとしたとき、２Ｋシンボル以上の受信波形を記憶するメモリと、前記メモリに記憶されている受信波形に基づいてウェーブレット変換処理を行うウェーブレット変換器と、を備える受信装置。

この構成により、２Ｋシンボル以上の受信波形が記憶され、その記憶されている受信波形に基づいてウェーブレット変換処理を行うので、シンボルタイミングのずれに即座に対応することができる。

また、本発明の受信装置において、前記ウェーブレット変換器は、前記メモリに記憶されている受信波形のうち、２Ｋシンボルの受信波形を同時に取り込んでバタフライ演算を行うバタフライ演算部と、前記バタフライ演算部の演算結果に対して直交変換を行う直交変換器と、を備える。

この構成により、シンボルタイミングのずれに即座に対応可能な、拡張重複変換を用いたウェーブレット変換を行うことができる。

また、本発明の受信装置において、前記バタフライ演算部は、並列に演算するための複数のバタフライ演算器を含むバタフライ演算群をＫ段有し、前記受信波形が取り込まれる入力段には２Ｋ個のバタフライ演算器が設けられ、前記２Ｋ個のバタフライ演算器は、各々１シンボルごとの受信波形に対してバタフライ演算を行う。

この構成により、バタフライ演算部は、２Ｋシンボルのデータを同時に取り込んで、バタフライ演算を行うことができる。

また、本発明の受信装置において、前記直交変換器は、離散コサイン変換器又は離散サイン変換器である。

この構成により、離散コサイン変換又は離散サイン変換による処理結果を出力することができる。

また、本発明の受信装置は、複数の前記ウェーブレット変換器を備える。

この構成により、複数のウェーブレット変換処理結果を取得することができる。

また、本発明の受信装置において、前記複数のウェーブレット変換器のうち、一部のウェーブレット変換器に含まれる直交変換器は離散コサイン変換器であり、前記一部のウェーブレット変換器以外のウェーブレット変換器に含まれる直交変換器は離散サイン変換器である。

この構成により、同相成分及び直交成分の情報を取得することが可能となるので、複素情報を扱ったり、伝送路の変化に起因した受信信号の位相の変化に対応することができる。

本発明の受信方法は、実係数ウェーブレットフィルタバンクを用いたディジタル復調処理によりデータ受信を行うマルチキャリア伝送方式の受信方法であって、前記実係数ウェーブレットフィルタバンクは拡張重複変換を用いたフィルタバンクであり、その重複係数をＫとしたとき、２Ｋシンボル以上の受信波形を記憶するステップと、前記記憶されている受信波形に基づいてウェーブレット変換処理を行うステップと、を有する。

この方法により、２Ｋシンボル以上の受信波形が記憶され、その記憶されている受信波形に基づいてウェーブレット変換処理を行うので、シンボルタイミングのずれに即座に対応することができる。

本発明によれば、シンボルタイミングのずれに即座に対応可能な受信装置及び受信方法を提供することができる。

図１は、本発明の実施形態に係るウェーブレット変換器の概略構成を示すブロック図である。図１に示すように、本発明の実施形態のウェーブレット変換器１０は、波形レジスタ１１と、バタフライ演算器１２ａ〜１２ｄ、１３ａ〜１３ｂを有するバタフライ演算部１５と、直交変換器１４と、を備える。

なお、図１に示されたウェーブレット変換器１０は、拡張重複変換（Extended Lapped Transform、以下、ＥＬＴ）を用いた実係数ウェーブレットフィルタバンクを有して構成される。ここで、図１の例では、フィルタバンク数Ｍ、ＥＬＴの重複係数（Overlapping Factor：バタフライ演算器の段数）Ｋがそれぞれ、Ｍ＝４、Ｋ＝２の場合について説明する。また、以下の説明において、整数Ｎ＝２Ｋとする。

波形レジスタ１１は、入力された受信波形を記憶するメモリの一例であり、Ｎ（＝２Ｋ）シンボル分の受信波形を記憶可能に構成されている。したがって、図１に示された例において、波形レジスタ１１は、４シンボル分の受信波形を記憶する。なお、本実施形態の波形レジスタ１１は、Ｎ（２Ｋ）シンボル分以上の受信波形が記憶可能であれば、その記憶容量に制限はない。

バタフライ演算器１２ａ〜１２ｄ，１３ａ〜１３ｂは、入力された信号に対してバタフライ演算を行う。なお、バタフライ演算部１５には、並列に設けられた複数のバタフライ演算器が、２（＝重複係数Ｋ）段設けられる。そして、出力側を１段目、入力側をＫ段目とすると、Ｋ段目に２Ｋ個のバタフライ演算器が、１段目に２個のバタフライ演算器が並列に設けられる。そして、Ｋ段目において、１シンボル毎に対応した１個のバタフライ演算器が２Ｋ個設けられ、２Ｋシンボル分の受信波形を同時に並列に取り込んで処理を行うので、２Ｋシンボル分の受信波形の処理を一度に行うことができる。

図２は本発明の実施形態に係るバタフライ演算器の機能を示す説明図であり、図２（Ａ）は本実施形態のバタフライ演算器の演算方法を示す図、図２（Ｂ）は図２（Ａ）に示したバタフライ演算器の概略構成を示すブロック図、図２（Ｃ）はバタフライ演算器１２ａ，１２ｂ，１３ａの概略構成を示すブロック図、図２（Ｄ）はバタフライ演算器１２ｃ，１２ｄ，１３ｂの概略構成を示すブロック図である。

図２（Ａ）に示すように、本実施形態のバタフライ演算器は、入力された０からＭ−１までの、Ｍ個の信号に対して、いわゆるバタフライ演算を行うものである。そして、これらの演算は、図２（Ｂ）に示す演算が組み合わせたものであり、入力をｋ及び（Ｍ−１）−ｋ（但し、０≦ｋ≦（Ｍ／２）−１）、バタフライ演算のパラメータをθとして、バタフライ演算を行う。

ここで、図１に示されたバタフライ演算器１２ａ，１２ｂ，１３ａは、図２（Ｃ）に示すように、図２（Ａ）及び図２（Ｂ）の図中上半分の演算、すなわち、入力された０からＭ−１の信号に対して、０から（Ｍ／２）−１までの信号を出力する。

また、図１に示されたバタフライ演算器１２ｃ，１２ｄ，１３ｂは、図２（Ｄ）に示すように、図２（Ａ）及び図２（Ｂ）の図中下半分の演算、すなわち、入力された０からＭ−１の信号に対して、Ｍ／２からＭ−１までの信号を出力する。

直交変換器１４は、バタフライ演算器１３ａ、１３ｂから出力された信号に対して直交変換を行って受信データを出力する。

以上、図１を用いて、フィルタバンク数Ｍ＝４、重複係数Ｋ＝２の場合について説明したが、Ｍ及びＫを一般化した場合のバタフライ演算部１５について、図３を用いて説明する。

図３は、本発明の実施形態のバタフライ演算部を一般化した場合の例を示す図である。図３に示すように、バタフライ演算部１５は、重複係数がＫの場合、その入力と出力との間に、並列に２ｘ個並べられたバタフライ演算器を有するバタフライ演算群がＫ段設けられる。ここで、ｘは、バタフライ演算部１５の出力側を１段目、入力側をＫ段目とした場合の段数を示す整数である。

バタフライ演算部１５のＫ段目（入力側）には、Ｎ（＝２Ｋ）個のバタフライ演算器が並列に設けられ、各々１シンボルごとの受信波形に対してバタフライ演算を行うので、バタフライ演算部１５は、その入力として、１番目からＮ番目までの、Ｎシンボル分の受信波形を一度に取り込むことができる。

そして、ｘ段目（ｘ≧３）のバタフライ演算群において、図中の上から１番目及び２番目のバタフライ演算器は、入力された０〜Ｍ−１のデータに対して図２（Ｃ）に示される演算を、３〜２ｘ−２番目のバタフライ演算器は、入力された０〜Ｍ−１のデータに対して図２（Ｂ）に示される演算を、２ｘ−１及びｘ番目のバタフライ演算器は、入力された０〜Ｍ−１のデータに対して図２（Ｄ）に示される演算を、それぞれ行う。

そして、２段目において、図中の上から１番目及び２番目のバタフライ演算器は、入力された０〜Ｍ−１のデータに対して図２（Ｃ）に示される演算を、３番目及び４番目のバタフライ演算器は、入力された０〜Ｍ−１のデータに対して図２（Ｄ）に示される演算を行う。更に、１段目において、図中の上から１番目のバタフライ演算器は、入力された０〜Ｍ−１のデータに対して図２（Ｃ）に示される演算を、２番目のバタフライ演算器は、入力された０〜Ｍ−１のデータに対して図２（Ｄ）に示される演算を行う。

このようにして、Ｎ＝２Ｋシンボル分の受信波形を一度に取り込んで、直交変換器１５に出力するバタフライ演算を行うことができる。

図４は、シンボルタイミングがずれた場合のウェーブレット変換器の動作を説明するための図であり、図４（Ａ）は図１１に示された従来の受信装置におけるウェーブレット変換器１２０によってデータを復調する場合、図４（Ｂ）は本実施形態のウェーブレット変換器１０によってデータを復調する場合を説明する図である。なお、整数Ｎ＝４シンボルとする。

図４（Ａ）に示すように、シンボルＳ１において、そのシンボルタイミングがずれている。なお、シンボルＳ１〜Ｓ８は、１シンボル分の時間をＴとする。ウェーブレット変換器１２０は、受信レジスタ１２１から、１シンボル分の受信波形Ｗ１，Ｗ２，Ｗ３，Ｗ４を、１シンボルごとに読み出して、ウェーブレット変換処理を行う。ここで、シンボルＳ１においてシンボルタイミングがずれているので、受信波形Ｗ１〜Ｗ４のタイミングは、シンボルＳ１〜Ｓ４とのタイミングがずれている。

ここで、整数Ｎ＝４シンボルの場合、受信波形を読み出してから４シンボル後に処理結果を得ることができる。したがって、受信波形Ｗ１の処理結果は、受信波形を読み出した後に要する処理時間を無視すると、時刻ｔ２において、受信波形Ｗ１の処理結果を取得することができる。この取得した処理結果から正しいシンボルタイミングを判定することで、正しいシンボルタイミングにて取得が可能になる。

しかしながら、ウェーブレット変換器１２０では、１シンボルずつ受信波形を取り込み、その受信波形を遅延させながら処理が行われているので、誤ったシンボルタイミングで取り込まれた受信波形Ｗ２、Ｗ３、Ｗ４は、正しいシンボルタイミングの処理として活用することができない。したがって、正しいシンボルタイミングでの処理結果は、時刻ｔ２において波形レジスタ１２１に残っている時刻ｔ３からの受信波形を用いて、そのＮ＝４シンボル後、すなわちシンボルＳ８の取り込みが終了した時刻ｔ４に得られる。

ここで、シンボルタイミングがずれると、受信装置は送信装置との同期を獲得するため、送信装置から受信装置へプリアンブルシンボルを送信する必要がある。ウェーブレット変換器１２０は、上記説明した通り、シンボルタイミングがずれてから８シンボル（＝２Ｎシンボル）分の時間が経過してから正しいシンボルタイミングでの処理結果を得ることができる。したがって、従来のウェーブレット変換器１２０を用いて通信を行う場合には、プリアンブルシンボルは、図４（Ａ）において斜線で示したシンボルＳ１〜シンボルＳ８の８シンボル分、すなわち、２Ｎシンボル分、割り当てられる必要がある。

続いて、本実施形態のウェーブレット変換器１０による処理について説明する。図４（Ｂ）に示すように、シンボルＳ１１において、そのシンボルタイミングがずれている。なお、図４（Ａ）に示した例と同様に、シンボルＳ１１〜Ｓ１８は、１シンボル分の時間をＴとし、また、整数Ｎ＝４シンボルとする。

ウェーブレット変換器１０は、受信レジスタ１１から、Ｎ＝４シンボル分の受信波形Ｗ１１を、４シンボル一度に読み出して、ウェーブレット変換処理を行う。ここで、シンボルＳ１１においてシンボルタイミングがずれているので、受信波形Ｗ１１のタイミングは、シンボルＳ１１〜Ｓ１４とのタイミングがずれている。

受信波形Ｗ１１を取り込み始めてから４シンボル後である時刻ｔ２において、受信波形Ｗ１１の処理結果を取得することができる。この取得した処理結果からシンボルタイミングを判定することで、正しいシンボルタイミングが取得される。

このように、図４（Ｂ）に示された、ウェーブレット変換器１０において、誤ったタイミングでの処理結果が時刻ｔ２になって得られる点に関しては図４（Ａ）に示した場合との違いはない。

しかしながら、波形レジスタ１１には４シンボル分の受信波形が記憶されているので、ウェーブレット変換器１０は、時刻ｔ２において正しいシンボルタイミングを取得した後、時刻ｔ６において、シンボルＳ１２〜Ｓ１５の４シンボル分の受信波形を読み出して変換処理を行うことにより、正しいシンボルタイミングによる処理結果を取得することができる。

なお、前述したように、波形レジスタ１１は例えば５（＝Ｎ＋１）シンボル分以上の受信波形を記憶可能な構成を有してもよい。例えば、波形レジスタ１１が５シンボル分の受信波形を記憶する場合、ウェーブレット変換器１０は、制御部５０（図５参照）による指示に従って、波形レジスタ１１から読み出すアドレスを変更することにより、記憶されている５シンボル分の受信波形から、シンボルＳ１２〜Ｓ１５の４シンボル分の受信波形を読み出すことができる。このように、Ｎ＋１シンボル分以上の受信波形を記憶することにより、記憶された受信波形のうち、タイミングを前後に調整してＮシンボル分のデータを読み出すことが可能となるので、柔軟にシンボルタイミングのずれに追従することができる。

このように、ウェーブレット変換器１０は、シンボルタイミングがずれてから５シンボル（＝Ｎ＋１シンボル）後に、正しいタイミングでの処理結果を得ることができる。したがって、ウェーブレット変換器１０を用いて通信を行う場合には、プリアンブルシンボルは、図４（Ｂ）において斜線で示したシンボルＳ１１〜Ｓ１５の５シンボル分、すなわち、Ｎ＋１シンボル分、割り当てられればよい。なお、プリアンブルシンボルは、少なくとも５シンボル（Ｎ＋１シンボル）割り当てればよく、５シンボル（Ｎ＋１シンボル）以上割り当ててもよい。

図４（Ａ）の場合と比較すると、本実施形態のウェーブレット変換器１０を用いることにより、プリアンブルシンボルとして割り当てるシンボルは、３シンボル、すなわちＮ−１シンボル減少させることができるので、送信装置から受信装置への伝送効率を向上することが可能となる。

図５は、本発明の実施形態に係る受信装置の概略構成を示すブロック図である。なお、図１と重複する部分については、同一の符号を付す。図５に示すように、本発明の実施形態の受信装置１は、Ａ／Ｄ変換器２０と、第一ウェーブレット変換器１０ｃと、第二ウェーブレット変換器１０ｓと、複素情報出力部３０と、並列直列変換器（パラレル／シリアル変換器：Ｐ／Ｓ変換器）４０と、制御部５０と、を備える。

Ａ／Ｄ変換器２０は、受信した信号をアナログ信号からディジタル信号に変換して、第一ウェーブレット変換器１０ｃ及び第二ウェーブレット変換器１０ｓに出力する。

第一ウェーブレット変換器１０ｃは、離散コサイン変換器（Discrete Cosine Transform：ＤＣＴ）１４ｃを備え、Ａ／Ｄ変換器２０から出力されたディジタル信号から同相成分の信号に変換して複素情報出力部３０に出力する。

第二ウェーブレット変換器１０ｓは、離散サイン変換器（Discrete Sine Transform：ＤＳＴ）１４ｓを備え、Ａ／Ｄ変換器２０から出力されたディジタル信号から同相成分と直交する直交成分の信号に変換して複素情報出力部３０に出力する。

複素情報出力部３０は、第一ウェーブレット変換器１０ｃ及び第二ウェーブレット変換器１０ｓから出力された同相成分及び直交成分の信号から複素情報を取得し、Ｐ／Ｓ変換器４０に出力する。Ｐ／Ｓ変換器４０は、複素情報出力部３０から出力されたパラレルデータをシリアルデータに変換する。制御部５０は、Ｐ／Ｓ変換器４０から出力されたシリアルデータから、シンボルタイミングを判定し、波形レジスタ１１から読み出すデータのアドレスを制御する。

この構成によれば、第一ウェーブレット変換器１０ｃにより取得された同相成分のデータのみでなく、第二ウェーブレット変換器１０ｓにより取得された直交成分のデータを用いることが可能となり、複素情報も取り扱うことが可能となる。なお、通信において必ずしも複素情報を用いる必要はないが、複素情報を用いない場合においても、第二ウェーブレット変換器１０ｓを用いることにより、伝送路状態の変化により受信波形の位相が変化しても、その位相の変化を修正することができるので、受信データ復調の精度の向上が可能となる。

また、第一ウェーブレット変換器１０ｃ及び第二ウェーブレット変換器１０ｓは、２Ｋシンボル以上の受信波形を記憶する波形レジスタ１１を有しているので、受信装置１は、シンボルタイミングがずれた場合にも、即座に対応することができる。また、受信装置１を用いることで、通信に用いるプリアンブルシンボルを減少させることが可能となり、伝送効率を向上させることができる。

このような本発明の実施形態の受信装置によれば、２Ｋ（＝Ｎ）シンボル以上の受信波形を記憶するメモリを備え、２Ｋシンボルの受信波形を一度に読み出して処理を行うことにより、シンボルタイミングのずれに即座に対応することが可能となるので、その分プリアンブルシンボルの割当を減少させて伝送効率を向上することができる。

本発明は、シンボルタイミングのずれに即座に対応可能な効果を有し、実係数ウェーブレットフィルタバンクを用いたディジタル復調処理によりデータ受信を行うマルチキャリア伝送方式の受信装置及び受信方法等に有用である。

本発明の実施形態に係るウェーブレット変換器の概略構成を示すブロック図本発明の実施形態に係るバタフライ演算器の機能を示す説明図本発明の実施形態のバタフライ演算部を一般化した場合の例を示す図シンボルタイミングがずれた場合のウェーブレット変換器の動作を説明するための図本発明の実施形態に係る受信装置の概略構成を示すブロック図ウェーブレット波形の例を示す図ＤＷＭＣ伝送方法における送信波形の例を示す図ＤＷＭＣ伝送方法における送信スペクトルの例を示す図ＤＷＭＣ伝送方法における送信フレームの構成例を示す図ＤＷＭＣ伝送方法を採用した場合の送信装置及び受信装置を有してなる従来例の通信装置の概念的構成を示すブロック図従来のウェーブレット変換器の概略構成を示す図

符号の説明

１受信装置
１０ウェーブレット変換器
１０ｃ第一ウェーブレット変換器
１０ｓ第二ウェーブレット変換器
１１波形レジスタ
１２、１３バタフライ演算器
１４直交変換器
１５バタフライ演算部
２０Ａ／Ｄ変換器
３０複素情報出力部
４０Ｐ／Ｓ変換器
５０制御部

Claims

実係数ウェーブレットフィルタバンクを用いたディジタル復調処理によりデータ受信を行うマルチキャリア伝送方式の受信装置であって、
前記実係数ウェーブレットフィルタバンクは拡張重複変換を用いたフィルタバンクであり、その重複係数をＫとしたとき、２Ｋシンボル以上の受信波形を記憶するメモリと、前記メモリに記憶されている受信波形に基づいてウェーブレット変換処理を行うウェーブレット変換器と、を備える受信装置。
請求項１記載の受信装置であって、
前記ウェーブレット変換器は、前記メモリに記憶されている受信波形のうち、２Ｋシンボルの受信波形を同時に取り込んでバタフライ演算を行うバタフライ演算部と、前記バタフライ演算部の演算結果に対して直交変換を行う直交変換器と、を備える受信装置。
請求項２記載の受信装置であって、
前記バタフライ演算部は、並列に演算するための複数のバタフライ演算器を含むバタフライ演算群をＫ段有し、前記受信波形が取り込まれる入力段には２Ｋ個のバタフライ演算器が設けられ、前記２Ｋ個のバタフライ演算器は、各々１シンボルごとの受信波形に対してバタフライ演算を行う受信装置。
請求項２又は３記載の受信装置であって、
前記直交変換器は、離散コサイン変換器又は離散サイン変換器である受信装置。
請求項２又は３記載の受信装置であって、
複数の前記ウェーブレット変換器を備える受信装置。
請求項５記載の受信装置であって、
前記複数のウェーブレット変換器のうち、一部のウェーブレット変換器に含まれる直交変換器は離散コサイン変換器であり、前記一部のウェーブレット変換器以外のウェーブレット変換器に含まれる直交変換器は離散サイン変換器である受信装置。
実係数ウェーブレットフィルタバンクを用いたディジタル復調処理によりデータ受信を行うマルチキャリア伝送方式の受信方法であって、
前記実係数ウェーブレットフィルタバンクは拡張重複変換を用いたフィルタバンクであり、その重複係数をＫとしたとき、２Ｋシンボル以上の受信波形を記憶するステップと、
前記記憶されている受信波形に基づいてウェーブレット変換処理を行うステップと、
を有する受信方法。