JP2006060995A - チャージポンプ回路 - Google Patents

Abstract

【課題】 半導体メモリに使用するのに適したチャージポンプ回路を提供する。
【解決手段】 チャージポンプ回路において、制御ノードの電圧に応じて昇圧ノードの電圧を高電圧発生端子に伝送する電荷伝送トランジスタと、チャージ伝達区間では高電圧発生端子が電荷伝送トランジスタのバルクに連結されるようにし、チャージ未伝達区間ではバルクが電荷伝送トランジスタの昇圧ノードまたは高電圧発生端子に現れる電圧よりも低いレベルのロー電圧に連結されるようにするバルク連結スイッチング部と、を備える。
【選択図】 図１

Description

本発明は、動作電圧よりも高い電圧を発生するための電圧発生回路に係り、特に半導体メモリに使用するに適したチャージポンプ回路に関する。

最近の半導体メモリでの動作電圧は電力消耗を減らすために低くなる趨勢にある。しかし、半導体メモリの特定した回路部分、例えば、ワードライン駆動及び出力ドライバには動作電圧よりも高い高電圧が必要とされる。そこで、ほとんどの半導体メモリチップ内にはチャージポンプ回路が具備されている。
米国特許公開ＵＳ２００４／００２７１０２

多様なチャージポンプ回路のうち１つの例は、キムギュホングにより発明され、米国で２００４年２月１２日付で特許公開された公開番号ＵＳ２００４／００２７１０２号(特許文献１)に開示されている。特許文献１で従来技術として開示されたチャージポンプ回路は、図４に示すように、複数のインバータＩ１，Ｉ２，Ｉ３，Ｉ４、ＮＭＯＳキャパシタＣ１，Ｃ２，Ｃ３、及びＮＭＯＳトランジスタＮ１−Ｎ６から構成される。図５に示すような信号ＣＯＮ１，ＣＯＮ２がインバータＩ１，Ｉ３にそれぞれ印加されると、ノードＢはノードＡの電圧が電圧ＶＣＣ＋Ｖｔｈレベル以上になるときに電圧ＶＣＣレベルに上昇され、キャパシタＣ２の作用により図５の波形Ｂのように電圧２ＶＣＣレベルまで昇圧される。一方、ノードＣはインバータＩ３の出力電圧が電圧ＶＣＣ＋Ｖｔｈレベル以上になるときに電圧ＶＣＣレベルになり、キャパシタＣ３の作用により図５の波形Ｃのように電圧ＶＣＣ＋ＶＰＰレベルまで昇圧される。ＮＭＯＳトランジスタＮ６はノードＣの電圧に応じてノードＢと高電圧発生端子ＶＶＰ間に電荷シェアリング動作を行う。ここで、ＮＭＯＳトランジスタＮ６はバルクが接地電圧のレベルで、ソースが高電圧ＶＰＰまたは電圧２ＶＣＣのレベルとなって、ソースとバルクとの間の電圧差が高電圧ＶＰＰまたは電圧２ＶＣＣとなる。従って、ＮＭＯＳトランジスタＮ６のしきい電圧Ｖｔｈがソースと基板との間の電圧差が０である場合よりも数百倍程度に高くなる。ところが、ＮＭＯＳトランジスタＮ６のゲートに印加される電圧が電圧ＶＰＰ＋ＶＣＣレベルを維持するため、ノードＢと高電圧発生端子ＶＰＰとの間での電荷伝送効率が劣るようになる。

即ち、ＮＭＯＳトランジスタから構成された電荷伝送トランジスタＮ６はチャージポンピング動作の時に制御ノードＣの電圧に応答して昇圧ノードＢの電荷を高電圧発生端子ＶＰＰに伝達し、図４のチャージポンプ回路では昇圧動作のときに電荷伝送トランジスタＮ６のバルク電圧が接地電圧のレベルに固定された状態でソース電圧が増加する。従って、ボディエフェクトの発生に起因して電荷伝送トランジスタＮ６のしきい電圧が増加する。しきい電圧が大きくなる場合にも電荷伝送トランジスタＮ６のゲート電圧は依然として固定されているため、昇圧ノードＢの電荷は高電圧発生端子ＶＰＰに十分に伝達されにくい。

図４のチャージポンプ回路に現れた問題点を解決するため、特許文献１には図６のような改善されたチャージポンプ回路が開示されている。即ち、図６の回路は図４に示されるＮＭＯＳトランジスタＮ６のソースとバルク（または基板）との間の電圧差を一定に維持させてしきい電圧が増加しないようにしている。図６を参照すると、図４に示した回路構成にＮＭＯＳトランジスタＮ７、Ｎ８が追加して連結された構成となっている。

図６において、ＮＭＯＳトランジスタＮ７のドレインがＮＭＯＳトランジスタＮ６のドレインに連結され、ＮＭＯＳトランジスタＮ７のゲートが高電圧発生端子ＶＰＰに連結され、ＮＭＯＳトランジスタＮ７のソースがノードＤに連結される。ＮＭＯＳトランジスタＮ８のソースがノードＤに連結され、ＮＭＯＳトランジスタＮ８のゲートがノードＢに連結され、ＮＭＯＳトランジスタＮ８のドレインが高電圧発生端子ＶＰＰに連結される。そして、ノードＤがＮＭＯＳトランジスタＮ６のバルク（または基板）に連結される。

図６において追加のＮＭＯＳトランジスタＮ７，Ｎ８の機能を主にして図６のチャージポンプ回路の動作を以下説明する。
まず、接地電圧レベルの信号ＣＯＮ１，ＣＯＮ２が印加されると、ノードＡ，Ｂ，Ｃのそれぞれが電圧２ＶＣＣ−Ｖｔｈ、電圧ＶＣＣ、及び電圧ＶＣＣにプレチャージされ、ノードＤの電圧は電圧Ｖｃｃレベルになる。この状態で電源電圧ＶＣＣレベルの信号ＣＯＮ１が印加されると、ノードＡの電圧が電圧ＶＣＣ−Ｖｔｈになり、ノードＢの電圧が電圧２ＶＣＣに昇圧される。すると、ＮＭＯＳトランジスタＮ７がオンされてノードＤの電圧が電圧ＶＰＰ−Ｖｔｈレベルになる。そして、電源電圧レベルの信号ＣＯＮ２が印加されると、ノードＡの電圧が電圧Ｖｃｃ−Ｖｔｈになり、ノードＣの電圧が電圧ＶＣＣ＋ＶＰＰレベルになる。すると、ＮＭＯＳトランジスタＮ６がオンされてノードＢと高電圧発生端子ＶＰＰとの間に電荷共有動作が行われ、高電圧発生端子ＶＰＰの電圧レベルが増加する。ＮＭＯＳトランジスタＮ８がオンされて高電圧発生端子ＶＰＰの電圧が徐々に増加する。即ち、電荷共有動作が行われる間にＮＭＯＳトランジスタＮ８がオンされて高電圧発生端子ＶＰＰの電圧レベルが増加するに従い、ノードＤの電圧レベルが増加する。即ち、図６のチャージポンプ回路では信号ＣＯＮ１が電源電圧ＶＣＣレベルに遷移すると、ＮＭＯＳトランジスタＮ７がオンされてＮＭＯＳトランジスタＮ６のバルクのノードＤの電圧が増加することにより、ＮＭＯＳトランジスタＮ６のソースとバルクとの間の電圧差を減らす。また、信号ＣＯＮ２が電源電圧ＶＣＣレベルに遷移して高電圧発生端子ＶＰＰの電圧が増加すると、ＮＭＯＳトランジスタＮ８がオンされてＮＭＯＳトランジスタＮ６のバルクのノードＤの電圧を増加させることにより、ＮＭＯＳトランジスタＮ６のソースとバルクとの間の電圧差を減らす。

しかし、図６のチャージポンプ回路は、ＮＭＯＳ電荷伝送トランジスタのバルク（基板）電圧をソース電圧の増加に応じて増加させ、しきい電圧が増加しないようにして、チャージ伝送効率を高めることができるが、以下のような問題点があった。

即ち、図６でバルクノードＤは昇圧ノードＢまたは高電圧発生ノードＶＰＰのうち低い電圧レベルを有するノードに連結されてボディエフェクトを減らすが、ノードＢとノードＤとの間の電圧差、またはノードＶＰＰとノードＤとの間の電圧差がＮＭＯＳトランジスタＮ７とＮＭＯＳトランジスタＮ８とがそれぞれ有するしきい電圧差よりも大きくない場合、ＮＭＯＳトランジスタＮ７，Ｎ８がターンオンしない。このような場合、ノードＤはフローティング状態となってチャージポンピング動作が不確実に行われる可能性がある。従って、しきい電圧の増加を防止するか減らせない場合が発生し、電荷伝送効率が悪化するという問題点がある。

つまり、上述のような従来技術は追加のトランジスタに起因してボディエフェクトを減らすことができない動作領域を有し、バルクノードのフローティング状態に起因して動作の信頼性が低下するという問題点がある。
そこで、本発明の目的は、従来の問題点を解消することができるチャージポンプ回路を提供することにある。

本発明の他の目的は、ボディエフェクトをより効果的に減らすことができるチャージポンプ回路を提供することにある。
本発明の又他の目的は、ボディエフェクトを減らす場合に電荷伝送トランジスタのバルクまたは基板がフローティングされないようにする半導体メモリ用チャージポンプ回路を提供することにある。
本発明の又他の目的は、電荷伝送トランジスタのしきい電圧上昇を最小化または減少させて電荷伝送動作をより効果的に行い得る半導体メモリ装置用高電圧発生回路を提供することにある。
本発明の又他の目的は、チャージ伝達区間では電荷伝送トランジスタの高電圧発生端子をバルクに連結してボディエフェクトを除去し、チャージ未伝達区間ではラッチアップを防止することができるチャージポンプ回路を提供することにある。

このような目的を達成するために本発明の実施形態によるチャージポンプ回路は、制御ノードの電圧に応じて昇圧ノードの電圧を高電圧発生端子に伝送する電荷伝送トランジスタと、チャージ伝達区間では前記高電圧発生端子が前記電荷伝送トランジスタのバルクに連結されるようにし、チャージ未伝達区間では前記バルクが前記電荷伝送トランジスタの前記昇圧ノードまたは前記高電圧発生端子に現れる電圧よりも低いレベルのロー電圧に連結されるようにするバルク連結スイッチング部と、を備える。

好ましくは、前記バルク連結スイッチング部は、ハイ区間よりもロー区間が短くなり、前記制御ノードの電圧とは反対位相のゲート入力電圧を生成するインバータと、前記ゲート入力電圧にゲートが連結され、前記ロー電圧にソースが連結され、前記バルクにドレインが連結される第１ＭＯＳトランジスタと、前記ゲート入力電圧にゲートが連結され、前記バルクにドレインが連結され、ソースが前記高電圧発生端子に連結された第２ＭＯＳトランジスタと、を備える。

本発明のチャージポンプ回路によると、チャージ伝達区間では電荷伝送トランジスタのしきい電圧の増加が抑制され、チャージ未伝達区間ではラッチアップの発生が防止されるとの効果がある。従って、電荷伝送効率とポンピング動作の信頼性とが得られて、半導体メモリのデータアクセス動作に対する信頼性が増加するという効果がある。

上述の本発明の目的及び他の目的、特性、そして利点は添付の図面を参照して以下に記述される本発明の詳細で好ましい実施例の説明により一層明確になるだろう。図面で互いに同一乃至類似な部分は説明及び理解の便宜上、同一乃至類似の参照符号が付されている。

図１は本発明の実施例によるチャージポンプ回路の回路図である。図１を参照すると、通常の電荷伝送トランジスタ３０を有するチャージポンピング部５０と、チャージ電圧区間では高電圧発生端子ＶＰＰが電荷伝送トランジスタ３０のバルクＶｂに連結されるようにし、チャージ未伝達区間ではバルクＶｂが電荷伝送トランジスタ３０の昇圧ノードＶｐ又は高電圧発生端子Ｖｏ，ＶＰＰに現れる電圧よりも低いレベルのロー電圧Ｖｌｏｗに連結されるようにするバルク連結スイッチング部１００と、から構成される。

バルク連結スイッチング部１００は、ハイ区間よりもロー区間が短くなり、制御ノードの電圧とは反対位相のゲート入力電圧Ｖｇｂを生成するインバータＩＮ１と、ゲート入力電圧にゲートが連結され、ロー電圧Ｖｌｏｗにソースが連結され、バルクＶｂにドレインが連結される第１ＭＯＳトランジスタＮＴ１と、ゲート入力電圧Ｖｇｂにゲートが連結され、バルクＶｂにドレインが連結され、ソースが高電圧発生端子ＶＰＰに連結された第２ＭＯＳトランジスタＰＴ１と、から構成される。

図２には図１の回路内の各ノードに現れる信号波形が図示される。図２を参照すると、信号波形Ｖｇは電荷伝送トランジスタ３０のゲートに印加され、信号波形ＶｇｂはインバータＩＮ１により生成される。信号波形Ｖｂはロー電圧Ｖｌｏｗと高電圧ＶＰＰのうちいずれか１つのレベル状態を有する。信号波形Ｖｇｂはハイ区間よりもロー区間Ｔ２が短くなり、制御ノードＶｇの電圧とは反対位相に生成される。信号波形Ｖｇが区間Ｔ１の間にハイレベルに維持されるときに電荷伝送トランジスタ３０がターンオンされるため、チャージ伝達区間は信号波形Ｖｇがハイレベルに維持されるタイム区間Ｔ１となり、チャージ未伝達区間は信号波形Ｖｇがローレベルに維持されるタイム区間となる。

以下、図１及び図２を参照してチャージポンピング動作及びボディエフェクトの減少、そして、ラッチアップの防止に対する動作を説明する。
まず、信号ＣＯＮ１，ＣＯＮ２がローまたはハイレベルに印加されるとき、電荷伝送トランジスタ３０を有するチャージポンピング部５０の基本的な動作は上述の図４または図６の動作と同一である。図２に示した信号波形Ｖｇがローレベルに維持されたタイム区間、即ち、チャージ未伝達区間では電荷伝送トランジスタ３０はターンオフされる。このとき、バルクノードＶｂの電圧レベルは電荷伝送トランジスタ３０のソース及びドレインの電圧よりも低くなるので、ラッチアップの発生が防止される。インバータＩＮ１の反転動作により信号波形Ｖｇｂがハイレベルに生成されるため、バルク連結スイッチング部１００内のＮ型ＭＯＳトランジスタＮＴ１がターンオンされる。これにより、バルクノードＶｂは図２の信号波形Ｖｌｏｗで示すようなロー電圧のレベルに維持される。このロー電圧は昇圧ノードＶｐまたは高電圧発生端子Ｖｏ，ＶＰＰに現れる電圧よりも低いレベルとなる。好ましくは、ロー電圧Ｖｌｏｗは接地電圧、例えば０Ｖで提供される。従って、電荷未伝達区間ではバルクノードＶｂの電圧レベルが電荷伝送トランジスタ３０のソース及びドレインの電圧より低いため、ラッチアップの発生が確実に防止される。

以下、電荷伝達区間での回路動作を説明する。信号波形Ｖｇがハイレベルに維持されるタイム区間、即ち、チャージ伝達区間では電荷伝送トランジスタ３０はターンオンされる。このとき、バルクノードＶｂの電圧レベルは高電圧発生端子ＶＰＰの電圧レベルになり、ボディエフェクトの影響が最小化される。つまり、電荷伝送トランジスタ３０のバルク（基板）電圧がソース電圧の増加に従い増加する場合には、しきい電圧は増加しない。インバータＩＮ１の反転動作により信号波形Ｖｇｂが区間Ｔ２内でローレベルに生成されるため、バルク連結スイッチング部１００内のＰ型ＭＯＳトランジスタＰＴ１がターンオンされる。このため、バルクノードＶｂは図２の信号波形Ｖｏに示すように高電圧ＶＰＰレベルに維持される。従って、電荷電圧区間ではバルクノードＶｂの電圧レベルが電荷伝送トランジスタ３０のソース電圧に維持されるため、ボディエフェクトが除去され、しきい電圧の増加は発生しない。

一方、図１の回路ではバルク連結スイッチング部１００のスイッチング動作により、バルクノードＶｂが電荷伝送トランジスタ３０のソース電圧のレベルまたはロー電圧Ｖｌｏｗのうちのいずれか１つのレベルにいつも維持されるため、バルクノードＶｂがフローティング状態にならない。従って、従来の技術とは異なって本発明の回路では未動作区間がなく、フローティングによる信頼性の低下が根本的に解決される。

図３は図１のチャージポンプ回路の具体的実施例を示した回路図で、図４のチャージポンプ回路にバルク連結スイッチング部１００を適用した回路構成を示す。図３でのチャージポンピング及び電荷伝達動作は図３及び図６と基本的に同一であるが、バルク連結スイッチング部１００の適用により、電荷伝達区間ではボディエフェクトによるしきい電圧増加が最小化または減少され、電荷未伝達区間ではラッチアップが防止される。したがって、電荷伝達効率が向上したチャージポンプ回路の動作が得られる。

上述のように、本発明の実施例では、ポンピング動作中には高電圧端子を電荷伝送トランジスタのバルク（基板）に連結してボディエフェクトが除去されるようにし、ポンピング動作区間以外ではラッチアップの発生が防止されるようにしたので、電荷伝送効率が高くなり、回路の動作が安定化される。

上述のように、本発明の実施例は図面を基準にして例を挙げて記述したが、これに限定されず、発明の技術的思想を外れない範囲内で本発明が属する技術分野で通常の知識を有するものにより多様な変化と変更が可能なのは勿論である。例えば、バルク連結スイッチング部のトランジスタタイプに従い異なって実現することができる。

本発明の実施例によるチャージポンプ回路の回路図である。 図１の回路内の各ノードに現れる信号波形を示した図である。 図１のチャージポンプ回路の具体的実施例を示した回路図である。 従来技術によるチャージポンプ回路の回路図である。 図４の回路内の各ノードに現れる信号波形を示した図である。 従来の他の技術によるチャージポンプ回路の回路図である。

Claims (11)

1. 制御ノードの電圧に応じて昇圧ノードの電圧を高電圧発生端子に伝送する電荷伝送トランジスタと、
   チャージ伝達区間では前記高電圧発生端子が前記電荷伝送トランジスタのバルクに連結されるようにし、チャージ未伝達区間では前記バルクが前記電荷伝送トランジスタの前記昇圧ノードまたは前記高電圧発生端子に現れる電圧よりも低いレベルのロー電圧に連結されるようにするバルク連結スイッチング部と、
   を備えることを特徴とするチャージポンプ回路。
2. 前記ロー電圧は接地電圧レベルであることを特徴とする請求項１に記載のチャージポンプ回路。
3. 前記電荷伝送トランジスタはＮ型ＭＯＳトランジスタであることを特徴とする請求項１に記載のチャージポンプ回路。
4. 前記バルク連結スイッチング部は、ハイ区間よりロー区間が短くなり、前記制御ノードの電圧とは反対位相のゲート入力電圧を生成するインバータと、
   前記ゲート入力電圧にゲートが連結され、前記ロー電圧にソースが連結され、前記バルクにドレインが連結される第１ＭＯＳトランジスタと、
   前記ゲート入力電圧にゲートが連結され、前記バルクにドレインが連結され、ソースが前記高電圧発生端子に連結された第２ＭＯＳトランジスタと、
   を備えることを特徴とする請求項１に記載のチャージポンプ回路。
5. 前記第１ＭＯＳトランジスタはＮ型ＭＯＳトランジスタであることを特徴とする請求項４に記載のチャージポンプ回路。
6. 前記第２ＭＯＳトランジスタはＰ型ＭＯＳトランジスタであることを特徴とする請求項５に記載のチャージポンプ回路。
7. 半導体メモリ用チャージポンプ回路において、
   同一位相の第１，２パルス信号に応じて制御ノードと昇圧ノードとに電圧を提供するキャパシタ部と、
   前記制御ノードの電圧に応じて前記昇圧ノードの電圧を高電圧発生端子に伝送する電荷伝送トランジスタと、
   チャージ伝達区間では前記高電圧発生端子が前記電荷伝送トランジスタの基板に連結されるようにし、チャージ未伝達区間では前記基板が接地電圧に連結されるようにするバルク連結スイッチング部と、
   を備えることを特徴とする半導体メモリ用チャージポンプ回路。
8. 前記電荷伝送トランジスタはＮ型ＭＯＳトランジスタであることを特徴とする請求項７に記載の半導体メモリ用チャージポンプ回路。
9. 前記バルク連結スイッチング部は、ハイ区間よりロー区間が短くなり、前記制御ノードの電圧とは反対位相のゲート入力電圧を生成するインバータと、
   前記ゲート入力電圧にゲートが連結され、前記ロー電圧にソースが連結され、前記バルクにドレインが連結される第１ＭＯＳトランジスタと、
   前記ゲート入力電圧にゲートが連結され、前記バルクにドレインが連結され、ソースが前記高電圧発生端子に連結された第２ＭＯＳトランジスタと、を備えることを特徴とする請求項８に記載の半導体メモリ用チャージポンプ回路。
10. 前記第１ＭＯＳトランジスタはＮ型ＭＯＳトランジスタであることを特徴とする請求項９に記載の半導体メモリ用チャージポンプ回路。
11. 前記第２ＭＯＳトランジスタはＰ型ＭＯＳトランジスタであることを特徴とする請求項１０に記載の半導体メモリ用チャージポンプ回路。

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