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KR100273208B1 - 반도체메모리장치의고효율전하펌프회로 - Google Patents

반도체메모리장치의고효율전하펌프회로 Download PDF

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KR100273208B1
KR100273208B1 KR1019970012109A KR19970012109A KR100273208B1 KR 100273208 B1 KR100273208 B1 KR 100273208B1 KR 1019970012109 A KR1019970012109 A KR 1019970012109A KR 19970012109 A KR19970012109 A KR 19970012109A KR 100273208 B1 KR100273208 B1 KR 100273208B1
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Abstract

본 발명은 반도체 메모리 장치의 고 효율 전하 펌프회로에 관한 것으로, 종래에는 펌핑 동작시 출력 트랜지스터에서 부하 출력단으로 전하를 충분히 넘겨주지 못하는 문제가 있고, 아울러 저전압시 펌핑효율이 낮아져 이 전압을 사용할 경우 불안정한 동작을 초래할 수 있는 문제점이 있다. 따라서 본 발명은 초기 파워-업시 승압전압(VPP)을 VDD-Vt 전압으로 프리차지(Pre-charge)시켜 주기 위한 풀업 트랜지스터(26)와, 파워-업한 후 전원전압(VDD)이 정해진 전압에 도달하면 하이레벨 신호(HVDET)를 발생하여 차지펌프내 더블 부스터회로의 동작을 멈추도록 하는 고전압 검출부(22)와, 파워-업한 후 승압전압(VPP)을 감지하다가 임의로 설정한 전압보다 낮은 전압이 입력되면 하이레벨을 갖는 온신호를 출력하는 레귤레이터(23)와, 입력되는 라스바신호(RASB)의 하강에지와 상승에지에 트리거 되어 정해진 구간동안 하이레벨의 라스펄스신호(RASP)를 차지펌프로 제공하여 펌핑동작을 하도록 하는 콘트롤러(21)와, 상기 레귤레이터(23)로 부터 하이레벨의 온신호(LON)가 입력되면 발진동작을 행하여 일정한 주기의 발진펄스신호(OSCH)를 발생하는 오실레이터(24)와, 상기 발진펄스신호가 입력되면 승압전압이 VDD+2Vt가 될 때까지 펌핑동작을 행하는 차지펌프(25)를 구성하고, 상기 차지펌프(25)를 거쳐 생성된 승압전압을 최종 부하 출력단으로 모두 공급하여 전하공급 효율을 향상시키고, 저전압이 공급될 경우에는 빠른 전하공급을 충족시키고, 또한 고전압이 공급될 경우에는 적당량의 전하를 공급할 수 있도록 하여 전력량을 줄이도록 한다.

Description

반도체 메모리 장치의 고 효율 전하 펌프회로{HIGH EFFICIENCY CHARGE PUMP CIRCUIT FOR SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치의 칩 외부에서 공급되는 전원전압(VDD) 또는 칩의 내부전압(Vint)을 이용하여 메모리 셀에 공급할 승압전압(VPP)을 발생시키기 위한 회로에 관한 것으로, 특히 더블 부스터 회로와 펌핑 캐패시터를 갖는 차지펌프를 이용하여 만들어진 승압전압을 각각 다른 출력 트랜지스터를 통해 최종 출력단에 전달시키도록 하여 저전압 공급 시 빠른 전하 공급을 충족시키고, 고전압 공급 시 적당량의 전하를 공급하여 전력량을 저감토록 하는 반도체 메모리 장치의 고 효율 전하 펌프회로에 관한 것이다.
종래 반도체 메모리 장치의 고 효율 전하 펌프회로는, 도 1에 도시된 바와 같이, 인에이블신호의 입력에 따라 발진 동작을 하여 일정한 주기의 펄스를 발생하는 오실레이터(11)와; 상기 오실레이터(11)에서 발생된 펄스의 전위가 소정값 이상이면 어느 일정한 전위로 고정시켜 주기 위한 제1, 제2 클램프(12)(14)와; 상기 오실레이터(11)와 제1, 제2 클램프(12)(14) 사이에 각각 병렬로 접속되어, 상기 오실레이터(11)에서 출력된 펄스의 전위를 원하는 전압으로 증가 시켜주는 캐패시터(13)(15)와; 상기 캐패시터(13)의 출력이 드레인 단자로 입력되고, 상기 캐패시터(15)의 출력이 게이트 단자에 입력되며 소오스 단자는 출력노드(17)에 연결되는 출력 트랜지스터(16)와; 상기 출력노드(17)와 전원전압단(VCC) 사이에 연결되어 파워-업 시 프리차지(PRECHARGE)시켜주는 풀업 트랜지스터(18)와; 상기 출력노드(17)와 오실레이터(11) 사이에 연결되어 상기 출력노드(17)에서 과전압이 검출되면 상기 오실레이터(11)의 동작을 정지시키는 과전압 검출부(19)로 구성된다.
이와 같이 구성된 종래 기술에 대하여 상세히 설명하면 다음과 같다.
초기 파워-업 시 전원전압단으로부터 전원전압(Vcc)이 풀업 트랜지스터(18)로 공급되고, 이 공급된 전원전압(Vcc)은 상기 풀업 트랜지스터(18)를 통과하면서 드레쉬홀드 전압(Vt) 만큼 전압 강하(Vcc-Vt)되어서 출력노드(17)에 공급되어 프리차지(PRE-CHARGE)된 후, 과전압 검출부(19)에서 감지된다.
상기 과전압 검출부(19)에서 감지되는 전압은 상기 전원전압(Vcc) 보다 낮은 전압(Vcc-Vt)을 유지하므로, 상기 과전압 검출부(19)는 오실레이터(11)로 인에이블신호(EN)를 발생하여 오실레이터(11)를 동작시킨다.
상기 오실레이터(11)가 발진 동작하여 주기적인 펄스를 발생한다.
상기 오실레이터(11)에서 발생한 펄스가 저전위일 경우, 제1, 제2 클램프(12)(14)는 출력 트랜지스터(16)의 드레인 단자와 게이트 단자의 전압이 전원전압(Vcc) 이하로 내려가지 않도록 일정한 전위값을 출력한다.
그리고, 상기 오실레이터(11)에서 발생한 펄스가 고전위일 경우, 제1, 제2 클램프(12)(14)는 동작하지 않고, 각 캐패시터(13)(15)가 펌핑동작을 하여 출력 트랜지스터(16)의 드레인 단자와 게이트 단자의 전압을 2Vcc로 만들어준다.
따라서 출력 트랜지스터(16)가 턴온되고, 상기 출력 트랜지스터(16)의 소오스 단자(Vccw)에는 출력 트랜지스터(16)의 드레쉬홀드전압(Vt) 만큼 강하된 전압(2Vcc-Vt)은 출력노드(17)를 통해 필요한 메모리 셀로 공급된다.
이때 상기 과전압 검출부(19)는 출력노드(17)의 전압을 감지하고, 이 감지한 결과에 따라 상기 오실레이터(11)를 제어하여 소정의 전위(VCC+Vt)에 달할 때까지 반복되다가 과전압이 과전압이 검출되면, 과전압 감지부(19)는 상기 오실레이터(11)의 동작을 정지시킨다.
출력단의 라인 캐패시터(20)와 부하의 캐패시터(21)는 부하에 승압된 전압 출력을 제공하기 위해 출력 캐패시터(16)에 의해 스위칭된 출력과 공조(cooperate)한다.
디커플링(decoupling) 캐패시터(22)는 안정된 승압 출력을 제공하기 위해 차지펌프와 공조한다.
한편, 차지펌프에 의해 제공된 전압이 부적절하면, 상기 풀업 트랜지스터(18)는 차지펌프를 효과적으로 바이패스하는데 사용된다. 즉 풀업 트랜지스터(18)는 Vccw
Figure pat00001
(Vcc-Vt)인 동안 동작하다가 Vccw
Figure pat00002
(Vcc-Vt)가 되면 오프된다.
그러나, 상기에서와 같은 종래기술에서, 펌핑 동작시 출력 트랜지스터(16)의 드레인 단자와 게이트 단자의 전압이 2Vcc인데, 출력노드 전압은 상기 출력 트랜지스터(16)의 드레쉬홀드전압 만큼 강하된 전압(2Vcc-Vt)이 출력 트랜지스터의 드레인 단자의 전하를 출력노드로 충분히 전달하지 못하는 현상이 발생한다. 따라서 저전압에서는 펌핑 효율이 낮아져 저전압을 사용할 경우 반도체 메모리 장치가 불안정하게 동작하는 문제점이 있다.
따라서, 상기에서와 같은 문제점을 해결하기 위한 본 발명의 목적은 칩 외부에서 공급되는 전원전압(VDD) 또는 칩의 내부전압을 이용하여 승압전압을 생성하고, 이 생성된 승압 전압을 손실 없이 부하의 출력노드로 출력하도록 한 반도체 메모리 장치의 고 효율 전하 펌프회로를 제공함에 있다.
본 발명의 다른 목적은 펌핑 효율을 향상시켜 저전압시 부하의 출력노드로 신속하게 전하를 공급하여 안정된 동작을 수행하도록 한 반도체 메모리 장치의 고 효율 전하 펌프회로를 제공함에 있다.
본 발명의 또 다른 목적은 고전압시 부하의 출력노드로 적당량의 전하를 공급하도록 제어하여 전력량을 줄이도록 한 반도체 메모리 장치의 고 효율 전하 펌프회로를 제공함에 있다.
도 1은 종래 반도체 메모리 장치의 고 효율 전하 펌프회로도.
도 2는 본 발명 반도체 메모리 장치의 고 효율 전하 펌프회로도.
도 3은 도 2에서, 고전압 검출부의 상세 구성도.
도 4는 도 2에서, 차지 펌프의 블록 구성도.
도 5는 도 4에서, 각 부의 상세 회로도.
도 6은 도 2에서, 각 부의 입출력 신호 파형도.
도 7은 도 4에서, 각 부의 입출력 신호 파형도.
도 8은 본 발명에 대한 다른 실시예.
*** 도면의 주요부분에 대한 부호의 설명 ***
21 : 콘트롤러 22 : 고전압 검출부
23 : 레귤레이터 24 : 오실레이터
25 : 차지펌프 26 : 풀업 트랜지스터
27 : 감결합용 캐패시터 40 : 펄스 타이밍 제어부
41-44 : 펌핑 캐패시터 45,46 : 클램프
47 : 더블 부스터 회로 48,49 : 클리퍼
상기 목적을 달성하기 위한 본 발명 반도체 메모리 장치의 고 효율 전하 펌프회로는, 도 2에 도시한 바와 같이, 입력되는 전원전압이 정해진 전압에 도달하면 고전압 검출신호(HVDET)를 출력하는 고전압 검출부(22)와; 파워-업 한 후 승압전압(VPP)을 감지하다가 상기 승압전압이 소정의 전압 이하로 다운되면 하이레벨의 온신호(LON)를 출력하는 레귤레이터(23)와; 상기 레귤레이터(23)로부터 입력되는 온신호(LON)에 의해 구동되고, 칩 외부로부터 입력되는 라스바 신호(RASB: ROW ACCESS STROBE BAR)의 하강에지에서 트리거되어 하이레벨의 라스 펄스신호(RASP)를 출력하는 콘트롤러(21)와; 상기 레귤레이터(23)로부터 하이레벨의 온신호(LON)가 입력되면 발진동작을 하여 일정한 주기의 발진펄스신호(OSCH)를 발생하는 오실레이터(24)와; 상기 오실레이터(24)로부터의 발진펄스(OSCH) 또는 상기 콘트롤러(21)로부터의 라스펄스신호(RASP)가 입력되면 원하는 승압전압(VPP)을 얻도록 펌핑동작을 행하고, 상기 고전압 검출부(22)로부터 하이레벨의 고전압 검출신호(HVDET)가 입력되면 펌핑동작을 멈추도록 하는 차지 펌프(25)와; 초기 파워-업 시 승압전압(VPP)을 VDD-Vt전위로 프리차지 시켜 주는 풀업 트랜지스터(26)와; 최종 출력단에 연결되어 전하량 축적 및 감결합(Decoupling)을 행하도록 하는 감결합용 캐패시터(27)로 구성한다.
그리고 상기 고전압 검출부(22)는, 도 3에 도시한 바와 같이, 파워-업 시 임의로 설정한 기준전압을 발생하는 기준전압 발생부(200a)와; 입력되는 전원전압(VDD)의 레벨을 검출하여 출력하는 레벨 검출부(200b)와; 상기 레벨 검출부(200b)의 검출신호를 소정시간만큼 각각 지연시켜 출력 타이밍을 조절하여 출력하는 제1,제2반전부(200c,200d)와, 상기 제2반전부(200b)의 출력과 상기 기준전압 발생부(200a)의 출력에 따른 소정시간만큼 지연시켜 출력하는 제3반전부(200e)와, 상기 제3반전부(200e)의 출력을 다시 소정시간 지연시켜 출력하는 제4 반전부(200f)로 구성한다.
또한 차지 펌프(25)는, 도 4에 도시한 바와 같이, 라스 펄스신호(RASP) 또는 발진펄스신호(OSCH)의 레벨 상태에 따라 임의의 펄스폭을 갖는 제1 내지 제5 펄스(40a,40b,40c,40d,40f)를 생성하여 발생하는 펄스 타이밍 제어부(40)와; 상기 펄스 타이밍 제어부(40)에서 발생되는 펄스의 레벨 상태에 따라 펌핑 동작을 행하여 원하는 전압을 출력하는 제1 내지 제4 펌핑 캐패시터(41-44)와; 상기 펄스 타이밍 제어부(40)에서 발생되는 제3내지 제5펄스(40c,40d,40f)를 입력받아 더블 부스팅(DOUBLE BOOSTING)을 행하여 원하는 레벨로 만들고, 하이레벨의 고전압 검출신호(HVDET)가 입력되면 더블 부스팅의 동작을 멈추도록 하는 더블 부스터 회로(47)와; 초기 파워-업 시 상기 제1 펌핑 캐패시터(41)의 출력노드(41a)를 VDD-Vt전위로 유지하도록 하는 풀업 트랜지스터(50)와; 상기 제1 펌핑 캐패시터(41)의 출력노드(41a)의 전압을 클램핑하여 출력노드(44a)를 소정의 전압으로 유지하게 하는 제2 클램프(46)와; 상기 출력노드(41a)의 전압을 클램핑하여 출력노드(43a)를 소정의 전압으로 유지하게 하는 제1 클램프(45)와; 고전압 전원전압(VDD)이 입력될 때 정해진 전압으로 클리핑(clipping)하고, 이 클리핑한 전압으로 상기 제1, 제4 펌핑 캐패시터(41)(44)의 출력노드(41a)(44a)를 일정하게 유지시켜 주기 위한 제1, 제2 클리퍼(48)(49)와; 펌핑 초기에 제2 펌핑 캐패시터(42)의 출력노드(42a)를 VDD전위로 유지시켜 주기 위한 모스 트랜지스터(53)와; 부스팅되었을 때의 상기 출력노드(42a)의 전하를 부하의 출력노드로 전달시켜 주는 제1, 제2 출력 트랜지스터(51)(52)로 구성한다.
이와 같이 구성된 본 발명의 동작 및 작용 효과에 대하여 상세히 설명하면 다음과 같다.
초기에 파워-업(power up)시 칩 외부에서 전원전압(VDD)이 공급되면, 도 2에서와 같이, 최종출력단으로 출력되는 승압전압(VPP)은 풀업 트랜지스터(26)에 의해 도 6a에서와 같이 VDD-Vt전위로 프리차지된다.
여기서 Vt는 풀업 트랜지스터(26)의 드레쉬홀드(threshold) 전압이다.
이후에 파워가 공급된 상태에서 파워-업 신호(PWRUP)가 도 5의 (b)에서와 같이 하이 레벨에서 로우레벨로 바뀌면, 레귤레이터(23)가 동작하여 도 6의 (e)에서와 같이 하이레벨의 온신호(LON)를 오실레이터(24)로 출력하고, 오실레이터(24)는 온신호(LON)의 상승에지에 트리거되어 도 6의 (f)에서와 같이 일정한 주기를 갖는 발진펄스신호(OSCH)를 차지펌프(25)로 발생시킨다.
이때 콘트롤러(21)에 상기 레귤레이터(23)의 온신호(LON)가 입력되면 동작하다가 외부로부터 입력되는 라스바신호(RASB)가 도 6의 (c)에서와같이 하이레벨에서 로우레벨로 변하면, 그 로우레벨에 트리거되어 도 6의 (d)에서와같이 하이레벨의 라스펄스신호(RASP)를 상기 차지펌프(25)로 출력한다.
그러면 상기 차지펌프(25)는 발진펄스신호(OSCH) 또는 라스펄스신호(RASP)가 입력되면 펌핑동작을 승압전압(VPP)이 (VDD+2Vt) 전위가 될 때까지 행한다.
상기 승압전압(VPP)이 정해진 전위 (VDD+2Vt)까지 도달하게 되면, 레귤레이터(23)는 도 6의 (e)에서와 같이 로우 레벨의 온신호(LON)를 오실레이터(24)로 공급하여 상기 오실레이터(24)의 동작을 멈추게 한다.
그러면 상기 오실레이터(24)에서 발진펄스신호(OSCH)를 발생하지 않게 되고, 상기 발진펄스신호(OSCH)를 받지 못하는 차지펌프(25)는 펌핑동작을 하지 않게 된다.
한편, 승압전압(VPP)이 VDD+2Vt 보다 낮게 되면 레귤레이터(23)는 계속해서 하이레벨의 온신호(LON)를 오실레이터(24)로 출력하여 발진펄스신호(OSCH)를 출력하게 되고, 이에 따라 차지펌프(25)가 동작하여 승압전압(VPP)을 VDD+2Vt 까지 상승시키도록 한다.
또한, 콘트롤러(21)는 차지펌프(25)가 펌핑동작을 하여 VDD+2Vt전위까지 상승하여 있다고 하더라도 로우레벨의 라스바신호(RASB)가 입력되면, 무조건 라스바신호(RASB)에 동기되어 하강에지와 상승에지일때 하이레벨의 라스펄스신호(RASP)를 상기 차지펌프(25)로 출력하여 펌핑동작을 행하도록 한다.
한편, 고전압 검출부(22)는 입력되는 전원전압(VDD)을 검출하다가 전원전압(VDD)이 도 6의 (a)에서와 같이 임의로 설정한 전압에 도달하면 도 6의 (g)에서와 같은 하이레벨의 고전압 검출신호(HVDET)를 차지펌프(25)로 출력하여 차지펌프(25)의 더블 부스터회로의 동작을 차단하여 펌핑 동작을 못하도록 한다.
상기에서와 같이 라스펄스신호(RASP) 또는 발진펄스신호(OSCH)를 입력받아 승압전압(VPP)이 VDD+2Vt가 될 때까지 펌핑동작을 행하고, 하이레벨의 고전압 검출신호(HVDET)가 입력되면 펌핑동작을 멈추는 차지펌프(25)에 대하여, 도 4, 도 5 및 도 7에 의거하여 살펴보면 다음과 같다.
먼저, 차지펌프(25)로 라스펄스신호(RASP) 또는 발진펄스신호(OSCH)가 입력되면, 펄스 타이밍 제어부(40)는 하이 또는 로우레벨의 제1내지 제5펄스(40a, 40b, 40c, 40d, 40f)를 출력한다.
즉, 도 7의 (b)에서와 같이 로우레벨의 발진펄스신호(OSCH)가 입력되면, 펄스 타이밍 제어부(40)는 하이레벨의 제1,제4,제5 펄스신호(40a,40d,40f)와 로우레벨의 제2,제3 펄스신호(40b,40c)를 각각 출력한다.
이때 파워-업시에 풀업 트랜지스터(50)에 의해 VDD-Vt전위로 프리차지 되어 있던 41a노드는 제1 펌핑 캐패시터(41)의 펌핑동작에 의해 2VDD-Vt전위까지 전압이 상승되고, 이 상승된 전압은 모스 트랜지스터(53)를 턴온시켜 42a노드를 VDD전위로 유지시킨다.
상기 제1펌핑 캐패시터(41)의 출력노드(41a)가 2VDD 전위로 유지될 때 제1 클램프(45)와 제2 클램프(46)는 클램핑 동작을 하여 제3 펌핑 캐패시터(43)와 제4 펌핑 캐패시터(44)의 출력노드(43a)(44a)를 VDD전위로 유지하게 된다.
그리고, 상기 펄스 타이밍 제어부(40)에서 로우레벨의 제2,제3펄스신호(40b,40c)를 입력받은 제2 펌핑 캐패시터(42)와 제3 펌핑 캐패시터(43)는 동작하지 않는다.
발진펄스신호(OSCH)가 도 7의 (b)에서와 같이 로우레벨에서 하이레벨이 되면, 펄스 타이밍 제어부(40)는 하이레벨 또는 로우레벨의 제1내지 제5펄스신호(40a,40b,40c,40d,40f)를 발생한다.
즉 펄스신호 40a,40d,40f는 로우레벨, 펄스신호 40b,40c,는 하이레벨 상태가 된다. 따라서 모스 트랜지스터(53)의 턴온(turn on)에 의해 VDD전위로 프리차지(PRECHARGE) 되어 있던 출력노드 42a, 43a는 제2 펌핑 캐패시터(42)와 제3 펌핑 캐패시터(43)의 펌핑동작에 의해 도 7의 (f)와 도 7의 (h)에서와 같이 2VDD 전위로 상승되고, 40e노드는 더블 부스터회로(47)의 동작에 의해 도 7의 (i)에서와 같이 수 nsec폭을 가진 VDD-Vt전위의 펄스를 출력한다.
수 nsec후에 도 5에 도시한 레벨 시프터(480)가 동작하고, 상기 레벨 시프트(480)의 동작에 의해 40e 노드가 VDD-Vt 전위가 됨에 따라 제4펌핑 캐패시터(44)가 펌핑 동작한다. 이에따라 44a 노드는 VDD 전위의 프리차지 전압에서 2VDD+Vt 전위로 상승하게 된다.
여기서 제1 클리퍼(48)와 제2 클리퍼(49)는 각 출력노드 41a와 44a로부터 정해진 전압보다 높은 전압이 발생되면, 정해진 전압 이상을 잘라내어 일정한 전압을 유지하도록 한다.
따라서 각 출력노드 42a와 43a는 도 7의 (f)와 도 7의 (h)에서와 같이 2VDD레벨, 출력노드 44a는 도 7의 (j)에서와 같이 2VDD+Vt 레벨로 되어 각 엔모스 트랜지스터(51)(52)는 턴온되어 상기 출력노드 42a의 전하를 충분히 VPP노드로 전달하여 준다.
지금까지의 동작은 더블 부스터 회로(47)에 인가되는 고전압 검출신호(HVDET)가 로우레벨 상태일 경우였으나, 반면에 VDD전압이 상승하여 고전압 검출부(22)가 정해진 전압에 도달하면 하이레벨의 고전압 검출신호(HVDET)를 출력한다.
이에 따라 더블 부스터 회로(47)는 더블 부스팅(DOUBLE BOOSTING) 동작을 하지 않는다.
이때 발진펄스신호(OSCH)가 로우레벨이면 도 5의 더블 부스터 회로(47)의 펄스입력 제어부(47a)의 트랜지스터(485)가 턴온되고 로우레벨의 40c펄스신호가 40e노드로 전달되므로, 상기 40e노드는 로우레벨이 된다.
그리고, 발진펄스신호(OSCH)가 하이레벨이 되더라도 상기 트랜지스터(485)에 의해 40e노드가 VDD-Vt 전위까지 동작함에 따라 VDD 전위로 프리차지 되어있던 44a노드는 제4 펌핑 캐패시터(44)의 펌핑동작에 의해 도 7의 (j)에서와 같이 2VDD-Vt전위까지 동작한다.
결국 전원전압(VDD)이 상승함에 따라 제2 출력 트랜지스터(52)의 게이트단자 즉, 44a노드의 전압을 조정할 수 있게 됨에 따라 메모리 소자를 보호하여 안정된 동작을 행하도록 한다.
그리고, 앞에서 설명한 도 4의 동작 과정에 대하여 도 5에 의거하여 보다 상세히 살펴보면 다음과 같다.
라스펄스신호(RASP) 및 발진펄스신호(OSCH)가 입력되면 펄스 타이밍 제어부(40)의 노아게이트(401)에서 받아 노아링하여 제5펄스신호(40f)로 형성하여 더블 부스터 회로(47)로 출력한다.
상기 제5펄스신호(40f)는 제1 낫게이트(402)와 제1,제2지연기(403)(404)를 거쳐 반전되고 소정시간 지연되어 출력한다.
그러면 제1 펄스 생성부(420)는, 상기 제1 낫게이트(402)를 거쳐 반전된 펄스신호와 제1, 제2 지연기(403)(404)를 거친 신호를 제1 노아게이트(405)에서 받아 노아링하여 제2, 제3 낫 게이트(406)(407)를 거쳐 제1펄스신호(40a)를 출력한다.
그리고 제2 펄스 생성부(430)는, 상기 제1 지연기(403)를 거친 신호를 제4, 제5낫게이트(408)(409)에서 받아 제1 펄스생성부(420)에서 만들어진 펄스와 반대 위상의 제2 펄스신호(40b)를 만들어 출력한다.
또한 제3펄스 생성부(440)는, 상기 제1 낫게이트(402)를 거쳐 반전된 신호와 제1,제2 지연기(403)(404)를 거친 펄스신호를 제1 낸드게이트(410)에서 받아 낸드링하여 제4펄스신호(40d)를 만들어 더블 부스터 회로(47)로 출력하고, 상기 제4펄스신호(40d)를 제6 낫게이트(411)를 거쳐 반대 위상의 반대인 제3펄스신호(40c)를 만들어 출력한다.
결국, 하이레벨의 발진펄스신호(OSCH)가 입력되면 40a,40d,40f 펄스신호는 로우레벨 상태가 되고, 40b,40c 펄스신호는 하이레벨 상태가 되며, 로우레벨의 발진펄스신호(OSCH)가 입력되면 40a,40d,40f 펄스신호는 하이레벨 상태가 되고 40b,40c 펄스신호는 로우레벨 상태가 된다.
이때 더블 부스터 회로(47)로 로우레벨의 고전압 검출신호(HVDET)가 입력되면, 펄스입력 제어부(47a)의 엔모스 트랜지스터(485)가 턴오프되고 제1전송게이트(471)와 제2전송게이트(476)가 턴온되므로 동작 가능한 상태가 된다.
상기 제1전송게이트(471)가 턴온되어 펄스 타이밍 조절부(40)의 펄스신호 40d가 입력된다.
이때 40d 펄스신호가 로우레벨이면, 이 로우레벨의 신호가 펄스 전송부(47b)의 제3노아게이트(475)의 일측으로 입력되고 타측으로는 제3지연기(472)와 제8 낫게이트(473)를 거쳐 지연과 반전된 하이레벨의 신호가 입력된다.
상기 제3노아게이트(475)는 노아링하여 생성된 로우신호를 제4지연기(481)를 거쳐 트랜지스터(484)의 게이트로 공급한다.
이에 상기 트랜지스터(484)는 턴오프상태가 된다.
이때 구동신호 출력부(47c)의 제4 노아게이트(477)는 펄스 전송부(47b)의 제3노아게이트(475)를 거친 로우레벨의 신호와 제1전송게이트(471)를 거친 로우레벨의 40d 펄스신호를 입력받아 노아링하고, 이 노아링한 하이레벨의 신호를 제9 낫게이트(478)를 거쳐 반전시켜 로우레벨의 신호로 만든다음 제5노아게이트(479)의 일측으로 전송한다.
이때 제2전송게이트(476)를 거쳐 전송되는 로우레벨의 40f 펄스신호를 상기 제5노아게이트(479)에서 타측으로 입력받아 일측으로 입력된 로우레벨의 신호와 함께 노아링하여 하이레벨 신호를 출력한다.
그러면 레벨시프터(480)는 동작하지 않고, 이에 따라 승압전압 조절부(47d)의 피모스 트랜지스터(486)는 턴오프상태가 되어 된다.
그리고 트랜지스터(487)는 제1전송게이트(471)를 거친 로우레벨 신호와 제3지연기(472)를 거친 로우레벨 신호를 앤드게이트(482)에서 각각 입력받아 로우레벨신호로 앤드링하고, 그 로우레벨신호는 제10 낫게이트(483)를 거쳐 반전된 하이레벨신호에 의해 턴온되고, 트랜지스터(488)는 제7 낫게이트(470)를 거쳐 로우레벨의 고전압 검출신호(HVDET)를 반전시킨 하이레벨의 고전압 검출신호(HVDET)에 의해 턴온되므로, 40f노드는 로우레벨이 된다.
그러다가 발진펄스신호(OSCH)가 로우레벨에서 하이레벨로 변하여 40d와 40e 펄스신호도 하이레벨로 변하면, 제1 펄스 전송부(47b)의 제3노아게이트(475)로 일측으로 제1전송게이트(471)를 거쳐 하이레벨의 40d 펄스신호가 입력되고, 타측으로는 제1전송게이트(471)를 거친 하이레벨의 40d 펄스신호가 제3지연기(472)와 제8 낫게이트(473)를 거쳐 지연되고 반전된 로우레벨의 신호가 입력된다.
이에 따라 상기 제3 노아게이트(475)는 노아링하여 생성되는 로우레벨 신호를 제4지연기(481)를 거쳐 트랜지스터(484)의 게이트로 제공하므로, 그 트랜지스터(484)는 턴온상태에서 턴오프상태가 된다.
이때 구동신호 출력부(47c)의 제4 노아게이트(477)는 상기 제1 펄스 전송부(47b)의 제3노아게이트(475)를 거친 로우레벨신호와 제1전송게이트(471)를 거친 하이레벨 신호를 각각 입력받아 노아링하여 생성된 로우레벨신호를 제9 낫게이트(478)로 출력한다.
상기 제9 낫게이트(478)는 로우레벨신호를 하이레벨로 반전시켜 제5노아게이트(479)로 일측으로 제공하면, 상기 제5노아게이트(479)는 상기 제2전송게이트(476)를 거친 하이레벨의 40e 펄스신호를 타측으로 입력받아 노아링한다.
이렇게 노아링한 로우레벨신호를 레벨 시프터(480)로 제공하면, 상기 레벨 시프터(480)가 동작하여 로우상태의 펄스신호를 피모스 트랜지스터(486)의 게이트로 출력한다.
이때 트랜지스터(487)는 제2전송게이트(476)와 제10 낫게이트(483)에 의해 턴오프상태가 된다.
따라서 상기 피모스 트랜지스터(486)가 턴온되므로, 40f노드는 상기 트랜지스터(484)의 순간적인 턴온에 의한 전압(VDD)에서 상기 트랜지스터(486)의 드레쉬홀드전압(Vt)을 뺀 VDD-Vt전위를 유지한다.
그리고, 고전압 검출신호(HVDET)가 로우레벨에서 하이레벨로 변하면 제1전송게이트(471)와 제2전송게이트(476)가 턴오프되므로 펄스 전송부(47b)와 구동신호 출력부(47c)가 동작하지 않고, 입력펄스 제어부(47a)의 트랜지스터(485)가 턴온된다.
이때 40c 펄스신호가 로우레벨이면 40e노드는 로우레벨 상태가 되고, 40c 펄스신호가 하이레벨이면 VDD-Vt전위가 된다.
그리고 제1, 제2클램프(45)(46)는, 두 개의 모스 트랜지스터의 드레인 단자를 공통으로 전원전압단에 연결하고, 게이트 단자는 상대측 트랜지스터의 드레인 단자에 연결하여 구성한 것으로, 출력노드(41a)의 전위가 일정전압 이상이면 클램핑하여 각 출력노드(43a,44a)가 소정의 전압을 유지하도록 하여 준다.
제1, 제2 클리퍼(48)(49)는 드레인 단자와 게이트 단자를 서로 접속하는 엔모스 트랜지스터를 전원전압단으로부터 소정개 병렬로 연결하여 구성한 것으로, 전원전압(VDD)이 고전압으로 입력될 때 정해진 전압을 클리핑하여 각 출력노드(41a,44a)를일정한 전압으로 유지하도록 한다.
그리고, 제1 내지 제4 펌핑 캐패시터(41-44)는 도 5에서와 같이 P형 캐패시터를 사용하였으며, 도 8에서와 같이 제1 내지 제4펌핑 캐패시터(41'~44')를 N형 캐패시터를 사용하여도 동일한 효과를 얻는다.
마지막으로, 고전압 검출부(22)에 대하여 도 3에 의거하여 살펴보면 다음과 같다.
초기에 파워-업 시 하이레벨의 파워-업 신호(PWRUP)가 입력되면 트랜지스터(202)가 턴온되어 기준전압 발생기(200a)를 동작시킨다.
이에 따라 기준전압 발생기(200a)는 기준전압을 생성하여 레벨 검출부(200b)로 출력한다.
그러면 상기 기준전압에 의해 레벨 검출부(200b)의 트랜지스터(213)가 턴온되고, 전원전압(VDD)이 고전압으로 입력되면 레벨 검출부(200b)의 다이오드형 트랜지스터(209~212)를 거쳐 하이레벨 신호가 검출되고, 이 하이레벨 신호는 제1 반전부(200c)로 출력한다.
이에 따라 상기 제1 반전부(200c)의 각 트랜지스터(216)(217)는 턴오프되고, 트랜지스터(218)는 턴온되므로 접지측(VSS)으로 바이패스되어 제2 반전부(200d)로 로우레벨 신호가 공급된다.
상기 로우레벨 신호는 제2 반전부(200d)에서 하이레벨 신호로 반전되어 제3 반전부(200c)로 공급한다.
그러면 제3 반전부(200e)의 트랜지스터(220)는 턴오프되고, 트랜지스터(221)는 턴온되고, 트랜지스터(222)는 기준전압 발생부(200a)의 기준전압에 의해 턴온되므로 제4 반전부(200f)로 로우레벨 신호를 공급한다.
이에 상기 제4 반전부(200f)의 낫 게이트(224~226)를 거쳐 하이레벨의 고전압 검출신호(HVDET)가 출력된다.
그리고, 전원전압(VDD)이 저전압으로 입력되면 레벨 검출부(200b)의 다이오드형 트랜지스터(209~212)를 거쳐 검출된 레벨은 로우레벨 신호가 되고, 이 로우레벨 신호는 제1 반전부(200c)의 트랜지스터(218)는 턴오프시키고, 각 트랜지스터(216)(217)는 턴온시켜 제2 반전부(200d)로 하이레벨 신호를 출력한다.
이에 따라 상기 제2 반전부(200d)는 하이레벨 신호를 로우레벨 신호로 반전시켜 제3 반전부(200e)로 제공하여 트랜지스터(221)는 턴오프시키고 트랜지스터(220)는 턴온시켜 하이레벨 신호를 제4 반전부(200f)로 출력한다.
상기 하이레벨 신호는 제4 반전부(200f)의 낫 게이트(224~226)를 거쳐 로우레벨의 고전압 검출신호(HVDET)를 출력한다.
이상에서 상세히 설명한 바와같이 반도체 장치에서, 칩 외부에서 공급되는 전원전압(VDD) 또는 칩의 내부전압(Vint)을 이용하여 레귤레이터(23)와, 오실레이터(24), 고전압 검출부(22), 차지펌프(25)를 동작시켜 전원전압 또는 내부전압이 저전압으로 입력되거나 고전압으로 입력되더라도 원하는 승압전압을 발생하도록 한다.
상술한 바와같이, 본 발명은 차지펌프를 구성하는 더블 부스터 회로를 이용하여 전하를 전달함에 있어 출력 트랜지스터를 2개로 분리하여 사용함으로써 발생하고자 하는 승압전압의 소모를 줄이면서, 출력 트랜지스터의 게이트 전압을 (2VDD+Vt)전압 이상 가하여 출력 트랜지스터의 드레인전압인 2VDD를 전부 승압전압으로 출력함으로써 전하공급 효율을 향상시키고, 특히 저전압이 공급될 경우에는 신속하게 전하를 공급하고, 고전압이 공급될 경우에는 적당량의 전하를 공급하도록 제어하여 전력량을 줄이도록 한 효과가 있다.

Claims (3)

  1. 파워-업한 후 입력되는 전원전압(VDD)을 감지하다가 임의로 설정한 전압 이상이 검출되면 고전압 검출신호를 출력하는 고전압 검출부와; 파워-업 한 후 입력되는 승압전압(VPP)을 감지하다가 상기 승압전압이 소정의 전압 이하로 다운되면 하이레벨의 온신호(LON)를 출력하는 레귤레이터와; 상기 레귤레이터의 온신호와 칩 외부로부터 로우레벨의 라스바신호(RASB: ROW ACCESS STROBE BAR)가 입력될 때 액티브되어 하이레벨의 라스펄스신호(RASP)를 출력하는 콘트롤러와; 상기 레귤레이터로 부터 온신호가 입력되면 발진동작을 하여 일정한 주기의 발진펄스신호(OSCH)를 발생하는 오실레이터와; 상기 오실레이터로부터 발진펄스신호(OSCH) 또는 콘트롤러로부터 라스펄스신호(RASP)가 입력되면 원하는 전위까지 펌핑동작을 행하고 하이레벨의 고전압 검출신호(HVDET)가 입력되면 펌핑동작을 멈추도록 하는 차지 펌프와; 초기 파워-업 시 승압전압(VPP)을 소정의 전위로 프리차지시켜 주는 풀업 트랜지스터와; 최종 출력단에 연결되어 전하량 축적 및 감결합(Decoupling)을 행하도록 하는 감결합용 캐패시터로 구성함을 특징으로 하는 반도체 메모리 장치의 고 효율 전하펌프 회로.
  2. 제1항에 있어서, 고전압 검출부는 파워-업시 임의로 설정한 기준전압을 발생하는 기준전압 발생부와; 입력되는 전원전압(VDD)의 레벨을 검출하는 레벨 검출부와; 상기 레벨 검출부의 검출신호를 소정시간 지연시켜 출력 타이밍을 조절하여 출력하는 제1 내지 제4 반전부로 구성함을 특징으로 반도체 메모리 장치의 고 효율 전하펌프 회로.
  3. 제2항에 있어서, 레벨 검출부는 4개의 다이오드형 트랜지스터와 기준전압에 의해 제어되는 트랜지스터가 병렬로 연결되어 구성함을 특징으로 하는 반도체 메모리 장치의 고 효율 전하펌프 회로.
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