FR2759507A1 - Pompe de charge dans une technologie a double caisson - Google Patents
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Abstract
La présente invention concerne un circuit générateur de tension du type pompe de charge.Pour limiter l'effet substrat dans les cellules de la pompe de charge, le circuit est réalisé dans une technologie à double caisson (triple-well) et le transistor de passage (6) des cellules est muni de moyens de polarisation (8, 9) de son caisson.Application dans les mémoires non volatiles.
Description
POMPE DE CHARGE DANS UNE
TECHNOLOGIE A DOUBLE CAISSON
La présente invention concerne un circuit générateur de tension du type pompe de charge.
TECHNOLOGIE A DOUBLE CAISSON
La présente invention concerne un circuit générateur de tension du type pompe de charge.
Les pompes de charge sont fréquemment employées dans les circuits intégrés pour produire des tensions aussi bien positives que négatives. Ainsi, le brevet américain US 5 077 691 décrit une pompe de charge et son application dans une mémoire EEPROM de type FLASH.
La figure 1A illustre schématiquement une structure de pompe connue, réalisée en technologie MOS à partir d'un substrat P. Un tel circuit permet de produire à partir d'une tension d'alimentation Vcc, une tension positive supérieure à la tension d'alimentation. Le principe de ce générateur de tension est de transférer des charges électriques par pompage dans une série de capacités montées en série et isolées les unes des autres par des transistors ou des diodes.
Le pompage est piloté par des signaux de pilotage A et
B qui seront décrits aux figures 1C et 1D.
B qui seront décrits aux figures 1C et 1D.
La pompe de charge comprend un ensemble de n cellules élémentaires C1 à Cn, dont la structure est décrite à la figure 1B. Ces cellules sont montées en série entre une entrée 1 et une sortie 2. Dans le cas des mémoires de type flash EEPROM, le but d'un tel circuit est de produire une tension positive VP de l'ordre de 10 à 15 volts pour la programmation et l'effacement des cellules mémoire.
Une cellule élémentaire, illustrée figure lB, comprend une entrée 3 pour recevoir une tension d'entrée IN, une sortie 4 pour délivrer une tension de sortie OUT, et une entrée 5 pour recevoir un signal d'horloge CK.
Elle comprend par ailleurs:
- un transistor 6 de type N dont le drain est relié à l'entrée 3 et la source à la sortie 4, et
- une capacité 7 dont un premier pôle est relié au drain et à la grille de commande du transistor 6, et dont le deuxième pôle est relié à l'entrée 5.
- un transistor 6 de type N dont le drain est relié à l'entrée 3 et la source à la sortie 4, et
- une capacité 7 dont un premier pôle est relié au drain et à la grille de commande du transistor 6, et dont le deuxième pôle est relié à l'entrée 5.
Pour que les jonctions entre les régions actives du transistor 6 et le substrat soient correctement polarisées, le substrat du transistor 6 est connecté à la masse. Par ailleurs l'entrée 3 de la première cellule C1 est reliée par l'intermédiaire d'un transistor T à une borne d'alimentation recevant la tension d'alimentation Vcc. La grille de commande du transistor T est également connectée à cette borne d'alimentation.
En pratique, la capacité 7 est réalisé à partir d'un transistor de type N, le premier pôle de la capacité 7 correspondant à la grille de commande du transistor et le deuxième pôle correspondant à la source et au drain reliés entre eux du transistor.
Le signal d'horloge CK appliqué sur l'entrée 5 est en alternance soit le signal de pilotage A, soit le signal de pilotage B illustrés respectivement figures 1C et 1D.
Les signaux de pilotage A et B commutent périodiquement entre un potentiel de masse (0 volt) et un potentiel d'alimentation Vcc. Tout passage du signal
B de Vcc à 0 volt entraîne un passage du signal A de 0 volt à Vcc. A l'inverse, tout passage du signal A de
Vcc à 0 volt entraîne le passage du signal B de 0 volt à Vcc.
B de Vcc à 0 volt entraîne un passage du signal A de 0 volt à Vcc. A l'inverse, tout passage du signal A de
Vcc à 0 volt entraîne le passage du signal B de 0 volt à Vcc.
Le fonctionnement d'une cellule élémentaire Ci est le suivant: à chaque front montant du signal d'horloge
CK (c'est-à-dire du signal de pilotage A ou B), des charges positives sont transmises de l'entrée 3 vers la sortie 4 de la cellule Ci. Les signaux A et B étant de polarité opposée, les charges positives sont alors transférées progressivement d'une cellule à l'autre pour délivrer en bout de chaîne une tension positive VP sur la sortie 2. La tension de sortie de la pompe de charge est obtenue en chargeant et en déchargeant consécutivement les capacités.
CK (c'est-à-dire du signal de pilotage A ou B), des charges positives sont transmises de l'entrée 3 vers la sortie 4 de la cellule Ci. Les signaux A et B étant de polarité opposée, les charges positives sont alors transférées progressivement d'une cellule à l'autre pour délivrer en bout de chaîne une tension positive VP sur la sortie 2. La tension de sortie de la pompe de charge est obtenue en chargeant et en déchargeant consécutivement les capacités.
On obtient ainsi à la sortie la tension VP = (n+l)*(Vcc-Vt) où Vt est la tension de seuil des transistors 6 des cellules Ci. L'amplitude de la tension de sortie VP est fonction de l'amplitude des signaux de pilotage (i.e de la tension d'alimentation), de la tension seuil Vt et du nombre d'étages élémentaires de la pompe.
La pompe de charge telle que décrite est réalisée sur un substrat P comme il a été dit précédemment. Ce substrat est relié à la masse pour que tous les jonctions avec les régions actives du transistor soient polarisées en inverse.
Cependant la tension de sortie VP produite par ce type de pompe de charge ne croît pas indéfiniment en rajoutant des cellules mais tend vers une valeur asymptotique au bout d'un certain nombre de cellules.
Cette limitation est due en majorité à l'effet substrat (body effect).
En effet, la tension Vt dépend de la tension source-substrat Vsb qui croît à chaque étage. La tension Vt croît donc également à chaque étage. Or, pour qu'il ait transfert de charges d'une cellule élémentaire à l'autre, il faut que l'amplitude des signaux de pilotage, c'est-à-dire Vcc, soit supérieure à la tension de seuil Vt. Comme la tension seuil Vt augmente à mesure que l'on progresse vers la sortie 2, les transistors 6 des cellules élémentaires deviennent de moins en moins passants et la tension VP atteint la valeur asymptotique lorsque Vcc=Vt.
Cette valeur limite est de l'ordre de 25 volts dans le cas d'une technologie fonctionnant en 5 volts.
Comme les tensions nécessaires à la programmation ou l'effacement des mémoires non volatiles dépassent rarement 18 volts, cette limitation de la tension VP n'est pas véritablement un problème dans ce cas.
Cependant, pour les cas où la tension d'alimentation Vcc est plus faible, la tension seuil Vt devient rapidement égale à Vcc et la tension obtenue en sortie de la pompe n'est alors pas très élevée. Par exemple, dans le cas où la tension d'alimentation Vcc est égale à 1,8 volts (valeur clé des technologies futures), la tension VP obtenue en sortie de pompe n'est que de 4 volts et est très inférieure à la valeur nécessaire pour la programmation et l'effacement des cellules mémoire dans une mémoire non volatile.
Un but de l'invention est donc de proposer une structure de pompe de charge permettant de limiter l'effet substrat et ainsi de produire des tensions de sortie VP plus élevées avec un même nombre de cellules élémentaires.
Un autre but de l'invention est de permettre l'obtention de valeurs asymptotiques plus élevées pour une même tension d'alimentation Vcc.
Pour limiter l'effet substrat, on prévoit l'utilisation d'une technologie à double caisson, appelée technologie "triple well", afin de polariser individuellement les caissons des transistors des différentes cellules de pompage et d'optimiser pour chaque cellule la tension Vsb.
Il faut par ailleurs que le caisson de la cellule de pompage soit connecté à l'électrode de drain ou de source du transistor sur laquelle la tension est la plus faible. En effet, si la tension de polarisation du caisson vient à être supérieure à la tension de l'une ou l'autre de ces électrodes, la jonction entre cette électrode et le caisson est alors polarisée en direct et on risque de voir apparaître un courant parasite à travers cette jonction. Ce phénomène est appelé latchup en anglais.
Pour éviter tout risque de latch-up, chaque cellule de pompage comporte des moyens de polarisation du caisson du transistor de la cellule.
Aussi, l'invention a pour objet un circuit générateur de tension positive du type pompe de charge, réalisé à partir d'un substrat de type P, et fournissant sur une sortie une tension positive par pompage de charges positives dans n cellules de pompage montées en série, chaque cellule comprenant au moins une capacité et un transistor de passage de type N,,
caractérisé en ce que le circuit est réalisé dans une technologie à double caisson comprenant dans un substrat, pour chaque transistor, un premier caisson de type P dans lequel sont implantées la zone de drain et la zone de source dudit transistor, un deuxième caisson contenant le premier caisson, les jonctions P-N entre lesdits caissons et le substrat étant polarisées en inverse,
et en ce que chaque cellule comporte en outre des moyens de polarisation du premier caisson dudit transistor de passage pour polariser le premier caisson au potentiel le plus bas entre celui de la source et celui du drain du transistor de passage.
caractérisé en ce que le circuit est réalisé dans une technologie à double caisson comprenant dans un substrat, pour chaque transistor, un premier caisson de type P dans lequel sont implantées la zone de drain et la zone de source dudit transistor, un deuxième caisson contenant le premier caisson, les jonctions P-N entre lesdits caissons et le substrat étant polarisées en inverse,
et en ce que chaque cellule comporte en outre des moyens de polarisation du premier caisson dudit transistor de passage pour polariser le premier caisson au potentiel le plus bas entre celui de la source et celui du drain du transistor de passage.
Selon un premier aspect de l'invention, les moyens de polarisation comportent
- un premier transistor de type N dont la grille de commande et le drain sont reliés respectivement à la source et au drain du transistor de passage et dont la source et le premier caisson sont reliés au premier caisson du transistor de passage, et
- un second transistor de type N dont la grille de commande et la source sont reliées respectivement au drain et à la source du transistor de passage et dont le drain et le premier caisson sont reliés au premier caisson du transistor de passage.
- un premier transistor de type N dont la grille de commande et le drain sont reliés respectivement à la source et au drain du transistor de passage et dont la source et le premier caisson sont reliés au premier caisson du transistor de passage, et
- un second transistor de type N dont la grille de commande et la source sont reliées respectivement au drain et à la source du transistor de passage et dont le drain et le premier caisson sont reliés au premier caisson du transistor de passage.
Dans le cas de circuits générateurs de tension négative réalisés à partir d'un substrat de type P, la technologie impose que les transistors de type P des cellules de pompage aient un caisson de type N. Il est donc possible de polariser individuellement les caissons des cellules de pompage sans faire appel à la technologie triple-well.
L'invention a donc aussi pour objet un circuit générateur de tension négative du type pompe de charge, réalisé à partir d'un substrat de type P, et fournissant sur une sortie une tension négative par pompage de charges négatives dans n cellules de pompage montées en série, chaque cellule comprenant au moins une capacité et un transistor de passage de type P, chaque transistor de type P de la cellule comportant un caisson de type N dans le substrat de type P,
caractérisé en ce que le circuit comporte en outre des moyens de polarisation pour polariser le caisson du transistor de passage au potentiel le plus élevé entre celui de la source et celui du drain du transistor de passage.
caractérisé en ce que le circuit comporte en outre des moyens de polarisation pour polariser le caisson du transistor de passage au potentiel le plus élevé entre celui de la source et celui du drain du transistor de passage.
Selon l'invention, les moyens de polarisation du caisson du transistor de passage de type P comportent
- un premier transistor de type P dont la grille de commande et la source sont reliées respectivement au drain et à la source du transistor de passage et dont le drain et le caisson sont reliés au caisson du transistor de passage, et
- un second transistor de type P dont la grille de commande et le drain sont reliés respectivement à la source et au drain du transistor de passage et dont la source et le caisson sont reliés au caisson du transistor de passage.
- un premier transistor de type P dont la grille de commande et la source sont reliées respectivement au drain et à la source du transistor de passage et dont le drain et le caisson sont reliés au caisson du transistor de passage, et
- un second transistor de type P dont la grille de commande et le drain sont reliés respectivement à la source et au drain du transistor de passage et dont la source et le caisson sont reliés au caisson du transistor de passage.
D'autres caractéristiques et avantages de l'invention apparaîtront à la lecture de la description détaillée qui suit et qui est faite en référence aux dessins annexés dans lesquels
- la figure lA, déjà décrite, représente schématiquement une pompe de charge de l'état de la technique;
- la figure 1B, déjà décrite, représente un schéma détaillé d'une cellule élémentaire de la pompe de la figure lA;
- les figures 1C et 1D, déjà décrites, représentent des chronogrammes des signaux de pilotage de la pompe de la figure lA;
- la figure 2 représente une vue en coupe d'un transistor de type N réalisé dans une technologie à double caisson;
- la figure 3 représente un schéma détaillé d'une cellule élémentaire d'une pompe de charge selon l'invention;
- les figures 4a et 4b représentent schématiquement un second mode de réalisation d'une pompe de charge positive selon l'invention;
- les figures 4c à 4f représentent des chronogrammes des signaux de pilotage de la pompe de charge de la figure 4a;
- les figures 5a et 5b représentent schématiquement un mode de réalisation d'une pompe de charge négative selon l'invention; et
- les figures 5c à 5f représentent des chronogrammes des signaux de pilotage de la pompe de charge de la figure 5a.
- la figure lA, déjà décrite, représente schématiquement une pompe de charge de l'état de la technique;
- la figure 1B, déjà décrite, représente un schéma détaillé d'une cellule élémentaire de la pompe de la figure lA;
- les figures 1C et 1D, déjà décrites, représentent des chronogrammes des signaux de pilotage de la pompe de la figure lA;
- la figure 2 représente une vue en coupe d'un transistor de type N réalisé dans une technologie à double caisson;
- la figure 3 représente un schéma détaillé d'une cellule élémentaire d'une pompe de charge selon l'invention;
- les figures 4a et 4b représentent schématiquement un second mode de réalisation d'une pompe de charge positive selon l'invention;
- les figures 4c à 4f représentent des chronogrammes des signaux de pilotage de la pompe de charge de la figure 4a;
- les figures 5a et 5b représentent schématiquement un mode de réalisation d'une pompe de charge négative selon l'invention; et
- les figures 5c à 5f représentent des chronogrammes des signaux de pilotage de la pompe de charge de la figure 5a.
Pour polariser individuellement le substrat des cellules de la pompe de charge, les transistors des cellules sont réalisés dans une technologie à double caisson (triple-well en Anglais). La figure 2 représente une vue en coupe d'un transistor de type N réalisé dans cette technologie. Cette technologie est bien connu de l'homme du métier. Le transistor comprend, dans le substrat B3 de type P, un premier caisson B1 de type P dans lequel sont implantés la zone de drain D et la zone de source du transistor, et un second caisson B2 de type N contenant le caisson B1. Le transistor comprend également une grille de commande G isolée du caisson B1 par une couche d'oxyde O.
Cette technologie va permettre de polariser différemment les caissons B1 des transistors de chaque cellule. Les caissons et le substrat sont polarisés de manière à ce que les jonctions P-N entre ces trois régions ne passent pas de courant. Si on désigne la tension de polarisation du caisson B1 par VB1, la tension de polarisation du caisson B2 par VB2 et la tension de polarisation du substrat B3 par VB3, il faut donc que VB1 < VB2 et VB3SVB2. Pour plus de commodité, le substrat B3 commun à toutes les cellules sera de préférence connecté à la masse, et on prendra VB1=VB2.
Avec l'emploi de cette technologie, chaque cellule occupe une surface sur silicium plus importante, cependant cette perte de place est compensée par le fait que l'on utilise moins de cellules pour produire la tension désirée.
Pour éviter tout risque de latch-up, le caisson B1 de chaque transistor doit être polariser de manière à ce que les jonctions caisson-drain et caisson-source ne soient pas polarisées en direct. Or, on ne peut connecter directement le caisson B1 de chaque transistor à son drain ou à sa source car tantôt la tension de drain est supérieure à la tension de source, tantôt c'est l'inverse. Il faut donc en permanence polariser le caisson B1 au potentiel le plus bas entre celui de la source et celui du drain du transistor de la cellule. C'est le rôle des moyens de polarisation décrit à la figure 3.
La figure 3 décrit une cellule élémentaire de pompe de charge positive selon l'invention. Cette cellule qui correspond à la cellule de la figure 1B est complétée par des moyens de polarisation du caisson B1 du transistor 6 de la cellule. Ces moyens sont constitués d'un transistor 8 de type N dont la grille de commande et le drain sont reliés respectivement à la source et au drain du transistor 6 et dont la source et le caisson B1 sont reliés au caisson B1 du transistor 6. Ces moyens comprennent également un transistor 9 de type N dont la grille de commande et la source sont reliées respectivement au drain et à la source du transistor 6 et dont le drain et le caisson B1 sont reliés au caisson B1 du transistor 6. Ces moyens de polarisation fonctionnent de la manière suivante: lorsque la tension d'entrée IN de la cellule est supérieure à la tension de sortie OUT, le transistor 9 est passant, et le caisson B1 et le drain du transistor 6 sont alors reliés ensemble. Le transistor 8 est quant à lui bloqué. Dans le cas inverse, lorsque IN > OUT, le transistor 8 est passant et le caisson B1 du transistor 6 est relié à sa source. Pour que ces moyens fonctionnent convenablement, il faut cependant que la différence entre la différence de tension entre le drain et la source du transistor 6 soit supérieure à la tension de seuil Vt. Ce cas n'arrive que lorsque la pompe de charge est à l'arrêt.
L'ajout des transistors 8 et 9 n'engendre pas une perte de place sur silicium très importante car ils sont de préférence réalisés dans le caisson B2 du transistor 6.
Ces moyens de polarisation permettent ainsi de limiter le risque de latch-up et de restreindre la tension Vsb pour chaque cellule. Un tel circuit permet donc de limiter l'effet substrat qui pénalisait fortement le gain des dernières cellules de la pompe de charge. Par ce circuit, le gain des différentes cellules de la pompe de charge est à peu près uniforme tout en restant le plus élevé possible.
Ce circuit permet également de limiter le risque de destruction des transistors des cellules car on limite la différence de potentiel entre la grille de commande et le caisson des transistors.
Les figures 4A à 4F décrivent une variante de la pompe de charge positive selon l'invention. Dans cette version, les cellules C1 à Cn sont pilotées chacune par deux signaux de d'horloge CK1 et CK2. Ces signaux d'horloge peuvent être de manière alternée soit des signaux de pilotage Al et A2 décrits aux figures 4C et 4D, soit des signaux de pilotage B1 et B2 Décrits aux figures 4E et 4F. Ces signaux d'horloge sont appliquées sur des entrées 5a et 5b prévues à cet effet.
La figure 4B décrit une cellule élémentaire de la pompe de charge de la figure 4A. Elle reprend la structure de la cellule de la figure 3. Le premier pôle de la capacité 7 n'est plus relié au drain du transistor 6 mais est connecté au drain d'un transistor 11 de type N dont la source et le caisson B1 sont reliés au drain du transistor 6. La grille du transistor 11 est par ailleurs connectée à la source du transistor 6. L'entrée de signal 5 devient l'entrée 5b.
Enfin, la cellule comprend une capacité 10 supplémentaire dont un premier pôle est connecté au drain du transistor 6 et le deuxième pôle est connecté à la borne d'entrée 5a. Les moyens de polarisation sont identiques à ceux de la figure 3.
Les signaux de pilotage Al, A2, B1 et B2 sont décrits respectivement aux figures 4C à 4F. En supposant que les signaux A1 et A2 sont initialement à o et que les signaux B1 et B2 sont initialement à Vcc, les signaux Al, A2, B1 et B2 se présentent sous la forme suivante:
- la montée à Vcc du signal A2 entraîne la descente à 0 du signal B1,
- la descente à 0 du signal B1 entraîne la montée à Vcc du signal Al,
- la montée à Vcc du signal Al entraîne la descente à 0 du signal B2, ce signal B2 remontant à Vcc après un certain délai,
- la remontée à Vcc du signal B2 entraîne la descente à 0 du signal Al,
- la descente à 0 du signal Al entraîne la montée du signal B1 à Vcc, et
- la montée à Vcc du signal B1 entraîne la descente à 0 du signal A2, ce signal A2 qui, après un certain délai, va remonter à Vcc et ainsi de suite.
- la montée à Vcc du signal A2 entraîne la descente à 0 du signal B1,
- la descente à 0 du signal B1 entraîne la montée à Vcc du signal Al,
- la montée à Vcc du signal Al entraîne la descente à 0 du signal B2, ce signal B2 remontant à Vcc après un certain délai,
- la remontée à Vcc du signal B2 entraîne la descente à 0 du signal Al,
- la descente à 0 du signal Al entraîne la montée du signal B1 à Vcc, et
- la montée à Vcc du signal B1 entraîne la descente à 0 du signal A2, ce signal A2 qui, après un certain délai, va remonter à Vcc et ainsi de suite.
Le fonctionnement d'une telle cellule est le suivant: les charges positives sont transférées de l'entrée 3 vers la sortie 4 sur front descendant du signal CK2 (A2 ou B2), le transistor 6 étant alors passant. La tension d'entrée IN augmente de Vcc sur front montant du signal CK1 (Al ou B1). Dans ce second mode de réalisation, la technologie à double caisson (triple-well) et les moyens de polarisation 8 et 9 assurent la même fonction que dans la pompe de charge des figures 1 à 3. Ainsi, pour chaque cellule, la polarisation du caisson B1 des transistors est différente afin d'optimiser la tension Vsb.
L'invention concerne également un circuit générateur de tension négative de type pompe de charge dont un mode de réalisation est illustré aux figures 5A à 5F. Ce circuit est réalisé à partir d'un substrat P;
Les transistors de type P utilisés dans ce circuit comportent un caisson de type N dans le substrat. Il n'est donc pas utile de réaliser ce circuit en technologie triple-well.
Les transistors de type P utilisés dans ce circuit comportent un caisson de type N dans le substrat. Il n'est donc pas utile de réaliser ce circuit en technologie triple-well.
La pompe de charge comprend un ensemble de n cellules élémentaires C'1 à C'n, dont la structure est décrite à la figure 5B. Ces cellules sont montées en série entre une entrée 1' et une sortie 2'.
Une cellule élémentaire, illustrée figure 5B, comprend une entrée 3' pour recevoir une tension d'entrée IN', une sortie 4' pour délivrer une tension de sortie OUT, et deux entrées 5'a et 5'b pour recevoir deux signaux d'horloge CK1 et CK2.
Elle comprend par ailleurs:
- un premier transistor 6' de type P dont la source est reliée à l'entrée 3' et le drain à la sortie 4',
- un second transistor 11' de type P dont le drain et le caisson sont reliés à l'entrée 3', dont la source est reliée à la grille du transistor 6' et dont la grille est reliée à la sortie 4',
- une première capacité 7' dont un premier pôle est relié à la grille de commande du transistor 6', et dont le deuxième pôle est relié à l'entrée 5'b, et
- une deuxième capacité 10' dont un premier pôle est relié à l'entrée 3' et dont le deuxième pôle est connecté à l'entrée 5'a.
- un premier transistor 6' de type P dont la source est reliée à l'entrée 3' et le drain à la sortie 4',
- un second transistor 11' de type P dont le drain et le caisson sont reliés à l'entrée 3', dont la source est reliée à la grille du transistor 6' et dont la grille est reliée à la sortie 4',
- une première capacité 7' dont un premier pôle est relié à la grille de commande du transistor 6', et dont le deuxième pôle est relié à l'entrée 5'b, et
- une deuxième capacité 10' dont un premier pôle est relié à l'entrée 3' et dont le deuxième pôle est connecté à l'entrée 5'a.
Le caisson des transistors de la cellule et le substrat sont polarisés en inverse. Par ailleurs l'entrée 3' de la première cellule C'l est reliée par l'intermédiaire d'un transistor T' à la masse, la grille de commande du transistor T' étant connectée à une borne d'alimentation Vcc.
En pratique, les capacités 7' et 10' sont réalisés à partir de transistors de type P, le premier pôle de ces capacités correspondant à la grille de commande d'un transistor et le deuxième pôle correspondant à la source et au drain reliés entre eux de ce transistor.
Pour polariser le caisson du transistor 6', la cellule élémentaire est complétée par des moyens de polarisation constitués des transistors 8' et 9'. Le transistor 8' est de type P et sa grille de commande et sa source sont reliées respectivement au drain et à la source du transistor de passage 6' alors que son le drain et son caisson sont reliés au caisson du transistor de passage 6'. Le transistor 9' est également de type P; sa grille de commande et son drain sont reliés respectivement à la source et au drain du transistor de passage 6' alors que sa source et son caisson sont reliés au caisson du transistor de passage 6'.
Les signaux de pilotage A'1, A'2, B'1 et B'2 appliquées sur les entrées 5'a et 5'b sont représentés sur les figures 5C à 5F. Ces signaux sont les signaux complémentaires des signaux des figures 4C à 4F.
Le fonctionnement d'une telle cellule est le suivant: la tension d'entrée IN' diminue de Vcc sur front descendant du signal CK'1 (i.e A'1 ou B'1) et des charges négatives sont transférées de l'entrée 3' vers la sortie 4' sur front descendant du signal d'horloge
CK'2 (i.e A'2 ou B'2). A tout moment, le caisson du transistor 6' est polarisé au potentiel le plus élevé entre celui de sa source et celui de son drain pour limiter l'effet substrat.
CK'2 (i.e A'2 ou B'2). A tout moment, le caisson du transistor 6' est polarisé au potentiel le plus élevé entre celui de sa source et celui de son drain pour limiter l'effet substrat.
Claims (4)
1 - Circuit générateur de tension positive du type pompe de charge, réalisé à partir d'un substrat de type
P, et fournissant sur une sortie (2) une tension positive (VP) par pompage de charges positives dans n cellules de pompage (Cî,...,Cn) montées en série, chaque cellule comprenant au moins une capacité (7) et un transistor de passage (6) de type N,
caractérisé en ce que le circuit est réalisé dans une technologie à double caisson comprenant dans un substrat, pour chaque transistor, un premier caisson (B1) de type P dans lequel sont implantées la zone de drain (D) et la zone de source (S) dudit transistor, un deuxième caisson (B2) contenant le premier caisson (B1), les jonctions P-N entre lesdits caissons et le substrat étant polarisées en inverse,
et en ce que chaque cellule comporte en outre des moyens de polarisation (8,9) du premier caisson (B1) dudit transistor de passage (6) pour polariser le premier caisson (B1) au potentiel le plus bas entre celui de la source et celui du drain du transistor de passage (6).
2 - Circuit selon la revendication 1 caractérisé en ce que lesdits moyens de polarisation (8,9) dans chaque cellule comportent
- un premier transistor (8) de type N dont la grille de commande et le drain sont reliés respectivement à la source et au drain du transistor de passage (6) et dont la source et le premier caisson sont reliés au premier caisson du transistor de passage (6), et
- un second transistor (9) de type N dont la grille de commande et la source sont reliées respectivement au drain et à la source du transistor de passage (6) et dont le drain et le premier caisson sont reliés au premier caisson du transistor de passage (6).
3 - Circuit générateur de tension négative du type pompe de charge, réalisé à partir d'un substrat de type
P, et fournissant sur une sortie (2') une tension négative (VN) par pompage de charges négatives dans n cellules de pompage (Cl',...,Cn') montées en série, chaque cellule comprenant au moins une capacité (7') et un transistor de passage (6') de type P, chaque transistor de type P de la cellule comportant un caisson de type N dans le substrat de type P,
caractérisé en ce que le circuit comporte en outre des moyens de polarisation (8',9') pour polariser le caisson du transistor de passage (6') au potentiel le plus élevé entre celui de la source et celui du drain du transistor de passage (6').
4 - Circuit selon la revendication 2 caractérisé en ce que les moyens de polarisation (8',9') du caisson du transistor de passage (6') comportent
- un premier transistor (8') de type P dont la grille de commande et la source sont reliées respectivement au drain et à la source du transistor de passage (6') et dont le drain et le caisson sont reliés au caisson du transistor de passage (6'), et
- un second transistor (9') de type P dont la grille de commande et le drain sont reliés respectivement à la source et au drain du transistor de passage (6') et dont la source et le caisson sont reliés au caisson du transistor de passage (6').
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