CH631287A5 - Element de memoire non-volatile, electriquement reprogrammable. - Google Patents

Description

La présente invention concerne un élément de mémoire non-volatile, électriquement reprogrammable, réalisé en technologie intégrée CMOS à grille de silicium polycristallin, comportant un transistor MOS à canal p à grille flottante.

On connaît déjà des éléments de mémoire à durée très longue de rétention de l'information, utilisant une grille flottante couplée capacitivement à une électrode de commande. On peut notamment citer à ce sujet les références suivantes:

(1) Y. Tarui, Y. Hayashi and K. Nagai, «Electrically reprogrammable non volatile semiconductor memory», IEEE J. So-lid-State Circuits, Vol. SC-7, pp. 369-375,1972.

(2) H. Iizuka, F. Masuoka, T. Sato and M. Ishikawa, «Electrically Alterable Avalanche-Injection-Type MOS READ-ON-

LY Memory with Stacked-Gate Structure», IEEE Trans, on Electorn Devices, Vol. ED-23, pp. 379-387,1976

(3) B. Agusta and J.J. Chang, «Non volatile semiconductor Storage device utilizing avalanche-injection and extraction of s stored information», Brevet USA Nr. 3 797 000.

(4) J.F. Verwey and R.P. Rramer, «ATMOS-An Electrically Reprogrammable Read-Only Memory Device», IEEE Trans, on Electron Devices, Vol. ED-21, No 10, pp. 631-636,1974.

(5) J.W.Kelley and D.F. Millet, «An Electrically alterable io ROM and it doesn't use nitride», Electronics, Dec. 9, pp. 101—

104,1976.

(6) B. Rössler, «Electrically Erasable and Reprogrammable Read-Only Memory using the n-Channel SIMOS One-Transis-tor Cell», IEEE Trans, on Electron Devices, Vol. ED-24, No 5,

15 pp. 606-610,1977.

(7) R.G. Müller, H. Nietsch, B. Rössler and E. Walter, «An 8192-Bit Electrically Alterable ROM Employing a One-Tran-sistor Cell with Floating Gate», IEEE J. of Solid-State Circuits, Vol. SC-12, No 5,1977.

20 (8) W.M. Gosney, «DIFMOS-A floating gate electrically erasable non volatile semiconductor memory technology», IEEE Trans, on Electron Devices, Vol. ED-24, pp. 594-599, 1977.

Les principaux mécanismes d'inscription et d'effacement 25 utilisés sont:

- injection d'électrons par avalanche d'une jonction p+-n (réf. 1,2,3,5, 8)

- injection de trous par avalanche d'une jonction n+-p (réf. 1,4,5,8)

30 - injection d'électrons à partir du canal du transistor à canal n (réf. 1,6,7)

- injection d'électrons par émission de champ de la grille flottante vers l'électrode de commande (réf. 2) ou vers la source ou le canal du transistor (réf. 6,7)

35 - injection d'électrons par avalanche dans le silicium poly- . cristallin (réf. 3).

Le mécanisme d'émission de champ a été décrit en détail dans la référence suivante 40 (9) M. Lenzlinger and E.H. Snow, «Fowler-Nordheim tun-neling into thermally grown Si02», J. Appi. Phys., Vol. 40, pp. 278-283,1969.

D'autre part, une augmentation du couplage capacitif entre la grille flottante et l'électrode de commande a été proposée 45 dans la référence suivante

(10) B. Rössler, «Feldeffekttransistor mit isoliertem, schwebenden Speichergate», brevet suisse No. 601 895.

Dans les éléments de mémoire connus, les mécanismes d'inscription et d'effacement sont en général tels qu'ils entraî-50 nent l'un ou l'autre une forte consommation d'énergie ou exigent des tensions de commande élevées, ce qui nécéssite des sources de signaux de commande externes, c'est-à-dire non réalisées sur le même circuit intégré que la mémoire. Les dispositifs selon les références 2 et 3 ont le désavantage de requérir des 55 tensions d'inscription et d'effacement de signes opposés et donc difficilement aiguillables. L'inscription sélective s'effectue souvent par superposition de deux tensions de commande de signes opposés. L'effacement est d'une façon générale un effacement global, c'est-à-dire non-sélectif. Enfin, les mémoires décrites 60 précédemment sont en général incompatibles avec une technologie CMOS usuelle à grille en silicium polycristallin.

La présente invention à pour but de fournir un élément de mémoire du type mentionné au début, qui soit reprogrammable au moyen d'une tension obtenue à partir de la tension d'alimen-65 tation de la mémoire elle-même. Elle vise notamment à permettre l'utilisation d'une tension engendrée sur le même circuit intégré que la mémoire et ayant une seule polarité, pour effacer et inscrire la mémoire par l'intermédiaire de circuits d'aiguillage

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également intégrés sur le même circuit, alimentés et commandés à partir de la même tension d'alimentation que la mémoire.

A cet effet, l'élément de mémoire selon l'invention présente les caractéristiques mentionnées dans la revendication 1.

Les revendications 2 à 4 décrivent des formes d'éxecution préférées de cet élément.

L'élément de mémoire selon l'invention offre l'avantage important de pouvoir être effacé et reprogrammé par des tensions de commande relativement basses et moyennant une très faible consommation de courant. Ainsi, les tensions nécessaires pour l'effacement et l'inscription peuvent être produites à partir de la tension d'alimentation du circuit au moyen d'un multiplicateur de tension réalisé de façon entièrement intégré sur le même substrat que la mémoire. Ces tensions de commande peuvent avoir une seule polarité, en l'occurence négative, conformément à la technologie CMOS utilisée, décrite par exemple dans la référence suivante.

(11) B. Gerber et F. Leuenberger, «Circuit à transistors MOS complémentaires et son procédé de fabrication», brevet suisse No. 542 518.

Des circuits d'aiguillage commandés à basse tension permettent d'appliquer les tensions de commande sélectivement sur l'électrode correspondante de l'élément de mémoire désignée.

La référence

(12) J. Fellrath et E. Vittoz, «Steuervorrichtung in integrierter Schaltungstechnik», demande de brevet allemand No.

28 28017 décrit un multiplicateur de tension et des circuits d'aiguillage utilisables pour la commande du présent élément de mémoire.

L'invention a également pour objet l'utilisation du présent élément de mémoire dans un dispositif intégré de mémoire présentant les caractéristiques selon la revendication 5.

Le dessin annexé illustre, à titre d'exemple, différentes formes de réalisation de l'élément de mémoire selon l'invention ainsi que son utilisation.

La figure 1 est un schéma du circuit électrique équivalent de l'élément de mémoire selon l'invention.

La figure 2 est une vue de dessus d'un exemple de réalisation de l'élément de mémoire, sous forme d'un plan de masque du circuit intégré correspondant.

La figure 3 est une vue en coupe selon la ligne IlIa-IIIc de la figure 2.

La figure 4 est une vue de dessus, analogue à celle de la figure 2, d'un autre exemple de réalisation de l'élément de mémoire selon l'invention.

La figure 5 est une vue en coupe selon la ligne Va-Vc de la figure 4.

La figure 6 est le schéma d'un multiplicateur de tension et d'un circuit d'aiguillage utilisables en relation avec l'élément de mémoire selon l'invention.

L'élément de mémoire représente au figures 2 et 3 et correspondant au schéma électrique équivalent de la figure 1 comporte un transistor à canal p,TM, dont la grille Gx' est flottante et constitue une première partie d'une électrode flottante G^ Une deuxième partie G/' de l'électrode flottante Gj est couplée capacitivement à une électrode de commande G2 et une troisième partie G!'" de l'électrode flottante Gì étant couplée capacitivement à un caisson 2 faiblement dopé du type p~ formée dans un substrat 1 constituée par une plaque de silicium monocristallin de type n~. La jonction pn entre ce caisson et le substrat forme une diode Dp dans le schéma de la figure 1.

Les connexions extérieures de cet ensemble sont désignées par D en ce qui concerne le drain du transistor TM, E2 en ce qui concerne l'électrode de commande G2 et E3 qui représente la connexion du caisson 2, réalisée par l'intermédiaire d'une région 3 dopée p+ formée à l'intérieur du caisson 2 et en contact avec une métalisation G3. Le substrat 1, auquel est connecté la source S du transistor TM est relié à la masse.

Comme le montrent plus particulièrement les figures 2 et 3 la grille Gx' du transistor TM est séparée du substrat par une couche d'oxyde de grille 4 ayant l'épaisseur usuelle pour un transistor, soit dans cet exemple 750 Â. La partie G/' de l'élec-5 trode flottante Gj est séparée du substrat par une couche d'oxyde de champ 5 dont l'épaisseur est d'environ 10 000 Â. La troisième partie G/" de l'électrode flottante est séparée de la surface du caisson 2 par une couche d'oxyde de grille 4' plus mince que la couche 4, son épaisseur pouvant être de 350 Â par io exemple.

L'électrode flottante Gi en silicium polycristallin est recouverte, comme le montre la figure 3, d'une première couche 6 d'oxyde de silicium dopé au bore et d'une deuxième couche 7 15 d'oxyde de silicium dopé au phosphore. L'électrode de commande G2 est réalisée, comme les autres connexions électriques, par une métallisation en aluminium.

La figure 2 montre la disposition des différentes parties de l'élément de mémoire vue de dessus et constitue en fait le plan 20 de masque que l'on peut utiliser pour la fabrication du circuit.

Le procédé de fabrication utilisé dans le présent exemple fait appel à la technologie CMOS telle qu'elle est décrite par exemple dans la référence (11). Par rapport à cette technologie, qui utilise des masques désignés par Mx à M6, un masque supplé-25 mentaire M2' est nécessaire pour la fabrication du présent circuit.

Un premier masque M! sert à délimiter la région du substrat dans laquelle on forme le caisson 2 faiblement dopé du type p", ainsi que les caissons éventuellement nécessaires sur le même 30 substrat pour former des transistors à canal n faisant partie de l'ensemble d'un dispositif de mémoire.

Le masque M2 délimite les fenêtres englobant les régions source, drain et grille 3'du transistor TM à canal p ainsi que la région 3 constituant une région de contact ohmique avec le 35 caisson 2. Les régions correspondantes des autres transistors à canal p qui peuvent faire partie de l'ensemble du circuit réalisé sur le même substrat sont obtenues au moyen du même masque.

Le masque désigné par M2' sert à graver la couche d'oxyde de grille 4 dans la région 4' après une croissance partielle. La 40 croissance de l'oxyde grille est alors poursuivie jusqu'à l'obtention de l'épaisseur voulue de 750 Â dans la région 4. Grâce au masque M2' supplémentaire, la couche d'oxyde de grille 4' n'aura qu'une épaisseur réduite telle qu'elle est essentielle pour le fonctionnement du présent élément de mémoire qui sera décrit 45 en détail plus Ioins.

Le masque M3 sert à délimiter l'électrode flottante en silicium polycristallin ainsi que les grilles des éventuels autres transistors à canal p et n réalisés sur le même substrat. On notera que l'électrode flottante se trouve plaçée sur une couche 50 d'oxyde de grille d'épaisseur réduite dans les régions délimitées par M2 et M2', sur une couche d'oxyde de grille d'épaisseur normale dans les régions délimintées par M2 seulement et sur une couche d'oxyde de champ partout ailleurs.

Le masque M4 n'est pas représenté dans la figure 2, car il 55 sert à délimiter d'une façon générale les régions qui seront dopées n+ et p+ lors de la fabrication. Dans le cas de la figure 2 ce masque n'intervient pas étant donné que le dopage p+ intervient sur l'ensemble de la surface représentée. Toutefois d'une façon générale les diffusions p+ et n+ s'effectuent simultanément. Les 60 régions qui seront dopées n+ sont recouvertes d'une seule couche d'oxyde dopé au phosphore, alors que les autres régions sont recouvertes des couches d'oxyde dopé au bore et au phosphore. Dans le cas de la figure 2 la région 3 est ainsi dopée p+ pour réaliser un contact ohmique avec le caisson 2 dopé p~. Le 65 masque M4 sera par contre visible sur la forme de réalisation selon la figure 4 dans laquelle un dopage n+ intervient dans une partie du circuit représenté, tel que cela sera décrit en relation avec cette figure 4.

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Le masque suivant désigné par Ms permet d'ouvrir des fenêtres de contact telles que 8 dans la figure 3 avec les régions dopées p+ et n+ à travers les couches d'oxyde dopées. Il est à remarquer que l'électrode Gx en silicium polycristallin n'est pas rendue accessible par une fenêtre de contact mais qu'en tant que électrode flottante elle est entièrement enrobée d'oxyde.

Le dernier masque M6 délimite les parties métalliques, en particulier les parties de connexion, par gravure dans une couche d'aluminium préalablement déposée. Dans le circuit de la figure 2 on réalise ainsi l'électrode de commande G2 ainsi que les connexions D, E2, E3 et S.

Sur la figure 3 on a indiqué, pour faciliter l'explication, les capacités entrant en ligne de compte correspondant au schéma de la figure 1. La capacité Cj est la capacité de la grille flottante Gì vis à vis du substrat à travers la couche d'oxyde de champ 5 et la couche d'oxyde de grille 4, la capacité C2 est la capacité de la grille flottante Gj vis à vis de l'électrode de commande G2 et la capacité C3 est la capacité entre la partie G/" et le caisson 2 à travers la couche d'oxyde de grille aminci 4' et l'oxyde de champ 5 sur caisson p- 2.

L'agencement de l'ensemble est tel que la capacité C2 soit grande vis-à-vis de Cj et C3 afin que la tension UGi apparaissant sur l'électrode flottante, donnée en fonction de la tension de commande UG2 appliquée en E2 par la relation

UGi =

•u,

G2

C2 + C1 + C,

aussi proche que possible de la tension UG2. Ceci est obtenu en conférant à la partie Gi" de l'électrode flottante Gx une surface sensiblement plus grande qu'à la partie de grille G'x du transistor Tm (qui est par exemple de 6 X 6 |im2) ainsi que de la partie G/''de l'électrode flottante. Il est à noter que pour une surface donnée de G/', la capacité C2 peut être augmentée par un dopage n+ de la partie Gj" de l'électrode flottante, ce qui revient à appliquer une seule couche d'oxyde dopé au phosphore entre G2 et Gi". La capacité C3 est choisie petite vis-à-vis des autres capacités afin que la tension appliquée sur le caisson 2 se retrouve presque entièrement à travers la couche d'oxyde 4' de faible épaisseur (environ 350 Â), la tension entre l'électrode Gi et le caisson 2 étant donnée par

Uo,- C'

U,

Ci+C2+C3 03

Le fonctionnement de l'élément de mémoire selon les figures 1 à 3 peut être résumé de la façon suivante.

A l'état initial l'électrode flottante n'est pas chargée et le transistor TM n'sst pas conducteur lorsqu'on applique une tension d'alimentation de — 1,5 V à son drain.

Lorsqu'on applique une tension de commande négative d'environ — 40 V à la connexion E2, l'électrode flottante sera polarisée négativement par couplage capacitif et provoquera un champ électrique suffisamment intense à travers la couche d'oxyde mince 4' pour que des électrons soient émis par émission de champ vers le caisson 2 qui est connecté à la masse par l'intermédiaire de p+, G3 et E3. Le transistor TM reste donc non conducteur. Si l'on trace la caractéristique donnant le courant de drain ID du transistor TM en fonction de la tension négative appliquée sur l'électrode de commande, UG2, pour une tension de drain de — 30 mV, l'extrapolation de la partie linéaire de cette caractéristique jusqu'à ID = 0 donne la tension de seuil extrapolée de l'élément de mémoire par rapport à l'électrode flottante.

Si l'on applique à l'électrode de commande G3 (par l'intermédiaire de la connexion E3) une tension négative de -40 V, la borne E2 étant reliée à la masse, le potentiel de l'électrode flottante sera pratiquement fixé par celui de l'électrode G2 et le champ électrique à travers la couche d'oxyde d'épaisseur réduite 4' aura le sens opposé à celui du cas de l'effacement qui vient d'être décrit. Des électrons seront par conséquent émis du caisson 2 vers l'électrode flottante, par émission de champ, de sorte que Gì se chargera négativement. Le transistor TM sera conducteur même pour une tension UG2 = 0 V. La tension de seuil de 5 la mémoire ainsi inscrite pourra être déterminée de la même manière que pour la mémoire effacée, mais en utilisant cette fois-ci une rampe de tension positive UG2.

Le présent élément de mémoire utilise ainsi l'injection d'électrons par émission de champ aussi bien pour l'effacement 10 que pour l'inscription de la mémoire. Dans les deux sens, cette émission n'exige au'une très faible puissance et s'effectue avec des tensions de commande de même polarité (négative).

H est à noter que les champs électriques appliqués à travers la couche d'oxyde aminci 4' sont proches des champs de dais quage de l'oxyde. Toutefois il est à noter que le courant d'électrons se limite automatiquement, puisqu'au moment où le courant commence à circuler, l'électrode flottante se charge, ce qui diminue le champ appliqué à travers l'oxyde de grille et fait cesser l'injection. L'électrode de commande G2 étant parfaite-20 ment isolée et le caisson 2 ayant une tension de claquage d'environ 200 V, il ne se produit pas d'autres courants que ceux de l'injection susmentionnée.

Le mécanisme d'inscription et d'effacement utilisé dans le présent élément de mémoire ne requiert pas de formes particu-25 lières des tensions à appliquer. D'autre part un avantage important réside dans le fait, que le substrat se trouve toujours au même potentiel. Un élément de mémoire peut ainsi être inscrit ou effacé de manière sélective alors que le reste du circuit, intégré sur le même substrat continue à fonctionner. 30 Une variante d'exécution de l'élément de mémoire selon les figures 2 et 3 consiste à supprimer le caisson 2 dopé p- de cet élément. Dans ce cas l'inscription n'aura pas lieu par émission de champ mais grâce à l'avalanche de la jonction p+-n qui requiert également une tension négative. L'utilisation de cette 35 jonction et le fait que celle-ci soit située sous une couche d'oxyde de grille d'épaisseur réduite présente deux avantages principaux par rapport au mécanisme d'avalanche utilisé précédemment (réf. 2), le drain du MOST servant à l'injection. Lorsque l'électrode flottante se charge négativement il ne se produit 40 pas de courant parasite entre la diode d'injection et la source du transistor TM. Il n'est alors pas nécessaire de laisser flotter la source de la mémoire lors de l'inscription au moyen d'un circuit logique supplémentaire. D'autre part, la tension d'avalanche de la jonction se trouve réduite (à environ 20 V pour une épaisseur 45 de la couche 4' de 350 Â) et par conséquent, cette tension peut être facilement aiguillée par des transistors réalisés sur une couche d'oxyde de grille usuelle sans la présence de courants de claquage. L'expérience montre qu'avec des impulsions à temps de montée relativement lent (200 ms) les courants d'avalanche 50 obtenus restent inférieurs à 50 nA et donc compatibles avec un multiplicateur de tension intégré.

Les figures 4 et 5 montrent une variante d'exécution de l'élément de mémoire selon les figures 2 et 3 qui ne se distingue que par les deux points suivants, de sorte que pour le reste, la 55 description est analogue et ne sera pas répétée ici (les mêmes chiffres de référence désignant des éléments analogues). Selon cette variante l'électrode flottante Gi est dopée n+ au lieu de p+ dans les parties G!" et Gì'". Cette variante ne demande pas d'opération supplémentaire. Le couplage capacitif entre l'élec-60 trode de commande G2 et l'électrode flottante G! est ainsi accru du fait qu'une seule couche d'oxyde dopé au phosphore se trouve entre ces deux électrodes et que leur distance est donc réduite. D'autre part, la barrière de potentiel entre le silicium polycristallin dopé n+ et l'oxyde de grille 4' est plus faible de 65 sorte que les électrons en concentration majoritaire dans l'électrode flottante sont réinjectés au moyen de tensions d'effacement plus faibles, c'est-à-dire d'environ 5 à 10 V selon la durée d'impulsions. La figure 4 montre le contour du masque M4 ser

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vant à délimiter les régions dopées n+ (à l'intérieur du contour) etp+.

Le deuxième point qui caractérise la variante selon les figures 4 et 5 est le fait qu'une région 12 dopée n+ est placée dans le caisson 2 en se situant partiellement sous la couche d'oxyde de grille d'épaisseur réduite 4'. Cette région dopée obtenue par diffusion latérale provoque également une réduction de la barrière de potentiel susmentionné et donc une réduction de la tension d'inscription.

Le présent élément de mémoire a été conçu de façon à pouvoir être effacé et inscrit au moyen de tensions dérivées de la source d'alimentation de l'élément de mémoire lui-même par l'intermédiaire de circuits pouvant être entièrement intégrés sur le même substrat que la mémoire.

Un tel dispositif de mémoire comporte une oscillateur fournissant des impulsions à haute fréquence, un multiplicateur de tension ainsi que des circuits d'aiguillage pour la commande de la mémoire. Un exemple d'un circuit multiplicateur de tension et de circuits d'aiguillage appropriés est donné et est décrit en détail dans la référence (12). Il suffira de rappeler ici que le multiplicateur de tension entièrement intégré 47 comporte des capacités de stockage C et des diodes D'montées selon le schéma de la figure 6 pour fournir sur la ligne(—) une tension négative qui peut aisément atteindre le niveau nécessaire pour la commande de l'élément de mémoire décrit ci-dessus. Il est à noter que la technologie de transistors MOS complémentaires à grilles de silicium permet une réalisation particulièrement avantageuse de ce multiplicateur de tension en utilisant notamment des diodes en silicium polycristallin flottantes et en réalisant les capacités de stockage C par la mise en parallèle des capacités silicium polycristallin - caisson sur oxyde de grille et silicium polycristallin - métal.

Le multiplicateur de tension est alimenté en H par des impulsions de fréquence élevées, ces impulsions apparaissant avec une polarité opposée à la sortie H' d'un inverseur 48.

La tension négative à la sortie du multiplicateur de tension 47 est appliquée à deux circuits d'aiguillage comportant chacun deux paires de transistors tels que T40 et T41 et T42, T43, ainsi qu'un inverseur 46. Des signaux de commande à basse tension sont appliqués en E44 ou E45 à ces circuits d'aiguillage associés respectivement aux électrodes de commande E2 et E3 des éléments de mémoire du dispositif.

Lorsqu'un potentiel négatif est appliqué par exemple en E^, 5 les transistors T42 et T41 sont conducteurs tandis que T40 et T43 sont bloqués. Lorsqu'un potentiel positif est appliqué en Ë44 les transistors T42 et T41 sont bloqués T40 et T43 sont conducteurs et la tension élevée du multiplicateur de tension apparaît à la sortie S^. Cette tension tombe jusqu'au point où le basculement dans 10 l'autre état stable du circuit d'aiguillage s'effectue, et remonte ensuite avec une constante de temps déterminée par les éléments du circuit et la fréquence des impulsions appliquées en H. Le multiplicateur de tension ayant une résistance interne élevée, le fonctionnement des circuits de sélection est assuré pour des 15 transistors de dimensions minimales.

La conception du présent élément de mémoire correspond parfaitement aux conditions imposées par un circuit de commande intégré tel que représenté à la figure 6. En effet, cet élément de mémoire ne nécessite, pour l'inscription et l'efface-20 ment, qu'une très faible puissance, telle qu'elle est disponible à la sortie du multiplicateur de tension.'D'autre part, les tensions de commande nécessaires sont inférieures à la limite imposée par la tension de claquage des capacités de stockage du multiplicateur de tension et par la tension de claquage des transistors 25 des circuits d'aiguillage. Les tensions de commande sont de la même polarité pour l'effacement et l'inscription de la mémoire. Enfin, la forme de la tension de commande disponible à la sortie du multiplicateur de tension est tout à fait utilisable pour l'élément de mémoire selon l'invention, les temps d'inscription et 30 d'effacement étant, en conséquence, relativement longs (environ 250 ms).

Le présent élément de mémoire est particulièrement bien adapté pour réaliser des mémoires de faible capacité mais pré-35 sentant une très longue durée de rétention de l'information. Elle peut être utilisée par exemple pour permettre le choix entre différentes options sur un circuit terminé, ou un réglage digital de certains paramètres critiques (résistance, capacité, courant de drain) intervenant dans les circuits analogiques.

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2 feuilles dessins

Claims (5)

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1. Elément de mémoire non-volatile, électriquement reprogrammable, réalisé en technologie intégrée CMOS à grille de silicium polycristallin, comportant un transistor MOS à canal p à grille flottante, caractérisé en ce que ladite grille forme une première partie d'une électrode flottante, une deuxième partie de cette électrode flottante ayant une surface sensiblement plus grande que celle de ladite grille étant disposée sur une couche d'oxyde de champ d'une épaisseur sensiblement plus grande que celle de l'oxyde de grille du transistor, une troisième partie de ladite électrode flottante ayant une surface comparable à celle de la première partie étant disposée sur une couche d'oxyde de grille plus mince que celle de l'oxyde de grille du transistor, une région dopée p+ étant formée dans le substrat au voisinage de la couche d'oxyde de grille située sous la troisième partie de l'électrode flottante et étant reliée à une électrode de commande d'inscription, une électrode de commande d'effacement étant disposée en regard de ladite deuxième partie de l'électrode flottante et étant séparée de celle-ci par au moins une couche d'oxyde, l'agencement de l'ensemble étant tel que la capacité de l'électrode de commande d'effacement vis-à-vis de la deuxième partie de l'électrode flottante soit plus grande que la capacité de l'électrode flottante vis-à-vis du substrat.

2. Elément de mémoire non-volatile selon la revendication 1, caractérisé en ce qu'un caisson dopé p- est formé dans le substrat sous ladite troisième partie de l'électrode flottante au voisinage de ladite région dopée p+, la capacité de l'électrode de commande d'effacement vis-à-vis de la deuxième partie de l'électrode flottante étant également plus grande que la capacité de l'électrode flottante vis-à-vis dudit caisson dopé p-.

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REVENDICATIONS

3. Elément de mémoire selon la revendication 2, caractérisé en ce que les deuxième et troisième parties de l'électrode flottante sont constituées par du silicium polycristallin dopé n+.

4. Elément de mémoire selon la revendication 2 ou 3, caractérisé en ce qu'une région dopée n+ est réalisée dans ledit caisson dopé p- de façon à recouvrir une partie de la couche d'oxyde de grille située sous la troisième partie de l'électrode flottante, ladite région dopée n+ étant en contact avec la région dopé n+ reliée à l'électrode de commande d'inscription.

5. Utilisation de l'élément de mémoire selon la revendication 1 dans un dispositif intégré de mémoire non-volatile électriquement reprogrammable sans application de tensions d'effacement et d'inscription extérieures au dispositif intégré, caractérisée en ce que ledit dispositif comporte un oscillateur, un multiplicateur de tension, un circuit d'aiguillage et au moins un élément de mémoire, l'oscillateur étant relié au multiplicateur de tension pour lui fournir des impulsions de fréquence élevée, le multiplicateur de tension étant agencé pour produire une tension de commande élevée, en réponse à un signal de commande du niveau de la tension d'alimentation, à l'une ou l'autre des électrodes de commande et pour mettre au potentiel du substrat l'électrode de commande non-connectée à la tension élevée.