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DE2643987C2 - n-Kanal-Speicher-FET - Google Patents

n-Kanal-Speicher-FET

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Publication number
DE2643987C2
DE2643987C2 DE2643987A DE2643987A DE2643987C2 DE 2643987 C2 DE2643987 C2 DE 2643987C2 DE 2643987 A DE2643987 A DE 2643987A DE 2643987 A DE2643987 A DE 2643987A DE 2643987 C2 DE2643987 C2 DE 2643987C2
Authority
DE
Germany
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channel
memory
zone
gate
source
Prior art date
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Expired
Application number
DE2643987A
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English (en)
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DE2643987A1 (de
Inventor
Bernward Dipl.-Ing. 8000 München Rössler
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
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Publication date
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Priority to DE2445137A priority Critical patent/DE2445137C3/de
Priority claimed from DE2638730A external-priority patent/DE2638730C2/de
Priority to DE2643947A priority patent/DE2643947C2/de
Priority to DE2643932A priority patent/DE2643932C2/de
Priority to DE2643987A priority patent/DE2643987C2/de
Application filed by Siemens AG filed Critical Siemens AG
Priority to US05/834,425 priority patent/US4148044A/en
Priority to FR7729038A priority patent/FR2366668A2/fr
Priority to GB40244/77A priority patent/GB1550784A/en
Priority to JP11728877A priority patent/JPS5342686A/ja
Priority claimed from DE19772759039 external-priority patent/DE2759039A1/de
Priority to FR7802924A priority patent/FR2380639A2/fr
Priority claimed from DE2812049A external-priority patent/DE2812049C2/de
Publication of DE2643987A1 publication Critical patent/DE2643987A1/de
Publication of DE2643987C2 publication Critical patent/DE2643987C2/de
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Description

Die Erfindung betrifft einen n-Kanal-Speicher-FET nach dem überbegriff des Anspruchs 1.
Ein derartiger n-Kanal-Speicher-FET ist bereits in dem am 21. August 1975 erteilten luxemburgischen Patent 72 605 zusammen mit der technischen Lehre des Hauptpatents 25 05 816 beschrieben.
n-Kanal-Speicher-FETs der im Oberbegriff des Anspruchs I angegebenen Art werden gewöhnlich in einer Speichermatrix verwendet, welche jeweils einen einzigen n-Kanal-Speicher-FET als Speicherzelle enthält. Die Steuergates der einzelnen n-Kanal-Speicher-FETs sind zeilenweise miteinander über Zeilenleitungen verbunden. Die Drains der n-Kanal-Speicher-FETs sind spaltenweise miteinander über Spaltenleitungen verbunden. Alle Sourcen der n-Kanal-Speicher-FETs der Matrix sind miteinander verbunden und an einen gemeinsamen Schaltungspunkt angeschlossen. Ist bei den verwendeten yj-KanaJ-Speicher-FETs der Lappen über den Drain-Zonen angeordnet, so wird beim Anlegen der Löschspannung zwischen einer Zeilen- und einer Spaltenleitung der im Kreurungspunkt dieser Leitungen angeordnete Speicher-FET gelöscht (bitweise Löschung). Ist der Lappen über der Source-Zone angeordnet, so werden beim Anlegen der Löschspannung zwischen dem gemeinsamen Schaltungspunkt der Sourcen und einer Zeilenleitung alle Speicher-FETs der betreffenden Zeile gelöscht (zeilenweise oder wortweise Löschung).
Die Aufgabe der Erfindung ist, den im Oberbegriff des Anspruchs 1 angegebenen n-Kanal-Speicher-FET so fortzubilden, daß in einer Speichermatrix aus n-Kanal-Speicher-FETs solche Speicherzellen gemeinsam gelöscht werden können, die jeweils nicht in einer gemeinsamen Spalte oder in einer gemeinsamen Zeile angebracht sind, sondern nach einem anderen Muster angebracht sind. So soll es z. B. möglich sein, eine Matrix aufzubauen, bei welcher jeweils alle zweiten oder alle achten Speicherzellen einer Matrixzeile gleichzeitig gelöscht werden.
Die Lösung der Aufgabe wird erfindungsgemäß dadurch ermöglicht daß der Lappen statt über der Source-Zone oder <c*-er Drain-Zone über einem von diesen beiden Anschlußbereichen isolierten, im Halbleitersubstrat angebrachten Umladebereich vom Leitungstyp der Source- bzw. Drainzone angeordnet ist und daß die Löschspannung zwischen dem Steuergate und dem Umladebereich angelegt wird.
Das Hauptpatent 25 05 816 bezieht sich auf ein Verfahren zum Löschen (Entladen des negativ aufgeladenen Speichergates) eines n-Kanal-Speicher-FET, auf einen n-Kanal-Speicher-FET zur Ausübung dieses Verfahrens sowie auf die Anwendung des n-Kanal-Speicher-FET und des Verfahrens zum Löschen auf die n-Kanal-Speicher-FETs einer SpeicHermatrix. Die vor-
•to stehend gekennzeichnete Erfindung ist daher eine weitere Ausbildung der Erfindung nach dem Hauptpatent 25 05 816.
Ein Nutzen des erfindungsgemäßen n-Kanal-Speicher-FET ist schon in dem Fall gegeben, wenn in einer Schaltung nur ein einziger n-Kanal-Speicher-FET angebracht ist. Es ist nämlich möglich, daß der n-Kanal-Speicher-FET zum Umladebereich hin gelöscht wird, wobei gleichzeitig an der Source und am Drain vom Umladfcbereichpotential verschiedene Po-
50· tentiale liegen. Dies gestattet eine besonders große Freiheit bei der Dimensionierung der Schaltung.
Aber insbesondere in dem Fall, daß mehrere erfindungsgemäße n-Kanal-Speicher-FETs in einer Matrix angeordnet sind, sind besondere Vorteile erreichbar, auf die nun näher eingegangen werden soll:
Im folgenden werden jeweils die zum Löschen an den
Umladebereich bzw. an das Steuergate anzulegenden, zeitlich konstanten oder veränderlichen Potentiale kurz nur mit »Umladepotential« bzw. »Steuergalepotential« bezeichnet. Zur Löschung ist das gleichzeitige Anlegen beider Potentiale nötig, nämlich das Steuergatepetemial einerseits sowie das Umladepotential andererseits. Da die Verbindung der Umladebereiche untereinander in dieser Matrix weitgehend unabhängig voneinander, also weitgehend beliebig hergestellt werden können, ermöglicht die erfindungsgemäße Maßnahme, jeweils eine andere Gruppe von n-Kanal-Speicher-FETs und/oder eine andere Anzahl von n-Kanal-Speichcr-FETs mit den
betreffenden Potentialen, zum Zwecke der Löschung, also der Entladung des bisher negativ aufgeladenen Speichergates, anzusteuern.
Je nach Art der hergestellten Verbindungen kann also nach einem komplizierterem Muster (z. B. jeder n-te FET, etwa jeder 2te oder 8te FET) gelöscht werden.
Durch die US-PS 39 19 711, Fig. 2 bis 4 ist bereits ein (bevorzugt einen p-Kanal aufweisender) Speicher-FET vom Anreicherungs-Typ bekannt, der ein allseitig von einem Isolator umgebenes floatendes Speichergate, aber kein Steuergate aufweist
Dieser bekannte Speicher-FET ist mit elektrischen Mitteln löschbar. Sein Speichergate ist dazu mit einem leitenden Lappen verbunden, über den die Entladung erfolgt Der Lappen bedeckt nicht einen der Hauptstrecken-Anschlußbereiche, also nicht die Source oder den Drain, sondern einen besonderen, davon isolierten UmJ.adebereich, der abseits von Source und Drain angebracht ist. Dieser Umladebereich ist mit eigenen Potentialen versorgbar.
Die Erfindung wird anhand der F i g. 1 bis 4 weiter veranschaulicht, wobei
F i g. 1 schematisch das Schaltbild eines erfindungsgemäßen /7-Kanal-Speicher-FET, sowie die
F i g. 2 bis 4 verschiedene Herstellungsstufen eines auf einem Substratträger angebrachten integrierten /J-Kanal-Speicher-FET
zeigen.
Bei dem in F i g. 1 gezeigten Schaltbild ist auf dem Substrat HT die Source-Drain-Hauptstrecke S-D des /J-Kanal-Speicher-FET angebracht Der n-Kanal-Speicher-FET weist ein allseitig von einem Isolator umgebenes und daher in elektrischer Hinsicht floatendes Speichergate G1 auf. Zum Aufladen des Speichergate G1 wird die Elektronen in das Speichergate G1 injizierende, besonders niedrige Programmierspannung erfordernde Kanalinjektion ausgenutzt so daß das Speichergate nach dieser Aufladung mittels seiner negativen Ladung durch Influenz in den Source-Drain-Strom hemmender Weise auf die Source-Drain-Strecke S-D einwirkt. Ein zusätzliches, von außen steuerbares Steuergate G 2 ist vorgesehen, das kapazitiv auf das Speichergate G 1 wirkt. Das Speichergate G1 ist mit einem leitenden Lappen L verbunden, über den die Entladung des Speichergate G 1 erfolgt Der Lappen L bedeck«, einen Teil eines besonderen Umladebereichs BX, der von den beiden Anschlulibereichen 5, D des n-Kanal-Speicher-FET isoliert ist. Der Lappen L ist vom Umladebereich durch eine dünne Isolierschicht getrennt, weswegen er sngenähert einem Kondensatorbelag entspricht.
Zur Löschung legt man z. B. eine den Fowler-Nordheim-Tunneleffekt auslösende Spannung zwischen dem Steuergate G 2 einerseits und dem Umiadebereich BX andererseits an. Die Entladung des Speichergate erfolgt dann über den Lappen L vergiftungsarm und verlustarm. Insbesondere der Fowler-Nordheim-Tunneleffekt gestattet, mit relativ niedrigen Steuergate-Umladebereich-Spannungen, bei gleichzeitig besonders niedrigen Entladeströmen, zu löschen.
Der betreffende n-Kanal-Speieher-FET ist leicht herstellbar, wie anhand der F i g. 2 bis 4 im folgenden ei iäutert wird. Diese Figuren zeigen verschiedene Herstellungsschritte während der Herstellung eines solchen n-Kanal-Speicher-FET auf einem Halbleiter, z. B. auf einem Siliziumsubstrat HT.
Wie in Fig.2 gezeigt ist, kann man auf dem Siliziumsubstrat HT ι. B. zunächst die die Umrisse Di aufweisende Dickoxydschicht Du von z. B. 1000 nm Dicke erzeugen, wobei der Kanalbereich K weiterhin durch die unbedeckte ursprüngliche Oberfläche des Siliziumsubstrats HT gebildet wird. Die Dickoxydschicht Du kann im Kanalbereich K, vgl. Fig.2, eine Verengung V nahe am späteren Drain D erzeugen. Diese Verengung erleichtert später die Aufladung des Speichergate mittels Kanalinjektion, wie bereits im zitierten luxemburgischen Patent 72 605 beschrieben ist κι Anschließend kann man über den gesamten in F i g. 2 gezeigten Körper eine weitere Oxydschicht, nämlich eine erste Dünnoxydschicht von z. B. 50 nm Dicke im Kanalbereich K aufwachsen lassen, welche später insbesondere den Kanalbereich K vom Speichergate G1 trennen soll und welche im Bereich Du nachträglich die Dicke der Dickoxydschicht weiter vergrößert.
Auf diese erste Dünnoxydschicht kann man anschließend eine Halbleiterschicht also z. B. 200 nm dickes, η-dotiertes polykristallines Silizium, aufwachsen lassen. Durch-,anschließendes Ätzen kann man schon jetzt, vgl. F i g. 3 mit F i g. 2, die endgültige . örm des Speichergate und des Lappen L erzeugen, welcher zusammen mit dem Speichergate G 1 eine zusammenhängende leitende Schicht bildet Diese zusammenhängende leitende Schicht ist im Bereich des Lappens L und des Ka^albereiches K bei diesem Beispiel jeweils nur durch die Dünnoxydschicht von dem darunter liegenden Siliziumsubstrat HTgetrennt In den übrigen Bereichen ist diese zusammenhängende leitende Schicht jedoch jo zumindest weitgehend durch die Dickoxydschicht Du, vgl. F i g. 2, vom darunter liegenden Siliziumsubstrat HT getrennt. — Die in F i g. 3 gezeigten Hauptstrecken-Anschlußbereiche, Source 5 und Drain D, sowie der Umladebereich BXund der zum benachbarten n-Kanal-Speicher-FET gehörende Umladebereich BX', werden erst während eines späteren Herstellungsschrittes erzeugt. Diese Bereiche sind nur deswegen in Fig.3 eingetragen, um, im Vergleich mit Fig.2 und 1, die in F i g. 4 gezeigte, spätere Lage dieser Bereiche auch in Fig. 3 besser erkennen zu können.
Anschließend kann man auf dem gesamten in Fig.3 gezeigten Körper eine zweite Dünnoxydschicht von z.B. iOOnm Dicke aufwachsen lassen, welche später insbesondere das Speichergate G1 von dem in F i g. 1 gezeigten, über dem Speichergate G 1 angebrachten Steuergate G 2 trennen soll.
Anschließend kann man auf die zweite Dünnoxydschicht eine weitere leitende Schicht, z. B. aus 200 nm dickem polykristallinen Silizium, aufwachsen lassen. Bei dem in F i g. 4 gezeigten Beispiel werden die Steuergates G 2 mehrerer n-Kanal-Speicher-FETs zeilenweise durch eine zusammenhängende Steuergateschiene G 2' gebildet, welche nichi nur das Speichergate G 1 bedeckt unJ damit dieses kapazitiv beeinflußt, sondern darüber hinaus auch weitere leitende Teile KL der mit dem Speichergate G1 zusammenhängenden leitenden Schicht G ML bedeckt, vgl. Fig.3. Dadurch ist die kapazitive Kopplung zwischen, vgl. Fig. 1, dem Speichergate «71 und dem Steuergate G2 bzw. zwischen, vgl. F i g. 4, dem Speichergate G 1 und der Steuergateschiene GT besonders groß und dadurch sind die nötigen Betriebsspannungen entsprechend besonders klein, vgl. das zitierte luxemburgische Patent 605.
Die Umrisse de- in F i g. 4 gezeigten Steuergatesehiene G 2' werden aus der zuletzt aufgewachsenen leitenden Schicht, durch Wegätzen aller übrigen Teile dieser Schicht, eeformt. Bei dem in F i e. 4 eezeieten
Beispiel wurde angenommen, daß bei dieser Formung die rechte Kante der Steuergateschiene G 2' angenähert mit den rechten Kanten Di der Dickoxydschicht Du zusammenfällt; es wurde außerdem angenommen, daß die linke Kante der Steuergateschiene G 2', insbesondere aufgrund von Justiertoleranzen, etwas rechts von den linken Kanten Di der Dickoxydschicht Du liegen würden.
Anschließend kann man mit Hilfe von Ionenimplantation die n-Dotierungen von Source 5, Drain D und Umladebereich BX, sowie gleichzeitig eine n-Dotierung der Steuergateschiene G 2 erzeugen. Hierzu können bei höheren Beschleunigungsspannungen, die auch mehr als 100KeV entsprechen können, Donatoren, z.B. Phosphorionen, durch die beiden aufgebrachten Dünnoxydschichten hindurch in die betreffenden Substratbereiche 5, D. BX implantiert werden, wobei teils das Speichergate G 1 und dessen Lappen L, teils die rechte Kante der Steuergateschiene G 2 ais Maske tür die Begrenzung der Bereiche S. D und BX dienen. Statt dessen könnte man auch vor der Implantation erst die Dünnoxydschichten — oder zumindest deren oberen Bereiche, z. B. die obere zweite Dünnoxydschicht — seitlich neben der Steuergateschiene G 2' wegätzen und die Implantation durch die dünnere restliche Dünnoxydschicht hindurch, oder bei völliger Wegätzung der Dünnoxydschichten unmittelbar auf die freiliegende Substratoberfläche, durchführen. Auch die Grenze Di der Dickoxydschicht Du kann hier gleichzeitig als Maske wirken, vgl. den Umriß der Umladebereiche BX und BX'.
Statt mit Hilfe von Ionenimplantation die n-Dotierungen von S, D und BX herzustellen, kann man auch die Dünnnoxydschichten über den betreffenden Bereichen S, D und BX zunächst lokal wegätzen und anschließend π Donatoren in die dann frei liegenden, dortigen Siüziüinsübsi.-st-Obernächen HT diffundieren. Auch hierbei kann das Speichergate G1 zusammen mit seinem Lappen L sowie die Steuergateschiene GT, sowie die Begrenzungen Di der Dickoxydschicht Du gleichzeitig als Maske für die Wegätzung der Dünnoxydschichten mit ausgenutzt werden.
Anschließend können noch die Verdrahtungen der verschiedenen Bereiche 5. D, BX hergestellt werden. Bei dem in F i g. 2 gezeigten Ausführungsbeispiel ist zusätzlich angenommen, daß die Source 5 eine durchgehende Schiene bildet, welche die Sourcen S von mehreren n-Kanal-Speicher-FETs, die in der gleichen Zeile angebracht sind, für sich bereits elektrisch leitend miteinander verbindet, so daß hierzu keine zusätzliche Verdrahtung nötig ist.
Die Verdrahtung der Anschlußbereiche D. 5 und der Umladebereiche BX. BX' kann jeweils in verschiedener Weise erfolgen. Insbesondere können z. B. die Drains D solcher Λ-Kanal-Speicher-FETs, die in einer Matrix angebracht sind, spaltenweise miteinander verbunden werden, vgl. das oben bereits angegebene Matrix-Beispiel. Gleichzeitig können die Umladebereiche BXzwzr auch zeilenweise oder spaltenweise untereinander verdrahtet werden. Statt dessen können diese Umladebereiche BX aber auch in anderer Weise statt zeilenweise oder spaltenweise miteinander verdrahtet werden, z. B. so, daß. pro 64 - 64-Matrix mit acht 8-Bit-Bytes pro Zeile, acht getrennte Umladebereich-Sarnmelanschiüsse vorgesehen sind, von denen jeder Sammelanschluß jeweils nur mit einem einzigen Umladebereich BX der insgesamt acht Umladebereiche BX jedes Byte in jeder Zeile verbunden ist- Durch Anlegen des Steuergatepotentials an die Zeilenleitung, d.h. an die Steuergateschiene G 2', und durch gleichzeitiges Anlegen des Umladepotentisls an einen der acht Umladebereich-Sammelanschlüsse kann man in diesem Falle jeweils eine bestimmte der acht Stelhn in allen acht Bytes — oder bei Anlegen des Umladepotentials an alle acht Umladebereich-Sammelanschlüsse alle acht Stellen eines jeden der acht Bytes — jener Zeile löschen, die diese Steuergateschiene G2' steuert.
Die freie Wahl der Verdrahtung der Umladebereiche BX gestattet also die Umladebereiche SX jeweils über Dimensionen der Matrix anzusteuern, die weder der ersten noch der zweiten Matrixdimension entsprechen. Falls z.B. die verschiedenen Steuergateschienen G2' jeweils der ersten Matrixdimension entsprechen, und falls die Drains D jeweils spaltenweise verbunden sind und damit deren Verbindungen also der zweiten mäiriAuirncrisioM entsprechen, dann kann, wie bereits detailliert beschrieben, man die Umladebereiche BX miteinander nach einem nicht spaltenweise oder zeilenweise festgelegten Verteilungsprinzip miteinander verdrahten und auf diese Weise gleichsam eine dritte Dimension der Matrix zur Ansteuerung der Umladebereiche ÄA'ausnutzen.
Bisher wurde ein Ausführungsbeispiel beschrieben, bei dem die erste Dünnoxidschicht die Isolatorschicht zwische,'. dem Siliziumsubstrat HT einerseits und dem Lappen L andererseits, gleich dick ist wie die durch diese Dünnoxidschicht gebildete Isolatorschicht zwischen dem Substrat HT und dem Speichergate G 1 im Kanaibereich K. Grundsätzlich kann man jedoch auch die den Lappen vom Substrat trennende Isolatorschicht dünner als die das Speichergate· G 1 vom Kanalbereich K 1 trennende Isolatorschicht machen. Je dünner die Isolatorschicht zwischen dem Lappen und dem Substrat ist., um so niedriger werden die Mindestlöschspannungen, welche zur Entladung des Speichergate mittels des Fowler-Nordheim-Tunneleffektes zuzuführen sind.
Bei dem in Fig.4 gezeigten Ausführungsbeispiel bedeckt das Speichergate nur einen ersten Teil des Kanalbereichs K, wohingegen der zweite Teil des Kanalbereichs K zwar von der Steuergateschiene G 2' bzw. vom Steuergate G 2, aber nicht vom Speichergate G1 bedeckt wird. Wegen dieser Zweiteilung des Kanalbereiches K ist eine übermäßige Löschung des Speichergate G 1 zulässig, was für sich bereits bekannt ist. Durch die trapezförmige Formung dieses Kanalbereiches, vgl. F i g. 2, ist der Eigenwiderstand des zweiten Teils des Kanalbereiches bei leitendem Kanal besonders niedrig im Vergleich zum Eigenwiderstand des (./sten Teils des Kanalbereiches. Selbst falls die Kanallänge zwischen Source und Drain relativ groß ist, bleibt der Eigenwiderstand des zweiten Kanalbereichteils klein und damit die zur Programmierung nötige Source-Drain-Spannung klein. Die drainseitige Verengung V dieses Trapezes kann man gleichzeitig als die Kanalinjektion fördernde Kanalinhomogenität mit ausnutzen.
Falls man das Speichergate G1 jedoch den gesamten Kanalbereich K zwischen Drain D und Source S bedecken läßt, kann man kleinere Kanalbereichlängen zwischen Source S und Drain D zulassen, ohne unzulässig geringe Justiertoleranzen für die Herstellung zu fordern. Je geringer die Länge des Kanalbereichs K ist um so geringer wird die zur Programmierung notwendige Source-Drain-Programmierspannung. Auch der Spannungsbedarf zum Lesen zwischen Source S und Drain D ist bei verringerter Kanallänge kleiner.
Die Löschung über den Lappen L ist bei völliger Bedeckung des Kanalbereiches durch das Speichergate ebenfalls vergiftungsfrei möglich. Eine trapezförmige Formung des Kanalbereiches ist auch hier günstig; dadurch erzeugt man einerseits die die Kanalinjektior.
fördernde Verengung V bzw. Kanalinhomogenität V; andererseits ist der Eigenwiderstand des Kanals trotz dieser Verengung V relativ klein im Vergleich zu einem überall nur die Breite ^aufweisenden Kanal.
Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:
1. n-Kanal-Speicher-FET, der ein Halbleitersubstrat mit einer Source-Zone und einer Drain-Zone und ein Ober dem zwischen der Source-Zone und der Drain-Zone liegenden Kanalbereich angeordnetes, von einem Isolator allseitig umgebenes Speichergate sowie ein kapazitiv auf das Speichergate einwirkendes Steuergate aufweist und der einen mit dem Speichergate leitend verbundenen Lappen besitzt, der über der Source-Zone oder der Drain-Zone angeordnet ist und von dieser Zone durch eine dünne, Isolatorschicht getrennt ist, wobei zum Entladen des mittels Kanalinjektion negativ aufgeladenen Speichergates zwischen dem Steuergate und der Source-Zone oder der Drain-Zone eine Löschspannung angelegt wird, bei der das Steuergate negativ gegenüber der Source-Zone oder der Drain-Zone ist, dadurch gekennzeichnet, daß der Lappen (L) statt über der Source-Zone oder der Drain-Zone über einem von diesen beiden Anschlußbereichen isolierten, im Halbleitersubstrat (HT) angebrachten Umladebereich (BX) vom Leitungstyp der Source- bzw. der Drain-Zone angeordnet ist und daß die Löschspannung zwischen dem Steuergate (G 2) und dem Umladebereich (BX) angelegt wird.
2. n-Kanal-Speicher-FET nach Anspruch 1, dadurch gekennzeichnet, daß die Isolatorschicht, die den Lappen (L) vom durch ihn bedeckten Umladebereich (BX) trennt, dünner ist als die das Speichergate (G 1) vom Kanalbereich (K) trennende Isolatorschicht
3. n-Kanal-Speicher-RJT nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Speichergate (Gi) nur einen ersten Teil des Kanalbereiches (Ki) bedeckt und daß der zweite Teil des Kanalbereiches (K) zwar vom Steuergate (G 2, G 2'), aber nicht vom Speichergate (G 1) bedeckt wird.
4. n-Kanal-Speicher-FET nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Speichergate (G i) den Kanalbereich (K) längs seiner gesamten Länge zwischen der Source-Zone (S) und der Drain-Zone (D) bedeckt.
5. n-Kanal-Speicher-FET nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß sein Kanalbereich (K)zumindest angenähert trapezförmig ist und daß die Schmalseite (V, Fig.2) des Trapezes an die Drain-Zone (D,/angrenzt.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2828836C2 (de) * 1978-06-30 1983-01-05 Siemens AG, 1000 Berlin und 8000 München Wortweise elektrisch löschbarer, nichtflüchtiger Speicher
DE2828855C2 (de) * 1978-06-30 1982-11-18 Siemens AG, 1000 Berlin und 8000 München Wortweise elektrisch umprogrammierbarer, nichtflüchtiger Speicher sowie Verfahren zum Löschen bzw. Einschreiben eines bzw. in einen solchen Speicher(s)
CH631287A5 (fr) * 1979-03-14 1982-07-30 Centre Electron Horloger Element de memoire non-volatile, electriquement reprogrammable.

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2201028C3 (de) * 1971-01-15 1981-07-09 Intel Corp., Mountain View, Calif. Verfahren zum Betrieb eines Feldeffekttransistors und Feldeffekttransistor zur Ausübung dieses Verfahrens
US3797000A (en) * 1972-12-29 1974-03-12 Ibm Non-volatile semiconductor storage device utilizing avalanche injection and extraction of stored information
US3919711A (en) * 1973-02-26 1975-11-11 Intel Corp Erasable floating gate device
LU72605A1 (de) * 1974-09-20 1975-08-21

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