FR2533740A1 - Memoire remanente - Google Patents
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- 230000015654 memory Effects 0.000 title claims abstract description 72
- 230000005669 field effect Effects 0.000 claims abstract description 42
- 239000011229 interlayer Substances 0.000 claims abstract description 26
- 239000004065 semiconductor Substances 0.000 claims abstract description 26
- 230000005540 biological transmission Effects 0.000 claims description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 239000010410 layer Substances 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 13
- 239000012212 insulator Substances 0.000 claims description 13
- 235000012239 silicon dioxide Nutrition 0.000 claims description 13
- 239000000377 silicon dioxide Substances 0.000 claims description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 238000009413 insulation Methods 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 claims 1
- 150000002825 nitriles Chemical class 0.000 claims 1
- 229920001296 polysiloxane Polymers 0.000 claims 1
- 230000010354 integration Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 230000014759 maintenance of location Effects 0.000 description 9
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 238000002347 injection Methods 0.000 description 8
- 239000007924 injection Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
- 230000005484 gravity Effects 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 230000005641 tunneling Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 210000003754 fetus Anatomy 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000002085 persistent effect Effects 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
- H10D30/683—Floating-gate IGFETs having only two programming levels programmed by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
LA PRESENTE INVENTION CONCERNE UNE MEMOIRE REMANENTE. CETTE MEMOIRE COMPORTE UN TRANSISTOR A EFFET DE CHAMP COMPORTANT UN CORPS SEMICONDUCTEUR 10 AYANT DES REGIONS SEMICONDUCTRICES D'UN PREMIER TYPE, UNE PELLICULE ISOLANTE 23 FORMEE SUR LESDITES REGIONS ET COMPORTANT UNE PREMIERE ET UNE SECONDE PELLICULE ISOLANTE 14, 15 AYANT DES CONSTANTES DIELECTRIQUES DIFFERENTES, DES ELECTRODES DE GRILLE 16, 18 SUPERPOSEES, UNE PELLICULE ISOLANTE INTERCOUCHES 17 ENTRE CES ELECTRODES ET DES REGIONS SEMICONDUCTRICES D'UN SECOND TYPE SITUE DES DEUX COTES DES PREMIERES ET SECONDES ELECTRODES DE GRILLE 16, 18. APPLICATION NOTAMMENT AUX MEMOIRES EFFACABLES ET PROGRAMMABLES OU MODIFIABLES ELECTRIQUEMENT.
Description
h 3746 La présente invention concerne une mémoire rémanente dont la
densité d'intégration est élevée et
dont la tension de fonctionnement est faible.
D'une manière générale, les mémoires réma-
nentes ou non volatiles utilisées en tant que mémoires
EEPROM (mémoires PROM électriquement effaçables et pro-
grammables) ou en tant que mémoire EAROM (mémoires modi-
fiables électriquement) sont constituées par des tran-
sistors MISFET (transistors à effet de champ du type
Métal-Isolant-Semiconducteur) ciue l'on classe d'une ma-
nière générale dans deux catégories: le type FLOTOX (tvpe flottant avec oxyde de tunnel), qui est du type à
grille flottante et le type MNOS (Métal-Nitrure-Oxyde-
Semiconducteur) Le premier type possède une électrode-
de grille de commande servant à réaliser la commande et une électrode de grille flottante pour le stockage
de charges Les charges devant être stockées ou mémor'i-
sées dans la grille flottante qui sont injectées en traversant une mince pellicule d'oxyde située sur une région de drain sur la base de la pénétration par effet tunnel Fowler-Nordheim modifié (effet tunnel MFN) ou sur la base de l'effet tunnel direct (désigné ci-après simplement sous le terme de "effet tunnel" D'autre part, dans le second type de transistor, la pellicule
d'isolant de grille est formée par une structure à dou-
ble couche constituée par une pellicule de bioxyde de silicium (pellicule de Si O 2) et par une pellicule de nitrure de silicium (pelliculede Si 3 N 4) déposée sur la
première pellicle Les charges pénètrent par effet tun-
nel à travers la pellicule de Sio 2, de manière à se trou-
ver injectées et stockées dans des pièges situés à l'in-
térieur de la pellicule de Si 3 N 4 et formés à proximité
de la limite des deux pellicules isolantes.
Cependant, les dispositifs à semiconducteurs
respectifs présentent des problèmes tels que ceux indi-
qués ci-après qui empêchent l'obtention de l'accroisse-
ment des densités d'intégration et un abaissement des
tensions de fonctionnement des mémoires.
Le premier type de transistor est avantageux en ce qui concerne la rétention ou le maintien des don- nées Mais afin de garantir la rétention des charges, il est nécessaire d'interposer une pellicule épaisse isolante intercouches, d'une épaisseur d'environ 100
nanomètres du type utilisé dans une mémoire EPROM clas-
sique (mémoire ROM effaçable et programmable), entre la grille flottante et la grille de commande Cette épaisseur est nécessaire afin d'empêcher les charges stockées de la grille flottante de fuir en direction de la grille
de commande C'est pourquoi, il est impossible d'appli-
quer simplement une réduction d'échelle dans le but
d'obtenir un accroissement de la densité d'intégration.
En dehors de cela, dans le premier type de transistors,
lors de la construction de cellules de mémoire, l'ali-
gnement entre les régions de drain précédemment formées et les grilles flottantes pose un problème important comme une tolérance d'alignement est requise, il est très difficile de mettre en oeuvre un processus précis de structuration ou conformation en vue d'obtenir un
accroissement de la densité d'intégration.
Avec le second type de transistors,l'aligne-
ment entre les régions de grille et de drain n'est pas un problème En outre, ce dernier type de transistorsest
avantageux du point de vue durabilité Cependant, la ré-
duction d'échelle envisagée pour accro Itre la densité d'intégration ne peut pas être mise en oeuvre de façon simple Lorsque l'épaisseur de la pellicule de Si 3 N 4
constituant la pellicule d'isolant de grille tombe au-
dessous d'une certaine valeur ou d'environ 20 nanomètres
en raison de la réduction d'échelle, il apparait le phé-
nomène selon lequel les charges sont émises en direction d'une électrode de grille C'est pourauoi, la rétention
devient un problème grave De cette manière, la réduc-
tion de l'épaisseur de la pellicule de Si 3 N 4, c'est-à-
dire la réduction d'échelle, est limitée, ce qui est un obstacle à l'accroissement de la densité d'intégration
et à la réduction de la tension de fonctionnement.
Un but de la présente invention est de four-
nir une mémoire rémanente qui permette d'obtenir une den-
sité d'intégration supérieure et des tensions inférieures d'enregistrement et d'effacement, tout en maintenant à
une valeur favorable la rétention des charges.
Conformément à la présente invention, un élément servant -à stocker les charges comporte une grille flottante constituant une première électrode et qui est forméesur un corps semiconducteur de manière à
stocker les charges, une électrode de commande consti-
tuant une seconde électrode qui est formée sur la pre-
mière électrode, une pellicule d'isolant de grille qui
est interposée entre le corps semiconducteur et la pre-
mière électrode, et une pellicule isolante intercou-
ches qui est interposée entre la première électrode et la seconde électrode Au moins la pellicule d'isolant
de grille ou région de tunnel se compose de deux cou-
ches supérieure et inférieure de pellicules isolantes,:
dont lesconstantesdiélectriques diffèrent réciproquement.
Les charges pour la mémorisation des données sont rete-
nues de telle manière que la grille flottante est char-
gée Le centroide ou barycentre des charges est situé à l'intérieur de la première électrode Par conséquent, il est possible de réduire l'épaisseur de la pellicule
isolante formant la couche supérieure.
A titre d'exemple préféré, la couche infé-
rieure de la pellicule d'isolant de grille est une pel-
licule de Si O 2, tandis que la couché supérieure de la
pellicule d'isolant de-grille est une pellicule de Si 3 N 4.
L'épaisseur de la pellicule d'isolant de grille formant la couche supérieure est réglée de manière à être égale au moins à 4 nanomètres et au moins à 10 manomètres On
utilise du silicium polycristallin pour former le maté-
riau de lagrille flottante ainsi que de la grille de commande. D'autres caractéristiques et avantages de
la présente invention ressortiront de la description
donnée ci-après prise en référence aux dessins annexés, sur lesquels: les fiaures l A et 1 B sont des diagrammes servant à expliciter un centroide ou barycentre de charges dans un transistor à effet de champ du type MNOS, la figure l A représentant un graphique de la courbe caractéristique et la figure 1 B représentant une vue en coupe type du transistor à effet de champ MNO 57 la figure 2 est une vue en coupe montrant la structure d'un premier transistor à-effet de champ conforme à la présente invention, tandis que la figure
3 est un graphique illustrant la relation entre la ten-
sion de grille VG et le courant drain-source IDS du transistor à effet de champ représenté sur la figuré 2; la figure 4 est une vue en coupe montrant la
structure des parties essentielles d'un second transis-
tor à effet de champ conforme à la présente invention; la figure 5 est une vue en coupe montrant la structure de parties essentielles d'un troisième
transistor à effet de champ conforme à la présente in-
vention; la figure 6 est une vue en plan d'une forme de réalisation d'une mémoire rémanente conforme à la présente invention; la figure 7 est une vue en coupe prise suivant la ligne VII-VII de la mémoire rémanente de la figure 6; et la figure 8 est un schéma du circuit de la
mémoire rémanente de la figure 6.
On va décrire ci-après la forme de réalisa-
tion préférée de l'invention.
La figure l A montre la relation entre le centroide ou le barycentre des charges et la quantité de charges Q injectées dans des pièges à l'intérieur d'une pellicule de Si 3 N 4 5 dans un transistor à effet de champ ayant une structure MNOS, et représenté sur la figure 1 B, ce résultat ayant été obtenu sur la base d'expérienceseffectuées par les auteurs de la présente invention En se référant à la figure 1 B, on voit qu'une pellicule d'isolant de grille 3 située au-dessous d'une électrode 2 se compose d'une pellicule de bioxyde de silicium (pellicule de Si O 2) 4 d'une épaisseur de 2,3 nanomètres et d'une pellicule de nitrure de silicium
(pellicule de Si 3 N 4) 5 d'une épaisseur de 52 nanomètres.
De façon résumée, on trouve le barycentre
des charges de la manière indiquée ci-après On suppo-
se que toutes les charges d'injection Q existent dans
un plan qui est parallèle à la limite entre la pellicu-
le de Si O 2 4 et la pellicule de Si 3 N 4 5 et qui est si-
tué à une certaine distance d de la grille limite Par
ailleurs, la capacité C d'un condensateur MIS est éva-
luée à partir des charges d'injection Q et d'un poten-
tiel V produit dans le condensateur MIS de la partie d'électrode de grille par les charges (C = Q/V) La
distance mentionnée précédemment d est évaluée à par-
tir de la capacité C, de la surface S de la partie de l'électrode de grille et de la constante diélectrique
ú qui est essentiellement fournie par les deux pelli-
cules isolantes (d = E S/C) La distance d est la
distance du barycentre des charges.
Sur la figure l A, l'axe des abscisses re-
présente la distance d (en nanomètres), qui est comptée
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en direction de la grille 2 (vers le haut) à partir de
la limite entre la pellicule de Si O 2 4 et la couche in-
férieure de la pellicule d'isolant de grille et la pel-
licule de Si 3 N 4 5 qui est la couche supérieure de la pellicule d'isolant de grille, tandis que l'axe des or- données représente la valeur de la quantité de charges d'injection ou injectées Q, qui est convertie en une tension V Cette valeur de tension peut être considérée
comme une valeur pour laquelle la quantité de charges in-
jectées Q peut modifier le seuil de tension du transis-
tor à effet de champ possédant la structure MNOS et re-
présenté sur la figure 1 B Les expériences effectuées par les auteurs à la base de l'invention ont révélé ce qui suit Comme cela est représenté sur la figure 1 A,
les barycentres de charges formés par les charges pié-
gées sont répartis ou distribués dans une région située à une distance comprise entre environ 4 et environ 11 nanomètres à partir de la limite de la pellicule de Si O 2
4 et de la pellicule de Si 3 N 4 5 En particulier, les ba-
rycentres des charges existent souvent dans la partie de
la pellicule de Si 3 N 4 qui est distante d'environ 10 nano-
mètres par rapport à ladite limite, et un nombre plus im-
portant de charges d'injection sont piégées en cet en-
droit Les barycentres des charges sont à peine présents
dans une région située à une distance inférieure à 4 na-
nomètres ou dans une région située à une distance supé-
rieure à il manomètres par rapport à ladite limite.
La figure 2 montre une première forme de
réalisation du transistor à effet de champ de la pré-
sente invention, réalisé sur la base des distances in-
diquées ci-dessus, de sorte qu'un barycentre de charges
peut exister à l'intérieur d'une grille flottante pré-
vue à nouveau, mais pas dans la pellicule de Si 3 N 4 Sur
la figure, la référence 10 désigne une région semicon-
ductrice de type P Cette région est constituée par un substrat semiconducteur en silicium de type P servant de corps semiconducteur On réalise par oxydation thermique
une pellicule d'oxyde de champ 11 sur le substrat de ty-
pe P 10 de manière à définir des régions destinées à former des éléments Dans chaque région, on réalise des régions de type N+ 12 et 13,-de manière à réaliser les régions de source et de drain On forme une pellicule de Si O 2 14, d'une épaisseur d'environ 2 nanomètres, à la surface de la région destinée à former l'élément, au
moyen d'une oxydation thermique du substrat La pellicu-
le de Si O 2 14 peut posséder une épaisseur telle que les charges peuvent pénétrer par effet tunnel et qui peut
avoir une valeur comprise entre 1,5 et 5 nanomètres.
Afin d'accroître l'efficacité de 1 'injectionil est pré-
férable d'utiliser une pellicule plus mince Afin de réaliser une pellicule possédant une bonne qualité,et
ce pour un rendement de fabrication élevé, il est pré-
férable d'avoir une valeur d'environ 2 nanomètres Une
pellicule de Si 3 N 4 15, qui possède une épaisseur d'en-
viron 6 manomètres, est formée dans la partie inférieu-
re de la partie formant électrode de grille, au moyen
du dépôt chimique en phase vapeur ou analogue La pel-
licule de Si 3 N 4 peut avoir une épaisseur telle que le barycentre des charges puisse se situer à l'intérieur d'une grille flottante Bien que l'on puisse prendre une valeur de 4 à 11 nanomètres, une valeur comprise entre environ 5 et 10 nanomètres est plus fiable Il est nettement préférable d'utiliser une pellicule plus mince pour amincir la pellicule d'isolant de grille La grille flottante 16 constituant une première électrode
qui est-constituée par du silicium polycristallin pos-
sédant une épaisseur d'environ 2 à 10 nanomètres, est
formée sur la pellicule de Si 3 N 4 15, de manière à réali-
ser une structure semblable à la structure désignée sous le terme de structure MNOS Il serait approprié que la grille flottante 16 soit mince Avec une grille flottante mince, les charges peuvent difficilement se mouvoir à l'intérieur de cette grille Dans le cas oiu la pellicule d'isolant de grille comporte des trous d'épingle, cette disposition permet de réduire une fui- te des charges à travers ladite grille, ce qui permet d'obtenir une rétention améliorée des données Sur la grille flottante 16, on forme une pellicule de Si O 2 17
servant de pellicule isolante intercouches, ladite pel-
licule 17 ayant une épaisseur relativement importante d'environ 100 nanomètres Une grille de commande 18 constituant une seconde électrode, qui est formée par
du silicium polycristallin, est réalisée sur la pelli-
cule de Si O 2 17 Sur la figure, la référence 19 désigne une pellicule de PSG (verre aux phosphosilicates) et la référence 20 désigne un câblage en aluminium Al, qui est raccordé électriquement aux régions de type NM 12 et 13 par l'intermédiaire de trous de contact 21 a et 21 b Les régions de type N 12, 13 sont réalisées en auto-alignement avec l'eélectrode de grille au moyen d'une implantation ionique ou analogue après que les parties s'étendant jusqu'à la grille de commande 18
ait été terminées La référence 22 désigne une pelli-
cule de passivation finale, par exemple une pellicule
de Si O 2 formée par dépôt chimique en phase vapeur.
Le transistor à effet de champ conforme à
la présente forme de réalisation est tel que la pelli-
cule d'isolant de grille ou la région tunnel 23, si-
tuée entièrement au-dessous de la grille flottante 16
-30 est réaliséeavec la double structure formée de la pel-
licule de Si O 2 14 formant la couche inférieure de la pellicule isolante et de la pellicule de Si 3 N 4 15 formant la couche supérieure de la pellicule isolante,
les constantes diélectriques de ces pellicules diffé-
rant l'une de l'autre En outre, on donne à l'épaisseur de la pellicule de Si 3 N 4 formant la couche supérieure une valeur de 6 nanomètres, qui est inférieure à la
distance du barycentre des charges La quantité de char-
ges injectées est réglée en rapport avec la pellicule de Si 3 N 4 15 de telle manière que le barycentre deschar-
ge peut être situé à l'intérieur de la grille flottante.
En outre, l'épaisseur de l'ensemble de la pellicule
d'isolant de grille 23 et des couches supérieure et in-
férieure combinées est mince et égale à une valeur aus-
si faible que 8 manomètres, dans le présent exemple.
Lorsque, dans le transistor à effet de champ
représenté sur la figure 2, une tension positive est ap-
pliquée à la grille de commande 18 et que le substrat de type P 10 est raccordé au potentiel de masse GND, les électrons pénètrent par effet tunnel dans la pellicule de Si O 2 14 à partir du côté du substrat de type P et la grille flottante est chargée A cet instant, l'une ou l'autre des régions de type N+ 12, 13 est raccordée au potentiel de masse GND et l'autre est maintenue à l'état
flottant L'injection des électrons est basée sur la me-
me action que celle intervenant dans la structure MNOS précédente Par conséquent, cette forme de réalisation est avantageuse du point de vue durabilité étant donné que la pellicule d'isolant de grille se dégrade moins que dans le cas d'une mémoire EEPROM classique du type
à grille flottante Etant donné que dans le présent exem-
ple, on donne une valeur de 6 nanomètres à l'épaisseur
de la pellicule de Si 3 N 4, le centre des pièges des char-
ges (la partie correspondant au barycentre des charges et qui piège au maximum les charges) se situe à l'intérieur de l'épaisseur de la grille flottante 16, de sorte que
les charges sont stockées dans la grille flottante 16.
La région chargée est la même que dans le type à grille flottante de l'art antérieur Par conséquent, la fuite
des charges à partir de la pellicule de Si 3 N 4 en direc-
tion de l'électrode de grille est faible et la rétention
est favorable comme dans le cas de la mémoire EEPROM clas-
sique de type MNOS Même lorsque l'épaisseur de la pelli-
cule d'isolant de grille 23 diminue dans le cas de la ré-
duction d'échelle, il ne se présente aucun problème du
point de vue de la rétention.
Le piégeage des charges peut être réalisé de la même manière que dans la structure MNOS Compte-tenu de la réduction des épaisseurs de la pellicule de Si O 2 14 et de la pellicule de Si 3 N 4 15, la tension qui est
appliquée à la grille de commande 18 lors de l'injec-
tion peut être réduite sans détérioration de l'effica-
sité de l'injection Conformément aux expériences des auteurs de la présente invention, avec la présente forme de réalisation, la pénétration par effet tunnel des
chargessuffisante pour mémoriser des données,est possi-
ble pour une tension d'environ 10 V Lors de la forma-
tion des régions de type N 12, 13, de la grille flot-
tante 16, etc, le problème de l'alignement entre les régions de type N et la grille flottante ne s'est pas posé Ceci facilite la finition de la configuration ou structuration, en améliorant la densité d'intégration, et ce en liaison avec la réduction d'échelle indiquée précédemment.
Afin d'enregistrer des données dans la gril-
le flottante 16, c'est-à-dire en d'autres termes d'in-
jecter des charges dans cette grille, il est possible d'appliquer une tension positive à la grille de commande 18, alors que le substrat de type P 10 est raccordé au potentiel de masse GND Inversement, en vue d'effacer
des données enregistrées dans la grille flottante 16,c'est-à-di-
re en d'autres termes en vue d'émettre des charges pié-
gées, il est possible de raccorder la grille de comman-
de 18 au potentiel de masse GND, alors qu'une tension
positiveest appliquée au substrat de type P 10 Par con-
séquent les charges sont émises en direction du substrat de type P 10 A ce moment là, le potentiel des régions de type N+ 12, 13 peut eêtre quelconque et on le rend
égal à celui du substrat du type P 10, à titre d'exem-
ple.
Les données enregistrées sont lues de la ma-
nière suivante Les caractéristiques courant-tension du transistor à effet de champ, représentées sur la figure 2 sont réglées comme cela est indiqué par " 1 " et " O " sur la figure 3 lorsque les charges ne sont pas piégées dans la grille flottante 16 et lorsqu'elles sont piégées dans cette grille respectivement Un transistor à effet de
champ représenté sur la figure 2 est réglé'préalable-
ment dans le mode à appauvrissement, avec une tension de seuil égale par exemple à -3 V environ, ce qui a pour
effet qu'il est placé dans le mode à enrichissement lors-
que la tension de seuil est accrue jusqu'à une valeur de par exemple + 3 V environ par l'enregistrement des données
c'est-à-dire le piégeage des charges.
Sur la figure 3, l'axe des abscisses VG re-
présente la tension qui est appliquée à la grille de com-
mande 18, tandis que l'axe des ordonnées IDS représente le courant qui s'écoule entre la région de source et la
région de drain', c'est-à-dire entre les régions de type-
N+ 12 et 13 En utilisant une telle différence des ten-
sions de seuil, on amène le potentiel de la grille de commande 18 par exemple à 9 V, ce qui permet de réaliser la lecture des données Ainsi, le nombre des instants de lecture est accru Il est possible de connaître les deux états dans lequel le transistor à effet de champ, pour lequel le potentiel de la grille de commande est réglé à O V est conducteur (état de " 1 ") et est bloqué (état de '" O ") Par conséquent le transistor à effet de champ peut être exploité en tant qu'élément de mémoire
rémanente contenant la donnée égale à 1 bit.
La figure 4 représente un second exemple du
transistor à effet de champ conforme à la présenteinven-
tion et montre en particulier uniquement la structure
d'une partie formant grille Les autres parties non re-
présentées sont identiques à celles indiquées dans la figure 2 Dans la présente forme de réalisation, tout comme dans le cas de la forme de réalisation précédente, la pellicule d'isolant de grille 23 située entre la grille flottante 16 et le substrat semiconducteur 10
est réalisée selon la structure double avec la pellicu-
le de Si O 2 14 constituant la couche inférieure de la
pellicule isolante et la pellicule de Si 3 N 4 15 consti-
tuant la couche supérieure de la pellicule isolante.
Un agencement particulier tient au fait que la pellicu-
le isolante intercouches 24 située entre la grille flot-
tant 16 et la grille de commande 18 est réalisée selon
une-structure double La pellicule isolante intercou-
ches 24 est constituée d'une pellicule de Si 3 N 4 25 constituant la couche inférieure et d'une pellicule de Sio constituant la couche supérieure et formée par oxydation thermique de la surface de la première
couche Les pellicules respectives possèdent des épais-
seurs de 6 et 2 nanomètres Ces pellicules devraient de préférence être minces La pellicule de Si 3 NA 25
peut avoir une épaisseur comprise entre 4 et 11 nanomè-
tres et la pellicule de Si O 2 26 peut posséder une épais-
seur comprise entre 1,5 et 5 nanomètres Mais, pour des
raisons qui seront indiquées ci-après, il serait souhai-
table que les épaisseurs des pellicules 25 et 26 soient respectivement égales à la pellicule de Si N 15 et à la 3 4
pellicule de Si O 2 14,qui constituent la pellicule d'iso-
lant de grille.
* Lorsque la pellicule isolante intercouches 24 est ainsi réalisée, l'ensemble de son épaisseur peut
être rendue inférieure à l'épaisseur de la pellicule iso-
lante intercouches constituée par la pellicule de Si O 2 17
seule, comme représenté sur-la figure 2 En outre, en dé-
pit du fait que la pellicule isolante intercouches est mince dans son ensemble, l'émission de charges à partir de la grille flottante 16 en direction du côté de la
grille de commande 18 peut être empêchée de façon effi-
cace Par conséquent, la rétention des données est enco-
re améliorée Ceci est basé sur le'fait que des charge ayant fui hors de la grille flottante 16 sont captées par la pellicule de Si 3 N 4 25, qui a tendance à former le
centre des pièges, assure le fait que la fuite des char-
ges hors de cette pellicule de Si 3 N 4 en direction de la grille de commande 18 est empêchée par la pellicule de Si O 2 26 Bienque cette pellicule de SIO 2 26 ait une épaisseur aussi faible que 2 manomètres, cela suffit
pour empêcher la fuite des charges à partir de la pel-
licule de Si 3 N 4 25 Cette structure est efficace pour
amincir cette partie de la grille et est plus avanta-
geuoe pour le traitement de finition -
Etant donné que, dans cette structure, les deux pellicules isolantes 23 et 24 situées au-dessous et au-dessus de la grille flottante 16 possèdent des épaisseurs approximativement identiques, ue intensité de champ électrique dans la grille flottante 16 devient égale à environ la moitié d'une tension appliquée à la grille de commande 18 Par conséquent l'efficacité de la pénétration par effet tunnel des charges peut être améliorée Donc, lorsque l'on utilise le transistor à effet de champ en tant qu'élément de mémoire, il est possible de réduire la tension d'enregistrement Par exemple, lorsqu'une tension de 5 V est appliquée à la grille de commande 18, un potentiel devant apparaît dans la grille 76 est égal à 2,5 V Dans ce cas, les charges suffisantes pour accroître la tension de seuil de l'ordre de quelques volts peut être injectée de telle sorte que le transistor à effet de champ peut être
utilisé de façon satisfaisante en tant qu'élément de mé-
moire Naturellement, l'émission des charges peut être
réalisée de façon similaire avec une faible tension.
Les façons d'appliquer des tensions aux régions respec- tives du transistor à effet de champ lors des modes d'enregistrement et d'effacement sont les mêmes que dans
l'exemple du premier transistor à-effet dé champ.
La figure 5 montre un troisième exemple du
transistor à effet de champ conforme à la présente inven-
tion Cet exemple est tel que, entre la pellicule de Si 3 N 4 25 de la pellicule 24 isolante intercouches et la grille flottante 16 située dans le transistor à effet de champ de la figure 4, il existe une pellicule de Si O 2 27 qui est formée sur une épaisseur de 2 nanomètres par oxydation thermique de la grille flottante 16 Les caractéristiques, autres que cette caractéristique, sont les mêmes que dans le cas du second exemple du
transistor à effet de champ Par conséquent, la pelli-
cule isolante intercouches 24 possède une structure tri-
ple et est constituée par une couche supérieure 26, une couche médiane 25 et une couche inférieure 27, qui sont respectivement la pellicule de Si O 2, la pellicule de
Si 3 N 4 et la pellicule de Si O 2 Compte-tenu de la présen-
ce de la nouvelle pellicule de Si O 2 27, il est possible d'améliorer l'action de prévention de toute fuite de
charges à partir de la grille flottante 16 en direc-
tion de la pellicule de Si 3 N 4 15.
Avec le second ou troisième transistor à ef-
fet de champ, il est possible de réaliser un enregistre-
ment et un effacement à 5 V, grâce à une optimisation des épaisseurs des pellicules 15 et 25 de Si 3 N 4.
Dans les formes de réalisation respectives
décrites ci-dessus, les pellicules de Si 3 N 4 15, 25 peu-
vent être parfaitement bien remplacées par des pellicu-
les de A 1203 ou par des pellicules d'hydroxynitrure.
Pour la grille de commande 18 et la grille flottante 16, on peut utiliser des pellicules constituées par
du molybdène Mo, du tungstène W, du platine Pt ou ana-
logue à la place des pellicules de silicium polycris- tallin En particulier en ce qui concerne la grille
flottante 1 6, on peut parfaitement utiliser une-pelli-
cule de W, de Pt ou analogue On peut parfaitement
bien utiliser une pellicule d'aluminium Al pour cons-
tituer la grille de commande 18.
Les figures 6 à 8 montrent une forme de réalisation dans laquelle une mémoire rémanente est réalisée en utilisant les transistors à effet de champ conformaà la présente invention en tant qu'éléments de mémoire Les figures 6 et 7 sont respectivement une
vue en plan et une vue en coupe de cette forme de réa-
lisation et la figure 8 est un schéma du circuit de la mémoire Comme représenté sur les figures 6 et 7, un puits de type P 31 repéré par une ligneen trait mixte et servant de région semiconduictrice pour la formation
des cellules de mémoire est formé dans un substrat se-
miconducteur en silicium de type N 30 servant de corps semiconducteur Plusieurs régions allongées 33 destinées
à former les éléments et qui sont isolées par une pelli-
cule d'oxyde de-champ 32, sont formées dans la partie principale du substrat en silicium Dans chaque région 33 constituant un élément, on forme dés régions de type M 34, 35 et 36 à des intervalles prédéterminés suivant
la direction de la longueur de la région 33 formant l'élé-
ment, et ce avec auto-alignement par rapport aux lignes de transmission de mots W 51, OOO WM 1 Les régions de type N 34 et 35 voisines ainsi que les lignes de transmission de mots W O prises en sandwich entre *ces régions, servent de régions de source et de drain pour des transistors MOSFET Q le Q 52 ' qui sont des organes de commutation Des régions voisines de type N et 36 avec les lignes de transmission de mots WM 1, prises en sandwich entre ces régions servent de régions de source ou de drain pour les transistors à effet de champ Ml M 2 qui sont des éléments de mémoire
Les transistors MOSFET QSI Q 52 ', qui sont des orga-
nes de commutation, possèdent la structure MOSFET usuel-
le comportant une pellicule d'oxyde de grille (pellicu-
le de Si O 2) 37 et une grille 38 en silicium polycristal-
lin formée sur cette pellicule Les électrodes de gril-
le des transistors MOSFET QS, Q 52 constituent les
lignes de transmission de mots W Si Les transis-
tors à effet de champ Q Mi' QM 2 servant d'éléments de mémoire possèdent la structure du dispositif de mémoire
rémanente représentée sur la figure 4 Dans les électro-
des de grille des transistors à effet de Q Mi, QM 2
les électrodes de grille constituent les lignes de trans-
mission de mots T Miî WM 2 a Les deux types de transis-
tors à effet de champ Q 51 Q et QMî M 2 uti-
lisent les régions de type N 35 existant entre elles,
en tant que régions de source ou de drain communeso Cha-
que cellule de mémoire est constituée de telle manière qu'un couple de transistors à effet de champ Q 51 et Q Mi, Q 52 et QM 2 ' oo' sont branchés en série Les éléments de commutation voisins et les éléments de mémoire voisins
constituant les différentes cellules de mémoire se par-
tagent respectivement les régions de type N 34 et 36.
Un conducteur de câblage en Al 47 est raccordé aux ré-
gions de type N+ 34 et 36 partagées, par l'intermédiaire de trous de contact Comme cela est représenté sur la
figure 6, le conducteur de câblage en Al 47 raccorde al-
ternativement les régions de type N+ 34 entre les élé-
ments de commutation et les régions de type N+ 36 entre
les éléments de mémoire.
Les dispositifs formés, comme décrit ci-des-
sus, sont raccordés de la manière représentée sur la fi-
gure 8 Des lignes de transmission de données D 1, D 2, qui sont raccordées aux drains des éléments de mémoire
QM 1 ' QM 2# " sont raccordées à un circuit d'enregistre-
ment 50 Des lignes de transmission de données D 1, D 2,,
qui sont raccordées aux sources des éléments de commuta-
tion Q 51 RQ 52 sont raccordées à un décodeur des Y 51 ainsi qu'à un circuit de lecture 52 Les lignes de
transmission de mots W Si, e 52, raccordées aux gril-
les des éléments de commutation, et les lignes de trans-
mission de mots WM, WM 2 raccordées aux grilles des éléments de mémoire, sont raccordées respectivement à un décodeur des X 53 En outre, le puits de type P 31, qui est la région semiconductrice dans laquelle les cellules de mémoire doivent être formées, est raccordé
à un circuit de tension de puits 54, de manière à réa-
liser un circuit de mémoire.
Lors de l'injection ou de l'émission de
chairges,une haute tension égale par exemple à 20 V com-
me dans le cas de l'art antérieur n'est pas nécessaire.
En effet, lors de l'enregistrement des don-
nées, au cours de l'injection des charges, une ligne quelconque désirée, par exemple la ligne D 1 faisant partie des lignes de transmission de données D 1, D 2,
est placée à O V par le circuit d'enregistrement 50.
Les autres lignes de transmission de données D 2, sont placées à 5 V Toute ligne désirée, par exemple W Ml parmi les lignes detransmission de mots WMV, WM 2 I est placée à une tension d'enregistrement de 5 V
par le décodeur des X Les autres lignes de transmis-
sion de mots WM 2 sont placées à O V Toutes les
lignes de transmission de mots WSI, W 52, sont main-
tenues à O V Les lignes de transmission de données D 1, D 2, sont maintenues à n'importe quelle valeur
désirée, par exemple O V, par lé décodeur des X D'au-
tre part, une tension de O V est appliquée au puits de
type P 31 situé au-dessus du canal du transistor à ef-
fet de champ QM 1 ' par le circuit de tension de puits 54 Il en résulte que des charges sont injectées dans la grille flottante du transistor à effet de champ QM 1 i
comme cela a été décrit précédemment.
Lors de l'effacement des données, au cours
de l'émission de charges, toutes les lignes de transmis-
sion de mots sont amenées au potentiel de masse de O V, tandis que le potentiel du puits de type P 31 est placé
à une tension d'effacement de par exemple 5 V Par con-
séquent, des charges à l'intérieur de tous les éléments
de mémoire sont émises.
A cet instant, les lignes de transmission de mots Wsi, Ws 2, sont maintenues à O V et toutes les lignes de transmission de données sont placées à un potentiel quelconque désiré Lorsqu'une ligne de transmission de mots, par exemple WMî faisant partie des lignes de transmission de mots WM 1 WM 2, sont
placées à O V, et que les autres lignes de transmis-
sion de mots WM 2, sont placées à 5 V, seules les
données situées dans les cellules de mémoire raccor-
dées à WM 1 peuvent être effacées.
Lors de la lecture des données, les lignes de transmission de données D 1, D 2, et les lignes de transmission de mots WMîI WM 2 sont placées à 0 V Parmi les lignes de transmission de mots Wsl, W 52,, une ligne quelconque désirée, par exemple Wsi' est placée à 5 V Etant donné que les charges sont piégées dans le transistor à effet de champ QM 1
raccordé au transistor à effet de champ Qsi sélec-
tionné, la tension de seuil du transistor à effet de champ Q Mi est supérieureà O V, de sorte que ce transistor à effet de champ ne passe pas à l'état "conducteur" ou "passant", par conséquent le potentiel de la ligne de transmission de données DS, préchargée à une certaine tension de par exemple 5 V est raccordée
au transistor à effet de champ Qsi ne varie pas Lors-
qu'aucune charge n'est piégée dans le transistor à ef-
fet de champ QMî' ce transistor passe à l'état "conduc-
teur", si bien que le potentiel de la ligne de transmis-
sion de données D 1 devient approximativement égal à O VO Ce potentiel de la ligne de transmission de données D 1
est détecté par le circuit de lecture 52 par l'inter-
médiaire du décodeur des Y 51 e Etant donné que latension d'enregistrement et la tension d'effacement dans l'élément de mémoire
MOSFET peuvent être égales à 5 V, la tension d'alimen-
tation de 5 V du circuit de mémoire peut être utilisée telle quelle et il est inutile d'utiliser un circuit élévateur de tension, etc En outre, étant donné que
le courant de lecture est intense, aucun circuit ampli-
ficateur n'est nécessaire De plus, étant donné que l'ensemble du dispositif reçoit une forme aplatie et
que la densité d'intégration est accrue, on peut réa-
liser un dispositif de mémoire possédant une capacité
de mémorisation élevée.
Le dispositif de mémoire et le circuit de mémoire décrits ci-dessus sont simplement un exemple
d'application de la présente invention Il va sans di-
re que d'autres applications différentes incluant par
exemple une mémoire rémanente à accès direct ou aléa-
toire (NVRAM) sont possibles.
Dans la mémoire rémanente conforme à la
présente invention, une pellicule d'isolant de gril-
le située au-dessous d'une grille flottante est réa-
-lisée selon une structure double grâce à l'utilisation
de pellicules isolantes possédant des constantes diélec-
triques différentes l'une de l'autre, et l'épaisseur de la couche supérieure de la pellicule d'isolant de grille est réglée à une épaisseur ou inférieure à une
épaisseur prédéterminée de manière à placer un centrol-
de ou barycentre de charges à l'intériei de la grille
flottante Par conséquent, l'amélioration de la densi-
té d'intégration d'un dispositif et la réduction d'une tension d'enregistrement et d'une tension d'effacement
peuvent êtreobtenues simultanément, et ce tout en réali-
sant une rétention favorable des données Un autre ef-
fet réside dans le fait que, par suite de l'accroisse-
ment de la capacité de mémorisation du dispositif, on
peut obtenir une simplification de l'agencement du cir-
cuit de mémoire.
Les avantages de la présente invention sont obtenus dans d'autres variantLes de l'inventi Qn, grâce à l'utilisation de la pellicule d'isolant de grille ou
d'une région à effet tunnel de l'invention, pour cons-
tituer la région tunnel du dispositif Il est approprié, dans les variantes de l'invention, d'utiliser la région à effet tunnel possédant la structure à double couche,
qui est constituée par la pellicule de bioxyde de sili-
ciurl et par la pellicule de nitrurede silicium, formée sur la précédente La région à effet tunnel conforme à l'invention est utiliséepar exemple à la place de la
pellicule d'oxyde à effet tunnel dans une mémoire ré-
manente du type à grille flottante représentée dans la revue Electronics, 28 Février 1981, pp 113-117, ou dans une cellule du type à grille flottante semblable à une cellule à un tcransistor représentée dans Electronics, 31 Juillet 1980, pp 89-92 Ces dispositifs ne présentent pas l'avantage selon lequel aucune tolérance d'alignement
n'est requise L'invention s'applique à d'autres cellu-
les de mémoire rémanente du type à grille flottante qui
utilisent l'effet tunnel.
Claims (11)
1 Mémoire rémanente comporte un transistor
à effet de champ destiné à être utilisé en tant qu'élé-
ment de mémoire, caractérisée en ce que ledit transis-
tor à effet de champ comporte,
a) un corps semiconducteur ( 10), qui com-
porte des premières régions semiconductrices possédant un premier type de conductivité ( 2,13), b) une pellicule isolante,( 23),qui est formée
sur lesdites régions semiconductrices et qui est cons-
tituée par une première pellicule isolante ( 14) et par
une seconde pellicule isolante ( 15) formée sur la pré-
cédente et qui possède une constante diélectrique dif-
férente de la constante diélectrique de ladite premiè-
re pellicule isolante, c) une première électrode de grille ( 16) qui est formée sur ladite pellicule isolante, d) une seconde électrode de grille ( 18) qui est formée sur ladite première électrode de grille, e) une pellicule isolante intercouches ( 17; 24) qui est disposée entre lesdites première et seconde électrodes de grille ( 16, 18),et
f) des régions semiconductrice,possèdent-
un second type de conductivité et qui sont formées à l'intérieur des régions semiconductrices mentionnées
en premier, qui sont disposées sur les deux côtés des-
dites première et second électrodes' de grille.
2 Mémoire rémanente, selon la revendication 1, caractérisée en ce que ladite première pellicule d'isolant de grille ( 14) est une pellicule de bioxyde
de silicium.
3 Mémoire rémanente selon la revendication
2, caractérisée en ce que ladite seconde pellicule d'iso-
lant de grille ( 15) est une pellicule de nitrure de sili-
cium.
4 Mémoire rémanente selon la revendication 3, caractériséeen ce que ladite pellicule de bioxyde de silicium possède une épaisseur comprise entre 1,5 et 5
nanomètres et que ladite pellicule de nitrure de sili-
cium possède une épaisseur comprise entre 4 et 11 nano- mètres. Mémoire rémanente, selon la revendication 4, caractérisée en ce que ladite pellicule de bioxyde de silicium possède une épaisseur de 2 nanomètres et que ladite pellicule de nitrure de silicium possède une
épaisseur de 6 nanomètres.
4 Mémoire rémanente, selon la revendication
4, caractérisée en ce que ladite pellicule isolante in-
tercouches ( 17) est une pellicule de bioxyde de silicium.
7 Mémoire rémanente selon la revendication
7, caractérisée en ce que la pellicule isolante inter-
couches ( 24) est constituée par une pellicule de nitru-
re de silicium ( 25) qui est une première pellicule iso-
lante intercouches, et par une pellicule de bioxyde de
silicium ( 26) qui est une seconde pellicule isolante in-
tercouches, formée sur ladite première pellicule isolan-
te intercouches.
8 Mémoire rémanente selon la revendication 7, caractérisée en ce que ladite pellicule de bioxyde de silicium ( 14) de ladite première pellicule d'isolant de grille ( 23) et ladite pellicule de bioxyde de silicium ( 26) de ladite seconde pellicule isolante intercouches possèdent des épaisseurs sensiblement identiques, tandis que la pellicule de nitrure de silicium ( 25) de ladite seconde pellicule d'isolant de grille ( 24) et ladite
pellicule de nitrure de silicium (I 5) de ladite premiè-
re pellicule isolante intercouches ( 17) possèdent des
épaisseurs sensiblement identiques.
9 Mémoire rémanente selon la revendication
4, caractérisé en ce que ladite pellicule isolante inter-
couches ( 24) est constituée par une pellicule de nitrure de silicium ( 25) qui est une première pellicule isolante intercouches, par une pellicule de bioxyde de silicium ( 26) qui est une seconde pellicule isolante intercouches formée sur ladite première pellicule isolante intercou- ches, et par une pellicule de bioxyde de silicium ( 27)
qui est une troisième pellicule intercouches formée en-
tre ladite première électrode de grille ( 16) et ladite
pellicule de nitrure de silicium ( 25) de ladite premiè-
re pellicule isolante intercouches.
Mémoire rémanente selon la revendica-
tion 9, caractérisée en ce que ladite pellicule de bioxyde de silicium de ladite première pellicule d'isolant de grille et ladite pellicule de bioxyde
de silicium de ladite seconde pellicule isolar-
te intercouches possèdent des épaisseurs sensiblement identiques, tandis que ladite pellicule de nitrure de silicium de ladite seconde pellicule d'isolant de
de grille et ladite pellicule de nitrure de sili-
cium de ladite première pellicule isolante intercou-
ches possèdent des épaisseurs sensiblement identiques;
Il Mémoire rémanente selon la revendica-
tion 4, caractérisée en ce que ladite première électro-
de de grille possède une épaisseur comprise entre 2 et
10 nanomètres.
Mémoire rémanente selon la revendica-
tion 11, caractérisée en ce que ladite première électro-
de de grille ( 16) est constituée-une couche de silicium polycristallin.
13 Mémoire rémanente selon la revendica-
tion 4, caractérisée en ce que ladite première électro-
de de grille ( 16) est constituée par une couche de si-
licium polycristallin possédant une épaisseur compri-
sentre entre 2 et 10 nanomètres et que ladite seconde
électrode de grille ( 18) est constituée par une cou-
che de silicium polycristallin.
14 Mémoire rémanente selon la revendica-
tion 13, caractérisée en ce que ledit premier type de conductivité est le type P et que ledit second type de conductivité est le type N.
Mémoire rémanente selon la revendica-
tion 14, caractérisée en ce que ledit corps semiconduc-
teur ( 10) est un substrat en silicium de type N. 16 Mémoire rémanente, caractérisée en ce qu'elle comporte a) un corps semiconducteur ( 10),
b) un circuit de sélection ( 53) qui est dis-
posé sur ledit-corps semiconducteur, c) un réseau de mémoire qui est constitué par plusieurs cellules de mémoire disposées sous la
forme d'une matrice et ce dans des régions semiconduc-
trices possédant un premier type de conductivité for-
mées dans ledit corps semiconducteur, lesdites cellules de mémoire possédant des premières et secondes'bornes
de sélection et des premières et secondes bornes de lec-
ture,
d) une pluralité de couples de lignes detrans-
mission de mots (WM 1, W 51,Wl',2; 2 -)qui s'étendent à partir
dudit circuit de sélection ( 53) jusqu'à l'intérieur du-
dit réseau de mémoire et qui reçoivent des signaux de sélection en provenance dudit circuit de sélection, l'un et l'autre de chacun desdits couples de lignes de transmission de mots étant raccordé respectivement
aux premièreset secondesbornes des cellules de mémoi-
re correspondantes, e) une pluralité de couples de lignes de transmission de données (D 1, D 1, D 2, D 2,) qui s'étendent à partir dudit circuit de sélection à l'intérieur dudit
réseau de mémoire de manière à intersecter orthogona-
lement lesdites lignes de transmission de mots (WM 1,Ws 1,WM 2,
A-) et qui reçoivent les signaux de lecture à partir du-
dit circuit de sélection, l'un et l'autre de chacun desdits couples de lignes de transmission de données
étant raccordés respectivement aux première et secon-
de bornes de lecture des cellules de mémoire correspon- dantes,
f) chacune desdites cellules de mémoire in-
cluant un premier transistor à effet de champ (Q Ml, -),des tiné à être utilisé en tant qu'élément de mémoire, et un second transistor à effet de champ (Q 51 S)destiné à être utilisé en tant qu'élément de commutation, lesdits premiers et seconds transistors à effets de champ étant
raccordés en série entre les premières et secondes bor-
nes de lecture, tandis que des électrodes de commande de ces premier et second transistors à effet de champ sont raccordéesrespectivement aux première et seconde bornes de sélection, g) ledit premier transistor à effet de champ
incluant une pellicule de bioxyde de sili-
-cium qui est formée sur lesdites régions sémiconductri-
ces possédant ledit premier type-de conductivité, une pellicule de nitrure de silicium qui est formée
sur ladite pellicule de bioxyde de silicium, urepremiè-
re électrode de grille en silicium polycristallin
qui est formée sur ladite pellicule de nitrure de sili-
cium, une seconèbélectrode de grille qui est formée
par dessus ladite première électrode de grille, une pel-
licule isolante intercouches qui est disposée entre lesdites première et seconde électrodes de grille et des, régions semiconductrices possédant le second type de conductivité et qui sont disposéesdes deux côtés desdites première et secondes électrodes de
grille à l'intérieur de chacune des régions semiconduc-
trices mentionnées en premier, ladite seconde électrode de grille faisant partie de la ligne de transmission de
mots qui est raccordée à la première borne de sélection.
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57164910A JPS5955071A (ja) | 1982-09-24 | 1982-09-24 | 不揮発性半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
FR2533740A1 true FR2533740A1 (fr) | 1984-03-30 |
Family
ID=15802178
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
FR8312885A Withdrawn FR2533740A1 (fr) | 1982-09-24 | 1983-08-04 | Memoire remanente |
Country Status (9)
Country | Link |
---|---|
US (1) | US4630086A (fr) |
JP (1) | JPS5955071A (fr) |
DE (1) | DE3334557A1 (fr) |
FR (1) | FR2533740A1 (fr) |
GB (1) | GB2129611B (fr) |
HK (1) | HK1688A (fr) |
IT (1) | IT1168295B (fr) |
MY (1) | MY8700796A (fr) |
SG (1) | SG87387G (fr) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0301460A2 (fr) * | 1987-07-30 | 1989-02-01 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur non volatil effaçable par ultraviolets |
EP0436156A1 (fr) * | 1989-12-11 | 1991-07-10 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur de mémoire rémanente ayant une couche isolante pour effet tunnel |
EP0833393A1 (fr) * | 1996-09-30 | 1998-04-01 | STMicroelectronics S.r.l. | Cellule mémoire rémanente à grille flottante et à basse tension d'effacement et méthode de fabrication |
Families Citing this family (101)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4697330A (en) * | 1983-02-23 | 1987-10-06 | Texas Instruments Incorporated | Floating gate memory process with improved dielectric |
USRE34535E (en) * | 1983-02-23 | 1994-02-08 | Texas Instruments Incorporated | Floating gate memory with improved dielectric |
US4769340A (en) * | 1983-11-28 | 1988-09-06 | Exel Microelectronics, Inc. | Method for making electrically programmable memory device by doping the floating gate by implant |
US4918501A (en) * | 1984-05-23 | 1990-04-17 | Hitachi, Ltd. | Semiconductor device and method of producing the same |
US5352620A (en) * | 1984-05-23 | 1994-10-04 | Hitachi, Ltd. | Method of making semiconductor device with memory cells and peripheral transistors |
US4589009A (en) * | 1984-10-09 | 1986-05-13 | The United States Of America As Represented By The Secretary Of The Army | Non-volatile piezoelectric memory transistor |
US4698787A (en) * | 1984-11-21 | 1987-10-06 | Exel Microelectronics, Inc. | Single transistor electrically programmable memory device and method |
JPH0669099B2 (ja) * | 1984-12-21 | 1994-08-31 | 株式会社東芝 | Mis型半導体装置 |
WO1986005323A1 (fr) * | 1985-03-08 | 1986-09-12 | Ncr Corporation | Dispositif de memoire remanente a porte flottante a effet de champ |
US4811078A (en) * | 1985-05-01 | 1989-03-07 | Texas Instruments Incorporated | Integrated circuit device and process with tin capacitors |
US4971924A (en) * | 1985-05-01 | 1990-11-20 | Texas Instruments Incorporated | Metal plate capacitor and method for making the same |
US4821085A (en) * | 1985-05-01 | 1989-04-11 | Texas Instruments Incorporated | VLSI local interconnect structure |
KR940011426B1 (ko) * | 1985-07-26 | 1994-12-15 | 가부시기가이샤 히다찌세이사꾸쇼 | 반도체 기억 장치 |
JP2865285B2 (ja) * | 1986-03-07 | 1999-03-08 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路装置 |
IT1191755B (it) * | 1986-04-29 | 1988-03-23 | Sgs Microelettronica Spa | Processo di fabbricazione per celle eprom con dielettrico ossido-nitruro-ossido |
US5108941A (en) * | 1986-12-05 | 1992-04-28 | Texas Instrument Incorporated | Method of making metal-to-polysilicon capacitor |
JPH0772996B2 (ja) * | 1987-01-31 | 1995-08-02 | 株式会社東芝 | 不揮発性半導体メモリ |
JP2664685B2 (ja) * | 1987-07-31 | 1997-10-15 | 株式会社東芝 | 半導体装置の製造方法 |
KR910005771B1 (ko) * | 1988-03-22 | 1991-08-03 | 주식회사 럭키 | 아미드기를 함유하는 폴리실록산 및 그의 제조방법 |
US4882649A (en) * | 1988-03-29 | 1989-11-21 | Texas Instruments Incorporated | Nitride/oxide/nitride capacitor dielectric |
US5079670A (en) * | 1988-05-03 | 1992-01-07 | Texas Instruments Incorporated | Metal plate capacitor and method for making the same |
EP0639860B1 (fr) * | 1988-10-21 | 2000-06-28 | Kabushiki Kaisha Toshiba | Mémoire semi-conductrice rémanente |
US5020030A (en) * | 1988-10-31 | 1991-05-28 | Huber Robert J | Nonvolatile SNOS memory cell with induced capacitor |
KR0185375B1 (ko) * | 1989-05-23 | 1999-03-20 | 엔. 라이스 머레트 | 분리 금속 플레이트 캐패시터 및 이의 제조 방법 |
US5104819A (en) * | 1989-08-07 | 1992-04-14 | Intel Corporation | Fabrication of interpoly dielctric for EPROM-related technologies |
JPH0388370A (ja) * | 1989-08-31 | 1991-04-12 | Toshiba Corp | 半導体記憶装置の製造方法 |
JP2656986B2 (ja) * | 1989-10-02 | 1997-09-24 | 松下電子工業株式会社 | 不揮発性半導体記憶装置の製造方法 |
US5057447A (en) * | 1990-07-09 | 1991-10-15 | Texas Instruments Incorporated | Silicide/metal floating gate process |
JPH05110114A (ja) * | 1991-10-17 | 1993-04-30 | Rohm Co Ltd | 不揮発性半導体記憶素子 |
JP2848223B2 (ja) * | 1993-12-01 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
JP3505758B2 (ja) * | 1993-12-28 | 2004-03-15 | ローム株式会社 | 不揮発性半導体メモリ |
EP0690452A3 (fr) * | 1994-06-28 | 1999-01-07 | Advanced Micro Devices, Inc. | Mémoire électriquement effaçable et procédé d'effacement |
JP3288867B2 (ja) * | 1994-09-02 | 2002-06-04 | キヤノン株式会社 | インクジェット記録装置 |
US5619052A (en) * | 1994-09-29 | 1997-04-08 | Macronix International Co., Ltd. | Interpoly dielectric structure in EEPROM device |
FR2769747B1 (fr) * | 1997-10-15 | 2001-10-05 | Sgs Thomson Microelectronics | Perfectionnement aux memoires non volatiles programmables par effet dit "de porteurs chauds" et effacables par effet tunnel |
US6008091A (en) * | 1998-01-27 | 1999-12-28 | Lucent Technologies Inc. | Floating gate avalanche injection MOS transistors with high K dielectric control gates |
JP3344331B2 (ja) * | 1998-09-30 | 2002-11-11 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
KR100540667B1 (ko) * | 1999-05-14 | 2006-01-16 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 기억장치 |
US6677640B1 (en) * | 2000-03-01 | 2004-01-13 | Micron Technology, Inc. | Memory cell with tight coupling |
US6445029B1 (en) | 2000-10-24 | 2002-09-03 | International Business Machines Corporation | NVRAM array device with enhanced write and erase |
US6522585B2 (en) | 2001-05-25 | 2003-02-18 | Sandisk Corporation | Dual-cell soft programming for virtual-ground memory arrays |
JP4809545B2 (ja) * | 2001-05-31 | 2011-11-09 | 株式会社半導体エネルギー研究所 | 半導体不揮発性メモリ及び電子機器 |
US6610614B2 (en) * | 2001-06-20 | 2003-08-26 | Texas Instruments Incorporated | Method for uniform nitridization of ultra-thin silicon dioxide layers in transistor gates |
US7473959B2 (en) * | 2001-06-28 | 2009-01-06 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices and methods of fabricating the same |
US8253183B2 (en) | 2001-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Charge trapping nonvolatile memory devices with a high-K blocking insulation layer |
US7253467B2 (en) | 2001-06-28 | 2007-08-07 | Samsung Electronics Co., Ltd. | Non-volatile semiconductor memory devices |
US20060180851A1 (en) | 2001-06-28 | 2006-08-17 | Samsung Electronics Co., Ltd. | Non-volatile memory devices and methods of operating the same |
DE10158019C2 (de) * | 2001-11-27 | 2003-09-18 | Infineon Technologies Ag | Floatinggate-Feldeffekttransistor |
US6621739B2 (en) | 2002-01-18 | 2003-09-16 | Sandisk Corporation | Reducing the effects of noise in non-volatile memories through multiple reads |
US6850441B2 (en) | 2002-01-18 | 2005-02-01 | Sandisk Corporation | Noise reduction technique for transistors and small devices utilizing an episodic agitation |
US6839826B2 (en) * | 2002-02-06 | 2005-01-04 | Sandisk Corporation | Memory device with pointer structure to map logical to physical addresses |
US6871257B2 (en) | 2002-02-22 | 2005-03-22 | Sandisk Corporation | Pipelined parallel programming operation in a non-volatile memory system |
US20030232507A1 (en) * | 2002-06-12 | 2003-12-18 | Macronix International Co., Ltd. | Method for fabricating a semiconductor device having an ONO film |
JP4244312B2 (ja) * | 2003-10-02 | 2009-03-25 | 株式会社東芝 | 磁気抵抗効果素子、磁気ヘッド及び磁気再生装置 |
US7437653B2 (en) | 2004-12-22 | 2008-10-14 | Sandisk Corporation | Erased sector detection mechanisms |
US7473589B2 (en) | 2005-12-09 | 2009-01-06 | Macronix International Co., Ltd. | Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same |
EP2320426B1 (fr) * | 2005-01-03 | 2012-05-23 | Macronix International Co., Ltd. | Cellules de mémoire non volatile, réseau de mémoire comportant celles-ci et procédés de fonctionnement des cellules et des réseaux |
US8482052B2 (en) | 2005-01-03 | 2013-07-09 | Macronix International Co., Ltd. | Silicon on insulator and thin film transistor bandgap engineered split gate memory |
US20060198189A1 (en) * | 2005-01-03 | 2006-09-07 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
US8264028B2 (en) * | 2005-01-03 | 2012-09-11 | Macronix International Co., Ltd. | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
US7709334B2 (en) * | 2005-12-09 | 2010-05-04 | Macronix International Co., Ltd. | Stacked non-volatile memory device and methods for fabricating the same |
US7315474B2 (en) | 2005-01-03 | 2008-01-01 | Macronix International Co., Ltd | Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays |
KR100771808B1 (ko) * | 2006-07-05 | 2007-10-30 | 주식회사 하이닉스반도체 | Sonos 구조를 갖는 플래시 메모리 소자 및 그것의제조 방법 |
US7576386B2 (en) * | 2005-08-04 | 2009-08-18 | Macronix International Co., Ltd. | Non-volatile memory semiconductor device having an oxide-nitride-oxide (ONO) top dielectric layer |
US7763927B2 (en) * | 2005-12-15 | 2010-07-27 | Macronix International Co., Ltd. | Non-volatile memory device having a nitride-oxide dielectric layer |
JP4764151B2 (ja) * | 2005-12-01 | 2011-08-31 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
KR100703807B1 (ko) * | 2006-02-17 | 2007-04-09 | 삼성전자주식회사 | 블록 방식의 메모리에서 데이터의 변경 유형에 따라 블록을관리하는 방법 및 장치 |
TWI416738B (zh) | 2006-03-21 | 2013-11-21 | Semiconductor Energy Lab | 非揮發性半導體記憶體裝置 |
EP1837917A1 (fr) * | 2006-03-21 | 2007-09-26 | Semiconductor Energy Laboratory Co., Ltd. | Dispositif de mémoire à semi-conducteur non volatile |
US7554854B2 (en) * | 2006-03-31 | 2009-06-30 | Semiconductor Energy Laboratory Co., Ltd. | Method for deleting data from NAND type nonvolatile memory |
US8022460B2 (en) * | 2006-03-31 | 2011-09-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
US7391652B2 (en) * | 2006-05-05 | 2008-06-24 | Macronix International Co., Ltd. | Method of programming and erasing a p-channel BE-SONOS NAND flash memory |
US7907450B2 (en) | 2006-05-08 | 2011-03-15 | Macronix International Co., Ltd. | Methods and apparatus for implementing bit-by-bit erase of a flash memory device |
US7948799B2 (en) | 2006-05-23 | 2011-05-24 | Macronix International Co., Ltd. | Structure and method of sub-gate NAND memory with bandgap engineered SONOS devices |
US7414889B2 (en) * | 2006-05-23 | 2008-08-19 | Macronix International Co., Ltd. | Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices |
US20080121980A1 (en) * | 2006-06-21 | 2008-05-29 | Macronix International Co., Ltd. | Bottom Dielectric Structures and High-K Memory Structures in Memory Devices and Methods for Expanding a Second Bit Operation Window |
US7746694B2 (en) * | 2006-07-10 | 2010-06-29 | Macronix International Co., Ltd. | Nonvolatile memory array having modified channel region interface |
US8809936B2 (en) * | 2006-07-31 | 2014-08-19 | Globalfoundries Inc. | Memory cell system with multiple nitride layers |
US20080032464A1 (en) * | 2006-08-02 | 2008-02-07 | Spansion Llc | Memory cell system with nitride charge isolation |
US7811890B2 (en) * | 2006-10-11 | 2010-10-12 | Macronix International Co., Ltd. | Vertical channel transistor structure and manufacturing method thereof |
US8772858B2 (en) | 2006-10-11 | 2014-07-08 | Macronix International Co., Ltd. | Vertical channel memory and manufacturing method thereof and operating method using the same |
US7851848B2 (en) | 2006-11-01 | 2010-12-14 | Macronix International Co., Ltd. | Cylindrical channel charge trapping devices with effectively high coupling ratios |
US8101989B2 (en) * | 2006-11-20 | 2012-01-24 | Macronix International Co., Ltd. | Charge trapping devices with field distribution layer over tunneling barrier |
US7838923B2 (en) | 2007-08-09 | 2010-11-23 | Macronix International Co., Ltd. | Lateral pocket implant charge trapping devices |
US7737488B2 (en) | 2007-08-09 | 2010-06-15 | Macronix International Co., Ltd. | Blocking dielectric engineered charge trapping memory cell with high speed erase |
US7816727B2 (en) | 2007-08-27 | 2010-10-19 | Macronix International Co., Ltd. | High-κ capped blocking dielectric bandgap engineered SONOS and MONOS |
US8320191B2 (en) | 2007-08-30 | 2012-11-27 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
US20090067256A1 (en) * | 2007-09-06 | 2009-03-12 | Micron Technology, Inc. | Thin gate stack structure for non-volatile memory cells and methods for forming the same |
US7643349B2 (en) * | 2007-10-18 | 2010-01-05 | Macronix International Co., Ltd. | Efficient erase algorithm for SONOS-type NAND flash |
US7848148B2 (en) * | 2007-10-18 | 2010-12-07 | Macronix International Co., Ltd. | One-transistor cell semiconductor on insulator random access memory |
US8068370B2 (en) * | 2008-04-18 | 2011-11-29 | Macronix International Co., Ltd. | Floating gate memory device with interpoly charge trapping structure |
US8081516B2 (en) * | 2009-01-02 | 2011-12-20 | Macronix International Co., Ltd. | Method and apparatus to suppress fringing field interference of charge trapping NAND memory |
US8861273B2 (en) * | 2009-04-21 | 2014-10-14 | Macronix International Co., Ltd. | Bandgap engineered charge trapping memory in two-transistor nor architecture |
US8416624B2 (en) | 2010-05-21 | 2013-04-09 | SanDisk Technologies, Inc. | Erase and programming techniques to reduce the widening of state distributions in non-volatile memories |
US9240405B2 (en) | 2011-04-19 | 2016-01-19 | Macronix International Co., Ltd. | Memory with off-chip controller |
US8987098B2 (en) | 2012-06-19 | 2015-03-24 | Macronix International Co., Ltd. | Damascene word line |
US9379126B2 (en) | 2013-03-14 | 2016-06-28 | Macronix International Co., Ltd. | Damascene conductor for a 3D device |
US9099538B2 (en) | 2013-09-17 | 2015-08-04 | Macronix International Co., Ltd. | Conductor with a plurality of vertical extensions for a 3D device |
US9559113B2 (en) | 2014-05-01 | 2017-01-31 | Macronix International Co., Ltd. | SSL/GSL gate oxide in 3D vertical channel NAND |
US9960174B2 (en) * | 2015-09-09 | 2018-05-01 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing the same |
CN111477625B (zh) * | 2020-04-27 | 2023-02-07 | 复旦大学 | 一种基于缺陷俘获材料的半浮栅存储器及其制备方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2111866A1 (fr) * | 1970-10-27 | 1972-06-09 | Yamazaki Shumpei | |
FR2345813A1 (fr) * | 1976-03-26 | 1977-10-21 | Hughes Aircraft Co | Procede de realisation d'elements de memoire a transistor a effet de champ |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3878549A (en) * | 1970-10-27 | 1975-04-15 | Shumpei Yamazaki | Semiconductor memories |
US3856587A (en) * | 1971-03-26 | 1974-12-24 | Co Yamazaki Kogyo Kk | Method of fabricating semiconductor memory device gate |
NL7606483A (nl) * | 1976-06-16 | 1977-12-20 | Philips Nv | Inrichting voor het mengen van signalen. |
US4057820A (en) * | 1976-06-29 | 1977-11-08 | Westinghouse Electric Corporation | Dual gate MNOS transistor |
IT1089298B (it) * | 1977-01-17 | 1985-06-18 | Mostek Corp | Procedimento per fabbricare un dispositivo semiconduttore |
US4163985A (en) * | 1977-09-30 | 1979-08-07 | The United States Of America As Represented By The Secretary Of The Air Force | Nonvolatile punch through memory cell with buried n+ region in channel |
JPS5457875A (en) * | 1977-10-17 | 1979-05-10 | Hitachi Ltd | Semiconductor nonvolatile memory device |
EP0003413A3 (fr) * | 1978-01-19 | 1979-08-22 | Sperry Corporation | Perfectionnements pour une mémoire à semi-conducteur |
DE2918888C2 (de) * | 1979-05-10 | 1984-10-18 | Siemens AG, 1000 Berlin und 8000 München | MNOS-Speicherzelle und Verfahren zu ihrem Betrieb sowie zu ihrer Herstellung |
US4375087C1 (en) * | 1980-04-09 | 2002-01-01 | Hughes Aircraft Co | Electrically erasable programmable read-only memory |
-
1982
- 1982-09-24 JP JP57164910A patent/JPS5955071A/ja active Pending
-
1983
- 1983-08-04 FR FR8312885A patent/FR2533740A1/fr not_active Withdrawn
- 1983-08-22 GB GB08322568A patent/GB2129611B/en not_active Expired
- 1983-09-23 DE DE19833334557 patent/DE3334557A1/de not_active Withdrawn
- 1983-09-23 US US06/535,233 patent/US4630086A/en not_active Expired - Lifetime
- 1983-09-23 IT IT22984/83A patent/IT1168295B/it active
-
1987
- 1987-10-12 SG SG873/87A patent/SG87387G/en unknown
- 1987-12-30 MY MY796/87A patent/MY8700796A/xx unknown
-
1988
- 1988-01-07 HK HK16/88A patent/HK1688A/xx unknown
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2111866A1 (fr) * | 1970-10-27 | 1972-06-09 | Yamazaki Shumpei | |
FR2345813A1 (fr) * | 1976-03-26 | 1977-10-21 | Hughes Aircraft Co | Procede de realisation d'elements de memoire a transistor a effet de champ |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0301460A2 (fr) * | 1987-07-30 | 1989-02-01 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur non volatil effaçable par ultraviolets |
EP0301460A3 (fr) * | 1987-07-30 | 1990-01-10 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur non volatil effaçable par ultraviolets |
US4943836A (en) * | 1987-07-30 | 1990-07-24 | Kabushiki Kaisha Toshiba | Ultraviolet erasable nonvolatile semiconductor device |
EP0436156A1 (fr) * | 1989-12-11 | 1991-07-10 | Kabushiki Kaisha Toshiba | Dispositif semi-conducteur de mémoire rémanente ayant une couche isolante pour effet tunnel |
EP0833393A1 (fr) * | 1996-09-30 | 1998-04-01 | STMicroelectronics S.r.l. | Cellule mémoire rémanente à grille flottante et à basse tension d'effacement et méthode de fabrication |
US6054731A (en) * | 1996-09-30 | 2000-04-25 | Sgs-Thomson Microelectronics S.R.L. | Floating gate non-volatile memory cell with low erasing voltage and manufacturing method |
US6147380A (en) * | 1996-09-30 | 2000-11-14 | Sgs-Thomson Microelectronics S.R.L. | Floating gate non-volatile memory cell with low erasing voltage and having different potential barriers |
US6399444B1 (en) | 1996-09-30 | 2002-06-04 | Sgs-Thomson Microelectronics S.R.L. | Method of making floating gate non-volatile memory cell with low erasing voltage |
US6710394B2 (en) | 1996-09-30 | 2004-03-23 | Sgs-Thomson Microelectronics S.R.L. | Method of making floating gate non-volatile memory cell with low erasing voltage having double layer gate dielectric |
US6841445B2 (en) | 1996-09-30 | 2005-01-11 | Sgs-Thomson Microelectronics S.R.L. | Method of making floating gate non-volatile memory cell with low erasing voltage having double layer gate dielectric |
Also Published As
Publication number | Publication date |
---|---|
HK1688A (en) | 1988-01-15 |
US4630086A (en) | 1986-12-16 |
GB2129611B (en) | 1986-07-16 |
SG87387G (en) | 1988-05-20 |
IT1168295B (it) | 1987-05-20 |
IT8322984A0 (it) | 1983-09-23 |
JPS5955071A (ja) | 1984-03-29 |
GB2129611A (en) | 1984-05-16 |
IT8322984A1 (it) | 1985-03-23 |
GB8322568D0 (en) | 1983-09-21 |
MY8700796A (en) | 1987-12-31 |
DE3334557A1 (de) | 1984-04-05 |
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