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JP2005260206A - 垂直電界効果トランジスタ、それによる垂直電界効果トランジスタの製造方法及びそれを備える平板ディスプレイ装置 - Google Patents

垂直電界効果トランジスタ、それによる垂直電界効果トランジスタの製造方法及びそれを備える平板ディスプレイ装置 Download PDF

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JP2005260206A JP2004373317A JP2004373317A JP2005260206A JP 2005260206 A JP2005260206 A JP 2005260206A JP 2004373317 A JP2004373317 A JP 2004373317A JP 2004373317 A JP2004373317 A JP 2004373317A JP 2005260206 A JP2005260206 A JP 2005260206A
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Abstract

【課題】優秀な再現性を備え、コストもさらに低い垂直有機電界効果トランジスタの製造方法を提供する。
【解決手段】基板１にソース電極２、絶縁層８、及び非連続的なゲート電極５が形成され、電荷キャリア遮断層４が形成され、有機半導体３及びドレイン電極６が形成される。ゲート電極５はナノ粒子１３を使用して形成する。これによりフォトリソグラフィ及びシャドーマスクを使用する工程をなくすことができる。
【選択図】図３Ｄ

Description

本発明は電界効果トランジスタ及びそれを備える平板ディスプレイ装置及び製造方法に係り、詳細には垂直電界効果トランジスタ及びその製造方法、ならびにそれを備える平板ディスプレイ装置に関する。
有機電子工学において、その適用例として、例えば有機発光ダイオードのようなディスプレイ素子分野への適用と共に電界効果トランジスタが議論されている。これは複雑な半導体製造工程なしに製造されうる単一電子回路の実現に向けての議論である。また、その他の分野においても、有機高分子半導体を用いた回路は、大面積ディスプレイの活性化及びトランスポンダー分野に使用されうる。
有機材料をもとにした電界効果トランジスタ構造では、半導体有機材料がソース電極とドレイン電極間に配置される。ゲート電極に適切な電圧が印加されることによって、この二つの電極間の領域（チャンネル）に電場が生成される。結果的に、電荷キャリア（電子または正孔）が有機材料より構成されるチャンネルに導入され、この位置でソース及びドレインコンタクト間の伝導性を高める。この場合、ｐ−特性を有するトランジスタ構造に対するチャンネルでのラインは正孔を通じて実現され、ｍ−特性を有するトランジスタ構造に対するチャンネルでの電子を通じて実現される。トランジスタはゲート電圧によって制御されうる。
電場及び実質的にトランジスタ構造の機能を低下させてしまうゲート電極からチャンネルへの対応電荷移動を回避するために、電荷キャリア遮断層（誘電体）をチャンネルとゲート電極間に配置させることは公知のものである。
このような公知の有機トランジスタ構造の短所は、最大獲得可能電流が低いという点である。最大獲得可能電流は、アクティブマトリックスＯＬＥＤディスプレイに対するもののように、有機トランジスタの適用性に決定的に重要な因子である。
最大獲得可能電流は、他の因子中でも伝導性チャンネル（有機半導体材料より構成される）の幅及び長さと、有機半導体での電荷キャリアの移動性に依存する。典型的な有機材料としては、ｐ−半導体としてのペンタセン、テトラセン、オリゴチオフェンだけでなく、ｎ−半導体としてのペリレンテトラカルボン酸ジイミド及びナフタリンテトラカルボン酸ジイミドのジイミド誘導体のような低分子化合物がある。高分子材料として、特にアルキルチオフェンのアルキルフルオレンユニットとの共重合体及びポリアルキルチオフェンのようなｐ−半導体が選択されうる。
最大電流を得るために、チャンネル長は短くなければならず、一方、チャンネル幅及び移動度は大きくなければならない。他の一面は、チャンネル厚さを定義する有機半導体の適用厚さである。ソース電極とドレイン電極間での電流モジュレーションのために使われるチャンネルは、電荷キャリア遮断層（誘電体）付近の非常に薄い層で作動する。このような理由で、有機半導体材料が厚い必要はない。かえって、半導体層の厚さの増加はそれぞれ、スイッチング−オン状態及びスイッチング−オフ状態での電流比率を悪化させる。文献から、半導体層の最適の厚さは１００ｎｍ以下の領域にあるということが知られている。
これらの電荷キャリア移動度において、有機半導体の電荷キャリア移動度は、シリコンのような無機材料の電荷キャリア移動度に比べてはるかに劣等である。有機半導体の典型的な移動度は１０−２ないし１ｃｍ２／Ｖｓまでの領域内にある。したがって、小さな電荷キャリア移動度を有する有機半導体の場合、大きい最大獲得可能な電流を達成するために、チャンネル長を短くすることによって小さな電荷キャリア移動度をバランスアウトさせることが必要である。有機電界トランジスタに対する典型的なチャンネル長は５−１００μｍの範囲にある。通常的に、このようなチャンネル長を５μｍ以下に減少させるためにはフォトリソグラフィのような高解像度法を使用することを含むが、このようなフォトリソグラフィ法は、コスト集約的であるだけでなく、伝統的な半導体技法に比べて有機電子工学が備えるプロセスの長所を低下させるという問題点がある。
（高解像度の水平構造化のために）フォトリソグラフィのようなコスト集約的な工程を回避すると同時に、（さらに高い電流を達成するために）チャンネル長を短くすることは、有機電界トランジスタのソース及びドレイン電極を相互交差されるが、相互隣接しないように基板上に蒸着する方法は、非特許文献１及び２から知られている。これらは静電誘導トランジスタ（Ｓｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ（ＳＩＴ））と呼ばれる、いわば垂直電界効果トランジスタに関する。
ソース電極とドレイン電極間に配置される有機材料より形成されたチャンネルは、基板に対して垂直に配置されるが、トランジスタの電流がチャンネルを通じて流れる。チャンネル長は半導体層の厚さを通じて限定される。低分子有機半導体の場合、高真空での蒸着を通じて、そして高分子材料の場合、スピンコーティングを通じて、数十ｎｍないしμｍ領域の層厚さを何らの問題なしに達成しうるが、ここでコスト集約的なフォトリソグラフィを避けると同時に、非垂直有機電界効果トランジスタに比べてチャンネル長が相当に短くなって、結果的に最大スイッチング可能な電流が増加しうる。
一方、ソース電極及びドレイン電極は相互重畳されるが、相互隣接しないように基板上に配置される。したがって、ゲート電極が有機材料上に連続的に配置されれば、ソース電極からドレイン電極への電荷キャリアの流れが妨害されるため、トランジスタを制御するためのゲート電極は、これ以上有機材料上の連続的な層に配置されられない。
非特許文献１から、島状であるが、非連続的な方法で成長させた薄いＡｌ層をゲート電極として使用することは公知のものである。非連続的なゲート電極間の空間がチャンネルとして作動する。空気を供給することによって、対応酸化物は金属表面上に形成され、このような酸化物は電荷キャリア遮断層（誘電体）として作動する。しかし、このような方法による再生可能なネットワーク構造の製造は臨界的である。特に、ゲート電極からソース電極に大きい漏れ電流が観測されるが、これは電界効果トランジスタの電力を使用しない制御の長所を減少させる。非特許文献２によれば、ゲート領域は、機械的なマイクロセクションと定義されるが、これによれば、電荷キャリア遮断層（誘電体）だけでなくゲート電極が蒸着されうる。工程の再現性と共に、チャンネルの厚さは重要である。チャンネルの厚さは、ソース電極とドレイン電極との重畳によって決定されるが、最適の場合には１０μｍより厚い。また、トランジスタの表面の小さな部分のみがチャンネルとして使われる。小さなトランジスタサイズで大きい電流を達成しうるように、表面の大きい部分が使用されなければならない。
Ｋｕｄｏら、「Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｍｓ，Ｖｏｌ ３３１（１９９８），ｐｐ５１〜５４」 Ｓｔｕｔｚｍａｎｎら、「Ｓｃｉｅｎｃｅ Ｖｏｌ ２９９（２００３），ｐｐ１８８１〜１８８４」
本発明が解決しようとする目的は、従来の技術による公知の方法より優秀な再現性を備え、さらに低コストの垂直有機電界効果トランジスタ、それを製造する方法、及びそれを備える平板ディスプレイ装置を提供することである。特に、フォトリソグラフィの使用及びシャドーマスクの使用を回避しうる。
前記目的を達成するために、本発明の一面によれば、基板の上部に第１電極を形成する段階と、前記第１電極の一面上に絶縁層を形成する段階と、前記絶縁層の上部にナノ粒子を使用して非連続的なゲート電極を形成する段階と、前記非連続的なゲート電極の外面の少なくとも一部に電荷キャリア遮断層を形成する段階と、少なくとも前記非連続的なゲート電極の非連続部を埋め込むように有機半導体層を形成する段階と、前記有機半導体層及び前記非連続的なゲート電極の上部に第２電極を形成する段階と、を含むことを特徴とする垂直電界効果トランジスタの製造方法を提供する。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記第１電極はソース電極であり、前記第２電極はドレイン電極でありうる。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記非連続的なゲート電極形成段階は、誘電体材料に金属ナノ粒子が散在した誘電体マトリックスを形成する段階と、前記誘電体マトリックスを選択的にエッチングする段階と、を含みうる。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記金属ナノ粒子は、Ｃｒ、Ａｌのうち一つ以上であり、前記誘電体材料はＳｉＯＸでありうる。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記誘電体マトリックスは、前記金属ナノ粒子と誘電体材料とをカバー蒸着させることによって製造されうる。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記非連続的なゲート電極の形成段階は、ゲート電極形成材料で連続的なゲート電極を形成する段階と、前記連続的なゲート電極の上部にマスクとしてのナノ粒子を配置する段階と、少なくとも前記連続的なゲート電極の一部をエッチングする段階と、前記マスクとしてのナノ粒子分布を除去する段階と、を含むこともある。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記非連続的なゲート電極の形成段階は、ゲート電極の形成材料で連続的なゲート電極を形成する段階と、ナノ粒子サスペンションで少なくとも前記連続的なゲート電極にグルーブを形成して非連続的なゲート電極を構造化させる段階と、を含むこともある。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記非連続的なゲート電極の形成段階は、前記絶縁層の一面上にナノ粒子を配置する段階と、前記ナノ粒子が内部に含まれるように前記絶縁層の上部に連続的なゲート電極を形成する段階と、前記ナノ粒子を除去する段階と、を含むこともある。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記ナノ粒子を除去する段階は、超音波バスでの洗浄剤によって機械的に除去される段階と、エッチング除去される段階のうち少なくとも一段階と、を含むこともある。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記ナノ粒子を除去する段階は、前記ナノ粒子を熱分解する段階をさらに含むこともある。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記電荷キャリア層の形成段階は、前記非連続的なゲート電極の少なくとも一面を熱酸化、プラズマ酸化及び／または陽極酸化させることもある。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記第１電極の形成段階及び第２電極の形成段階は、高真空での気体蒸着またはスパッタリングを通じてなされ、前記有機半導体層の形成段階は、高真空での気体蒸着または溶液からのスピンコーティングを通じてなされることもある。
前記本発明の垂直電界効果トランジスタの製造方法によれば、前記絶縁層の形成段階は、高真空での気体蒸着、スパッタリングまたは化学気相蒸着（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を通じてなされることもある。
本発明の他の一面によれば、基板と、前記基板の一面の上部に形成された第１電極と、前記第１電極の一面の少なくとも一部に形成された絶縁層と、前記絶縁層の一面上に形成され、隣接導電層との絶縁のために外側の少なくとも一部に電荷キャリア遮断層としての酸化層を備え、非連続的に形成されるゲート電極と、少なくとも前記非連続的なゲート電極間に配置される有機半導体層と、前記非連続的なゲート電極及び前記有機半導体層の上部に形成される第２電極と、を含むことを特徴とする垂直電界効果トランジスタを提供する。
前記本発明の垂直電界効果トランジスタによれば、前記ゲート電極は金属ナノ粒子より構成されることもある。
前記本発明の垂直電界効果トランジスタによれば、前記ゲート電極はＡｌ及びＣｒのうち一つ以上を含むこともある。
本発明のさらに他の一面によれば、基板と、前記基板の一面の上部に形成された薄膜トランジスタ層と、前記薄膜トランジスタ層の一面上に形成された薄膜トランジスタ絶縁層と、前記薄膜トランジスタ絶縁層に形成されたビアホールを通じて電気的に連結される一つ以上の画素を備える画素層と、を含む平板ディスプレイ装置であって、前記薄膜トランジスタ層には一つ以上の垂直電界効果トランジスタが備わるが、前記垂直電界効果トランジスタは、第１電極と、前記第１電極の一面の少なくとも一部に形成された絶縁層と、前記絶縁層の一面上に形成され、前記絶縁層と接する面の少なくとも一部以外の残りの一面に電荷キャリア遮断層としての酸化層を備え、非連続的に形成されるゲート電極と、少なくとも前記非連続的なゲート電極間に配置される有機半導体層と、前記非連続的なゲート電極及び前記有機半導体層の上部に形成される第２電極と、を含むことを特徴とする平板ディスプレイ装置を提供する。
前記本発明の平板ディスプレイ装置によれば、前記ゲート電極は金属ナノ粒子より構成されることもある。
前記本発明の平板ディスプレイ装置によれば、前記ゲート電極はＡｌ及びＣｒのうち一つ以上を含むこともある。
前記本発明の平板ディスプレイ装置によれば、前記画素層に備わる画素の少なくとも一部は、前記薄膜トランジスタ層と電気的に連結される第１電極層と、前記第１電極層の一面上に形成される電界発光部と、少なくとも前記電界発光部の上部に形成される第２電極層と、を含むこともある。
本発明によれば、ナノ粒子を使用してゲート電極を構造化させることを具現する。ナノ−粒子の助けによって生産されるゲート電極の構造は、要求される多孔性を有するが、これを通じてマスクを使用するコスト集約的な構造化工程及び他の高解像度構造化工程を回避しうる。
ナノ粒子及びマイクロスコピック材料の組合体を使用して、それぞれ多数の同一及び／または類似した構造を生産しうるが、これは適切な統計を通じて要求される全体特性を提供する。特定な構造化は、例えばソース、ドレイン及びゲートを定義するための構造化は低解像度レベルにのみ必要である。特に、フォトリソグラフィのような微細構造化方法を回避できて、本発明による工程は公知の方法と比較してコスト側面で長所を備える。
垂直電界効果トランジスタを製造するために、そして本発明によって、ソース電極が基板上に蒸着され、次いで、絶縁層、及び電荷キャリア遮断層を有する非連続的なゲート電極が蒸着されるが、ここで、ゲート電極はナノ粒子を通じて構造化され、その後、有機半導体材料（チャンネル）及びドレイン電極が蒸着される。代案として、ドレイン電極を基板上に蒸着した後、絶縁層及び電荷キャリア遮断層を有する非連続的なゲート電極を蒸着し、次いで、有機半導体材料（チャンネル）及びソース電極を蒸着することが可能である。
本発明による望ましい第１実施例では、非連続的なゲート電極を蒸着するために誘電体マトリックスに散在した金属ナノ粒子を蒸着し、誘電体材料を選択的にエッチングすることが具現される。この場合、散在した金属ナノ粒子を有する誘電体マトリックスは、金属粒子及び誘電体材料をカバー蒸着させることによって生産されることが望ましい。ナノ粒子／誘電体材料用への適切な材料の組合わせはＣｒ／ＳｉＯＸ及びＡｌ／ＳｉＯＸである。
非連続的なゲート電極を蒸着するための望ましい第２実施例では、連続的なゲート電極が蒸着され、エッチングマスクとしてのナノ粒子配列は、連続的なゲート電極上に蒸着され、連続的なゲート電極がエッチングされ、最終的にナノ粒子が除去される。絶縁層／ゲート用材料の適切な組合わせはＡｌ２Ｏ３／Ａｌ、Ｔａ２Ｏ５／Ｔｉ、ＴｉＯ２／Ｔｉ、ＺｒＯ２／Ｚｒ及びＨｆＯ２／Ｈｆである。
非連続的なゲート電極を蒸着するための望ましい第３実施例では、連続的なゲート電極が蒸着され、連続的なゲート電極がナノ粒子のサスペンションを通じて機械的に構造化される。絶縁層／ゲート用材料の適切な組合わせは、Ａｌ２Ｏ３／Ａｌ、Ｔａ２Ｏ５／Ｔａ、ＴｉＯ２／Ｔｉ、ＺｒＯ２／Ｚｒ及びＨｆＯ２／Ｈｆである。
非連続的なゲート電極を蒸着するための望ましい第４実施例では、ナノ粒子の分散がソース電極上に蒸着され、次いで、ナノ粒子が連続的なゲート電極に配置される方法で連続的なゲート電極が蒸着され、ナノ粒子がゲート電極から最終的に除去される。ナノ粒子は、超音波バス内で洗浄剤によって機械的に処理されることによって除去され、かつ／またはエッチングされることによって除去されることが望ましい。除去は、粒子のストリッピング（熱分解）を通じて加速化しうる。絶縁層のためにナノ粒子に対するものと同じエッチング媒介体が使われることが望ましいが、媒介体はゲート金属を攻撃してはならない。
非連続的なゲート電極が形成された後に、電荷キャリア遮断層が熱酸化、プラズマ酸化及び／または非連続的なゲート電極の陽極酸化を通じて形成されることが望ましい。ソース電極は、高真空下での蒸気蒸着またはスパッタリングを通じて蒸着されることが望ましく、有機材料は、高真空下での蒸気蒸着または溶液からのスピンコーティングを通じて蒸着されることが望ましく、ドレイン電極は、高真空下での蒸気蒸着またはスパッタリングを通じて形成されることが望ましい。絶縁層は、高真空下での蒸気蒸着、スパッタリングまたはＤＶＤを通じてソース電極上に蒸着される。絶縁層で、特にソース電極とゲート電極間の電気接触を回避しうる。５０ｎｍないし３ｎｍサイズのナノ粒子が使われることが望ましい。
前記本発明は、次のような効果を備える。
第一に、本発明は、従来の技術による公知の方法よりさらに優秀な再現性を備える垂直有機電界効果トランジスタの製造方法及びそれによるトランジスタを提供しうる。
第二に、フォトリソグラフィ及びシャドーマスク使用の回避が可能であり、さらに低コストで垂直有機電界効果トランジスタを提供しうる。
第三に、ゲート電極とソース電極間に絶縁層を備えることによって、電極間の電流漏れを防止または低減させて、さらに優秀な作動性能を備える垂直有機電界効果トランジスタを提供することもある。
第四に、さらに低コストで再現性が優秀な前記本発明による垂直電界効果トランジスタを備える平板ディスプレイ装置を提供することもある。
以下、添付された図面を参照して本発明をさらに詳細に説明する。
図１は、通常的な有機電界トランジスタの概略的な横断面図である。このような従来の有機電界トランジスタで、ソース電極２及びドレイン電極６は、基板１上に相互隣接するように配置される。これらの上部には、（電荷遮断層４と共に）ゲート電極５が配置されるが、ゲート電極５に印加される電圧によって、ソース電極２とドレイン電極６間の電流が制御されうる。有機半導体材料３より構成されるチャンネル３の長さは、ソース電極２とドレイン電極６間の空間によって定義される。さらに大きい電流を得るために、通常的な有機電界トランジスタではフォトリソグラフィのようなコスト集約的な高解像度の方法を使用して５μｍより小さくしうる。
図２は、通常的な有機電界トランジスタの概略的な横断面図であり、ソース電極２及びドレイン電極６が基板１上にそれぞれ配置される垂直有機電界トランジスタを示す。ここで、有機材料３の短いチャンネル長（ｎｍ範囲の）は、有機材料３の層厚さに対応して実現可能である。しかし、ゲート電極５は、図１に示した有機電界トランジスタとは違って非連続的に及び／または多孔性で形成されている。
次いで、図３Ａないし図３Ｄに基づいて、本発明による方法の望ましい第１実施例による垂直有機電界トランジスタ（非連続的なゲート電極）の製造過程が記述される。
ソース電極２は、ガラス、シリコンまたは可撓性キャリアホイールのような適切な基板１上に蒸着される。ソース電極２を基板１上に蒸着させる方法のうち適切な方法では、高真空での蒸気蒸着及びスパッタリングがある。適切な材料としては、Ａｕ、Ｐｄ、Ｐｔ、Ｎｉなどの金属、また、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）のような導電性の金属酸化物を含む。絶縁層８（誘電体）は、高真空下で蒸気蒸着、スパッタリング、またはＣＶＤを通じてソース電極２上に蒸着される。
絶縁層８の適切な材料としては、ＳｉＯ２、ＳｉＯＸ、Ｓｉ３Ｎ４、ＳｉｘＯｙが挙げられる。このような絶縁層８には誘電体マトリックス１０に散在した金属ナノ粒子１３より構成される実際機能層が従うが、これらナノ粒子が後でゲート電極５を形成する。このような層は、適切な金属５及び誘電体１０をカバー蒸着させることによって製造されうる。ナノ粒子１３用として適切な金属は、例えばＡｌ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆ、Ｃｒなどである。誘電体マトリックス１０としては、例えばＳｉＯＸが選択可能である。
図３に示されたような構造は、適切な異方性エッチング工程を通じて製造される。エッチング工程は、誘電体マトリックス１０及び下部に配置された絶縁層８を選択的に除去しなければならないが、ソース及びゲートコンタクト２，５の材料に損傷を加えてはならない。誘電体１０としてＳｉＯＸの場合、ＣＦ４、ＣＦ３Ｈ、Ｃ４Ｈ９、Ｃ２Ｆ６、ＳＦ６及びＮＦ３のようにフルオリンを含有するエッチングガスでプラズマエッチング工程することが適切である。
図３Ｃに示されたように、酸化工程によってゲート金属上に電荷キャリア遮断層４（誘電体）が形成される。適切な工程には熱酸化、プラズマ酸化及び陽極酸化が含まれる。最終的に、有機半導体３は、高真空での蒸気蒸着によってまたは溶液からスピンコーティングを通じて蒸着される。このような構造は、高真空での蒸気蒸着またはスパッタリングを通じてドレイン電極６を形成することによって完成される。ドレイン電極６に適切な材料は、Ａｕ、Ｐｄ、Ｎｉ及びＩＴＯを含む。
このような方法でトランジスタ構造（図３Ｄ）を製造する場合、ゲート電極５は、互いに導電性連結をなし、誘電体として機能する酸化層（電荷キャリア遮断層４）を表面に備える金属領域（ナノ粒子１３）より構成される。このような空間は有機半導体３より充填される。金属領域を構成するネットワークの形成で、ゲート電極５は外側から接触しうる。
次いで、図４Ａないし図４Ｆに基づいて、本発明の望ましい第２実施例による垂直有機電界トランジスタ（非連続的なゲート電極を備える）を製造する工程が記述される。
まず、ソース電極２、絶縁層８及び連続的なゲート電極５が基板１上に形成される。ソース電極２用として、特に、Ａｕ、Ｐｄ、Ｐｔ、及びＮｉのような貴金属が使われる。絶縁層８は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＯＸ、Ｓｉ３Ｎｘ、ＴｉＯ２、Ｔａ２Ｏ５、ＺｒＯ２、またはＨｆＯ２により構成されることが望ましい。ゲート電極５の材料は、絶縁層８（誘電体）に対応して選択されることが望ましい。ゲート電極及び絶縁層としては、例えば、ＡｌとＡｌ２Ｏ３との組合わせ、及びＴａとＴａ２Ｏ５との組合わせが特に適切である。
このような選択は、次の工程に対する長所を含む。スパッタガスを変化させてスパッタリング工程を行う間にターゲットの変更なしに金属及び金属酸化物を蒸着しうる。
製造工程の間において、ゲート電極５の表面は、ナノ粒子１３（図４Ｂ）でコーティングされるが、ナノ粒子１３は、エッチングマスクとして作用する。コーティング用材料のうち適切な材料としては、例えば、ポリスチレンラテックスのように限定される粒子サイズの高分子ラテックス粒子の分散である。さらに、ＳｉＯ２及びＴｉＯ２などの無機ナノ粒子だけでなく、金属コロイドの分散も適切である。
次の工程段階で、ゲート電極５だけでなく絶縁層８がエッチングされるが、ここで、ナノ粒子１３がエッチングマスクとして作用する。図４Ｃには、このような方法で得られた構造が示される。このような工程後にナノ粒子１３は溶剤または選択的なエッチングを通じてそれぞれ除去され、図４Ｄに示されたような構造を形成する。
陽極酸化によって、適切な酸化層（電荷キャリア遮断層４）がゲート金属５上に製造されるが、このような酸化層は誘電体として作用する（図４Ｅ）。このような方法で得られたトランジスタ構造は、第１実施例に記述された方法のような有機半導体３及びドレイン電極６を形成することによって完成される。ここで、ゲート電極５は金属層より構成されるが、金属層にはホールがエッチングされる。ホールの側面及びゲート金属５の残余表面は、電荷キャリア遮断層４として作用する酸化物でコーティングされる。
次いで、図５Ａないし図５Ｄに基づいて、本発明による方法の望ましい第３実施例による（非連続的なゲート電極を備える）垂直有機電界トランジスタの製造過程が記述される。
図５Ｄによる垂直有機電界トランジスタを製造するために、ベースとして図５Ａによる構造が取られる。このために、ソース電極２、絶縁層８及び連続的なゲート電極５が基板１上に形成される。また、Ａｕ、Ｐｄ、Ｐｔ及びＮｉのような貴金属がソース電極２で採択される。誘電体層８は、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＯＸ、ＴｉＯ２、Ｔａ２Ｏ５、ＺｒＯ２またはＨｆＯ２より構成されることが望ましい。ゲート電極５は、誘電体８に対応して選択されることが望ましい。ゲート金属と誘電体との組合わせは、例えばＡｌとＡｌ２Ｏ３との組合わせ、及びＴａとＴａ２Ｏ５との組合わせが適切である。
次の工程段階（図５Ｂ）で、均一なサイズを有する適切なナノ粒子１３のサスペンションでスクラッチング／ポリシングすることによって、下部絶縁層８とゲート電極５とにグルーブが導入される。ナノ粒子１３用として適切な基本材料は、酸化シリコン、酸化アルミニウム及び酸化チタンである。
次の工程段階（図５Ｃ）で、ゲート電極５は、電荷キャリア遮断層４として提供される酸化層に陽極酸化されることによってコーティングされる。このような方法で得られた構造は、有機半導体３を高真空で蒸気蒸着または溶液からそれぞれスピンコーティングすることによって、かつドレイン電極６を形成することによって完成される。
ドレイン電極６は、高真空での蒸気蒸着またはスパッタリングによって（図５Ｄ）蒸着される適切な金属により構成される。ゲート電極５は金属層より構成されるが、金属層がナノ粒子１３で機械的に処理されることによってグルーブがスクラッチングされる。グルーブの側面だけでなく、ゲート金属５の残余表面は、誘電体として作用する酸化物（電荷キャリア遮断層４）よりコーティングされる。
次いで、図６Ａないし図６Ｆに基づいて、本発明による方法の望ましい第４実施例による（非連続的なゲート構造を備える）垂直有機電界トランジスタの製造が記述される。
図６Ａに示すように、基板１上に配置されたソース電極２及びその上部に配置される絶縁層８より構成される。Ａｕ、Ｎｉ、Ｐｄ、ＰｔまたはＩＴＯがソース電極２用の材料として使われることが望ましく、絶縁層８は、二酸化シリコンより構成される層として実現されることが望ましい。適切なサイズを備えるナノ粒子１３が基板上に分散される（図６ｂ）。二酸化シリコンだけでなく、高分子ラテックス粒子がナノ粒子の材料として選択されうる。また、粒子は熱効果下で気体分解産物を排出して、カバリングゲート金属を除去させる粒子が望ましい。特に、このようなナノ粒子としては、ポリスチレンのような高分子ラテックス粒子が選択されることが望ましい。
次の段階で、ゲート電極５は、高真空での蒸気蒸着またはスパッタリングによってそれぞれ形成される。このような場合にゲート電極の適切な材料としては、Ａｌが提供される。ナノ粒子１３は、基板にゲート電極５が蒸着されていない領域に対してマスクとして作用する。電極構造は、図６Ｃに示される。
超音波バスで適切な洗浄剤を用いた機械的な処理を通じて、ゲート電極５の層から粒子１３が除去される。高分子ラテックス粒子の場合、粒子の熱分解は２００〜４００℃の温度で追加的な熱工程を通じて気体分解産物の形成下で達成されうる。
層に残余する粒子１３は、適切なエッチング工程を通じて除去される。一般的に、エッチング工程はナノ粒子及び絶縁層がエッチングされるが、この工程ではゲート電極５の金属がエッチングされない選択比となるようなエッチャント物質を選ばなければならない。ＳｉＯ２粒子の場合、フルオリン、例えばＣＦ４を含有するエッチャントを使用して、プラズマエッチングを行うことが適切である。このようなエッチング工程を通じて、絶縁層８の対応開口は、同時にエッチングされる。高分子ラテックス粒子の場合、ＣＦ４の小さな混和剤で酸素プラズマ処理することが適切である。
このような方法で得られた構造（図６Ｄ）は、陽極酸化を通じて図６Ｅによる構造に変換されるが、ここで、再び適切な金属酸化を通じて誘電体（電荷キャリア遮断層４）が具現される。ゲート電極５としてＡｌの場合、陽極酸化は、例えば電解液としてのジアンモニウムシトレート水溶液で８０ボルトのエンド電圧として実行されうる。
次の工程段階で、有機半導体３は、高真空で蒸気蒸着によってまたは溶液からスピンコーティングによって形成される。スピンコーティングによって有機溶液から蒸着されうるレギオレギュラーポリアルキルチオフェンが使われることが望ましい。ドレイン電極６は、適切な金属より高真空で蒸気蒸着されることによって適用されるが、ここで、図６Ｆに示された構造が招来される。ドレイン電極６用材料としては、Ａｕ、Ｎｉ、Ｐｄ、ＰｔまたはＩＴＯが使われることが望ましい。
次に、本発明のさらに他の実施例としては、前記垂直電界効果トランジスタを備える薄膜トランジスタ層を含む平板ディスプレイ装置を提供しうる。
図７には、本発明による平板ディスプレイ装置としての有機電界発光ディスプレイ装置の一画素に対する部分断面図が示されている。
例えば、ガラス材の基板１１０の一面上に第１電極としてのソース電極１２０ａが形成されている。ソース電極１２０ａの一面上には絶縁層１３０が形成される。絶縁層１３０を形成する材料としては、Ａｌ２Ｏ３、ＳｉＯ２、ＳｉＯＸ、Ｓｉ３Ｎｘ、ＴｉＯ２、Ｔａ２Ｏ５、ＺｒＯ２、またはＨｆＯ２のような材料が使われるが、これは前記実施例と同様である。
絶縁層１３０の上部にはゲート電極１４０が備わるが、ゲート電極１４０の外面には他の層との絶縁性を確保するために電荷キャリア遮断層１５０が備わる。電荷キャリア遮断層１５０は、前記のように熱酸化、プラズマ酸化、陽極酸化のような方法を通じて形成される。ゲート電極１４０の上部には有機半導体層１６０が備わるが、有機半導体層１６０は、ゲート電極１４０によって形成された空間にも配置される。有機半導体層１６０の上部にはドレイン電極１２０ｂが備わり、ドレイン電極１２０ｂの上部には下部に積層された部分を保護及び絶縁させるための絶縁層としての薄膜トランジスタ絶縁層１７０が備わる。
薄膜トランジスタ絶縁層１７０は、ＳｉＮｘのような無機物を使用することもあり、その上部にＢＣＢ（Ｂｅｎｚｏ Ｃｙｃｌｏ Ｂｕｔｅｎｅ）またはアクリルのような有機物層で備えることもあり、単層に形成されるか、または二重ないし多重層に形成されうるなど多様な構成が可能である。このような薄膜トランジスタ層は、前記垂直電界効果トランジスタを製造する方法を通じて製造されうる。
一方、薄膜トランジスタ絶縁層１７０の上部には画素層が備わるが、画素層は、第１画素電極２１０及び第２画素電極２４０、そしてこれら間に介在される有機電界発光部２３０を備える。第１画素電極２１０及び第２画素電極２４０は、ＩＴＯ、Ａｌ、Ｍｇ−Ａｇのうち一つ以上を含みうるが、ディスプレイ装置の発光類型、すなわち前面発光型であるか、あるいは背面発光型であるかによって多様な構成が可能である。第１画素電極２１０は、薄膜トランジスタ絶縁層１７０に形成されたビアホール１７１を通じて下部の薄膜トランジスタ層、すなわちドレイン電極１２０ｂと電気的に連結される。光を放出する画素は、画素定義層２２０によって定義される。
また、有機電界発光部２３０は、低分子または高分子有機膜より構成されるが、低分子有機膜を使用する場合、ホール注入層（ＨＩＬ：Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）、ホール輸送層（ＨＴＬ：Ｈｏｌｅ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ）、有機発光層（ＥＭＬ：ＥＭｉｓｓｉｏｎ Ｌａｙｅｒ）、電子輸送層（ＥＴＬ：Ｅｌｅｃｔｒｏｎ Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ）、電子注入層（ＥＩＬ：Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ Ｌａｙｅｒ）が単一あるいは複合の構造に積層されて形成され、使用可能な有機材料も銅フタロシアニン（ＣｕＰｃ）、Ｎ，Ｎ−ジ（ナフタレン−１−イル）−Ｎ，Ｎ’−ジフェニル−ベンジジン（ＮＰＢ）、トリス−８−ヒドロキシキノリンアルミニウム（Ａｌｑ３）をはじめとして多様な材料を適用しうる。これら低分子有機膜は、真空蒸着の方法で形成される。
高分子有機膜の場合には、大体、ＨＴＬ及びＥＭＬより備わった構造を有し、この時、前記ＨＴＬとしてＰＥＤＯＴを使用し、ＥＭＬとしてＰＰＶ（Ｐｏｌｙ−Ｐｈｅｎｙｌｅｎｅ Ｖｉｎｙｌｅｎｅ）系及びポリフルオレン系などの高分子有機物質を使用し、これをスクリーン印刷やインクジェット印刷方法で形成しうるなど多様な構成が可能である。
本発明の一実施例による有機電界発光ディスプレイ装置の動作を説明すれば、ゲート電極１４０に印加される電気的信号によって形成された有機半導体層１６０のゲート電極１４０と隣接した部分に形成されたチャンネルを通じてソース電極１２０ａからの電気的信号がドレイン電極１２０ｂに伝達される。ドレイン電極１２０ｂに伝達された電気的信号は、ビアホール１７１を通じて第１画素電極２１０に伝達され、伝達された電気的信号によって第１画素電極２１０及び第２画素電極２４０間に介在された有機電界発光部２３０から発光される。
前記実施例で有機電界発光ディスプレイ装置について説明したが、本発明はこれに限定されない。すなわち、本発明による垂直電界効果トランジスタを備える範囲内で、無機電界発光ディスプレイ装置及び／または液晶ディスプレイ装置にも適用されうるなど多様な構成が可能である。
本発明は、添付された図面に示された各実施例を参考として説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であることが分かる。したがって、本発明の真の保護範囲は、特許請求の範囲によって決定されなければならない。
本発明は従来の技術による公知の方法よりさらに優秀な再現性を備え、さらに低コストで垂直有機電界効果トランジスタの製造に使用されうる。また、再現性が優秀で製造コストが低い垂直有機電界効果トランジスタを備えることによって、製造コストが低く、作動時に消費電力が顕著に低減する有機電界発光ディスプレイ装置及び液晶ディスプレイ装置のようなＡＭタイプの平板ディスプレイ装置の製造に使用されうる。
通常的な有機電界トランジスタの概略的な横断面図である。 通常的な垂直有機電界トランジスタの概略的な横断面図である。 本発明による方法の望ましい第１実施例による有機電界トランジスタの製造工程を示す図面である。 図３Ａにつづく、本発明による方法の望ましい第１実施例による有機電界トランジスタの製造工程を示す図面である。 図３Ｂにつづく、本発明による方法の望ましい第１実施例による有機電界トランジスタの製造工程を示す図面である。 図３Ｃにつづく、本発明による方法の望ましい第１実施例による有機電界トランジスタの製造工程を示す図面である。 本発明による望ましい第２実施例による有機電界トランジスタの製造工程を示す図面である。 図４Ａにつづく、本発明による望ましい第２実施例による有機電界トランジスタの製造工程を示す図面である。 図４Ｂにつづく、本発明による望ましい第２実施例による有機電界トランジスタの製造工程を示す図面である。 図４Ｃにつづく、本発明による望ましい第２実施例による有機電界トランジスタの製造工程を示す図面である。 図４Ｄにつづく、本発明による望ましい第２実施例による有機電界トランジスタの製造工程を示す図面である。 図４Ｅにつづく、本発明による望ましい第２実施例による有機電界トランジスタの製造工程を示す図面である。 本発明による望ましい第３実施例による有機電界トランジスタの製造工程を示す図面である。 図５Ａにつづく、本発明による望ましい第３実施例による有機電界トランジスタの製造工程を示す図面である。 図５Ｂにつづく、本発明による望ましい第３実施例による有機電界トランジスタの製造工程を示す図面である。 図５Ｃにつづく、本発明による望ましい第３実施例による有機電界トランジスタの製造工程を示す図面である。 本発明による望ましい第４実施例による有機電界トランジスタの製造工程を示す図面である。 図６Ａにつづく、本発明による望ましい第４実施例による有機電界トランジスタの製造工程を示す図面である。 図６Ｂにつづく、本発明による望ましい第４実施例による有機電界トランジスタの製造工程を示す図面である。 図６Ｃにつづく、本発明による望ましい第４実施例による有機電界トランジスタの製造工程を示す図面である。 図６Ｄにつづく、本発明による望ましい第４実施例による有機電界トランジスタの製造工程を示す図面である。 図６Ｅにつづく、本発明による望ましい第４実施例による有機電界トランジスタの製造工程を示す図面である。 本発明のさらに他の一実施例による垂直有機電界トランジスタ及びそれを備える有機電界発光ディスプレイ装置の概略的な部分断面図である。
符号の説明
１…基板、
２…ソース電極、
３…有機半導体材料、
４…電荷キャリア遮断層、
５…ゲート電極、
６…ドレイン電極、
８…絶縁層、
１０…誘電体マトリックス材料、
１３…ナノ粒子。

Claims (20)

  1. 基板の上部に第１電極を形成する段階と、
    前記第１電極の一面上に絶縁層を形成する段階と、
    前記絶縁層の上部にナノ粒子を使用して非連続的なゲート電極を形成する段階と、
    前記非連続的なゲート電極の外面の少なくとも一部に電荷キャリア遮断層を形成する段階と、
    少なくとも前記非連続的なゲート電極の非連続部を埋め込むように有機半導体層を形成する段階と、
    前記有機半導体層及び前記非連続的なゲート電極の上部に第２電極を形成する段階と、を含むことを特徴とする垂直電界効果トランジスタの製造方法。
  2. 前記第１電極はソース電極であり、前記第２電極はドレイン電極であることを特徴とする請求項１に記載の垂直電界効果トランジスタの製造方法。
  3. 前記非連続的なゲート電極の形成段階は、
    誘電体材料に金属ナノ粒子が散在した誘電体マトリックスを形成する段階と、
    前記誘電体マトリックスを選択的にエッチングする段階と、を含むことを特徴とする請求項１に記載の垂直電界効果トランジスタの製造方法。
  4. 前記金属ナノ粒子は、Ｃｒ、Ａｌのうち一つ以上であり、前記誘電体材料はＳｉＯＸであることを特徴とする請求項３に記載の垂直電界効果トランジスタの製造方法。
  5. 前記誘電体マトリックスは、前記金属ナノ粒子と誘電体材料とをカバー気体蒸着させることによって製造されることを特徴とする請求項３に記載の垂直電界効果トランジスタの製造方法。
  6. 前記非連続的なゲート電極の形成段階は、
    ゲート電極の形成材料で連続的なゲート電極を形成する段階と、
    前記連続的なゲート電極の上部に、マスクとしてのナノ粒子を配置する段階と、
    少なくとも前記連続的なゲート電極の一部をエッチングする段階と、
    前記マスクとしてのナノ粒子の分布を除去する段階と、を含むことを特徴とする請求項１に記載の垂直電界効果トランジスタの製造方法。
  7. 前記非連続的なゲート電極の形成段階は、
    ゲート電極の形成材料で連続的なゲート電極を形成する段階と、
    ナノ粒子サスペンションとして少なくとも前記連続的なゲート電極にグルーブを形成して非連続的なゲート電極を構造化させる段階と、を含むことを特徴とする請求項１に記載の垂直電界効果トランジスタの製造方法。
  8. 前記非連続的なゲート電極の形成段階は、
    前記絶縁層の一面上にナノ粒子を配置する段階と、
    前記ナノ粒子が内部に含まれるように前記絶縁層の上部に連続的なゲート電極を形成する段階と、
    前記ナノ粒子を除去する段階と、を含むことを特徴とする請求項１に記載の垂直電界効果トランジスタの製造方法。
  9. 前記ナノ粒子を除去する段階は、
    超音波バスでの洗浄剤によって機械的に除去される段階と、
    エッチング除去される段階のうち少なくとも一段階と、を含むことを特徴とする請求項８に記載の垂直電界効果トランジスタの製造方法。
  10. 前記ナノ粒子を除去する段階は、前記ナノ粒子を熱分解する段階をさらに含むことを特徴とする請求項９に記載の垂直電界効果トランジスタの製造方法。
  11. 前記電荷キャリア層の形成段階は、前記非連続的なゲート電極の少なくとも一面を熱酸化、プラズマ酸化及び／または陽極酸化させる段階であることを特徴とする請求項１ないし１０のうち何れか１項に記載の垂直電界効果トランジスタの製造方法。
  12. 前記第１電極の形成段階及び第２電極の形成段階は、高真空での気体蒸着またはスパッタリングを通じてなされ、
    前記有機半導体層の形成段階は、高真空での気体蒸着または溶液からのスピンコーティングを通じてなされることを特徴とする請求項１ないし１０のうち何れか１項に記載の垂直電界効果トランジスタの製造方法。
  13. 前記絶縁層の形成段階は、高真空での気体蒸着、スパッタリングまたは化学気相蒸着を通じてなされることを特徴とする請求項１ないし１０のうち何れか１項に記載の垂直電界効果トランジスタの製造方法。
  14. 基板と、
    前記基板の一面の上部に形成された第１電極と、
    前記第１電極の一面の少なくとも一部に形成された絶縁層と、
    前記絶縁層の一面上に形成され、隣接導電層との絶縁のために外側の少なくとも一部に電荷キャリア遮断層としての酸化層を備え、非連続的に形成されるゲート電極と、
    少なくとも前記非連続的なゲート電極間に配置される有機半導体層と、
    前記非連続的なゲート電極及び前記有機半導体層の上部に形成される第２電極と、を含むことを特徴とする垂直電界効果トランジスタ。
  15. 前記ゲート電極は、金属ナノ粒子より構成されることを特徴とする請求項１４に記載の垂直電界効果トランジスタ。
  16. 前記ゲート電極は、Ａｌ及びＣｒのうち一つ以上を含むことを特徴とする請求項１４に記載の垂直電界効果トランジスタ。
  17. 基板と、
    前記基板の一面の上部に形成された薄膜トランジスタ層と、
    前記薄膜トランジスタ層の一面上に形成された薄膜トランジスタ絶縁層と、
    前記薄膜トランジスタ絶縁層に形成されたビアホールを通じて電気的に連結される、一つ以上の画素を備える画素層と、を含む平板ディスプレイ装置であって、
    前記薄膜トランジスタ層には一つ以上の垂直電界効果トランジスタが備わるが、前記垂直電界効果トランジスタは、
    第１電極と、
    前記第１電極の一面の少なくとも一部に形成された絶縁層と、
    前記絶縁層の一面上に形成され、前記絶縁層と接する面の少なくとも一部以外の残りの一面に電荷キャリア遮断層としての酸化層を備え、非連続的に形成されるゲート電極と、
    少なくとも前記非連続的なゲート電極間に配置される有機半導体層と、
    前記非連続的なゲート電極及び前記有機半導体層の上部に形成される第２電極と、を含むことを特徴とする平板ディスプレイ装置。
  18. 前記ゲート電極は、金属ナノ粒子より構成されることを特徴とする請求項１７に記載の平板ディスプレイ装置。
  19. 前記ゲート電極は、Ａｌ及びＣｒのうち一つ以上を含むことを特徴とする請求項１７に記載の平板ディスプレイ装置。
  20. 前記画素層に備わる画素の少なくとも一部は、
    前記薄膜トランジスタ層と電気的に連結される第１電極層と、
    前記第１電極層の一面上に形成される電界発光部と、
    少なくとも前記電界発光部の上部に形成される第２電極層と、を含むことを特徴とする請求項１７に記載の平板ディスプレイ装置。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007094164A1 (ja) * 2006-02-14 2007-08-23 Nec Corporation 有機薄膜トランジスタ及びその製造方法
JP2009076891A (ja) * 2007-08-31 2009-04-09 Dainippon Printing Co Ltd 縦型有機トランジスタ、その製造方法及び発光素子
JP2012514242A (ja) * 2008-12-30 2012-06-21 スリーエム イノベイティブ プロパティズ カンパニー ナノ構造化表面を製造する方法
KR101174769B1 (ko) 2006-06-30 2012-08-17 엘지디스플레이 주식회사 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7776758B2 (en) 2004-06-08 2010-08-17 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US7968273B2 (en) * 2004-06-08 2011-06-28 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
WO2008054411A2 (en) * 2005-12-01 2008-05-08 Northeastern University Directed assembly of carbon nanotubes and nanoparticles using nanotemplates with nanotrenches
US8668978B2 (en) * 2005-12-01 2014-03-11 Northeastern University Multi-biomarker biosensor
US20090136785A1 (en) * 2007-01-03 2009-05-28 Nanosys, Inc. Methods for nanopatterning and production of magnetic nanostructures
US20080246076A1 (en) * 2007-01-03 2008-10-09 Nanosys, Inc. Methods for nanopatterning and production of nanostructures
GB0708381D0 (en) * 2007-04-30 2007-06-06 Nokia Corp Method for forming a semiconductor structure
JP5283926B2 (ja) * 2008-02-25 2013-09-04 株式会社東芝 光透過型金属電極およびその製造方法
DE102008039798A1 (de) * 2008-08-15 2010-02-25 NMI Naturwissenschaftliches und Medizinisches Institut an der Universität Tübingen Verfahren zur Übertragung von Nanostrukturen in ein Substrat
CN102629665B (zh) * 2012-03-30 2015-01-07 京东方科技集团股份有限公司 制作晶体管的方法、晶体管、阵列基板以及显示器
US9818909B2 (en) * 2015-03-16 2017-11-14 International Business Machines Corporation LED light extraction enhancement enabled using self-assembled particles patterned surface
CN108987423B (zh) * 2017-06-05 2023-09-12 三星电子株式会社 显示装置
TWI748856B (zh) * 2021-01-29 2021-12-01 錼創顯示科技股份有限公司 微型發光二極體及顯示面板

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3593212B2 (ja) * 1996-04-27 2004-11-24 株式会社半導体エネルギー研究所 表示装置
US5676853A (en) * 1996-05-21 1997-10-14 Micron Display Technology, Inc. Mask for forming features on a semiconductor substrate and a method for forming the mask
US6228538B1 (en) * 1998-08-28 2001-05-08 Micron Technology, Inc. Mask forming methods and field emission display emitter mask forming methods
DE19933564C1 (de) * 1999-07-16 2001-01-25 Infineon Technologies Ag Verfahren zur Herstellung eines Vertikal-Halbleitertransistorbauelements und Vertikal-Halbleitertransistorbauelement
WO2001006570A1 (de) * 1999-07-20 2001-01-25 Infineon Technologies Ag Nichtflüchtige halbleiterspeicherzelle und verfahren zur herstellung derselben
CN1407947A (zh) 2000-03-16 2003-04-02 松下电器产业株式会社 细微构造体的精密加工方法
US6884093B2 (en) * 2000-10-03 2005-04-26 The Trustees Of Princeton University Organic triodes with novel grid structures and method of production
GB0024294D0 (en) 2000-10-04 2000-11-15 Univ Cambridge Tech Solid state embossing of polymer devices
US6921623B2 (en) 2000-12-05 2005-07-26 Kri, Inc. Active components and photosensitive resin composition containing the same
JP4100351B2 (ja) * 2004-02-09 2008-06-11 セイコーエプソン株式会社 薄膜トランジスタの製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007094164A1 (ja) * 2006-02-14 2007-08-23 Nec Corporation 有機薄膜トランジスタ及びその製造方法
KR101174769B1 (ko) 2006-06-30 2012-08-17 엘지디스플레이 주식회사 박막트랜지스터의 제조방법 및 이를 이용한 ｔｆｔ 어레이기판의 제조방법
JP2009076891A (ja) * 2007-08-31 2009-04-09 Dainippon Printing Co Ltd 縦型有機トランジスタ、その製造方法及び発光素子
GB2465122A (en) * 2007-08-31 2010-05-12 Dainippon Printing Co Ltd Vertical organic transistor, method for manufacturing vertical organic transistor, and light emitting element
GB2465122B (en) * 2007-08-31 2012-04-18 Dainippon Printing Co Ltd Laminated organic transistor, method for manufacturing the laminated organic transistor, and light emitting element
US8564130B2 (en) 2007-08-31 2013-10-22 Dai Nippon Printing Co., Ltd. Vertical organic transistor, method for manufacturing the vertical organic transistor, and light emitting element
JP2012514242A (ja) * 2008-12-30 2012-06-21 スリーエム イノベイティブ プロパティズ カンパニー ナノ構造化表面を製造する方法

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