KR100741099B1 - 평판표시장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 도전체와 캐핑층 사이의 접착력이 향상된 평판표시장치로서, 개구부를 구비하는 절연막과, 상기 절연막의 개구부에 의해 일부분이 노출되는 화소전극과, 상기 절연막 상에 구비된 도전체과, 상기 도전체를 덮는 캐핑층을 포함하고, 상기 절연막과 상기 캐핑층 사이의 계면 및 상기 도전체와 상기 캐핑층 사이의 계면 중 하나 이상에 플라즈마 처리된 영역을 구비한 평판표시장치 및 이의 제조 방법에 관한 것이다.
Description
도 1-2 내지 도 4-13은 본 발명을 따르는 평판표시장치의 일 구현예들의 단면도를 각각 도시한 것이고,
도 3a 및 3b는 리모트 플라즈마 처리를 수반하지 않은 불소계 절연막 표면 및 리모트 플라즈마 처리를 수반한 불소계 절연막 표면을 각각 관찰한 SEM 사진이다.
<도면의 주요 부분에 대한 부호의 설명>
100: TFT 기판 101: 기판
110: TFT 111: 소스/드레인 전극
112: 반도체층 113: 게이트 절연막
114: 게이트 전극 115: 평탄화막
120: 화소정의막 121: 개구
131: 화소전극 132: 유기 발광층
133: 대향전극 140: 도전체
150: 캐핑층 155: 플라즈마 처리된 영역
본 발명은 평판표시장치 및 그 제조방법에 관한 것으로서, 보다 구체적으로는 절연막 상에 구비된 도전체를 덮는 캐핑층을 구비하되, 상기 절연막과 상기 캐핑층 사이의 계면 또는 상기 도전체와 상기 캐핑층 사이의 계면 중 하나 이상에 플라즈마 처리된 영역을 포함한 평판표시장치 및 이의 제조방법에 관한 것이다. 상기 플라즈마 처리된 영역에 의하여 캐핑층과 도전체 간의 접착력이 향상될 수 있다.
액정 표시 장치나 유기 발광 표시 장치 또는 무기 발광 표시 장치 등 평판표시장치에 사용되는 박막 트랜지스터(Thin Film Transistor: 이하, TFT라 함)는 각 픽셀의 동작을 제어하는 스위칭 소자 및 픽셀을 구동시키는 구동 소자로 사용된다.
이러한 TFT는 소스/드레인 영역과, 이 소스/드래인 영역의 사이에 형성된 채널 영역을 갖는 반도체층을 가지며, 이 반도체층과 절연되어 상기 채널 영역에 대응되는 영역에 위치하는 게이트 전극과, 상기 소스/드레인 영역에 각각 접촉되는 소스/드레인 전극을 갖는다.
한편, 최근의 평판표시장치는 박형화와 아울러 플렉서블(flexible)한 특성이 요구되고 있다.
이러한 플렉서블한 특성을 위해 표시장치의 기판을 종래의 유리 기판과 달리 플라스틱 기판을 사용하려는 시도가 많이 이뤄지고 있는 데, 이렇게 플라스틱 기판을 사용할 경우에는 전술한 바와 같이, 고온 공정을 사용하지 않고, 저온 공정을 사용해야 한다. 따라서, 종래의 폴리 실리콘계 박막 트랜지스터를 사용하기가 어려운 문제가 있었다.
이를 해결하기 위해, 최근에 유기 반도체가 대두되고 있다. 유기 반도체는 저온 공정에서 형성할 수 있어 저가격형 박막 트랜지스터를 실현할 수 있는 장점을 갖는다. 이와 같은 유기 박막 트랜지스터는 예를 들면, 대한민국 특허 공개공보 제2005-0004565호에 개시되어 있다.
그런데, 상기 유기 반도체는 후속하는 습식 공정에 의해 손상되기 쉬우므로, 공정 상 주의를 요하게 된다.
한편, 이러한 박막 트랜지스터를 채용하여 평판표시장치를 제조할 경우, 박막 트랜지스터를 포함하는 픽셀 회로 형성 공정과, 화소 전극의 형성 공정 등 후속하는 공정이 매우 복잡한 문제점이 있었다.
또한, 이러한 평판표시장치에 있어, 각종 전극들 또는 배선들은 그 표면 러프니스에 의해 그 위에 적층되는 절연막을 뚫고 상부의 다른 도전체와 접촉될 수 있어, 회로, 특히, 픽셀회로의 전기적 단락을 초래할 수 있는 바, 이의 해결이 필요하다.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 픽셀 회로의 전기적 단락을 방지할 수 있도록 절연막 상부의 도전체를 덮는 캐핑층을 구비하되, 상기 도전체와 캐핑층 사이의 접착력이 향상된 평판표시장치 및 그 제조방법을 제공하는 데 그 목적이 있다.
상기 본 발명의 과제를 이루기 위하여, 본 발명의 제1태양은, 개구부를 구비하는 절연막과, 상기 절연막의 개구부에 의해 일부분이 노출되는 화소전극과, 상기 절연막 상에 구비된 도전체와, 상기 도전체를 덮는 캐핑층을 포함하고, 상기 절연막과 상기 캐핑층 사이의 계면 및 상기 도전체와 상기 캐핑층 사이의 계면 중 하나 이상에 플라즈마 처리된 영역을 구비한 평판표시장치를 제공한다.
본 발명의 다른 과제를 이루기 위하여, 본 발명의 제2태양은, 기판 상에 형성된 화소 전극과, 상기 기판 상에 형성된 적어도 하나의 도전체와, 상기 도전체를 덮는 캐핑층을 포함하고, 상기 기판과 상기 캐핑층 사이의 계면 및 상기 도전체와 상기 캐핑층 사이의 계면 중 하나 이상에 플라즈마 처리된 영역을 포함하는 평판표시장치를 제공한다.
본 발명의 또 다른 과제를 이루기 위하여, 본 발명의 제3태양은, 기판 상에 도전입자들을 포함하는 페이스트를 도포하는 단계와, 상기 페이스트가 도전체가 되도록 형성하는 단계와, 상기 기판 표면 및 도전체 표면 중 하나 이상을 플라즈마 처리하는 단계와, 상기 도전체를 덮도록 캐핑층을 형성하는 단계;를 포함하는 평판 표시장치의 제조방법을 제공한다.
이하 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 본 발명을 따르는 평판표시장치 장치 중 유기 발광 표시장치의 단면구조의 일 예를 도시한 것이다.
도 1에서 볼 수 있듯이, 본 발명의 바람직한 일 실시예에 따른 유기 발광 표 시장치는 TFT 기판(100) 상에 형성된 화소 전극(131)과, 화소 전극(131) 상의 유기 발광층(132)과, 유기 발광층(132)을 덮는 대향 전극(133)을 포함한다.
상기 TFT 기판(100)은 유리 기판, 플라스틱 기판, 또는 메탈 기판일 수 있으며, 박막 트랜지스터(이하, TFT라 함)를 구비할 수 있다.
상기 유리 기판은 실리콘 산화물, 실리콘 질화물 등으로 이루어질 수 있다. 상기 플라스틱 기판은 절연성 유기물로 이루어질 수 있는데, 예를 들면, 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 그룹으로부터 선택되는 유기물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 금속 기판은 탄소, 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, ZInconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 금속 기판은 금속 포일일 수 있다. 이 중, 플렉시블 특성을 얻기 위하여, 플라스틱 기판 또는 금속 기판을 사용할 수 있다.
화소 전극(131)은 이 TFT 기판(100) 상에 각 화소에 대응되는 패턴으로 형성되는 데, 비록 도 1에는 도시하지 않았지만, TFT 기판(100)에 구비된 픽셀회로에 전기적으로 연결되어 있다.
이 화소 전극(131)을 덮도록 절연체로 구비된 화소 정의막(120)이 형성되고, 이 화소 정의막(120)에 개구(121)가 형성되어 화소 전극(131)이 노출되도록 한다.
그리고, 화소 정의막(120)의 노출된 개구(121)에 대응되도록 유기 발광층(132)이 화소 전극(131)을 덮도록 형성되고, 유기 발광층(132) 위에 대향 전극(133)이 형성된다. 이 대향 전극(133)은 전체 화소들을 모두 덮도록 형성될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 패턴화될 수도 있다.
상기 화소 전극(131)은 애노드 전극의 기능을 하고, 상기 대향 전극(133)은 캐소드 전극의 기능을 할 수 있는 데, 그 역으로 되어도 무방하다. 이하의 모든 실시예에서는 화소 전극(131)이 애노드 전극의 기능을 하는 경우를 예로서 설명하였으나, 이하 실시예들에서도 그 반대의 경우도 무방함은 물론이다.
한편, 배면 발광형(bottom emission type)일 경우, 상기 화소 전극(131)은 투명 전극으로 구비될 수 있고, 대향 전극(133)은 반사 전극으로 구비될 수 있다. 이 때, 이러한 투명 전극은 일함수가 높고 투명한 ITO, IZO, In2O3, 및 ZnO 등을 사용하여 형성할 수 있고, 대향 전극(133)이 되는 반사 전극은 일함수가 낮은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물 등의 금속재로 구비될 수 있다.
전면 발광형(top emission type)일 경우, 상기 화소 전극(131)은 반사 전극으로 구비될 수 있고, 대향 전극(133)이 투명 전극으로 구비될 수 있다. 이 때, 화소 전극(131)이 되는 반사 전극은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물 등으로 반사막을 형성한 후, 그 위에 일함수가 높은 ITO, IZO, ZnO, 또는 In2O3 등을 형성하여 이루어질 수 있다. 그리고, 상기 대향 전극(133)이 되는 투명 전극은, 일함수가 작은 금속 즉, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물을 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다.
양면 발광형의 경우, 상기 화소 전극(131)과 대향 전극(133) 모두를 투명 전극으로 구비될 수 있다.
상기 화소 전극(131) 및 대향 전극(133)은 반드시 전술한 물질로 형성되는 것에 한정되지 않으며, 전도성 유기물이나, Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트 등으로 형성할 수도 있다. 이러한 전도성 페이스트를 사용할 경우, 잉크젯 프린팅 방법을 사용하여 프린팅할 수 있으며, 프린팅 후에는 소성하여 전극으로 형성할 수 있다.
상기 유기 발광층(132)은 저분자 또는 고분자 유기층이 사용될 수 있는 데, 저분자 유기층을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)- N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양하게 적용 가능하다. 이들 저분자 유기층은 진공증착의 방법으로 형성된다.
고분자 유기층의 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수 있다.
이렇게 유기 발광 소자(OLED)를 형성한 후에는, 그 상부를 밀봉하여 외기로부터 차단한다.
한편, 상기 화소 정의막(120)은 유기절연막, 무기절연막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어진다.
유기 절연막으로서는 폴리머재를 사용할 수 있는 데, 그 예로서, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다.
무기 절연막으로서는, SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT 등이 가능하다.
한편, 본 발명에 따르면, 상기와 같은 화소 정의막(120) 상에 도전체(140)가 형성될 수 있다.
이 도전체(140)는 각종 배선 또는 전극이 될 수 있는 데, 데이터 배선(Data), 스캔 배선(Scan), Vdd 배선 또는 이들의 전압강하를 막기 위한 버스 배선일 수 있으며, 혹은 후술하는 바와 같이, TFT나 커패시터 등의 전극일 수 있다. 도전체(140)는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca 및 이들의 화합물과 같은 금속물질을 포함하거나, ITO, IZO, ZnO, 또는 In2O3 등의 투명 도전물질을 포함할 수 있다. 또한, 전도성 유기물이나, Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트를 이용하여 형성될 수 있다.
이러한 도전체(140)가 화소정의막(120) 위에 형성될 경우, 도 1에서 볼 수 있듯이, 대향 전극(133)과의 전기적 절연을 위해 캐핑층(150)을 형성한다.
이 캐핑층(150)은 도전체(140)와 대향 전극(133)을 전기적으로 절연시킬 뿐만 아니라, 도전체(140)의 표면 러프니스를 패시베이션하는 기능을 겸한다.
이 캐핑층(150)은, 도 2에서 볼 수 있듯이, 도전체(140)와 대향 전극(133)의 사이에 유기 발광층(132)이 개재되어 있는 경우에도, 도전체(140)를 덮도록 형성해, 도전체(140)의 표면 거칠기가 불균일하여 도전체(140)와 대향 전극(133)이 쇼트(short)나는 위험을 차단할 수 있다. 실제, 유기 발광층(132)의 경우 두께가 1,000 내지 2,000Å으로 형성되기 때문에, 도전체(140)의 표면 거칠기는 도전체(140)와 대향 전극(133)의 쇼트(short)를 초래할 수 있다.
따라서, 상기 캐핑층(150)을 형성하여, 이러한 문제를 사전에 방지할 수 있게 되는 것이다.
이러한 캐핑층(150)은 도전체(140)를 전술한 전도성 페이스트를 사용하여 형성할 경우에 더욱 유용하다.
즉, 상기 도전체(140)를 Ag, Mg, Cu 등 도전입자들이 포함된 전도성 페이스트를 잉크젯 방법에 의해 프린팅한 후, 소성하여 형성할 경우, 그 중앙부나 에지부의 두께가 피크를 이루면서 두껍게 형성될 수 있다. 따라서, 이 경우에는 절연물질로 이루어진 캐핑층(150)을 도전체(140)를 덮도록 형성함으로써, 캐핑층(150) 상부에 위치하는 대향전극(133)과 도전체(140)가 쇼트를 일으키지 않도록 한다.
한편, 상기 캐핑층(150)은 유기막, 무기막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어질 수 있다.
상기 캐핑층(150)을 형성할 수 있는 무기물로서는 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT 등이 가능하다.
그리고, 상기 캐핑층(150)을 형성할 수 있는 유기물로서는 폴리머재가 적용 가능한 데, 그 예로서, 일반 범용고분자(PMMA, PS), phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등이 가능하다.
전술한 바와 같이, 캐핑층(150)은 무기물 또는 유기물 단일막에 한정되지 않 고, 유기물과 무기물이 혼합 적층된 구조가 채용 가능하다.
한편, 상기 캐핑층(150)으로는 이러한 절연물 외에도 표면 러프니스가 뛰어난 소재면 어떠한 것이든 무방하다. 이는 심지어 도전체여도 무방하며, 반도체여도 무방하다. 즉, 상기 캐핑층(150)은 그 하부의 도전체(140)의 표면 러프니스가 불규칙할 경우, 이를 완화시켜 줄 수 있는 재질이면 어떠한 것이든 적용 가능하다.
이러한 캐핑층의 역할 및 재질은 이하 설명될 모든 실시예에 있어 동일하다.
상기 캐핑층(150)과 도전체(140) 사이의 계면에는 플라즈마 처리된 영역(155)가 개재되어 있다. 상기 플라즈마 처리된 영역(155)는 캐핑층(150)과 화소정의막(120) 사이의 계면에까지 연장될 수 있다. 상기 플라즈마 처리된 영역(155)은 도전체(140)을 덮도록 상기 캐핑층(150)을 형성할 경우, 캐핑층(150)과 도전체(140) 간의 접착력을 향상시키는 역할을 한다. 이는 캐핑층(150)을 잉크젯 프린팅법을 이용하여 형성할 경우 보다 유용하다.
상기 플라스마 처리된 영역(155)은, 상기 화소정의막(120) 및 상기 도전체(140) 중 하나 이상의 표면을 H2, N2, O2 또는 Ar 플라즈마 처리하여 화소정의막(120) 및/또는 도전체(140) 표면을 개질시켜 형성된 것일 수 있다.
상기 플라즈마 처리된 영역(155)은, 상기 화소정의막(120) 및 상기 도전체(140) 중 하나 이상의 상부를 리모트 플라즈마 처리 또는 펄스 플라즈마 처리하여 형성된 것일 수 있다.
상기 화소정의막(120) 및/또는 상기 도전체(140) 표면을 리모트(remote) 플 라즈마 처리 또는 펄스(pulse) 플라즈마 처리한 경우, 화소정의막(120) 및/또는 도전체(140)의 표면만 플라즈마 처리될 수 있어, 다이렉트(direct) 플라즈마 처리한 경우에 비하여 화소정의막(120) 및/또는 도전체(140)의 손상을 최대한 방지할 수 있다.
다이렉트 플라즈마 처리를 이용할 경우, 플라즈마 내 전자들이 전기장에 의하여 가속되어 도전체(140) 및/또는 화소정의막(120) 표면에 충돌하므로 필연적으로 막 손상을 수반할 수 있다. 이와 같은 손상은 평판표시장치의 전기적 특성 및 내구성 저하를 초래할 수 있다.
그러나, 리모트 플라즈마 처리를 이용할 경우, 플라즈마가 도전체(140) 및/또는 화소정의막(120) 표면과 일정한 거리를 두고 발생하는 바, 플라즈마 내 전자들에 의한 도전체(140) 및 화소정의막(120)의 손상이 최소화될 수 있다. 또한, 펄스 플라즈마 처리를 이용할 경우, 플라즈마 발생 장치에 펄스를 인가하여 플라즈마가 불연속적으로 발생하게 되므로 플라즈마 내 전자들에 의한 도전체(140) 및 화소정의막(120)의 손상이 최소화될 수 있다.
보다 구체적으로, 본 발명을 따르는 플라즈마 처리된 영역(155)의 형성을 위한 리모트 플라즈마 처리의 조건은 도전체(140) 및/또는 화소정의막(120)을 이루는 물질 및 그 두께에 따라 상이할 수 있으나, 예를 들면, 반응 챔버의 압력은 1.3 x 10-3Pa 내지 1.3 x 10-1Pa, 바람직하게는 1.3 x 10-2Pa일 수 있다. 한편, H2, N2, O2 또는 Ar의 유입 속도(flow rate)는 1cm3(STP)/min 내지 100cm3(STP)/min, 바람직하 게는 10cm3(STP)/min일 수 있고, RF 전력은 10W 내지 1000W, 바람직하게는 100W로 유지될 수 있고, 주파수는 13.56MHz로 유지할 수 있으나, 이에 한정되는 것은 아니다.
도 3a 및 3b는 전술한 바와 같은 리모트 플라즈마 처리를 수반하지 않은 불소계 고분자로 이루어진 절연막 표면 및 리모트 플라즈마 처리를 수반한 불소계 고분자로 이루어진 절연막 표면을 각각 관찰한 SEM 사진이다. 도 3a 및 3b로부터 리모트 플라즈마 처리된 불소계 고분자막 표면은 실질적으로 전혀 손상되지 않음을 알 수 있다.
도 4는 본 발명의 바람직한 또 다른 일 실시예에 따른 유기 발광 표시장치를 도시한 것으로, 도전체(140)가 화소 전극(131)과 동일한 층에 형성된 것이다. 즉, 도전체(140)가 TFT 기판(100) 상에 형성된 것으로, 화소 전극(131)과 동일한 물질 또는 화소 전극(131)과 다른 기타 도전 물질로 형성된 경우이다.
이 때에도, 전술한 바와 같이, 도전체(140)를 덮도록 캐핑층(150)이 형성되어 있으며, 도전체(140)과 캐핑층(150) 사이의 계면에 플라즈마 처리된 영역(155)이 개재되어 있어, 도전체(140)와 캐핑층(150) 간의 접착력이 향상될 수 있다.
도 5는 본 발명의 바람직한 또 다른 일 실시예에 따른 유기 발광 표시장치를 도시한 것이다. 도 5를 참조하면, 기판(101)상에 소스/드레인 전극(111)이 형성되고, 화소전극(131)이 상기 소스/드레인 전극(111)중 하나의 전극, 예를 들어 드레인 전극으로부터 연장 형성된다. 그리고, 상기 소스/드레인 전극(111) 상에는 소스 /드레인 전극(111)과 콘택되도록 반도체층(112)이 형성된다. 이 기판(101) 상에 화소 정의막(120)이 형성되고, 상기 화소 정의막(120) 상에 게이트 전극(114)이 형성된다. 따라서, 상기 화소 정의막(120)은 게이트 절연막의 기능을 겸하게 된다. 상기 화소 정의막(120)은 상기 화소전극(131)에 대응하는 부분에 개구부(121)를 구비하여 화소전극(131)의 소정 부분을 노출시킨다. 상기 개구부(121)의 화소전극(131)상에는 유기 발광층(132)이 형성되고, 그 위로 대향 전극(133)이 형성되어 유기 발광 소자(OLED)를 구성한다.
상기 기판(101)은 유리 기판, 플라스틱 기판, 또는 메탈 기판 일 수 있다.
상기 유리 기판은 실리콘 산화물, 실리콘 질화물 등으로 이루어질 수 있다. 상기 플라스틱 기판은 절연성 유기물로 이루어질 수 있는데, 예를 들면, 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propinonate: CAP)로 이루어진 그룹으로부터 선택되는 유기물로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 금속 기판은 탄소, 철, 크롬, 망간, 니켈, 티타늄, 몰리브덴, 스테인레스 스틸(SUS), Invar 합금, ZInconel 합금 및 Kovar 합금으로 이루어진 군으로부터 선택된 하나 이상을 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 금속 기판은 금속 포일일 수 있다. 이 중, 플렉시블 특성을 얻기 위하여, 플라스틱 기판 또는 금속 기판을 사용할 수 있다.
기판(101)의 일면 또는 양면에는 버퍼층이나, 베리어층, 또는 불순원소의 확산방지층 등이 형성될 수 있다.
상기 반도체층(112)은 무기 반도체나 유기 반도체를 사용할 수 있다.
무기 반도체로는 CdS, GaS, ZnS, CdSe, CaSe, ZnSe, CdTe, SiC, 및 Si를 포함하는 것일 수 있다. 유기 반도체로는, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌테트라카르복실릭디이미드(perylene tetracarboxylic diimide) 및 그 유도체, 페릴렌테트라카르복실릭디안하이드라이드(perylene tetracarboxylic dianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌(phthalocyanine) 및 이들의 유도체, 나프탈렌테트라카르복실릭디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌테트라카르복실릭디안하이드라이드(naphthalene tetracarboxylic dianhydride) 및 그 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 티오펜을 포함하는 공액계 고분자 및 그 유도체, 및 플루오렌을 포함하는 고분자 및 그 유도체 등이 사용될 수 있다.
기판(101) 상에 형성되는 소스/드레인 전극(111)은 서로 다른 물질로 이루어 질 수 있다.
예컨대, 도 5와 같이, 드레인 전극(111b)이 화소 전극(131)과 일체로 형성된 경우, 소스 전극(111a)은 반도체층(112)과의 콘택저항이 중요하므로, 상기 반도체층(112)과 일함수가 맞는 물질을 포함하도록 하고, 상기 드레인 전극(111b)은 전술한 화소 전극(131) 형성 물질을 포함하도록 하는 것이 바람직하다. 상기 소스전극(111a)은 반도체층(112)보다 일함수가 큰 전극물질을 포함하도록 하는 것이 바람직한 데, 반도체층(112)이 유기 반도체로 형성될 경우, Au, Pt 및 Pd 으로부터 선택되는 금속전극물질을 포함하도록 할 수 있다.
한편, 상기 게이트 전극(114)은 캐핑층(150)에 의해 덮힐 수 있다. 이 캐핑층(150)에 의해 게이트 전극(114)을 비록 러프니스가 다소 좋지 않은 재질로 사용할 경우에도 이를 충분히 보완할 수 있게 되어, 게이트 전극(114)과 대향 전극(133)이 쇼트나는 것을 방지할 수 있다.
이 때, 게이트 전극(114)과 캐핑층(150) 사이의 계면에는 플라즈마 처리된 영역(155)이 개재되어 있다. 상기 플라즈마 처리된 영역(155)은 및 화소정의막(120)과 캐핑층(150) 사이의 계면에까지 연장될 수 있다. 상기 플라즈마 처리된 영역(155)에 대한 상세한 설명은 전술한 바를 참조한다. 상기 플라즈마 처리된 영역(155)에 의하여 게이트 전극(114)과 캐핑층(150) 사이의 접착력이 향상될 수 있다.
도 5에서 볼 때, 유기 발광층(132)은 캐핑층(150) 상부까지 연장되도록 하여, 유기 발광층(132)이 캐핑층(150)의 게이트 전극(114) 캐핑 효과를 더욱 높여줄 수 있다. 이러한 캐핑층(150)도 전술한 바와 같이, 유기막, 무기막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어질 수 있다.
도 6은 본 발명의 또 다른 실시예에 관한 것으로, 도 5에 따른 실시예와 비교할 때, 게이트 전극(114)과 반도체층(112)의 사이에 게이트 절연막(113)이 개재되고, 캐핑층(150) 위로 화소정의막(120)이 별도로 더 구비된 구조이다. 게이트 절연막(113)은 전술한 화소 정의막과 같이, 유기절연막, 무기절연막 또는 유기-무기 하이브리드막으로 형성될 수 있으며, 이들의 단일 구조 또는 다층 구조로 이루어진다.
화소 전극(131)을 노출시키는 개구(121)는 게이트 절연막(113)과 화소정의막(120)에 공히 형성되고, 노출된 화소 전극(131) 상에 유기 발광층(132) 및 대향 전극(133)이 순차 적층된다. 그 이외의 구조는 전술한 도 5에 따른 실시예와 동일하므로, 상세한 설명은 생략한다.
도 7은 본 발명의 또 다른 실시예에 관한 것으로, 도 6에 따른 실시예와 비교할 때에, 화소 전극(131)을 게이트 절연막(113) 위에 형성하고, 별도의 콘택 홀(113a)을 게이트 절연막(113)에 형성하여, 화소 전극(131)을 소스/드레인 전극(111) 중 하나와 콘택시킨 것이다. 이 경우, 콘택 홀(113a)은 레이저 식각법이나, 포토 리소그래피법 등으로 형성될 수 있다.
이 경우, 소스/드레인 전극(111)은 화소 전극(131)과는 무관하게 형성되므로, 소스/드레인 전극(111)을 동일한 물질로 형성할 수 있다. 화소 전극(131)은 전 술한 화소 전극 형성용 물질로 형성한다.
도 8은 본 발명의 또 다른 실시예에 관한 것으로, 도 5에 따른 실시예와 비교할 때, 소스/드레인 전극(111)과 반도체층(112)의 적층 순서를 바꾼 것이다. 그 이외의 모든 특징은 도 5에 따른 실시예와 동일하므로 상세한 설명은 생략한다.
도 9는 본 발명의 또 다른 실시예에 관한 것으로, 도 6에 따른 실시예와 비교할 때, 소스/드레인 전극(111)과 반도체층(112)의 적층 순서를 바꾼 것이다. 그 이외의 모든 특징은 도 6에 따른 실시예와 동일하므로 상세한 설명은 생략한다.
도 10는 본 발명의 또 다른 실시예에 관한 것으로, 도 7에 따른 실시예와 비교할 때, 소스/드레인 전극(111)과 반도체층(112)의 적층 순서를 바꾼 것이다. 그 이외의 모든 특징은 도 7에 따른 실시예와 동일하므로 상세한 설명은 생략한다.
이상은 게이트 전극이 소스/드레인 전극 및 반도체층의 상부에 위치하는 탑 게이트 구조를 설명하였으나, 게이트 전극이 하부에 위치한 바텀 게이트 구조에도 적용될 수 있음은 물론이다.
도 11 및 도 12는 게이트 전극이 소스/드레인 전극 및 반도체층 하부에 위치한 바텀 게이트 구조를 포함한 평판표시장치의 일 구현예이다.
먼저, 도 11에 따른 실시예는, 기판(101) 상에 게이트 전극(114)이 형성되고, 이를 덮도록 게이트 절연막(113)이 형성된 후, 게이트 절연막(113) 상에 반도체층(112)이 형성된 다음, 소스 전극(111a) 및 드레인 전극(111b)이 각각 형성되며, 화소 전극(131)은 드레인 전극(111b)과 일체로 형성되어 있다. 이들을 덮도록 화소 정의막(120)이 형성되며, 화소 정의막(120)에 소정의 개구(121)가 형성되고, 노출된 화소 전극(131) 위로 유기 발광층(132) 및 대향 전극(133)이 순차로 적층된다.
상기 소스 및 드레인 전극(111)을 덮도록 캐핑층(150)이 구비되어 있으며, 상기 소스 및 드레인 전극(111)과 캐핑층(150) 사이에는 플라즈마 처리된 영역(155)이 구비되어 있다. 해당 구성요소들의 형성 물질들은 전술한 실시예들과 동일하다.
도 12는 본 발명의 또 다른 실시예에 관한 것으로, 게이트 절연막(113) 상에 반도체층(112)이 형성된 다음, 소스/드레인 전극(111)이 형성되고, 캐핑층(150)이 반도체층(112) 및 소스/드레인 전극(111) 중 어느 하나를 덮도록 형성되어 있고, 상기 캐핑층(150)과 상기 소스/드레인 전극(111) 사이에 플라즈마 처리된 영역(155)이 개재되어 있다. 그리고, 이들을 덮도록 평탄화 절연막(115)이 더 형성되고, 평탄화 절연막(115) 상에 소스/드레인 전극(111) 중 하나와 콘택되는 화소 전극(131)이 형성된다. 화소 전극(131)을 덮도록 화소 정의막(120)이 형성되며, 화소 정의막(120)에 소정의 개구(121)가 형성되고, 노출된 화소 전극(131) 위로 유기 발광층(132) 및 대향 전극(133)이 순차로 적층된다. 해당 구성요소들의 형성 물질들은 전술한 실시예들과 동일하다.
이상, 본 발명을 따르는 평판표시장치의 일 구현예인 유기 발광 표시장치를 예로 들어 설명하였으나, 본 발명은 액정 표시장치와 같은 또 다른 형태의 평판 표시장치에도 동일하게 적용할 수 있다.
도 13에는 이러한 액정 표시장치의 단면구조의 일 예를 도시하였다.
도 13을 참조하면, 기판(201)상에 소스 전극(211a) 및 드레인 전극(211b)이 형성되고, 화소전극(231)이 드레인 전극(211b)으로부터 연장 형성된다. 그리고, 상기 소스/드레인 전극(211) 상에는 소스/드레인 전극(211)과 콘택되도록 반도체층(212)이 형성된다. 이 기판(201) 상에 화소 정의막(220)이 형성되고, 상기 화소 정의막(220) 상에 게이트 전극(214)이 형성된다. 따라서, 상기 화소 정의막(220)은 게이트 절연막의 기능을 겸하게 된다. 상기 화소 정의막(220)은 상기 화소전극(231)에 대응하는 부분에 개구부(221)를 구비하여 화소전극(231)의 소정 부분을 노출시킨다.
그리고, 게이트 전극(214) 상에는 캐핑층(250)이 형성되어, 게이트 전극(214)을 보호한다.
상기 게이트 전극(214)과 캐핑층(250) 사이에는 플라즈마 처리된 영역(255)이 개재되어 있다. 상기 플라즈마 처리된 영역(255)는 게이트 전극(214)과 캐핑층(250) 간의 접착력을 향상시키는 역할을 한다. 상기 플라즈마 처리된 영역(255)에 대한 상세한 설명은 전술한 바를 참조한다.
한편, 기판(201)에 대향하여 대향기판(202)이 배치되고, 대향기판(202)의 저면에는 칼라 필터(234) 및 공통전극(235)이 순차로 형성된다.
비록 도면에 도시하지는 않았지만, 상기 화소전극(231)의 상면과, 공통전극(235)의 저면에는 배향막이 더 배치될 수 있다.
이러한 구조의 액정표시장치에 있어서도, 게이트 전극(214)은 캐핑층(250)에 의해 덮여 있으므로, 게이트 전극(214)은 충분히 보호될 수 있으며, 게이트 전극 (214)이 액정(236)층에 노출되는 것을 방지할 수 있다.
액정표시장치에 대한 실시예는 도 13의 경우만을 도시하였으나, 반드시 이에 한정되는 것은 아니며, 다양한 변형예가 가능함은 물론이다.
뿐만 아니라, 본 발명은 유기 전계 발광 표시장치, 액정 표시장치 외에도 전자 방출 표시장치 등 다양한 평판 표시장치에 모두 적용될 수 있다.
상기한 바와 같은 본 발명에 따르면, 캐핑층을 구비함으로써, 캐핑층에 덮인 도전체의 표면 러프니스를 보완해 줄 수 있고, 이에 따라, 도전체와 대향전극과의 전기적 단락을 미연에 방지할 수 있을 뿐만 아니라, 캐핑층과 이의 하부막(예를 들면 도전체(예를 들면, 게이트 전극 등) 또는 절연막 등) 사이에 플라즈마 처리된 영역을 구비하여는 바, 캐핑층과 이의 하부막 사이의 접착력이 향상되어, 전기적 특성 및 내구성이 우수한 평판표시장치를 얻을 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (22)
- 개구부를 구비하는 절연막;상기 절연막의 개구부에 의해 일부분이 노출되는 화소전극;상기 절연막 상에 구비된 도전체; 및상기 도전체를 덮는 캐핑층;을 포함하고, 상기 절연막과 상기 캐핑층 사이의 계면 및 상기 도전체와 상기 캐핑층 사이의 계면 중 하나 이상에 플라즈마 처리된 영역을 구비한 평판표시장치.
- 제1항에 있어서,상기 화소전극의 노출된 부분을 덮는 발광층; 및상기 발광층 상에 형성되고, 상기 화소전극과 절연된 대향전극;을 포함하는 평판표시장치.
- 제1항에 있어서,상기 캐핑층은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT로 이루어진 군으로부터 선택된 하나 이상의 무기물을 포함하는 것을 특징으로 하는 평판표시장치.
- 제1항에 있어서,상기 캐핑층은 PMMA, PS, phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드로 이루어진 군으로부터 선택된 하나 이상의 유기물을 포함하는 것을 특징으로 하는 평판표시장치.
- 제1항에 있어서,상기 캐핑층은 잉크젯 프린팅법을 이용하여 형성된 것을 특징으로 하는 평판표시장치.
- 제1항에 있어서,상기 플라스마 처리된 영역은, 상기 절연막 및 상기 도전체 중 하나 이상의 표면을 H2, N2, O2 또는 Ar 플라즈마 처리하여 형성된 것을 특징으로 하는 평판표시장치.
- 제1항에 있어서,상기 플라즈마 처리된 영역은, 상기 절연막 및 상기 도전체 중 하나 이상의 표면을 리모트 플라즈마 처리 또는 펄스 플라즈마 처리하여 형성된 것을 특징으로 하는 평판표시장치.
- 기판 상에 형성된 화소 전극;상기 기판 상에 형성된 도전체; 및상기 도전체를 덮는 캐핑층;을 포함하고, 상기 기판과 상기 캐핑층 사이의 계면 및 상기 도전체와 상기 캐핑층 사이의 계면 중 하나 이상에 플라즈마 처리된 영역을 포함하는 평판표시장치.
- 제8항에 있어서,상기 기판 상에 형성되고, 상기 화소 전극의 소정 부분을 노출시키는 절연막;상기 화소전극의 노출된 부분을 덮는 발광층; 및상기 발광층 상에 형성되고, 상기 화소전극과 절연된 대향전극;을 포함하는 평판표시장치.
- 제8항에 있어서,상기 캐핑층은 SiO2, SiNx, SiON, Al2O3, TiO2, Ta2O5, HfO2, ZrO2, BST, 및 PZT로 이루어진 군으로부터 선택된 하나 이상의 무기물을 포함하는 것을 특징으로 하는 평판표시장치.
- 제8항에 있어서,상기 캐핑층은 PMMA, PS, phenol그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일리렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드로 이루어진 군으로부터 선택된 하나 이상의 유기물을 포함하는 것을 특징으로 하는 평판표시장치.
- 제8항에 있어서,상기 캐핑층은 잉크젯 프린팅법을 이용하여 형성된 것을 특징으로 하는 평판표시장치.
- 제8항에 있어서,상기 플라스마 처리된 영역은, 상기 절연막 및 상기 도전체 중 하나 이상의 상부를 H2, N2, O2 또는 Ar 플라즈마 처리하여 형성된 것을 특징으로 하는 평판 표시 장치.
- 제8항에 있어서,상기 플라스마 처리된 영역은, 상기 절연막 및 상기 도전체 중 하나 이상의 상부를 리모트 플라즈마 처리 또는 펄스 플라즈마 처리하여 형성된 것을 특징으로 하는 평판 표시 장치.
- 제8항에 있어서,상기 기판은 박막 트랜지스터를 포함하는 것을 특징으로 하는 평판표시장치.
- 제15항에 있어서,상기 박막 트랜지스터가 유기 박막 트랜지스터인 것을 특징으로 하는 평판표시장치.
- 제15항에 있어서,상기 박막 트랜지스터는,소스 및 드레인 전극;상기 소스 및 드레인 전극과 콘택되는 반도체층;상기 소스 및 드레인 전극과, 상기 반도체층과 절연된 게이트 전극;상기 소스 및 드레인 전극 및 상기 반도체층과 게이트 전극을 절연시키는 절연막; 및상기 게이트 전극을 덮는 캐핑층;을 포함하고, 상기 게이트 전극과 상기 캐핑층 사이의 계면 및 상기 절연막과 상기 캐핑층 사이의 계면 중 하나 이상에 플라즈마 처리된 영역을 포함하는 평판표시장치.
- 제15항에 있어서,상기 박막 트랜지스터는,소스 및 드레인 전극;상기 소스 및 드레인 전극과 콘택되는 반도체층;상기 소스 및 드레인 전극과, 상기 반도체층과 절연된 게이트 전극;상기 소스 및 드레인 전극 및 상기 반도체층과 게이트 전극을 절연시키는 절연막; 및상기 소스 및 드레인 전극을 덮는 캐핑층;을 포함하고, 상기 소스 및 드레인 전극과 상기 캐핑층 사이의 계면 및 상기 절연막과 상기 캐핑층 사이의 계면 중 하나 이상에 플라즈마 처리된 영역을 포함하는 평판표시장치.
- 기판 상에 도전입자들을 포함하는 페이스트를 도포하는 단계;상기 페이스트가 도전체가 되도록 형성하는 단계;상기 기판 표면 및 도전체 표면 중 하나 이상을 플라즈마 처리하는 단계; 및상기 도전체를 덮도록 캐핑층을 형성하는 단계;를 포함하는 평판 표시장치의 제조방법.
- 제19항에 있어서,상기 도전입자들을 포함하는 페이스트는 상기 기판 상에 잉크젯 방법으로 프린팅되는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제19항에 있어서,상기 플라스마 처리 단계를, 상기 기판 및 상기 도전체 중 하나 이상의 표면을 H2, N2, O2 또는 Ar 플라즈마 처리하여 수행하는 것을 특징으로 하는 평판표시장치의 제조방법.
- 제19항에 있어서,상기 플라스마 처리 단계를, 상기 기판 및 상기 도전체 중 하나 이상의 표면을 리모트 플라즈마 처리 또는 펄스 플라즈마 처리하여 수행하는 것을 특징으로 하는 평판표시장치의 제조방법.
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