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KR100602259B1 - 수직 전계-효과 트랜지스터, 이에 의한 수직 전계-효과트랜지스터 제조 방법 및 이를 구비하는 평판 디스플레이장치 - Google Patents

수직 전계-효과 트랜지스터, 이에 의한 수직 전계-효과트랜지스터 제조 방법 및 이를 구비하는 평판 디스플레이장치 Download PDF

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KR100602259B1
KR100602259B1 KR1020040052917A KR20040052917A KR100602259B1 KR 100602259 B1 KR100602259 B1 KR 100602259B1 KR 1020040052917 A KR1020040052917 A KR 1020040052917A KR 20040052917 A KR20040052917 A KR 20040052917A KR 100602259 B1 KR100602259 B1 KR 100602259B1
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KR
South Korea
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gate electrode
electrode
layer
forming
insulating layer
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KR1020040052917A
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레덱케르미카엘
피셔죄르그
마테아아르투르
Original Assignee
삼성에스디아이 주식회사
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Abstract

본 발명은 수직 전계-효과 트랜지스터, 이를 제조하는 방법 및 이를 구비하는 평판 디스플레이 장치에 관한 것이다.
본 발명의 목적은 종래 기술에 따른 공지된 방법보다 더욱 우수한 재생산성을 구비하고 비용에 있어서도 더욱 저렴한 수직 유기 전계-효과 트랜지스터를 제조하기 위한 방법을 제공하는 것이다. 특히, 포토리소그라피 및 쉐도우 마스크를 사용하는 것을 피할 수 있다.
이를 위하여, 소스 전극은 기판, 보조 절연층 및 비-연속적 게이트 전극에 형성되고, 전하 캐리어 차단층이 형성되고, 유기 반도체 재료 및 드레인 전극이 형성되는데, 여기서 게이트 전극의 구조화는 나노-입자를 사용하여 실행된다.

Description

수직 전계-효과 트랜지스터, 이에 의한 수직 전계-효과 트랜지스터 제조 방법 및 이를 구비하는 평판 디스플레이 장치{A vertical field-effect transistor, method for manufacturing the same, and a display device having the same}
도 1은 통상적인 유기 전계 트랜지스터의 대략적인 횡단면도를 도시하고,
도 2는 수직 유기 전계 트랜지스터의 대략적인 횡단면도를 도시하고,
도 3a 내지 도 3d는 본 발명에 따른 방법의 바람직한 제 1 실시예에 따른 유기 전계 트랜지스터의 제조 공정을 도시하고,
도 4a 내지 도 4f는 본 발명에 따른 바람직한 제 2 실시예에 따른 유기 전계 트랜지스터의 제조 공정을 도시하고,
도 5a 내지 도 5d는 본 발명에 따른 바람직한 제 3 실시예에 따른 유기 전계 트랜지스터의 제조 공정을 도시하고,
도 6a 내지 도 6d는 본 발명에 따른 바람직한 제 4 실시예에 따른 유기 전계 트랜지스터의 제조 공정을 도시하고,
도 7은 본 발명의 또 다른 일실시예에 따른 수직 유기 전계 트랜지스터 및 이를 구비하는 유기 전계 발광 디스플레이 장치의 개략적인 부분 단면도를 도시한다.
<도면의 주요부분에 대한 부호의 간단한 설명>
1,110...기판 2,120a...소스 전극
4,160...유기 재료 4,150...전하 캐리어 차단층
5,140...게이트 전극 6,120b...드레인 전극
8,130...절연층 10...유전체 매트릭스 재료
11...나노-입자 210...제 1 화소 전극
220...화소 정의층 230...유기 전계 발광부
240...제 2 화소 전극
본 발명은 전계 효과 트랜지스터 및 이를 구비하는 평판 디스플레이 장치 및 제조 방법에 관한 것으로, 상세하게는 수직 전계 효과 트랜지스터, 이를 구비하는 평판 디스플레이 장치 및 이를 제조하는 방법에 관한 것이다.
유기 전자 공학에 있어, 그 적용예로서 예를 들어 유기 발광 다이오드와 같은 디스플레이 소자의 분야에 적용과 더불어 전계 효과 트랜지스터가 논의되고 있다. 이는 복잡한 반도체 제조 공정없이 제조될 수 있는 단일 전자 회로의 실현 방향으로 다른 관련을 형성한다. 여타 분야 중에서도, 유기 고분자 반도체에 기초한 방식으로 제조된 회로들은 대면적 디스플레이의 활성화 및 트랜스폰더(trasnponder) 분야에 사용될 수 있다.
유기 재료에 기초한 전계-효과 트랜지스터 구조에서, 반도체 유기 재료는 소 스 전극과 드레인 전극 사이에 배치된다. 게이트 전극에 적절한 전압이 인가됨으로써, 이들 두 전극 사이의 영역(채널)에 전기장이 생성된다. 결과적으로, 전하 캐리어(전자 또는 정공)가 유기 재료로 구성되는 채널로 도입되고, 이 위치에서 소스 및 드레인 콘택 간의 전도성을 증가시킨다. 이 경우 p-특성을 갖는 트랜지스터 구조에 대한 채널에서의 라인은 정공을 통하여 실현되고, m-특성을 갖는 트랜지스터 구조에 대한 채널에서의 전자를 통하여 실현된다. 트랜지스터는 게이트 전압에 의하여 제어될 수 있다.
전기장 및 실질적으로 트랜지스터 구조의 기능을 저하시키는, 게이트 전극으로부터 채널로의 대응 전하 이동(migration)을 회피하기 위하여, 전하 캐리어 차단 층(유전체)을 채널과 게이트 전극 사이에 배치시키는 것은 공지되어 있다.
이러한 공지된 유기 트랜지스터 구조의 단점은, 최대 획득 가능 전류(maximum attainable current)가 낮다는 점이다. 최대 획득 가능 전류는 액티브 매트릭스 OLED 디스플레이에 대한 것처럼, 유기 트랜지스터의 적용성에 결정적으로 중요한 인자이다.
최대 획득 가능 전류는, 다른 인자들 중에서도 전도성 채널(유기, 반도체 재료로 구성됨)의 너비 및 길이와, 유기 반도체에서의 전하 캐리어 이동성에 의존한다. 전형적인 유기 재료로는, p-반도체로서의 펜타센(pentacenes), 테트라센(tetracenes), 올리고 티오펜(oligo thiophenes)뿐만 아니라, n-반도체로서의 페릴렌 테트라 카르복시산 디이미드(perylene tetra carboxylic acid diimide) 및 나프탈린 테트라 카르복시산 디이미드(naphthaline tetra carboxylic acid diimide)의 디이미드 유도체와 같은 저분자 화합물이 있다. 고분자 재료로서, 특히 알킬티오펜(alkythiophenes)의 알킬플루오렌 유니트(alkylfluorene units)와의 공중합체(copolymers) 및 폴리알킬티오펜(polyalkylthiophenes)과 같은 p-반도체가 선택될 수 있다.
최대 전류를 얻기 위하여, 채널 길이는 작아야 하는 반면, 채널 너비 및 이동도는 커야 한다. 다른 일면은, 채널 두께를 정의하는 유기 반도체의 적용 두께이다. 소스 전극과 드레인 전극 사이에서의 전류 모듈레이션(modulation)을 위하여 사용되는 채널은, 전하 캐리어 차단층(유전체) 부근의 매우 얇은 층에서 작동한다. 이러한 이유로, 유기 반도체용 재료가 두께가 두꺼울 것이 요구되지는 않는다. 오히려, 반도체 층 두께의 증가는 각각, 스위칭 온 상태 및 스위칭-오프 상태에서의 전류 비율을 악화시킨다. 문헌으로부터, 반도체 층의 최적 두께는 100나노미터(nanometers) 이하의 영역에 있다는 것이 알려져 있다.
이들의 전하 캐리어 이동도에 있어, 유기 반도체의 전하 캐리어 이동도는 실리콘과 같은 무기 재료의 전하 캐리어 이동도에 비하여 훨씬 열등하다. 유기 반도체의 전형적인 이동도는 10-2 내지 1㎠/Vs까지의 영역 내에 있다. 따라서, 작은 전하 캐리어 이동도를 갖는 유기 반도체의 경우 큰 최대 획득 가능한 전류를 달성하기 위하여, 채널 길이를 작게 함으로써 작은 전하 캐리어 이동도를 밸런스 아웃시키는 것이 필요하다. 유기 전계 트랜지스터에 대한 전형적인 채널 길이는 5-100 마이크로미터(micrometers)의 범위에 있다. 통상적으로, 이와 같은 채널 길이를 5 마이크로미터 이하로 감소시키기 위해서는 포토리소그라피와 같은 고행상도 법을 사용하는 것을 포함하는데, 이러한 포토리소그라피 법은 비용 집약적일 뿐만 아니라, 전통적인 반도체 기법에 비하여 유기 전자 공학이 구비하는 프로세스 장점을 저하시킨다는 문제점을 수반한다.
(고해상도의 수평 구조화를 위해) 포토리소그라피와 같은 비용 집약적인 공정을 회피함과 동시에, (보다 높은 전류를 달성하기 위하여) 채널 길이를 감소시키는 것은, 유기 전계 트랜지스터의 소스 및 드레인 전극을 서로 교차되나 서로 이웃하지 않게 기판 상에 증착하는 방법은, Kudo 등에 의하여 "Thin Solid Fims, Vol 331(1998), pp 51-54", 및 Stutzmann 등에 의하여 "Science Vol 299(2003), pp 1881~1884"로부터 알려져 있다. 이들은 "Static Induction Transistor(SIT)"라 지칭되는 소위 수직 전계-효과 트랜지스터(vertical field-effect transistor)에 관한 것이다.
소스 전극과 드레인 전극 사이에 배치되는 유기 재료를 의미하는 채널은, 기판에 대하여 수직하게 배치되는데, 트랜지스터의 전류가 채널을 통하여 흐르게 된다. 채널 길이는 반도체 층의 두께를 통하여 한정된다. 저분자 유기 반도체의 경우 고진공에서의 증착을 통하여 그리고 고분자 재료의 경우 스핀 코팅을 통하여, 수십 나노 미터 내지 마이크로미터 영역의 층 두께를 아무런 문제없이 달성할 수 있는데, 여기서 비용 집약적인 포토리소크라피를 피함과 동시에 비-수직 유기 전계-효과 트랜지스터에 비하여 채널 길이가 상당히 감소되어, 결과적으로 최대 스위칭 가능한 전류가 증가될 수 있다.
한편, 소스 전극 및 드레인 전극은 서로 중첩되나, 서로에 대하여 이웃하지 않게 기판 상에 배치된다. 따라서, 게이트 전극이 유기 재료 상에 연속적으로 배치되면, 소스 전극으로부터 드레인 전극으로의 전하 캐리어 흐름이 방해되기 때문에, 트랜지스터를 제어하기 위한 게이트 전극은 더 이상 유기 재료 상의 연속적인 층으로 배치될 수 없다.
Kudo 등으로부터, 아일랜드 타입이지만 연속적이지 않은 방식으로 성장시킨 얇은 알루미늄 층을 게이트 전극으로 사용하는 것은 공지되어 있다. 비-연속적 게이트 전극의 사이 공간이 채널로서 작동한다. 공기를 공급함으로써, 대응 산화물은 금속 표면상에 형성되고, 이러한 산화물은 전하 캐리어 차단층(유전체)으로서 작동한다. 하지만, 이러한 방법에 의한 재생 가능한 네트워크 구조의 제조는 임계적이다. 특히, 게이트 전극으로부터 소스 전극으로 큰 누설 전류가 관측되는데, 이는 전계-효과 트랜지스터의 전력없는 제어의 장점을 감소시킨다. Stutzmann 등에 따르면, 게이트 영역은 기계적인 마이크로 섹션으로 정의되는데, 이에 따르면, 전하 캐리어 차단층(유전체) 뿐만 아니라 게이트 전극이 증착될 수 있다. 공정의 재생산성과 더불어, 채널 두께도 임계적이다. 채널의 두께는, 소스 전극과 드레인 전극의 중첩으로 정해지는데, 최적의 경우에 10 마이크로미터보다 크다. 또한, 트랜지스터 표면의 작은 부분만이 채널로 사용된다. 작은 트랜지스터 치수로 큰 전류를 달성할 수 있도록, 표면의 큰 부분이 사용되어야 한다.
그러므로 본 발명의 목적은 종래 기술에 따른 공지된 방법보다 우수한 재생 성을 구비하고, 비용적 측면에서 더욱 저렴한 수직 유기 전계-효과 트랜지스터, 이를 제조하는 방법, 및 이를 구비하는 평판 디스플레이 장치를 제공하는 것이다. 특히, 포토리소그라피의 사용 및 섀도우 마스크의 사용을 회피할 수 있다.
상기한 목적들을 달성하기 위하여, 본 발명의 일면에 따르면,
기판 상부에 제 1 전극을 형성하는 단계;
상기 제 1 전극의 일면 상에 절연층을 형성하는 단계;
상기 절연층의 상부에 나노 입자를 사용하여 비-연속적 게이트 전극을 형성하는 단계;
상기 비-연속적 게이트 전극 외면의 적어도 일부에 전하 캐리어 차단층을 형성하는 단계;
적어도 상기 비-연속적인 게이트 전극의 비-연속부를 매립하도록 유기 반도체 층을 형성하는 단계;
상기 유기 반도체 층 및 상기 비-연속적 게이트 전극의 상부에 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법을 제공한다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 제 1 전극은 소스 전극이고, 상기 제 2 전극은 드레인 전극일 수 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 비-연속적 게이트 전극 형성 단계는:
유전체 재료에 금속 나노 입자들이 산재된 유전체 매트릭스를 형성하는 단계;
상기 유전체 매트릭스를 선택적으로 에칭하는 단계를 포함할 수 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 금속 나노 입자들은 크롬(Cr), 알루미늄(Al) 중의 하나 이상이고, 상기 유전체 재료는 SiOx일 수도 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 유전체 매트릭스는 상기 금속 나노 입자들과 유전체 재료를 커버 기체 증착(cover vaporizing)시킴으로써 제조될 수 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면,
상기 비-연속적 게이트 전극 형성 단계는:
게이트 전극 형성 재료로 연속적 게이트 전극을 형성하는 단계;
상기 연속적 게이트 전극 상부에, 마스크로서의 나노 입자들을 배치하는 단계;
적어도 상기 연속적 게이트 전극의 일부를 에칭하는 단계;
상기 마스크로서의 나노 입자 분포들을 제거하는 단계를 포함할 수도 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 비-연속적 게이트 전극 형성 단계는:
게이트 전극 형성 재료로 연속적 게이트 전극을 형성하는 단계;
나노 입자 서스펜션으로 적어도 상기 연속적 게이트 전극에 그루부들을 형성 하여 비-연속적 게이트 전극을 구조화시키는 단계를 포함할 수도 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 비-연속적 게이트 전극 형성 단계는:
상기 절연층 일면 상에 나노 입자들을 배치하는 단계;
상기 나노 입자들이 내부에 포함되도록, 상기 절연층의 상부에 연속적 게이트 전극을 형성하는 단계;
상기 나노 입자들을 제거하는 단계를 포함할 수도 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 나노 입자들을 제거하는 단계는:
초음파 배쓰에서의 세정제에 의해 기계적으로 제거되는 단계, 및
에칭 제거되는 단계 중의 적어도 한 단계를 포함할 수도 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 나노 입자들을 제거하는 단계는, 상기 나노 입자들을 열분해(pyrolysis) 단계를 더 포함할 수도 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 전하 캐리어 층 형성 단계는, 상기 비-연속적 게이트 전극(5)의 적어도 일면을 열 산화, 플라즈마 산화 및/또는 양극 산화시킬 수도 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 제 1 전극 형성 단계 및 제 2 전극 형성 단계는, 고진공에서의 기체 증착(vaporizing) 또는 스퍼터링을 통하여 이루어지고,
상기 유기 반도체 층 형성 단계는, 고진공에서의 기체 증착(vaporizing) 또는 용액으로부터의 스핀 코팅을 통하여 이루어질 수도 있다.
상기 본 발명의 수직 전계-효과 트랜지스터 제조 방법에 따르면, 상기 절연층 형성 단계는, 고진공에서의 기체 증착(vaporizing), 스퍼터링 또는 화학 기상 증착을 통하여 이루어질 수도 있다.
본 발명의 다른 일면에 따르면,
기판;
상기 기판의 일면 상부에 형성된 제 1 전극;
상기 제 1 전극 일면의 적어도 일부에 형성된 절연층;
상기 절연층의 일면 상에 형성되고, 인접 도전층과의 절연을 위하여 외측의 적어도 일부에 전하 캐리어 차단층으로서의 산화층을 구비하며, 비연속적으로 형성되는 게이트 전극;
적어도 상기 비-연속적 게이트 전극 사이에 배치되는 유기 반도체 층;
상기 비-연속적 게이트 전극 및 상기 유기 반도체 층의 상부에 형성되는 제 2 전극을 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터를 제공한다.
상기 본 발명의 수직 전계-효과 트랜지스터에 따르면, 상기 게이트 전극은 금속 나노 입자로 구성될 수도 있다.
상기 본 발명의 수직 전계-효과 트랜지스터에 따르면, 상기 게이트 전극은 알루미늄(Al) 및 크롬(Cr) 중의 하나 이상을 포함할 수도 있다.
본 발명의 또 다른 일면에 따르면,
기판;
상기 기판의 일면 상부에 형성된 박막 트랜지스터 층;
상기 박막 트랜지스터 층의 일면 상에 형성된 박막 트랜지스터 절연층;
상기 박막 트랜지스터 절연층에 형성된 비아홀을 통하여 전기적 소통을 이루는, 하나 이상의 화소들을 구비하는 화소층을 포함하는 평판 디스플레이 장치로서,
상기 박막 트랜지스터 층에는 하나 이상의 수직 전계-효과 트랜지스터가 구비되되, 상기 수직 전계-효과 트랜지스터는:
제 1 전극;
상기 제 1 전극 일면의 적어도 일부에 형성된 절연층;
상기 절연층의 일면 상에 형성되고, 상기 절연층과 접하는 면의 적어도 일부이외의 나머지 일면들에 전하 캐리어 차단층으로서의 산화층을 구비하며, 비연속적으로 형성되는 게이트 전극;
적어도 상기 비-연속적 게이트 전극 사이에 배치되는 유기 반도체 층;
상기 비-연속적 게이트 전극 및 상기 유기 반도체 층의 상부에 형성되는 제 2 전극을 포함하는 것을 특징으로 하는 평판 디스플레이 장치를 제공한다.
상기 본 발명의 평판 디스플레이 장치에 따르면, 상기 게이트 전극은 금속 나노 입자로 구성될 수도 있다.
상기 본 발명의 평판 디스플레이 장치에 따르면, 상기 게이트 전극은 알루미늄(Al) 및 크롬(Cr) 중의 하나 이상을 포함할 수도 있다.
상기 본 발명의 평판 디스플레이 장치에 따르면, 상기 화소층에 구비되는 화 소들의 적어도 일부는:
상기 박막 트랜지스터 층과 전기적 소통을 이루는 제 1 전극층;
상기 제 1 전극층의 일면 상에 형성되는 전계 발광부:
적어도 상기 전계 발광부의 상부에 형성되는 제 2 전극층을 포함할 수도 있다.
상세하게는, 본 발명에 따르면, 나노-입자를 사용하여 게이트 전극을 구조화시키는 것을 구현한다. 나노-입자의 도움으로 생산되는 게이트 전극 구조는 요구되는 다공성(porosity)를 갖는데, 이를 통하여 마스크를 사용하는 비용-집약적인 구조화 공정 및 다른 고해상도 구조화 공정을 회피할 수 있다.
나노-입자 및 마이크로스코픽 재료 조합체를 사용하여, 각각, 다수의 동일 및/또는 유사 구조를 생산할 수 있는데, 이는적절한 통계를 통하여 요구되는 전체 특성을 제공한다. 특정 구조화는, 예를 들어 소스.드레인 및 게이트를 정의하기 위한 구조화는 저해상도 레벨로만 필요하다. 특히 포토리소그라피와 같은 미세 구조화 방법을 회피할 수 있어, 본 발명에 따른 공정은 공지된 방법과 비교하여 비용적인 측면에서 장점을 구비한다.
수직 전계-효과 트랜지스터를 제조하기 위하여, 그리고 본 발명에 따라, 소스 전극이 기판 상에 증착되고, 그런 후 보조 절연층, 및 전하 캐리어 차단층을 갖는 비-연속적 게이트 전극이 증착되는데, 여기서 게이트 전극은 나노-입자를 통하여 구조화되며, 그 후, 유기 반도체 재료(채널) 및 드레인 전극이 증착된다. 대안 적으로, 드레인 전극을 먼저 기판 상에 증착하고, 그런 후 보조 절연층 및 전하 캐리어 차단층을 갖는 비-연속적 게이트 전극을 증착하고, 그런 후에 유기 반도체 재료(채널) 및 소스 전극을 증착하는 것이 가능하다.
본 발명에 따른 바람직한 제 1 변형 실시예에서, 비-연속적 게이트 전극을 증착하기 위하여 유전체 매트릭스에 산재된 금속 나노-입자를 증착하고, 유전체 재료를 선택적으로 에칭하는 것이 구현된다. 이 경우, 산재된 금속 나노-입자를 갖는 유전체 매트릭스는 금속 입자 및 유전체 재료를 커버 기체 증착시킴으로써 생산되는 것이 바람직하다. 나노-입자/유전체 재료용으로의 적절한 재료 조합은 Cr/SiOx 및 Al/SiOx 이다.
비-연속적 게이트 전극을 증착하기 위한 바람직한 제 2 변형 실시예에서, 연속적인 게이트전극이 증착되고, 에칭 마스크로서의 나노-입자 배열은 연속적인 게이트 전극 상에 증착되고, 연속적인 게이트 전극이 에칭되고 최종적으로 나노-입자가 제거된다. 보조 절연층/게이트용한 재료의 적절한 조합은 Al2O3/Al, Ta2O5/Ti, TiO2/Ti, ZrO2/Zr 및 HfO2/Hf이다.
비-연속적 게이트 전극을 증착하기 위한 바람직한 제 3 변형 실시예에서, 연속적인 게이트 전극기 증착되고, 연속적인 게이트 전극이 나노-입자의 서스펜션을 통하여 기계적으로 구조화된다. 보조 절연층/게이트용 재료의 적절한 조합은 Al2O3/Al, Ta2O5/Ta, TiO2/Ti, ZrO2/Zr 및 HfO2/Hf이다.
비-연속적인 게이트 전극을 증착하기 위한 바람직한 제 4 변형 실시예에서, 나노-입자의 분산이 소스 전극 상에 증착되고, 그런 후 나노-입자가 연속적인 게이 트 전극에 배치되는 방식으로 연속적인 게이트 전극이 증착되고, 나노-입자가 게이트 전극으로부터 최종적으로 제거된다. 나노-입자는 초음파 배쓰 내에서 세정제로 기계적으로 처리됨으로써 제거되고 및/또는 에칭됨으로써 제거되는 것이 바람직하다. 제거는 입자의 스트립핑(pyrolysis: 열분해)을 통하여 가속화될 수 있다. 보조 절연층(절연층)을 위하여 나노-입자에 대한 것과 동일한 에칭 매개체가 사용되는 것이 바람직하지만, 매개체는 게이트 금속을 공격해서는 안된다.
비-연속적 게이트 전극이 형성된 후에, 전하 캐리어 차단 층이 열 산화, 플라즈마 산화 및/또는 비-연속적인 게이트 전극의 양극 산화를 통하여 형성되는 것이 바람직하다. 소스 전극은 고진공 하에서의 증기 증착(vaporizing) 또는 스퍼터링을 통하여 증착되는 것이 바람직하고, 유기 재료는 고진공 하에서의 증기 증착 또는 용액으로부터의 스핀 코팅을 통하여 증착되는 것이 바람직하며, 드레인 전극은 고진공 하에서의 증기 증착을 통하여 또는 스퍼터링을 통하여 형성되는 것이 바람직하다. 보조 절연층은 고진공 하에서의 증기 증착, 스퍼터링 또는 화학 기상 증착을 통하여 소스 전극 상에 증착된다. 보조 절연층으로, 특히 소스 전극과 게이트 전극 사이의 전기 접촉을 회피할 수 있다. 50㎚ 내지 3㎛ 크기의 나노-입자가 사용되는 것이 바람직하다.
이하, 첨부된 도면을 참조로 본 발명의 바람직한 실시예들에 대하여 보다 상세히 설명한다 .
도 1은 통상적인 유기 전계 트랜지스터의 대략적인 횡단면도이다. 이러한 종래의 유기 전계 트랜지스터에서, 소스 전극(2) 및 드레인 전극(6)은 기판(1) 상에 서로 인접하도록 배치된다. 이들 상부에는, (전하 차단층(4)과 함께) 게이트 전극(5)이 배치되는데, 게이트 전극(5)에 인가되는 전압에 의하여, 소스 전극(2)과 드레인 전극(6) 사이의 전류가 제어될 수 있다. 유기 반도체 재료(3)로 구성되는 채널(3)의 길이는 소스 전극(2)과 드레인 전극(6)의 공간에 의하여 정의된다. 보다 큰 전류를 얻기 위하여, 통상적인 유기 전계 트랜지스터에서는 포토리소그라피와 같은 비용 집약적 고해상도 방법을 사용하여 5㎛보다 작도록 감소될 수 있다.
도 2는 통상적인 유기 전계 트랜지스터와는 달리, 소스 전극(2)과 드레인 전극(6)이 기판(1) 상에 각각 배치되는 수직 유기 전계 트랜지스터를 도시한다. 여기서, 유기 재료(3)의 작은 채널 길이(나노 미터 범위의)는 유기 재료(3)의 층 두께에 대응하여 실현 가능하다. 하지만, 게이트 전극(5)은 비연속적으로 및/또는 다공성 방식으로 통상적인 전계 트랜지스터와는 달리 형성되어야 한다.
다음으로, 도 3a 내지 도 3d에 기초하여, 본 발명에 따른 방법의 바람직한 제 1 변형예에 따른 수직 유기 전계 트랜지스터(비연속적인 게이트 전극)의 제조 과정이 기술된다.
소스 전극(2)은, 글라스, 실리콘 또는 가요성 캐리어 호일과 같은 적절한 기판(1) 상에 증착된다. 소스 전극(2)을 기판(1) 상에 증착시키는 방법들 중에서 적절한 방법으로는 고진공에서의 증기 증착 및 스퍼터링이 있다. 적절한 재료들로는 금, 팔라듐, 백금, 니켈 뿐만 아니라 인듐 틴 옥사이드와 같은 고품질 금속을 포함한다. 절연층(8, 유전체)은 고 진공하에서 증기 증착, 스퍼터링 또는 CVD(화학 기 상 증착)을 통하여 소스 전극(2) 상에 증착된다.
절연층(8)의 적절한 재료로는 SiO2, SiOx, Si3N4, SixOy 들을 들 수 있다. 이러한 절연층(8)에는 유전체 매트릭스(10)에 산재된 금속 나노 입자(13)로 구성되는 실제 기능 층(actual functioning layer)이 따르는데, 이들 나노 입자들이 후에 게이트 전극(5)을 형성한다. 이러한 층은 적절한 금속(5)과 유전체(10)를 커버 증착(cover vaporing)시킴으로써 제조될 수 있다. 나노 입자(13)용으로 적절한 금속은, 다른 것들 중에서도 Al, Ti, Ta, Zr, Hf, Cr 등이다. 유전체 매트릭스(10)로는 특히 SiOx 가 선택 가능하다.
도 3에 도시된 바와 같은 구조는 적절한 이방성 에칭 공정을 통하여 제조된다. 에칭 공정은 유전체 매트릭스(10) 및 하부에 배치된 절연층(8)을 선택적으로 제거하여야 하는데, 소스 및 게이트 콘택(2,5)의 재료에 손상을 가하여서는 안된다. 유전체(10)로서 SiOx의 경우, CF4, CF3H,C4H9,C2F6,SF6 및 NF3 등과 같이 플루오린(fluorine-)을 함유하는 에칭 가스로 플라즈마 에칭 공정하는 것이 적절하다.
도 3c에 도시된 바와 같이 산화 공정에 의하여, 게이트 금속 상에 전하 캐리어 차단 층(4, 유전체)이 형성된다. 적절한 공정에는 열 산화(thermal oxidation), 플라즈마 산화(plasma oxidation) 및 양극 산화(anodising)가 포함된다. 최종적으로, 유기 반도체(3)는 고진공에서의 증기 증착에 의하여 또는 용액(solution)으로부터 스핀 코팅을 통하여 증착된다. 이러한 구조는 고진공에서의 증기 증착 또는 스퍼터링을 통하여 드레인 접촉(6)을 적용함으로써 완성된다. 드 레인 콘택(6)에 적절한 재료는 금, 팔라듐, 니켈 및 인듐 틴 옥사이드를 포함한다.
이와 같은 방식으로 트랜지스터 구조(도 3d)를 제조하는 경우, 게이트 전극(5)은, 서로 도전성 연결을 이루며 유전체로서 기능하는 산화층(전하 캐리어 차단층(4))을 표면에 구비하는 금속 도메인(나노-입자(13))으로 구성된다. 이러한 사이 공간은 유기 반도체(3)로 충진된다. 금속 도메인을 구성하는 네트워크의 형성으로, 게이트 전극(5)은 외측으로부터 접촉될 수 있다.
다음으로 및 도 4a 내지 도 4f에 기초하여, 본 발명의 바람직한 제 2 실시예에 따른 수직 유기 전계 트랜지스터(비연속적인 게이트 전극을 구비함)를 제조하는 공정이 기술된다.
먼저, 소스 전극(2), 절연층(8) 및 연속적인 게이트 전극(5)이 기판(1) 상에 적용된다. 소스 전극(2)용으로, 특히, 금(Au), 팔라듐(Pd), 백금(Pt) 및 니켈(Ni)과 같은 귀금속(獨:speziell Edelmetalle)이 사용된다. 절연층(8)은 Al2O3, SiO2, SiOx, Si3Nx, TiO2, Ta2O5,ZrO2, 또는 HfO2로 구성되는 것이 바람직하다. 게이트 전극(5)은 절연층(8, 유전체)에 대응하여 선택되는 것이 바람직하다. 이러한 방식으로, 게이트 전극과 절연층으로는, 예를 들어 알루미늄(Al)과 Al2O3의 조합 및 Ta과 Ta2O5의 조합이 특히 적절하다. 이와 같은 선택은 다음 공정에 대한 장점을 포함한다. 스퍼터 가스를 변화시켜 스퍼터링 공정하는 동안 타겟 변화없이 금속 및 금속 산화물이 증착될 수 있다.
구조화하는 동안, 게이트 전극(5)의 표면은 나노-입자(13, 도 4b)로 코팅되는데, 나노 입자(13)는 에칭 마스크로서 작동한다. 코팅용 재료들 중에서 적절한 재료로는, 예를 들어 폴리스티렌 라텍스 산포와 같이 한정되는 입자 크기의 고분자 라텍스 입자의 분산이다. 더욱이, SiO2 및 TiO2 등의 무기 나노-입자 뿐만 아니라 금속 콜로이드(metal colloids)의 분산도 적절하다.
다음 공정 단계에서, 게이트 금속(5) 뿐만 아니라 보조 절연층(8)이 에칭되는데, 여기서 나노-입자(13)가 에칭 마스크로서 작동한다. 도 4c에는 이러한 방식으로 얻어진 구조가 도시된다. 이러한 공정 후, 나노-입자(13)는 용제 또는 선택적인 에칭을 통하여 각각 제거되어, 도 4d에 도시된 바와 같은 구조를 형성한다.
양극 산화에 의하여, 적절한 산화 층(전하 캐리어 차단층(4))이 게이트 금속(5) 상에 제조되는데, 이러한 산화 층은 유전체로서 작동한다(도 4e). 이와 같은 방식으로 얻어진 트랜지스터 구조는, 제 1 실시예에 기술된 방법과 같은 유기 반도체(3) 및 드레인 전극(6)을 적용함으로써 완성된다. 여기서, 게이트 전극(5)은 금속 층으로 구성되는데, 금속층에는 홀이 에칭된다. 홀의 측면(flanks) 및 게이트 금속(5)의 잔여 표면은, 전하 캐리어 차단층(4)으로 작동하는 산화물로 코팅된다.
다음으로, 도 5a 내지 도 5d에 기초하여, 본 발명에 따른 방법의 바람직한 제 3 변형 실시예에 따른 (비연속적 게이트 전극을 구비하는) 수직 유기 전계 트랜지스터의 제조 과정이 기술된다.
도 5d에 따른 수직 유기 전계 트랜지스터를 제조하기 위하여, 베이스로 도 5a에 따른 구조가 취해진다. 이를 위하여, 소스 전극(2), 절연층(8) 및 연속적 게이트 전극(5)이 기판(1) 상에 적용된다. 다시, Au, Pd, Pt 및 Ni과 같은 귀금속이 소스 접촉(2)으로 채택된다. 유전체 층(8)은 Al2O3, SiO2, SiOx, TiO2, Ta2O5, ZrO2 또는 HfO2 등으로 구성되는 것이 바람직하다. 게이트 금속(5)은 유전체(8)에 대응하여 선택되는 것이 바람직하다. 이러한 방식으로, 게이트 금속 및 유전체 조합으로 예를 들어 Al 및 Al2O3의 조합 및 Ta 및 Ta2O5의 조합 등이 적절하다.
다음 공정 단계(도 5b)에서, 균일한 사이즈를 갖는 적절한 나노-입자(13)의 서스펜션으로 스크래칭/폴리싱함으로써, 하부 절연층(8)과 게이트 금속(5)에 그루부들이 도입된다. 나노-입자(13)용으로 적절한 기본 재료는 실리콘 옥사이드, 알루미늄 옥사이드 및 티타늄 옥사이드이다.
다음 공정 단계(도 5c)에서, 게이트 금속(5)은 전하 캐리어 차단 층(4)으로서 제공되는 산화층으로 양극 산화됨으로써 코팅된다. 이러한 방식으로 얻어진 구조는 유기 반도체(3)를 고진공에서 증기 증착 또는 용액으로부터 각각 스핀 코팅함으로써, 뿐만 아니라 드레인 전극(6)을 적용함으로써 완성된다. 드레인 전극(6)은 고진공에서의 증기 증착 또는 스퍼터링에 의하여 (도 5d) 증착되는 적절한 금속으로 구성된다. 게이트 전극(5)은 금속층으로 구성되는데, 금속층이 나노-입자(13)로 기계적인 처리됨으로써 그루브가 스크래칭된다. 그루브의 측면 뿐만 아니라 게이트 금속(5)의 잔여 표면은 유전체로 작동하는 산화물(전하 캐리어 차단층(4))로 코팅된다.
다음으로, 도 6a 내지 도 6f에 기초하여, 본 발명에 따른 방법의 바람직한 제 4 변형 실시예에 따른 (비연속적 게이트 구조를 구비하는) 수직 유기 전계 트랜지스터의 제조가 기술된다.
기본 재료로서, 도 6a에 도시된 구조는 이러한 목적을 위하여 사용되는데, 이는 기판(1) 상에 배치된 소스 전극(2) 및 그 상부에 배치되는 절연층(8)으로 구성된다. 금(gold). 니켈(nickel), 팔라듐(palladium), 백금(platinum) 또는 인듐 틴 옥사이드(indium tin oxide)가 소스 전극(2)용 재료로서 사용되는 것이 바람직하고, 절연층(8)은 이산화 실리콘(silicon dioxide)로 구성되는 층으로 실현되는 것이 바람직하다. 적절한 사이즈를 구비하는 나노-입자(13)의 분산은 기판에 적용된다(도 6b). 이산화 실리콘 뿐만 아니라 고분자 라텍스 입자가 나노 입자의 재료로 선택될 수 있다. 다시, 입자들은 열 효과 하에서 기체 분해 산물을 배출하여 이러한 방식으로 커버링 게이트 금속을 제거(獨:Abloesung)시키는 입자들이 바람직하다. 특히, 이러한 경우, 나노 입자로는 폴리스티렌(polystyrene) 등과 같은 고분자 라텍스 입자가 선택되는 것이 바람직하다.
다음 단계에서, 게이트 금속(5)은 고진공에서의 증기 증착 또는 스퍼터링에 의하여 각각 적용된다. 이러한 경우에 게이트 금속의 적절한 재료로는 알루미늄이 제공된다. 나노-입자(13)는 기판에 금속(5)이 증착되지 않은 영역에 대하여 마스크로 작동한다. 금속 구조는 도 6c에 도시된다.
초음파 베쓰에서 적절한 세정제의 기계적인 처리를 통하여, 금속 층(5)으로부터 입자(13)가 제거된다. 고분자 라텍스 입자의 경우, 입자의 열분해(pyrolysis)는 200℃ 및 400℃ 사이의 온도에서 추가적인 템퍼 단계를 통하여 기체 분해 산물의 형성하에서 달성될 수 있다.
층에 잔여하는 입자(13)는 적절한 에칭 공정을 통하여 제거된다. 일반적으로, 에칭 공정은 나노-입자 및 보조 절연층이 에칭되나, 공정에서 게이트 금속이 공격받지 않는 방식의 선택비를 나타내야 한다.
SiO2-입자의 경우, 플루오린-함유 에칭 매개체, 예를 들어 CF4로 플라즈마 에칭 공정하는 것이 적절하다. 이와 같은 에칭 공정을 통하여, 절연층(8)의 대응 개구는 동시에 에칭된다. 고분자 라텍스 입자의 경우, CF4의 작은 혼화제(admixture)로 산소 플라즈마 처리하는 것이 적절하다.
이러한 방식으로 얻어진 구조(도 6d)는 양극 산화를 통하여 도 6e에 따른 구조로 변환되는데, 여기서 다시 적절한 금속 산화를 통하여 유전체(전하 캐리어 차단 층(4))이 구현된다. 게이트 금속(5)으로서 알루미늄의 경우, 양극 산화는, 예를 들어 전해액(electrolyte)로서의 디암모니움 씨트레이트(diammonium citrate) 수용액에서 80볼트의 엔드 전압로 실행될 수 있다.
다음 공정 단계에서, 유기 반도체(3)는 고진공에서 증기 증착에 의하여 또는 용액으로부터 스핀 코팅에 의하여 적용된다. 스핀 코팅에 의하여 유기 용액으로부터 증착될 수 있는 레지오 레귤러 폴리알킬티오펜(regio-regular polyalkylthiophene)이 사용되는 것이 바람직하다. 드레인 전극(6)은 적절한 금속으로 고진공에서 증기 증착됨으로써 적용되는데, 여기서 도 6f에 도시된 구조가 초래된다. 드레인 전극(6)용 재료로는 금, 니켈, 팔라듐, 백금 또는 ITO 등이 사용되는 것이 바람직하다.
한편, 본 발명의 또 다른 일실시예는, 상기한 수직 전계-효과 트랜지스터를 구비하는 박막 트랜지스터 층을 포함하는 평판 디스플레이 장치를 제공할 수 있다.
도 7에는 본 발명의 일실시예에 따른 평판 디스플레이 장치로서의 유기 전계발광 디스플레이 장치의 일화소에 대한 부분 단면도가 도시되어 있다.
예를 들어, 글라스 재의 기판(110)의 일면 상에 제 1 전극으로서의 소스 전극(120a)이 형성되어 있다. 소스 전극(120a)의 일면 상에는 절연층(130)이 형성된다. 절연층(130)을 형성하는 재료로는 Al2O3, SiO2, SiOx, Si3Nx, TiO2, Ta2O5, ZrO2, 또는 HfO2 등과 같은 재료가 사용되는데, 이는 상기한 실시예에 기재된 바와 같다.
절연층(130)의 상부에는 게이트 전극(140)이 구비되는데, 게이트 전극(140)의 외면에는 다른 층과의 절연성을 확보하기 위하여 전하 캐리어 차단층(150)이 구비된다. 전하 캐리어 차단층(150)은 상기된 바와 같이, 열산화, 플라즈마 산화, 양극 산화 등의 방법을 통하여 형성될 수 있다. 게이트 전극(140)의 상부에는 유기 반도체 층(160)이 구비되는데, 유기 반도체층(160)은 게이트 전극(140) 들에 의하여 형성된 사이 공간에도 배치된다. 유기 반도체층(160)의 상부에는 드레인 전극(120b)이 구비되며, 드레인 전극(120b)의 상부에는 하부에 적층된 부분을 보호 및 절연시키기 위한 절연층으로서의 박막 트랜지스터 절연층(170)이 구비된다.
박막 트랜지스터 절연층(170)은 SiNx 등과 같은 무기물을 사용할 수도 있고, 그 상부에 BCB(benzocyclobutene) 또는 아크릴 등과 같은 유기물 층으로 구비할 수도 있으며, 단층으로 형성되거나 또는 이중 내지 다중층으로 형성될 수도 있는 등 다양한 구성이 가능하다. 이와 같은 박막 트랜지스터 층은 상기한 수직 전계-효과 트랜지스터를 제조하는 방법들을 통하여 제조될 수 있다.
한편, 박막 트랜지스터 절연층(170)의 상부에는 화소층이 구비되는데, 화소층은 제 1 화소 전극(210) 및 제 2 화소 전극(240), 그리고 이들 사이에 개재되는 유기 전계 발광부(230)를 구비한다. 제 1 화소 전극(210) 및 제 2 화소 전극(240)은 ITO, Al, Mg-Ag 중의 하나 이상을 포함할 수 있는데, 디스플레이 장치의 발광 유형, 즉 전면 발광형인지 배면 발광형인지에 따라 다양한 구성이 가능하다. 제 1 화소 전극(210)은 박막 트랜지스터 절연층(170)에 형성된 비아홀(171)을 통하여 하부의 박막 트랜지스터 층, 즉 드레인 전극(120b)과 전기적 소통을 이룬다. 광이 취출하는 화소는 화소 정의층(220)에 의하여 정의된다.
또한, 유기 전계 발광부(230)는 저분자 또는 고분자 유기막으로 구성될 수 있는데, 저분자 유기막을 사용할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 유기 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있으며, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 재료를 적용할 수 있다. 이들 저분자 유기막은 진공증착의 방법으로 형성된다.
고분자 유기막의 경우에는 대개 홀 수송층(HTL) 및 유기 발광층(EML)으로 구비된 구조를 가질 수 있으며, 이 때, 상기 홀 수송층으로 PEDOT를 사용하고, 발광 층으로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 유기물질을 사용하며, 이를 스크린 인쇄나 잉크젯 인쇄방법 등으로 형성할 수도 있는 등 다양한 구성이 가능하다.
본 발명의 일실시예에 따른 유기 전계 발광 디스플레이 장치의 작동을 살펴보면, 게이트 전극(140)에 인가되는 전기적 신호에 의하여 형성된 유기 반도체 층(160)의 게이트 전극(140)들과 인접한 부분에 형성된 채널을 통하여 소스 전극(120a)으로부터의 전기적 신호가 드레인 전극(120b)으로 전달된다. 드레인 전극(120b)에 전달된 전기적 신호는 비아홀(171)을 통하여 제 1 화소 전극(210)에 전달되고, 전달된 전기적 신호에 의하여 제 1 화소 전극(210) 및 제 2 화소 전극(240) 사이에 개재된 유기 전계 발광부(230)에서 발광이 이루어지게 된다.
상기한 실시예에서 유기 전계 발광 디스플레이 장치에 대하여 기술되었으나, 본 발명이 이에 국한되지는 않는다. 즉, 본 발명에 따른 수직 전계-효과 트랜지스터를 구비하는 범위 내에서, 무기 전계 발광 디스플레이 장치 및/또는 액정 디스플레이 장치에도 적용될 수 있는 등 다양한 구성이 가능하다.
상기 본 발명은 다음과 같은 장점들을 구비한다.
첫째, 본 발명은 종래 기술에 따른 공지된 방법보다 더욱 우수한 재생산성을 구비하는 수직 유기 전계-효과 트랜지스터 제조 방법 및 이에 의한 트랜지스터를 제공할 수 있다.
둘째, 포토리소그라피 및 쉐도우 마스크 사용의 회피가 가능하여, 보다 저렴한 비용으로 수직 유기 전계-효과 트랜지스터를 제공할 수 있다.
셋째, 게이트 전극과 소스 전극 사이에 절연층을 구비함으로써, 전극 간의 전류 누설을 방지 내지 저감시켜 보다 우수한 작동 성능을 구비하는 수직 유기 전계-효과 트랜지스터를 제공할 수도 있다.
넷째, 보다 저렴한 비용으로, 재생성이 우수한, 상기한 본 발명에 따른 수직 전계-효과 트랜지스터를 구비하는 평판 디스플레이 장치를 제공할 수도 있다.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (20)

  1. 기판 상부에 제 1 전극을 형성하는 단계;
    상기 제 1 전극의 일면 상에 절연층을 형성하는 단계;
    상기 절연층의 상부에 나노 입자를 사용하여 비-연속적 게이트 전극을 형성하는 단계;
    상기 비-연속적 게이트 전극 외면의 적어도 일부에 전하 캐리어 차단층을 형성하는 단계;
    적어도 상기 비-연속적인 게이트 전극의 비-연속부를 매립하도록 유기 반도체 층을 형성하는 단계;
    상기 유기 반도체 층 및 상기 비-연속적 게이트 전극의 상부에 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  2. 제 1항에 있어서,
    상기 제 1 전극은 소스 전극이고, 상기 제 2 전극은 드레인 전극인 것을 특징으로 하는 수직 전계-발광 트랜지스터 제조 방법.
  3. 제 1항에 있어서,
    상기 비-연속적 게이트 전극 형성 단계는:
    유전체 재료에 금속 나노 입자들이 산재된 유전체 매트릭스를 형성하는 단계;
    상기 유전체 매트릭스를 선택적으로 에칭하는 단계를 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  4. 제 3항에 있어서,
    상기 금속 나노 입자들은 크롬(Cr) 및 알루미늄(Al)으로 이루어진 군 중에서 선택된 적어도 하나이고, 상기 유전체 재료는 SiOx인 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  5. 제 3항에 있어서,
    상기 유전체 매트릭스는 상기 금속 나노 입자들과 유전체 재료를 커버 기체 증착(cover vaporizing)시킴으로써 제조되는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  6. 제 1항에 있어서,
    상기 비-연속적 게이트 전극 형성 단계는:
    게이트 전극 형성 재료로 연속적 게이트 전극을 형성하는 단계;
    상기 연속적 게이트 전극 상부에, 마스크로서의 나노 입자들을 배치하는 단계;
    적어도 상기 연속적 게이트 전극의 일부를 에칭하는 단계;
    상기 마스크로서의 나노 입자 분포들을 제거하는 단계를 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  7. 제 1항에 있어서,
    상기 비-연속적 게이트 전극 형성 단계는:
    게이트 전극 형성 재료로 연속적 게이트 전극을 형성하는 단계;
    나노 입자 서스펜션으로 적어도 상기 연속적 게이트 전극에 그루부들을 형성하여 비-연속적 게이트 전극을 구조화시키는 단계를 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  8. 제 1항에 있어서,
    상기 비-연속적 게이트 전극 형성 단계는:
    상기 절연층 일면 상에 나노 입자들을 배치하는 단계;
    상기 나노 입자들이 내부에 포함되도록, 상기 절연층의 상부에 연속적 게이트 전극을 형성하는 단계;
    상기 나노 입자들을 제거하는 단계를 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  9. 제 8항에 있어서,
    상기 나노 입자들을 제거하는 단계는, 초음파 배쓰에서의 세정제에 의해 기계적으로 제거되는 단계 및 에칭 제거되는 단계로 이루어진 군 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  10. 제 9항에 있어서,
    상기 나노 입자들을 제거하는 단계는, 상기 나노 입자들을 열분해(pyrolysis) 단계를 더 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  11. 제 1항 내지 제 10항 중의 어느 한 항에 있어서,
    상기 전하 캐리어 차단층 형성 단계는, 상기 비-연속적 게이트 전극의 적어도 일면을 열 산화, 플라즈마 산화 및/또는 양극 산화시키는 단계인 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  12. 제 1항 내지 제 10항 중의 어느 한 항에 있어서,
    상기 제 1 전극 형성 단계 및 제 2 전극 형성 단계는, 고진공에서의 기체 증착(vaporizing) 또는 스퍼터링을 통하여 이루어지고,
    상기 유기 반도체 층 형성 단계는, 고진공에서의 기체 증착 또는 용액으로부터의 스핀 코팅을 통하여 이루어지는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  13. 제 1항 내지 제 10항 중의 어느 한 항에 있어서,
    상기 절연층 형성 단계는, 고진공에서의 기체 증착, 스퍼터링 및 화학 기상 증착으로 이루어진 군 중에서 선택된 적어도 하나를 통하여 이루어지는 것을 특징으로 하는 수직 전계-효과 트랜지스터 제조 방법.
  14. 기판;
    상기 기판의 일면 상부에 형성된 제 1 전극;
    상기 제 1 전극 일면의 적어도 일부에 형성된 절연층;
    상기 절연층의 일면 상에 형성되고, 인접 도전층과의 절연을 위하여 외측의 적어도 일부에 전하 캐리어 차단층으로서의 산화층을 구비하며, 비연속적으로 형성되는 게이트 전극;
    적어도 상기 비-연속적 게이트 전극 사이에 배치되는 유기 반도체 층;
    상기 비-연속적 게이트 전극 및 상기 유기 반도체 층의 상부에 형성되는 제 2 전극을 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터.
  15. 제 14항에 있어서,
    상기 게이트 전극은 금속 나노 입자로 구성되는 것을 특징으로 하는 수직 전계-효과 트랜지스터.
  16. 제 14항에 있어서,
    상기 게이트 전극은 알루미늄(Al) 및 크롬(Cr)으로 이루어진 군 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 수직 전계-효과 트랜지스터.
  17. 기판;
    상기 기판의 일면 상부에 형성된 박막 트랜지스터 층;
    상기 박막 트랜지스터 층의 일면 상에 형성된 박막 트랜지스터 절연층;
    상기 박막 트랜지스터 절연층에 형성된 비아홀을 통하여 전기적 소통을 이루는, 하나 이상의 화소들을 구비하는 화소층을 포함하는 평판 디스플레이 장치로서,
    상기 박막 트랜지스터 층에는 하나 이상의 수직 전계-효과 트랜지스터가 구비되되, 상기 수직 전계-효과 트랜지스터는:
    제 1 전극;
    상기 제 1 전극 일면의 적어도 일부에 형성된 절연층;
    상기 절연층의 일면 상에 형성되고, 상기 절연층과 접하는 면의 적어도 일부이외의 나머지 일면들에 전하 캐리어 차단층으로서의 산화층을 구비하며, 비연속적으로 형성되는 게이트 전극;
    적어도 상기 비-연속적 게이트 전극 사이에 배치되는 유기 반도체 층;
    상기 비-연속적 게이트 전극 및 상기 유기 반도체 층의 상부에 형성되는 제 2 전극을 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
  18. 제 17항에 있어서,
    상기 게이트 전극은 금속 나노 입자로 구성되는 것을 특징으로 하는 평판 디스플레이 장치.
  19. 제 17항에 있어서,
    상기 게이트 전극은 알루미늄(Al) 및 크롬(Cr)으로 이루어진 군 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
  20. 제 17항에 있어서,
    상기 화소층에 구비되는 화소들의 적어도 일부는:
    상기 박막 트랜지스터 층과 전기적 소통을 이루는 제 1 전극층;
    상기 제 1 전극층의 일면 상에 형성되는 전계 발광부:
    적어도 상기 전계 발광부의 상부에 형성되는 제 2 전극층을 포함하는 것을 특징으로 하는 평판 디스플레이 장치.
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