JP2005183633A - 半導体装置とその製造方法 - Google Patents
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Abstract
【要約】
【課題】 耐圧特性が向上した横型電界効果トランジスタを提供すること。
【解決手段】 半導体基板１１０の表面に、ｐ型のソース領域１４０と、それを囲繞するｎ型の領域１２５と、ｐ型の高濃度ドレイン領域１６０と、それを囲繞するｐ型のフィールド領域１５０が形成されている。ソース領域１４０とｐ型フィールド領域１５０の間に位置するｎ型領域１２５の表面は薄いゲート絶縁層１７５で被覆されている。ｐ型フィールド領域１５０の表面は絶縁分離層１７０で被覆されている。絶縁分離層１７０は、ｎ型領域１２５とｐ型フィールド領域１５０の境界線近傍１７７からドレイン領域１６０に向けて徐々に厚くなっており、所定厚みに達した位置よりもドレイン領域１６０に近い範囲において、少なくとも局所的に厚みが減じられている。
【選択図】 図３
【課題】 耐圧特性が向上した横型電界効果トランジスタを提供すること。
【解決手段】 半導体基板１１０の表面に、ｐ型のソース領域１４０と、それを囲繞するｎ型の領域１２５と、ｐ型の高濃度ドレイン領域１６０と、それを囲繞するｐ型のフィールド領域１５０が形成されている。ソース領域１４０とｐ型フィールド領域１５０の間に位置するｎ型領域１２５の表面は薄いゲート絶縁層１７５で被覆されている。ｐ型フィールド領域１５０の表面は絶縁分離層１７０で被覆されている。絶縁分離層１７０は、ｎ型領域１２５とｐ型フィールド領域１５０の境界線近傍１７７からドレイン領域１６０に向けて徐々に厚くなっており、所定厚みに達した位置よりもドレイン領域１６０に近い範囲において、少なくとも局所的に厚みが減じられている。
【選択図】 図３
Description
本発明は、半導体基板の表面に、第２導電型のソース領域と、それを囲繞する第１導電型の領域と、第２導電型の高濃度ドレイン領域と、それを囲繞する第２導電型の低濃度のフィールドが形成されている、横型電界効果トランジスタに関する。
ＬＤＭＯＳ（Lateral Double Diffusion MOSFET）といわれる横型電界効果トランジスタが知られている。図１に、ＬＤＭＯＳの断面図を示す。
ＬＤＭＯＳは、第１導電型（この例の場合はｎ）の半導体基板１０を利用し、第２導電型（ｐ）のソース領域４０と、それを囲繞する第１導電型のボディ領域２０と、第２導電型の高濃度ドレイン領域６０と、それを囲繞する第２導電型の低濃度のフィールド領域５０が形成されている。第１導電型半導体基板１０の一部と第１導電型ボディ領域２０は、ソース領域４０を囲繞する第１導電型の領域２５を形成している。第２導電型フィールド領域５０の不純物濃度は、ドレイン領域６０の不純物濃度よりも濃度が薄い。
第２導電型のソース領域４０と、それを囲繞する第１導電型の領域２５と、第２導電型の高濃度ドレイン領域６０と、それを囲繞する第２導電型のフィールド領域５０は、半導体基板１０の表面に露出している。
ソース領域４０と第２導電型フィールド領域５０の間に位置する第１導電型領域２５の表面は薄いゲート絶縁層７５で被覆され、第２導電型フィールド領域５０の表面は絶縁分離層７０で被覆されている。絶縁分離層７０は、第１導電型領域２５と第２導電型フィールド領域５０の境界線７７近傍からドレイン領域６０に向けて徐々に厚くなってから一定の厚みでドレイン領域６０に向けて伸びている。
図示８０はゲート電極であり、薄いゲート絶縁層７５を介して、ソース領域４０と第２導電型フィールド領域５０の間に位置する第１導電型領域２５の表面に対向しており、ゲート電極８０にオン電圧が印加されると、ソース領域４０と第２導電型フィールド領域５０の間に位置する第１導電型領域２５の表面に第２導電型のチャネルが形成され、ソース領域４０とドレイン領域６０間が導通する。
なお、図示３０はボディコンタクト領域であり、第１導電型領域２５の電位をソース領域４０の電位に一致させる。Ｓはソース電極であり、Ｄはドレイン電極であり、Ｇはゲート電極である。
絶縁分離層７０の両端は、層厚が徐々に薄くなっており、バーズビークと呼ばれる突端部７０ａおよび７０ｂが形成されている。
ＬＤＭＯＳは、第１導電型（この例の場合はｎ）の半導体基板１０を利用し、第２導電型（ｐ）のソース領域４０と、それを囲繞する第１導電型のボディ領域２０と、第２導電型の高濃度ドレイン領域６０と、それを囲繞する第２導電型の低濃度のフィールド領域５０が形成されている。第１導電型半導体基板１０の一部と第１導電型ボディ領域２０は、ソース領域４０を囲繞する第１導電型の領域２５を形成している。第２導電型フィールド領域５０の不純物濃度は、ドレイン領域６０の不純物濃度よりも濃度が薄い。
第２導電型のソース領域４０と、それを囲繞する第１導電型の領域２５と、第２導電型の高濃度ドレイン領域６０と、それを囲繞する第２導電型のフィールド領域５０は、半導体基板１０の表面に露出している。
ソース領域４０と第２導電型フィールド領域５０の間に位置する第１導電型領域２５の表面は薄いゲート絶縁層７５で被覆され、第２導電型フィールド領域５０の表面は絶縁分離層７０で被覆されている。絶縁分離層７０は、第１導電型領域２５と第２導電型フィールド領域５０の境界線７７近傍からドレイン領域６０に向けて徐々に厚くなってから一定の厚みでドレイン領域６０に向けて伸びている。
図示８０はゲート電極であり、薄いゲート絶縁層７５を介して、ソース領域４０と第２導電型フィールド領域５０の間に位置する第１導電型領域２５の表面に対向しており、ゲート電極８０にオン電圧が印加されると、ソース領域４０と第２導電型フィールド領域５０の間に位置する第１導電型領域２５の表面に第２導電型のチャネルが形成され、ソース領域４０とドレイン領域６０間が導通する。
なお、図示３０はボディコンタクト領域であり、第１導電型領域２５の電位をソース領域４０の電位に一致させる。Ｓはソース電極であり、Ｄはドレイン電極であり、Ｇはゲート電極である。
絶縁分離層７０の両端は、層厚が徐々に薄くなっており、バーズビークと呼ばれる突端部７０ａおよび７０ｂが形成されている。
従来のＬＤＭＯＳでは、ドレイン電極Ｄに負の高電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇにオン電圧を印加しないときに、絶縁分離層７０のソース領域４０側の突端部７０ａの下方に位置するフィールド領域５０の上部に電界強度が集中する。
図２（ａ）は、従来のＬＤＭＯＳの突端部７０ａ近傍における電界強度分布を示し、図２（ｂ）はインパクトイオン化率の分布を示している。
図２（ａ）に示すように、ソース領域側の突端部７０ａの下方に位置するフィールド領域５０の上部に、電界強度が集中している箇所（斜線の領域であり、電界強度が３．０Ｖ／ｃｍ以上）が発生する。また、図２（ｂ）に示すように、電界強度が集中している箇所では、ブレークダウン発生の指標となるインパクトイオン化率も高くなっていることが分かる（インパクトイオン化率が高い領域を斜線で示す）。
従来のＬＤＭＯＳでは、絶縁分離層７０の層厚が薄くなっている突端部７０ａの下方であって、フィールド領域５０の上部の箇所に電界強度が過度に集中し易くなっていた。その結果、インパクトイオン化現象が発生し、耐圧特性を悪化させる一因となっていた。
図２（ａ）は、従来のＬＤＭＯＳの突端部７０ａ近傍における電界強度分布を示し、図２（ｂ）はインパクトイオン化率の分布を示している。
図２（ａ）に示すように、ソース領域側の突端部７０ａの下方に位置するフィールド領域５０の上部に、電界強度が集中している箇所（斜線の領域であり、電界強度が３．０Ｖ／ｃｍ以上）が発生する。また、図２（ｂ）に示すように、電界強度が集中している箇所では、ブレークダウン発生の指標となるインパクトイオン化率も高くなっていることが分かる（インパクトイオン化率が高い領域を斜線で示す）。
従来のＬＤＭＯＳでは、絶縁分離層７０の層厚が薄くなっている突端部７０ａの下方であって、フィールド領域５０の上部の箇所に電界強度が過度に集中し易くなっていた。その結果、インパクトイオン化現象が発生し、耐圧特性を悪化させる一因となっていた。
特許文献１には、集中する電界強度を緩和するために、絶縁分離層の層厚を局所的に厚くする構成が記載されている。
特開平１０−１３５４４８公報（その公報の図面の図１等を参照）
図２に示すように、絶縁分離層７０の突端部７０ａの下方に位置する電界強度が集中しやすい領域は、ゲート電極８０に対向してチャネルを形成する領域に隣接している。チャネルを形成する領域の表面を覆うゲート絶縁層７５は薄いことが必要であり、薄くしないとゲートオン電圧が高くなってしまう。絶縁分離層７０の層厚を厚くすることによってフィールド領域５０に生じる電界集中を緩和する技術では、チャネル形成領域を覆うゲート絶縁層７５を薄くし、それに隣接するフィールド領域５０を覆う絶縁分離層７０を厚くする必要がある。しかしながら、絶縁分離層７０の端部には厚みが徐々に変化する突端部７０ａが形成されることから、チャネル形成領域を覆うゲート絶縁層７５は薄くし、フィールド領域５０の電界集中箇所を覆う絶縁分離層７０を厚くすることは難しい。
さらに、絶縁分離層７０を厚くする場合、半導体装置がオンしたときにフィールド領域５０表面近傍への蓄積層形成が抑制され、オン抵抗が高くなるという問題がある。
全く別の手法が必要とされる。本発明の目的は、厚みが徐々に変化する突端部７０ａの下方に生じる電界集中を緩和することによって、ＬＤＭＯＳの耐圧特性を改善する技術を提案する。
さらに、絶縁分離層７０を厚くする場合、半導体装置がオンしたときにフィールド領域５０表面近傍への蓄積層形成が抑制され、オン抵抗が高くなるという問題がある。
全く別の手法が必要とされる。本発明の目的は、厚みが徐々に変化する突端部７０ａの下方に生じる電界集中を緩和することによって、ＬＤＭＯＳの耐圧特性を改善する技術を提案する。
本発明の半導体装置は、半導体基板の表面に、第２導電型のソース領域と、それを囲繞する第１導電型の領域と、第２導電型の高濃度ドレイン領域と、それを囲繞する第２導電型の低濃度のフィールド領域が形成されている。ソース領域と第２導電型フィールド領域の間に位置する第１導電型領域の表面は薄いゲート絶縁層で被覆されている。第２導電型低濃度領域の表面は絶縁分離層で被覆されている。絶縁分離層は、第１導電型領域と第２導電型低濃度領域の境界線近傍からドレイン領域に向けて徐々に厚くなっており、所定厚みに達した位置よりもドレイン領域に近い範囲において、少なくとも局所的に厚みが減じられていることを特徴とする。
絶縁分離層を通常の手法で形成すると、形成された絶縁分離層は、第１導電型領域と第２導電型フィールド領域の境界線近傍からドレイン領域に向けて徐々に厚くなってから一定の厚みでドレイン領域に向けて伸びることになる。
ここで、徐々に厚くなる勾配と一定の厚みで伸びる範囲の層厚は関連し、勾配が急であれば層厚が厚い。本発明では、勾配から得られる層厚よりも薄い層厚の絶縁分離層を利用することで、絶縁分離層の突端部（層厚勾配の存在する範囲）の下方の第２導電型フィールド領域に生じる電界集中を緩和する。ここで、層厚の勾配は重要であり、所定厚みに達するまでは層厚を薄くしない。所定厚みに達した位置よりもドレイン領域に近い範囲において、勾配から得られる層厚よりも薄くする。薄くする範囲は局所的であっても良いし、ドレイン領域に至るまで一様に薄くしても良い。
ここで、徐々に厚くなる勾配と一定の厚みで伸びる範囲の層厚は関連し、勾配が急であれば層厚が厚い。本発明では、勾配から得られる層厚よりも薄い層厚の絶縁分離層を利用することで、絶縁分離層の突端部（層厚勾配の存在する範囲）の下方の第２導電型フィールド領域に生じる電界集中を緩和する。ここで、層厚の勾配は重要であり、所定厚みに達するまでは層厚を薄くしない。所定厚みに達した位置よりもドレイン領域に近い範囲において、勾配から得られる層厚よりも薄くする。薄くする範囲は局所的であっても良いし、ドレイン領域に至るまで一様に薄くしても良い。
絶縁分離層が、第１導電型領域と第２導電型フィールド領域の境界線近傍からドレイン領域に向けて勾配に従って徐々に厚くなってから一定の厚みでドレイン領域に向けて伸びる場合、第１導電型領域との境界近傍の第２導電型フィールド領域に生じる電界集中を緩和するためには、絶縁分離層の勾配が相当程度に急である必要があり、それが緩やか過ぎれば第１導電型領域との境界近傍の第２導電型フィールド領域に電界集中が生じてしまう。しかしながら、必要な勾配を確保すると、絶縁分離層の層厚が厚い部分の下方の第２導電型フィールド領域に電界勾配が生じなくなり、第１導電型領域の境界近傍の第２導電型フィールド領域に電界集中が生じてしまう。
そこで、第１導電型領域との境界近傍では必要な勾配を確保する一方、残部ではそのままに厚くするのではなく、それよりも薄くすると、薄くした範囲の下方の第２導電型フィールド領域にも電界勾配が生じるようになり、それによって、第１導電型領域との境界近傍に生じる電界集中が緩和される。
本発明では、第１導電型領域との境界近傍では絶縁分離層に必要な勾配を確保する一方、所定厚みに達した位置よりもドレイン領域に近い範囲では、少なくとも部分的に、その勾配から得られる層厚よりも薄くされることから、第１導電型領域との境界近傍に生じる電界集中が緩和され、結局には高い耐圧を確保することができる。
絶縁分離層の形状は、一部分が凹状に薄くなっていてもよいし、複数箇所で薄くされていてもよいし、第１導電型領域との境界近傍以外の全範囲で薄くされていてもよい。
そこで、第１導電型領域との境界近傍では必要な勾配を確保する一方、残部ではそのままに厚くするのではなく、それよりも薄くすると、薄くした範囲の下方の第２導電型フィールド領域にも電界勾配が生じるようになり、それによって、第１導電型領域との境界近傍に生じる電界集中が緩和される。
本発明では、第１導電型領域との境界近傍では絶縁分離層に必要な勾配を確保する一方、所定厚みに達した位置よりもドレイン領域に近い範囲では、少なくとも部分的に、その勾配から得られる層厚よりも薄くされることから、第１導電型領域との境界近傍に生じる電界集中が緩和され、結局には高い耐圧を確保することができる。
絶縁分離層の形状は、一部分が凹状に薄くなっていてもよいし、複数箇所で薄くされていてもよいし、第１導電型領域との境界近傍以外の全範囲で薄くされていてもよい。
絶縁分離層は、第１導電型領域と第２導電型フィールド領域の境界線近傍からドレイン領域に向けて徐々に厚くなってから一定の厚みでドレイン領域に向けて伸びており、一定の厚みで伸びている範囲内において残部に比して薄い部分が形成されていることが好ましい。
絶縁分離層の突端部（層厚勾配の存在する範囲）の下方の第２導電型フィールド領域は、電界強度が集中しやすい箇所とほぼ一致する。本発明では、この電界強度が集中する領域から離れた第２導電型フィールド領域に電界強度が集中する別の領域を形成することで耐圧特性の向上を図るものである。したがって、絶縁分離層が一定の厚みで伸びている範囲内において残部に比して薄い部分を形成すれば、電界強度の集中を効果的に分散することができる。
第２導電型フィールド領域が、第１導電型領域との境界線近傍からドレイン領域に向けて不純物濃度が増大している場合、絶縁分離層の薄い部分は、第２導電型フィールド領域の不純物濃度がインパクトイオン化現象を発生させない不純物濃度以上となっている範囲内に対応して形成されていることが好ましい。
第２導電型フィールド領域の不純物濃度は、ドレイン領域に向かって高く、ソース領域に向かって低く分布していることが多い。このために、第２導電型フィールド領域の端部（第２導電型フィールド領域と第１導電型領域とのｐｎ接合界面近傍）は不純物濃度が低い。この第２導電型フィールド領域の端部は、絶縁分離層の突端部の下方の位置とほぼ一致する。横型電界効果トランジスタでは、絶縁分離層の突端部下方の不純物濃度の低い第２導電型フィールド領域の端部に電界強度が集中しやすい。
本発明によれば、電界強度のピーク（最大電界強度）の位置を第２導電型フィールド領域の端部ではなく、絶縁分離層の薄い部分の下方に位置する第２導電型フィールド領域、つまり不純物濃度が高いドレイン領域側へ偏移することができる。インパクトイオン化現象は、不純物濃度が高いほど抑制できる。このことからも、耐圧特性をさらに向上することができる。
本発明は新たな半導体装置の製造方法をも生み出した。本発明の半導体装置の製造方法は、半導体基板の表面に開口部を有するマスクを形成する工程と、開口部から基板に対して不純物を注入して第２導電型フィールド領域を形成する工程と、開口部に露出する第２導電型フィールド領域の表面を酸化して絶縁分離層を形成する工程と、絶縁分離層の少なくとも一部をエッチングして層厚を減少する工程とを備えるている。
従来の横型電界効果トランジスタの絶縁分離層は、必要な厚さを確保することを主眼にして形成されるために、絶縁分離層を形成してから層厚を減少する工程を有しない。
本発明の半導体装置の製造方法は、絶縁分離層を薄くする工程を備えている点に特徴がある。
上記の製造方法によって、電界集中箇所が分散し、あるいは電界集中箇所がインパクトイオン化現象の生じにくい不純物濃度が高い領域に偏移するために、耐圧が高い半導体装置を製造することが可能となる。
本発明の半導体装置の製造方法は、絶縁分離層を薄くする工程を備えている点に特徴がある。
上記の製造方法によって、電界集中箇所が分散し、あるいは電界集中箇所がインパクトイオン化現象の生じにくい不純物濃度が高い領域に偏移するために、耐圧が高い半導体装置を製造することが可能となる。
本発明によると、絶縁分離層の厚みが徐々に変化する突端部の下方に生じる電界集中を緩和することができる。
以下、本発明の好ましい形態を図面を参照して詳細に説明する。
（実施形態） 本発明の半導体装置の実施形態を図３に示す。この実施形態の半導体装置は、ｎ−型の単結晶シリコンからなる半導体基板１１０を利用し、ｐ型の不純物が高濃度に拡散しているソース領域１４０と、それを囲繞するｎ−型のボディ領域１２０と、ｐ型の不純物が高濃度に拡散しているドレイン領域１６０と、それを囲繞するｐ−型のフィールド領域１５０が形成されている。半導体基板１１０の一部とｎ型ボディ領域１２０は、ソース領域１４０を囲繞するｎ型の領域１２５を形成している。フィールド領域１５０の不純物濃度は、ドレイン領域１６０の不純物濃度よりも濃度が薄い。
ソース領域１４０と、それを囲繞するｎ型領域１２５と、ドレイン領域１６０と、それを囲繞するｐ型フィールド領域１５０は、半導体基板１１０の表面に露出している。
ソース領域１４０とｐ型フィールド領域１５０の間に位置するｎ型領域１２５の表面は薄いゲート絶縁層１７５で被覆され、ｐ型フィールド領域１５０の表面は絶縁分離層１７０で被覆されている。絶縁分離層１７０は、ｎ型領域１２５とｐ型フィールド領域１５０の境界線１７７近傍からドレイン領域１６０に向けて徐々に厚くなってから一定の厚みでドレイン領域１６０に向けて伸びている。
絶縁分離層１７０は、残部に比して層厚の薄い部分薄膜領域１７０ｂを有している。絶縁分離層１７０の層厚は６６０ｎｍであり、平行横方向の長さは４．０μｍである。部分薄膜領域１７０ｂは、ｎ型領域１２５とｐ型フィールド領域１５０の境界線１７７近傍より０．６５μｍ離れた位置から、平行横方向へ０．９μｍの長さで形成されている。その部分薄膜領域１７０ｂの層厚は、３３０ｎｍである。部分薄膜領域１７０ｂは、絶縁分離層１７０が層厚６６０ｎｍで一様に伸びる領域に形成されている。
図示１８０はポリシリコンからなるゲート電極であり、薄いゲート絶縁層１７５を介して、ソース領域１４０とｐ型フィールド領域１５０の間に位置するｎ型領域１２５の表面に対向しており、ゲート電極１８０のオン電圧が印加されると、ソース領域１４０とｐ型フィールド領域１５８の間に位置するｎ型領域１２５の表面にｎ型のチャネルが形成され、ソース領域１４０とドレイン領域１６０間が導通する。ゲート電極１８０は、ｎ型領域１２５とｐ型フィールド領域１５０の境界線１７７近傍から、ソース領域１４０の方向へ１．２μｍの長さで形成されている。また、ドレイン領域１６０の方向へは２．０μｍの長さで形成されている。
なお、図示１３０はボディコンタクト領域であり、ｎ型領域１２５の電位をソース領域１４０の電位に一致させる。Ｓはソース電極であり、Ｄはドレイン電極であり、Ｇはゲート電極である。ドレイン領域１６０とソース領域１４０とボディコンタクト領域１３０のそれぞれの不純物濃度は、７×１０１９ｃｍ−３、７×１０１９ｃｍ−３、１×１０２０ｃｍ−３である。
絶縁分離層１７０の両端は、層厚が徐々に薄くなっており、バーズビークと呼ばれる突端部１７０ａが形成されている。
ソース領域１４０と、それを囲繞するｎ型領域１２５と、ドレイン領域１６０と、それを囲繞するｐ型フィールド領域１５０は、半導体基板１１０の表面に露出している。
ソース領域１４０とｐ型フィールド領域１５０の間に位置するｎ型領域１２５の表面は薄いゲート絶縁層１７５で被覆され、ｐ型フィールド領域１５０の表面は絶縁分離層１７０で被覆されている。絶縁分離層１７０は、ｎ型領域１２５とｐ型フィールド領域１５０の境界線１７７近傍からドレイン領域１６０に向けて徐々に厚くなってから一定の厚みでドレイン領域１６０に向けて伸びている。
絶縁分離層１７０は、残部に比して層厚の薄い部分薄膜領域１７０ｂを有している。絶縁分離層１７０の層厚は６６０ｎｍであり、平行横方向の長さは４．０μｍである。部分薄膜領域１７０ｂは、ｎ型領域１２５とｐ型フィールド領域１５０の境界線１７７近傍より０．６５μｍ離れた位置から、平行横方向へ０．９μｍの長さで形成されている。その部分薄膜領域１７０ｂの層厚は、３３０ｎｍである。部分薄膜領域１７０ｂは、絶縁分離層１７０が層厚６６０ｎｍで一様に伸びる領域に形成されている。
図示１８０はポリシリコンからなるゲート電極であり、薄いゲート絶縁層１７５を介して、ソース領域１４０とｐ型フィールド領域１５０の間に位置するｎ型領域１２５の表面に対向しており、ゲート電極１８０のオン電圧が印加されると、ソース領域１４０とｐ型フィールド領域１５８の間に位置するｎ型領域１２５の表面にｎ型のチャネルが形成され、ソース領域１４０とドレイン領域１６０間が導通する。ゲート電極１８０は、ｎ型領域１２５とｐ型フィールド領域１５０の境界線１７７近傍から、ソース領域１４０の方向へ１．２μｍの長さで形成されている。また、ドレイン領域１６０の方向へは２．０μｍの長さで形成されている。
なお、図示１３０はボディコンタクト領域であり、ｎ型領域１２５の電位をソース領域１４０の電位に一致させる。Ｓはソース電極であり、Ｄはドレイン電極であり、Ｇはゲート電極である。ドレイン領域１６０とソース領域１４０とボディコンタクト領域１３０のそれぞれの不純物濃度は、７×１０１９ｃｍ−３、７×１０１９ｃｍ−３、１×１０２０ｃｍ−３である。
絶縁分離層１７０の両端は、層厚が徐々に薄くなっており、バーズビークと呼ばれる突端部１７０ａが形成されている。
この半導体装置のドレイン領域１６０に−６０Ｖを印加し、ゲート電極１８０にオン電圧を印加せずに、ソース領域１４０を接地したときの電界強度分布とインパクトイオン化率を、それぞれ図４（ａ）と図４（ｂ）に示している。図４（ａ）と図４（ｂ）はそれぞれゲート電極１８０付近の拡大図を示している。
図４（ａ）に示す斜線の領域は、電界強度の高い領域を示し、約３．０Ｖ／ｃｍ以上である。図４（ａ）から、電界強度の高い領域が、絶縁分離層１７０の層厚が薄くなっている部分薄膜領域１７０ｂの下方に位置していることが分かる。これは、図２（ａ）に示す従来のＬＤＭＯＳの電界強度分布と比較すると、電界強度の高い領域が部分薄膜領域１７０ｂを形成したことによって偏移していることが分かる。
図４（ａ）に示す斜線の領域は、電界強度の高い領域を示し、約３．０Ｖ／ｃｍ以上である。図４（ａ）から、電界強度の高い領域が、絶縁分離層１７０の層厚が薄くなっている部分薄膜領域１７０ｂの下方に位置していることが分かる。これは、図２（ａ）に示す従来のＬＤＭＯＳの電界強度分布と比較すると、電界強度の高い領域が部分薄膜領域１７０ｂを形成したことによって偏移していることが分かる。
図３に示す半導体装置のＡ−Ａにおける不純物濃度を図２３に示す。図２３は、ソース領域１４０側からドレイン領域１６０側に亘って、ｐ型フィールド領域１５０の表面の不純物濃度に濃度勾配が形成されている様子を表している。図２３のＸ座標の０μｍは、図３に示すｐ型フィールド領域１５０の紙面左端に対応し、ｐ型フィールド領域１５０とｎ型領域１２５とのｐｎ接合界面である。絶縁分離層１７０の平行横方向の長さは４．５μｍであるので、図２３のＸ座標の４．５μｍは、図３に示す絶縁分離層１７０の紙面右端に対応する。図２３に示すように、ｐ型フィールド領域１５０の不純物濃度は、ドレイン領域１６０側に向かって濃度が高くなっていることが分かる。一方、ソース領域１４０側に向かって不純物濃度は低くなっており、ｐ型フィールド領域１５０の端部では不純物濃度が最も低くなっている。
この実施形態の半導体装置において、部分薄膜領域１７０ｂの下方に位置するｐ型フィールド領域１５０の上部には、電界強度が集中する箇所が形成される。この半導体装置の部分薄膜領域１７０ｂは、図２３に示す０．６５μｍ〜１．５５μｍの範囲で形成されている。
図２３に示すように、ｐ型フィールド領域１５０の不純物濃度はドレイン側に向かって高くなっている。したがって、電界強度の集中している箇所がドレイン側に偏移しているこの半導体装置は、電界強度の集中している箇所の不純物濃度が高くなっているのが分かる。不純物濃度が高いほどインパクトイオン化現象が発生するのを抑制できるため、半導体装置は耐圧特性が向上している。
この実施形態の半導体装置において、部分薄膜領域１７０ｂの下方に位置するｐ型フィールド領域１５０の上部には、電界強度が集中する箇所が形成される。この半導体装置の部分薄膜領域１７０ｂは、図２３に示す０．６５μｍ〜１．５５μｍの範囲で形成されている。
図２３に示すように、ｐ型フィールド領域１５０の不純物濃度はドレイン側に向かって高くなっている。したがって、電界強度の集中している箇所がドレイン側に偏移しているこの半導体装置は、電界強度の集中している箇所の不純物濃度が高くなっているのが分かる。不純物濃度が高いほどインパクトイオン化現象が発生するのを抑制できるため、半導体装置は耐圧特性が向上している。
また、図４（ｂ）はインパクトイオン化率分布を示している。図４（ｂ）の斜線の領域はインパクトイオン化率の高い領域である。図２（ｂ）に示す従来のＬＤＭＯＳに比べて若干ながらドレイン領域１６０側へ偏移しインパクトイオン化率は減少している。
図５（ａ）には、ドレイン電極Ｄに負の電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇを接地した場合の、ドレイン−ソース間に流れるドレイン電流の大きさを表している。ドレイン電流は図示上方側が大きくとられている。ドレイン電極Ｄに印加する負の電圧を大きくすると、絶縁状態が破れてドレイン電流が流れだす。図５（ａ）に示す従来構造の結果は、図２の半導体装置と同一の場合である。図５（ａ）から、従来構造に比べ、実施形態の半導体装置によると耐圧は約５Ｖ増加していることが分かる。
また、図５（ｂ）には、ゲート電極Ｇに−１０Ｖを印加した場合のドレイン−ソース間に流れるドレイン電流の大きさを表している。ドレイン電流は図示下方側が大きくとられている。図５（ａ）に示す結果から計算すると、オン抵抗は従来構造に比べて約７％減少している。
図５（ａ）には、ドレイン電極Ｄに負の電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇを接地した場合の、ドレイン−ソース間に流れるドレイン電流の大きさを表している。ドレイン電流は図示上方側が大きくとられている。ドレイン電極Ｄに印加する負の電圧を大きくすると、絶縁状態が破れてドレイン電流が流れだす。図５（ａ）に示す従来構造の結果は、図２の半導体装置と同一の場合である。図５（ａ）から、従来構造に比べ、実施形態の半導体装置によると耐圧は約５Ｖ増加していることが分かる。
また、図５（ｂ）には、ゲート電極Ｇに−１０Ｖを印加した場合のドレイン−ソース間に流れるドレイン電流の大きさを表している。ドレイン電流は図示下方側が大きくとられている。図５（ａ）に示す結果から計算すると、オン抵抗は従来構造に比べて約７％減少している。
図面を参照して以下に各実施例を詳細に説明する。 なお、各実施例の図面において、同等の領域等に関しては、同一の参照番号を付して説明を省略することがある。また、ｎ型とｐ型は便宜上区別されているのであって、その逆の構成であっても、本発明を具現化することは当然可能である。
（第１実施例） 実施例１は、実施形態の半導体装置の絶縁分離層１７０の形状を変えた実施例である。実施形態との相違点は、部分薄膜領域１７０ｂがドレイン領域１６０側へ０．７μｍ移動した構成となっている。部分薄膜領域１７０ｂの層厚や他の領域の濃度等に相違はない。
この半導体装置のドレイン領域１６０に−６０Ｖを印加し、ゲート電極１８０にオン電圧を印加せずに、ソース領域１４０を接地したときの電界強度分布とインパクトイオン化率を、それぞれ図６（ａ）と図６（ｂ）に示している。図６（ａ）と図６（ｂ）はそれぞれゲート電極１８０付近の拡大図を示している。
図６（ａ）に示す斜線の領域は、電界強度の高い領域を示し、約３．０Ｖ／ｃｍである。図６（ａ）から、電界強度の高い領域が、部分薄膜領域１７０ｂの下方に位置していることが分かる。また、本実施例１は、部分薄膜領域１７０ｂが、絶縁分離層１７０の突端部１７０ａから十分に離れた位置に形成されているため、電界強度のピークの位置がｐ型フィールド領域１５０の上部に亘って分散していることが分かる。ドレイン領域１６０とソース領域１４０の間の電位は、ドレイン領域１６０とソース領域１４０との間の電界強度の積分値に相当することから、本実施例１のように、電界強度のピークが分散していると、半導体装置における最大電界強度が減少することになる。
（第１実施例） 実施例１は、実施形態の半導体装置の絶縁分離層１７０の形状を変えた実施例である。実施形態との相違点は、部分薄膜領域１７０ｂがドレイン領域１６０側へ０．７μｍ移動した構成となっている。部分薄膜領域１７０ｂの層厚や他の領域の濃度等に相違はない。
この半導体装置のドレイン領域１６０に−６０Ｖを印加し、ゲート電極１８０にオン電圧を印加せずに、ソース領域１４０を接地したときの電界強度分布とインパクトイオン化率を、それぞれ図６（ａ）と図６（ｂ）に示している。図６（ａ）と図６（ｂ）はそれぞれゲート電極１８０付近の拡大図を示している。
図６（ａ）に示す斜線の領域は、電界強度の高い領域を示し、約３．０Ｖ／ｃｍである。図６（ａ）から、電界強度の高い領域が、部分薄膜領域１７０ｂの下方に位置していることが分かる。また、本実施例１は、部分薄膜領域１７０ｂが、絶縁分離層１７０の突端部１７０ａから十分に離れた位置に形成されているため、電界強度のピークの位置がｐ型フィールド領域１５０の上部に亘って分散していることが分かる。ドレイン領域１６０とソース領域１４０の間の電位は、ドレイン領域１６０とソース領域１４０との間の電界強度の積分値に相当することから、本実施例１のように、電界強度のピークが分散していると、半導体装置における最大電界強度が減少することになる。
図６（ｂ）はインパクトイオン化率分布を示している。図６（ｂ）の斜線はインパクトイオン化率の高い領域である。図２（ｂ）に示す従来のＬＤＭＯＳに比べて若干ながらドレイン領域１６０側へ偏移しインパクトイオン化率は減少している。
図７（ａ）には、ドレイン電極Ｄに負の電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇにオン電圧を印加しない場合の、ドレイン−ソース間に流れるドレイン電流の大きさを表している。図７（ａ）に示す従来構造の結果は、図２の半導体装置と同一の場合である。図７（ａ）から、従来構造に比べ耐圧は約９Ｖ増加していることが分かる。
また、図７（ｂ）には、ゲート電極Ｇに−１０Ｖを印加した場合のドレイン−ソース間に流れるドレイン電流の大きさを表している。図７（ａ）に示す結果から計算すると、オン抵抗は従来構造に比べて約２％減少している。
図７（ａ）には、ドレイン電極Ｄに負の電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇにオン電圧を印加しない場合の、ドレイン−ソース間に流れるドレイン電流の大きさを表している。図７（ａ）に示す従来構造の結果は、図２の半導体装置と同一の場合である。図７（ａ）から、従来構造に比べ耐圧は約９Ｖ増加していることが分かる。
また、図７（ｂ）には、ゲート電極Ｇに−１０Ｖを印加した場合のドレイン−ソース間に流れるドレイン電流の大きさを表している。図７（ａ）に示す結果から計算すると、オン抵抗は従来構造に比べて約２％減少している。
（実施例２） 実施例２は、実施形態と実施例１との絶縁分離層１７０の形状を組み合わせた構成の実施例である。部分薄膜領域１７０ｂが実施形態の形状から、さらにドレイン領域１６０側へ０．７μｍ伸びて形成されている。部分薄膜領域１７０ｂの層厚やその他の領域の濃度等に相違はない。
この半導体装置のドレイン領域１６０に−６０Ｖを印加し、ゲート電極１８０にオン電圧を印可せずに、ソース領域１４０を接地したときの電界強度分布とインパクトイオン化率を、それぞれ図８（ａ）と図８（ｂ）に示している。図８（ａ）と図８（ｂ）はそれぞれゲート電極付近の拡大図を示している。
図８（ａ）に示す斜線の領域は、電界強度の高い領域を示し、約３．０Ｖ／ｃｍ以上である。図８（ａ）から、電界強度の高い領域が、部分薄膜領域１７０ｂの下方に位置していることが分かる。図８（ａ）から、電界強度の分布が、ｐ型フィールド領域１５０の上部に亘って分散している様子が分かる。
この半導体装置のドレイン領域１６０に−６０Ｖを印加し、ゲート電極１８０にオン電圧を印可せずに、ソース領域１４０を接地したときの電界強度分布とインパクトイオン化率を、それぞれ図８（ａ）と図８（ｂ）に示している。図８（ａ）と図８（ｂ）はそれぞれゲート電極付近の拡大図を示している。
図８（ａ）に示す斜線の領域は、電界強度の高い領域を示し、約３．０Ｖ／ｃｍ以上である。図８（ａ）から、電界強度の高い領域が、部分薄膜領域１７０ｂの下方に位置していることが分かる。図８（ａ）から、電界強度の分布が、ｐ型フィールド領域１５０の上部に亘って分散している様子が分かる。
図８（ｂ）はインパクトイオン化率分布を示している。図８（ｂ）の斜線の領域はインパクトイオン化率の高い領域である。図２（ｂ）に示す従来のＬＤＭＯＳに比べて若干ながらドレイン領域１６０側へ偏移し、インパクトイオン化率は減少している。
図９（ａ）には、ドレイン電極Ｄに負の電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇにオン電圧を印加しない場合の、ドレイン−ソース間に流れるドレイン電流の大きさを表している。図９（ａ）に示す従来構造の結果は、図２の半導体装置と同一の場合である。図９（ａ）に示すように、従来構造に比べ耐圧は約９Ｖ増加していることが分かる。
また、図９（ｂ）には、ゲート電極Ｇに−１０Ｖを印加した場合のドレイン−ソース間に流れるドレイン電流の大きさを表している。図９（ａ）に示す結果から計算すると、オン抵抗は従来構造に比べて約１０％減少している。
図９（ａ）には、ドレイン電極Ｄに負の電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇにオン電圧を印加しない場合の、ドレイン−ソース間に流れるドレイン電流の大きさを表している。図９（ａ）に示す従来構造の結果は、図２の半導体装置と同一の場合である。図９（ａ）に示すように、従来構造に比べ耐圧は約９Ｖ増加していることが分かる。
また、図９（ｂ）には、ゲート電極Ｇに−１０Ｖを印加した場合のドレイン−ソース間に流れるドレイン電流の大きさを表している。図９（ａ）に示す結果から計算すると、オン抵抗は従来構造に比べて約１０％減少している。
（実施例３） 実施例３は、本発明の実施例２の部分薄膜領域１７０ｂの層厚をさらに薄くした実施例である。実施例２との相違点は、部分薄膜領域１７０ｂの層厚を３３０ｎｍから２００ｎｍとした。部分薄膜領域１７０ｂの形状や位置やその他の領域の濃度等に相違はない。
この半導体装置のドレイン領域１６０に−６０Ｖを印加し、ゲート電極１８０にオン電圧を印可せずに、ソース領域１４０を接地したときの電界強度分布とインパクトイオン化率を、それぞれ図１０（ａ）と図１０（ｂ）に示している。図１０（ａ）と図１０（ｂ）はそれぞれゲート電極１８０付近の拡大図を示している。
図１０（ａ）に示す斜線の領域は、電界強度の高い領域を示し、約３．０Ｖ以上である。図１０（ａ）から、電界強度の高い領域が、部分薄膜領域１７０ｂの下方に位置していることが分かる。さらに、実施形態と実施例１と２と比較すると、電界強度の高い領域がｐ型フィールド領域１５０の深くまで分布していることが分かる。
この半導体装置のドレイン領域１６０に−６０Ｖを印加し、ゲート電極１８０にオン電圧を印可せずに、ソース領域１４０を接地したときの電界強度分布とインパクトイオン化率を、それぞれ図１０（ａ）と図１０（ｂ）に示している。図１０（ａ）と図１０（ｂ）はそれぞれゲート電極１８０付近の拡大図を示している。
図１０（ａ）に示す斜線の領域は、電界強度の高い領域を示し、約３．０Ｖ以上である。図１０（ａ）から、電界強度の高い領域が、部分薄膜領域１７０ｂの下方に位置していることが分かる。さらに、実施形態と実施例１と２と比較すると、電界強度の高い領域がｐ型フィールド領域１５０の深くまで分布していることが分かる。
図１０（ｂ）はインパクトイオン化率分布を示している。図１０（ｂ）の斜線の領域はインパクトイオン化率の高い領域である。図２（ｂ）に示す従来のＬＤＭＯＳに比べてドレイン領域１６０側へ偏移していることが分かる。
図１１（ａ）には、ドレイン電極Ｄに負の電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇにオン電圧を印加しない場合の、ドレイン−ソース間に流れるドレイン電流の大きさを表している。図１１（ａ）に示す従来構造の結果は、図２の半導体装置と同一の場合である。図１１（ａ）に示すように、従来構造に比べ耐圧に違いはほとんどないことが分かる。
また、図１１（ｂ）には、ゲート電極Ｇに−１０Ｖを印加した場合のドレイン−ソース間に流れるドレイン電流の大きさを表している。図１１（ａ）に示すように、オン抵抗は従来構造に比べて約１６％減少している。このことから、絶縁分離層１７０の部分薄膜領域１７０ｂの層厚を薄く形成すると、オン抵抗が減少するには好適な構成であることが分かる。
図１１（ａ）には、ドレイン電極Ｄに負の電圧を印加し、ソース電極Ｓを接地し、ゲート電極Ｇにオン電圧を印加しない場合の、ドレイン−ソース間に流れるドレイン電流の大きさを表している。図１１（ａ）に示す従来構造の結果は、図２の半導体装置と同一の場合である。図１１（ａ）に示すように、従来構造に比べ耐圧に違いはほとんどないことが分かる。
また、図１１（ｂ）には、ゲート電極Ｇに−１０Ｖを印加した場合のドレイン−ソース間に流れるドレイン電流の大きさを表している。図１１（ａ）に示すように、オン抵抗は従来構造に比べて約１６％減少している。このことから、絶縁分離層１７０の部分薄膜領域１７０ｂの層厚を薄く形成すると、オン抵抗が減少するには好適な構成であることが分かる。
（実施例４） 実施例４は、実施形態と実施例１〜３に示す半導体装置と比べて、ｐ型フィールド領域１５０の構成が相違している。本発明の半導体装置の特徴は、絶縁分離層１７０の少なくとも一部が残部に比して薄くなっている部分を有していることであって、ｐ型フィールド領域１５０等の構成が相違しても具現化することができる。
図１２に実施例４の断面図を示すが、これは本発明の態様の一例に過ぎない。実施形態及び実施例１〜３との相違点は、ｐ型フィールド領域１５０が形成されていない点である。実施形態及び実施例１〜３では、ｐ型フィールド領域１５０により不純物の濃度勾配が形成され、インパクトイオン化現象の発生を抑制する効果があった。実施例４に示す態様では、ｐ型フィールド領域１５０が構成されていないため、そのような効果は奏しない。
しかしながら、ｐ型フィールド領域１５０により不純物の濃度勾配が形成され、インパクトイオン化現象の発生を抑制する効果は、本発明の態様の副次的な効果である。本発明の半導体装置の第１の特徴は、絶縁分離層１７０の層厚の少なくとも一部が残部に比して薄くなっている部分を有していることである。本発明の半導体装置は電界強度の集中する箇所を分散させるだけで、耐圧特性を向上させる効果を奏する。
さらに、図１３に示すような、いわゆるＣＭＯＳ型の半導体装置であっても同様の効果を奏することは明白である。
図１２に実施例４の断面図を示すが、これは本発明の態様の一例に過ぎない。実施形態及び実施例１〜３との相違点は、ｐ型フィールド領域１５０が形成されていない点である。実施形態及び実施例１〜３では、ｐ型フィールド領域１５０により不純物の濃度勾配が形成され、インパクトイオン化現象の発生を抑制する効果があった。実施例４に示す態様では、ｐ型フィールド領域１５０が構成されていないため、そのような効果は奏しない。
しかしながら、ｐ型フィールド領域１５０により不純物の濃度勾配が形成され、インパクトイオン化現象の発生を抑制する効果は、本発明の態様の副次的な効果である。本発明の半導体装置の第１の特徴は、絶縁分離層１７０の層厚の少なくとも一部が残部に比して薄くなっている部分を有していることである。本発明の半導体装置は電界強度の集中する箇所を分散させるだけで、耐圧特性を向上させる効果を奏する。
さらに、図１３に示すような、いわゆるＣＭＯＳ型の半導体装置であっても同様の効果を奏することは明白である。
次に、半導体装置の製造方法を図１４〜図２０を参照して説明する。なお、ここで説明する製造方法は、下記の方法に限定されるものではなく、その構成に合わして適宜適用することができる。
（第１製造方法） 図１４に示すように、ｎ型の単結晶シリコンの基板１１０を用意する。次に、その基板１１０の上に酸化膜１１１を形成し、さらに酸化膜１１１の上に窒化膜１１２を形成する。次に、絶縁分離層を形成すべき位置に対応する窒化膜１１２を、フォトリソグラフィーとエッチングによりパターニングする。次に、そのパターニングされた開口部に対してｐ型の不純物であるボロンをイオン注入する。
次に、図１５に示すように、窒化膜１１２形成された開口部を局所酸化し、絶縁分離層１７０を形成する。この絶縁分離層１７０を形成するとき、マスクとして機能する窒化膜１１２の端部下方にも酸素が入り込み、熱酸化が横方向にも進行する。その結果、絶縁分離層１７０の両端には、層厚が徐々に薄くなっているバーズビークと呼ばれる突端部が形成される。
この絶縁分離層１７０を形成する熱酸化に伴い、イオン注入されたボロンは拡散し、不純物濃度が低濃度なフィールド領域１５０を形成する。バーズビークの下方の領域にもボロンは拡散しフィールド領域１５０を形成する。しかしながら、この領域は、ボロンがイオン注入された直下から横方向にずれた位置であり、不純物濃度はさらに低くなっている。
この絶縁分離層１７０を形成する熱酸化に伴い、イオン注入されたボロンは拡散し、不純物濃度が低濃度なフィールド領域１５０を形成する。バーズビークの下方の領域にもボロンは拡散しフィールド領域１５０を形成する。しかしながら、この領域は、ボロンがイオン注入された直下から横方向にずれた位置であり、不純物濃度はさらに低くなっている。
次に、図１６に示すように、窒化膜１１２と酸化膜１１１をエッチング除去する。次に、図１７に示すように、レジスト膜１１３を塗布形成し、フォトリソグラフィーとエッチングによって、絶縁分離層１７０の層厚の薄くすべき領域に対応する表面を露出するようにパターニングする。次に、絶縁分離層１７０の露出している表面から絶縁分離層１７０を異方性エッチングし、絶縁分離層１７０の層厚の薄い領域が所望の厚さになるように形成する。
以下の工程はゲート電極形成工程である。次に、図１８に示すように、レジスト膜１１３をエッチング除去した後、全領域の表面に亘って図示しないゲート絶縁膜を所望の厚さで形成する。次に、ポリシリコンからなるゲート電極１８０をゲート絶縁膜の上に形成する。次に、フォトリソグラフィーとエッチングによって、残すべきゲート電極１８０の上にレジスト膜１８３を形成する。
次に、図１９に示すように、露出するゲート電極１８０をエッチング除去し、続けて、レジスト膜１８３を除去する。
次に、図２０に示すように、ゲート電極１８０をマスクとして、リンをイオン注入しボディ領域１２０を形成する。次に、ボディ領域１２０に高濃度のリンをイオン注入し、ボディコンタクト領域１３０を形成する。次に、ボディコンタクト領域１３０と接する位置に高濃度のボロンをイオン注入し、ソース領域１４０を形成する。次に、フィールド領域１５０の上部に高濃度のボロンをイオン注入し、ドレイン領域１６０を形成する。
以上のような製造方法を経て、絶縁分離層１７０の少なくとも一部を残部に比して薄く形成することができる。上記の製造方法を備える製造方法によって、本発明の半導体装置を製造することができる。
次に、図２０に示すように、ゲート電極１８０をマスクとして、リンをイオン注入しボディ領域１２０を形成する。次に、ボディ領域１２０に高濃度のリンをイオン注入し、ボディコンタクト領域１３０を形成する。次に、ボディコンタクト領域１３０と接する位置に高濃度のボロンをイオン注入し、ソース領域１４０を形成する。次に、フィールド領域１５０の上部に高濃度のボロンをイオン注入し、ドレイン領域１６０を形成する。
以上のような製造方法を経て、絶縁分離層１７０の少なくとも一部を残部に比して薄く形成することができる。上記の製造方法を備える製造方法によって、本発明の半導体装置を製造することができる。
（第２製造方法） 他の一つの半導体装置の製造方法を図２１と図２２を参照して説明する。
基板１１０上の窒化膜１１２の開口部を局所的に酸化し、絶縁分離層１７０を形成するまでは、第１製造方法と同じ工程で実施できる。次に、図２１に示すように、レジスト膜１１３を塗布形成し、フォトリソグラフィーとエッチングによって、絶縁分離層１７０の層厚の薄くすべき領域の表面を露出するようにパターニングする。次に、絶縁分離層１７０の露出している表面から異方性エッチングによって、絶縁分離層１７０をエッチング除去する。このときエッチングによって形成される開口部が基板１１０表面まで到達しても良い。
基板１１０上の窒化膜１１２の開口部を局所的に酸化し、絶縁分離層１７０を形成するまでは、第１製造方法と同じ工程で実施できる。次に、図２１に示すように、レジスト膜１１３を塗布形成し、フォトリソグラフィーとエッチングによって、絶縁分離層１７０の層厚の薄くすべき領域の表面を露出するようにパターニングする。次に、絶縁分離層１７０の露出している表面から異方性エッチングによって、絶縁分離層１７０をエッチング除去する。このときエッチングによって形成される開口部が基板１１０表面まで到達しても良い。
次に、図２２に示すように、レジスト膜１１３をエッチング除去した後、全領域の表面を酸化する。このとき、窒化膜１１２上や絶縁酸化膜１７０の層厚の厚い領域上には、酸化膜がほとんど形成されない。したがって、先の工程でエッチング除去した絶縁分離層１７０の領域に対して選択的に酸化膜を形成できる。ここで形成される酸化膜は、本発明の絶縁分離層１７０の層厚の薄い領域となるので、所望の厚さになるように形成する。次に、窒化膜１１２と酸化膜１１１をエッチング除去する。後の工程は、第１製造方法のゲート電極形成工程と同じ工程で実施できる。
以上のような製造方法を経て、絶縁分離層１７０の少なくとも一部を薄く形成することができる。上記の製造方法を備える製造方法により、本発明の半導体装置を製造することができる。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１１０：半導体基板
１２０：第１導電型ボディ領域
１２５：第１導電型領域
１３０：ボディコンタクト領域
１４０：ソース領域
１５０：フィールド領域
１６０：ドレイン領域
１７０：絶縁分離層
１７０ａ：突端部（バーズビーク）
１７０ｂ：部分薄膜領域
１７５：ゲート絶縁層
１８０：ゲート電極
１２０：第１導電型ボディ領域
１２５：第１導電型領域
１３０：ボディコンタクト領域
１４０：ソース領域
１５０：フィールド領域
１６０：ドレイン領域
１７０：絶縁分離層
１７０ａ：突端部（バーズビーク）
１７０ｂ：部分薄膜領域
１７５：ゲート絶縁層
１８０：ゲート電極
Claims (4)
- 半導体基板の表面に、第２導電型のソース領域と、それを囲繞する第１導電型の領域と、第２導電型の高濃度ドレイン領域と、それを囲繞する第２導電型の低濃度のフィールド領域が形成されており、
ソース領域と第２導電型フィールド領域の間に位置する第１導電型領域の表面は薄いゲート絶縁層で被覆され、
第２導電型フィールド領域の表面は絶縁分離層で被覆され、
前記絶縁分離層は、第１導電型領域と第２導電型フィールド領域の境界線近傍からドレイン領域に向けて徐々に厚くなっており、所定厚みに達した位置よりもドレイン領域に近い範囲において、少なくとも局所的に厚みが減じられていることを特徴とする半導体装置。 - 前記絶縁分離層は、第１導電型領域と第２導電型フィールド領域の境界線近傍からドレイン領域に向けて徐々に厚くなってから一定の厚みでドレイン領域に向けて伸びており、一定の厚みで伸びている範囲内において残部に比して薄い部分が形成されていることを特徴とする請求項１の半導体装置。
- 第２導電型フィールド領域は、第１導電型領域との境界線近傍からドレイン領域に向けて不純物濃度が増大しており、絶縁分離層の薄い部分は、第２導電型フィールド領域の不純物濃度がインパクトイオン化現象を発生させない不純物濃度以上となっている範囲内に対応して形成されていることを特徴とする請求項２の半導体装置。
- 半導体基板の表面に開口部を有するマスクを形成する工程と、
開口部から基板に対して不純物を注入して第２導電型フィールド領域を形成する工程と、
開口部に露出する第２導電型フィールド領域の表面を酸化して絶縁分離層を形成する工程と、
絶縁分離層の少なくとも一部をエッチングして層厚を減少する工程、
を備える半導体装置の製造方法。
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