CN101488458B

CN101488458B - 半导体器件的制造方法以及半导体器件

Info

Publication number: CN101488458B
Application number: CN2009100025489A
Authority: CN
Inventors: 小林研也
Original assignee: NEC Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-01-16
Filing date: 2009-01-16
Publication date: 2010-09-01
Anticipated expiration: 2029-01-16
Also published as: TW200941594A; JP2009170629A; CN101488458A; US7622351B2; US20090179260A1

Abstract

本发明涉及一种半导体器件的制造方法以及半导体器件。一种制造半导体器件的方法，包括：在第一导电类型的半导体基底中形成彼此相邻的第一和第二沟槽区；在第一和第二沟槽区之间的半导体基底中形成第二导电类型的半导体区；在第二导电类型的半导体区上形成掩模，该掩模覆盖第一和第二沟槽区之间的中央部分；利用该掩模在第二导电类型的半导体区中执行第一导电类型杂质的离子注入，以形成第一导电类型的第一区和与第一导电类型的第一区分离开的第一导电类型的第二区；以及执行热处理以在第一和第二区中扩散杂质且在第一和第二区之间形成连接区，在热处理之后，连接区浅于第一和第二区。

Description

半导体器件的制造方法以及半导体器件

相关申请的交叉引用

本申请基于日本专利申请No.2008-006563，其内容通过引用结合于此。

技术领域

本发明涉及一种制造半导体器件的方法及一种具有沟槽栅电极的半导体器件。

背景技术

沟槽栅极型的功率金属氧化物半导体场效应晶体管(MOSFET)具有晶体管单元小型化的优点。日本未审查专利公布No.2000-31484和其专利族的美国专利No.US 6,204,533 B1公开了具有多个栅极部分304A和304B的垂直型功率MOSFET，如图1A和1B所示，所述304A和304B是平行的并且是伸长的条带状。

如图1A所示，已知的垂直型功率MOSFET包括N⁺衬底300、在N⁺衬底300上形成的N型外延层302以及在栅极部分304A和304B之间形成的P^-主体区310、N⁺源区308和P⁺主体接触区316。利用此结构，形成条带状单元。

如图1B所示，多个P⁺主体接触区316沿着条带状单元间隔地形成，以便抑制P^-主体区310的电阻损耗和与其相关的压降。在图1B中虚线围绕的部分对应于图1A中所示的部分。

此外，该已知的半导体器件具有在N⁺源区308正下方的P⁺区317，以便进一步减少P^-主体区310的压降。形成P⁺区317，使其不达到N型外延层302。在形成N⁺源区308之后，在N⁺源区308正下方处，通过离子注入具有高能量的杂质来形成P⁺区317；或者，在形成N⁺源区308之前，在P^-主体区310中，通过离子注入具有低能量的杂质来形成P⁺区317。

发明内容

然而，需要形成P⁺区317的附加步骤，所述形成P⁺区317包括形成光掩模和离子注入杂质。

根据本发明，提供一种制造半导体器件的方法，包括：在第一导电类型的半导体基底中，形成彼此相邻的第一沟槽区和第二沟槽区；在第一沟槽区和第二沟槽区之间的半导体基底中形成第二导电类型的半导体区；在第二导电类型的半导体区上形成掩模，该掩模覆盖第一沟槽区和第二沟槽区之间的中央部分；在具有掩模的第二导电类型的半导体区中，执行第一导电类型杂质的离子注入，以形成第一导电类型的第一区和与第一导电类型的第一区分离开的第一导电类型的第二区；以及执行热处理以在第一导电类型的第一区和第一导电类型的第二区中扩散杂质，并且用以在第一导电类型的第一区和第一导电类型的第二区之间形成连接区，在热处理之后，该连接区浅于第一导电类型的第一区和第一导电类型的第二区。

根据本发明，提供了一种半导体器件，包括：

第一导电类型的半导体主体；

第二导电类型的基底区，形成在半导体主体的上部中；

第一导电类型的第一和第二源区，形成在基底区的上部中，该第一和第二源区彼此分离；

第二导电类型的高浓度基底区，形成在基底区的上部中，在平面图中，该高浓度基底区被第一和第二源区夹在中间；以及

在半导体区中彼此相邻的第一沟槽区和第二沟槽区，在平面图中，该第一和第二沟槽区将基底区、第一源区、高浓度基底区和第二源区夹在其间，该第一和第二沟槽区中的每个包括在其中的沟槽栅电极，

其中，第一和第二源区中的每个包括：

第一区，其具有第一深度并且与第一沟槽区接触；

第二区，其具有第一深度并且与第二沟槽区接触；以及

连接区，其形成在第一区和第二区之间，并且具有浅于第一深度的第二深度。

根据此结构，通过形成覆盖第一和第二沟槽区之间的中央部分的掩模、执行离子注入以及执行热处理来形成浅于第一和第二区的连接区。这些步骤与如在图1A和图1B所示的现有技术中形成N⁺源区308相同。根据本发明的半导体器件中的第一和第二区以及连接区可以在不需要附加步骤的情况下通过仅改变用于形成N⁺源区的掩模的图案而形成。利用此结构，第二导电类型的半导体区能够被加宽，而电阻可以被减小。

典型地，第一导电类型的半导体基底可以为N^-漂移区，该N^-漂移区用作低浓度的漏区。典型地，第二导电类型的半导体区可以为P^-基底区。典型地，第一导电类型的第一区、第一导电类型的第二区以及连接区可以是N⁺源区。该N⁺源区形成为在横截面形状中具有深的第一和第二区且连接区比该第一区和第二区浅。。因此，P^-基底区的横截面形状在连接部分正下方处变成向上突起的形状，并且截面面积通过突起的形状而变大；以及相应地，减小电阻且抑制压降。

以相同的工艺形成深的第一和第二区以及浅于该第一区和第二区的连接区；并且因此，可以在不增加生产工艺的情况下抑制基底区上的压降。

附图说明

根据附图对某些实施例进行的描述，使本发明的上述和其他目的、优点和特征变得更明显，其中：

图1A和1B是每个都示出公知的半导体器件的局部视图，图1A是其的立体图，图1B是其的平面图；

图2A和图2B是每个都示出根据本发明第一实施例的半导体器件的局部视图，图2A是其的立体图，图2B是其的平面图；

图3A和图3B是每个都示出半导体器件的生产工艺的局部横截面图，图3A是沿着图2B中所示的线I-I截取的其的横截面图，图3B是沿着图2B中所示的线II-II截取的其的横截面图；

图4A和图4B是每个都示出半导体器件的生产工艺的局部横截面图，图4A是沿着图2B中所示的线I-I截取的其的横截面图，图4B是沿着图2B中所示的线II-II截取的其的横截面图；

图5A和图5B是每个都示出半导体器件的生产工艺的局部横截面图，图5A是沿着图2B中所示的线I-I截取的其的截面图，图5B是沿着图2B中所示的线II-II截取的其的横截面图；

图6A和图6B是每个都示出半导体器件的生产工艺的局部横截面图，图6A是沿着图2B中所示的线I-I截取的其的横截面图，图6B是沿着图2B中所示的线II-II截取的其的横截面图；

图7A和图7B是每个都示出半导体器件的生产工艺的局部横截面图，图7A是沿着图2B中所示的线I-I截取的其的横截面图，图7B是沿着图2B中所示的线II-II截取的其的横截面图；

图8A和图8B是每个都示出半导体器件的生产工艺的局部横截面图，图8A是沿着图2B中所示的线I-I截取的其的横截面图，图8B是沿着图2B中所示的线II-II截取的其的横截面图；

图9A和图9B是每个都示出在半导体器件的生产工艺中使用的光掩模的局部平面图，图9A是用于形成源区的光掩模，图9B是用于形成P⁺基底区的光掩模；

图10是示出半导体器件的局部平面图；

图11A和图11B是每个都示出半导体器件的操作的局部平面图，图11A是沿着图10中所示的线III-III截取的其的横截面图，图11B是沿着图10中所示的线IV-IV截取的其的横截面图；

图12A和图12B是每个都示出半导体器件的操作的局部平面图，图12A是沿着图10中所示的线III-III截取的其的横截面图，图12B是沿着图10中所示的线IV-IV截取的其的横截面图；

图13A和图13B是每个都示出根据本发明第二实施例的半导体器件的局部视图，图13A是其的立体图，图13B是其的平面图；

图14A和图14B是每个都示出半导体器件的生产工艺的局部横截面图，图14A是沿着图13B中所示的线V-V截取的其的横截面图，而图14B是沿着图13B中所示的线VI-VI截取的其的横截面图；

图15A和图15B是每个都示出在半导体器件的生产工艺中使用的光掩模的局部平面图，图15A是用于形成源区的光掩模，图15B是用于形成P⁺基底区和P⁺嵌入区的光掩模；

具体实施方式

在此将参考说明性实施例描述本发明。本领域技术人员将意识到，使用本发明的教导可以实现很多可替选的实施例，并且本发明并不局限于出于解释目的所说明的实施例。

此后，将参考附图描述根据本发明的制造半导体器件的方法的实施例。另外，在附图的描述中，相同的附图标记指定相同的组成元件，并且将不再重复对它们的详细描述。

(第一实施例)

图2A是示出根据本发明第一实施例的半导体器件100的局部立体图。

在N⁺半导体衬底1上形成用作N^-漂移区2(半导体基底)的N^-型外延层。将N⁺半导体衬底1电连接到用于外部连接的漏电极(在附图中未示出)。典型地，将漏电极形成为与N⁺半导体衬底1接触。可替选地，漏电极可以形成在N⁺半导体衬底1的相对侧，并且可以通过在N⁺半导体衬底1上形成的层中形成的接触而与N⁺半导体衬底1连接。

以细长的条带状来设置的第一沟槽区6和第二沟槽区7被彼此平行地形成并且沿着第一方向延伸；以及在它们的每个中，经由栅绝缘膜9形成第一沟槽栅电极11和第二沟槽栅电极12。

在第一沟槽栅电极11和第二沟槽栅电极12上形成层间绝缘膜22。层间绝缘膜22还形成在第一沟槽区6和第二沟槽区7中。

第一沟槽区6和第二沟槽区7可以彼此分离开地形成或者，典型地，第一沟槽区6和第二沟槽区7可以通过在附图中未示出的区处连接来连续地形成。第一沟槽栅电极11和第二沟槽栅电极12彼此连接在第一沟槽区6和第二沟槽区7的内部或外部；并因此，形成了一个沟槽栅电极，且该沟槽栅电极电连接到用于外部连接的栅电极(附图中未示出)。

在第一沟槽区6和第二沟槽区7之间形成P^-基底区14(基底区)以便邻接第一沟槽区6和第二沟槽区7。

在P^-基底区14上和在第一沟槽区6和第二沟槽区7之间形成N⁺源区15，以便使其与P^-基底区14、第一沟槽区6和第二沟槽区7邻接。此外，在P^-基底区14上和第一沟槽区6和第二沟槽区7之间还形成P⁺基底区21(高浓度基底区)，以便将其与P^-基底区14、第一沟槽区6和第二沟槽区7邻接。设置N⁺源区15和P⁺基底区21，以便它们在伸长的条带的纵方向(第一方向)上交替地邻接。N⁺源区15和P⁺基底区21电连接到源电极(附图中未示出)用于外部连接。

在第一沟槽区6和第二沟槽区7附近、在N⁺源区15正下方的P^-基底区14中，形成沟道区。利用以上结构，将半导体器件100用作垂直型MOSFET。将P⁺基底区21用作电极，该电极用于将P^-基底区14的电势固定到垂直型MOSFET的源极电势。

此外，在P^-基底区14和N^-漂移区2之间的P-N结形成在P⁺基底区21的正下方。该P-N结用作在垂直型MOSFET的源极和漏极之间并联连接的二极管。垂直型MOSFET的源极和该二极管的阳极由源电极短路。N^-漂移区2和N⁺半导体衬底1变成垂直型MOSFET的漏极和二极管的阴极。将随后描述这些操作。

N⁺源区15包括第一区17，其与第一沟槽区6相邻；第二区18，其与第二沟槽区7相邻；以及连接区19，其连接第一区17和第二区18。连接区19形成得比第一区17和第二区18浅。在与第一沟槽区6和第二沟槽区7相邻的P^-基底区14中，即，在第一区17和第二区18的正下方，形成垂直型MOSFET的沟道区。在连接区19正下方的P^-基底区14中的区几乎不作为垂直型MOSFET的沟道区。将连接区19的横截面形状形成为：从第一区17朝着中央部分逐渐变浅，在中央部分处为最浅，并且从中央部分朝着第二区18逐渐变深。因此，在连接区19正下方的P^-基底区14的横截面形状为以下形状：该形状与在第一区17和第二区18正下方的部分相比朝上突起并且具有像尖帽的尖形。P^-基底区14的截面面积通过突起形状而增加；并因此，该部分的电阻变小，压降得到抑制。

图2B是示出半导体器件100的局部平面图。由虚线围绕的部分对应于图2A中所示的部分。

平行设置第一沟槽区6、第二沟槽区7以及第三沟槽区8；以及在其中分别形成第一沟槽栅电极11、第二沟槽栅电极12以及第三沟槽栅电极13。将多个N⁺源区15和多个P⁺基底区21交替地设置在细长的条的纵方向上。当在与纵方向垂直的方向上看时，存在形成的其中多个N⁺源区15以及第一沟槽栅电极11、第二沟槽栅电极12和第三沟槽栅电极13被交替设置的列；以及其中多个P⁺基底区21以及第一沟槽栅电极11、第二沟槽栅电极12和第三沟槽栅电极13被交替设置的列。其布局是使得沿着纵方向交替地设置这些列。

接下来，将参考图3A到图8B来描述制造半导体器件100的方法。图3A、4A、5A、6A、7A和8A中的每一个是沿着图2B中所示的线I-I截取的横截面图，并且图3B、4B、5B、6B、7B和8B中的每一个是沿着图2B中所示的线II-II截取的横截面图。

首先，在N⁺半导体衬底1上用作N^-漂移区2的N^-型外延层。然后，通过使用在附图中未示出的光掩模，在N^-漂移区2中形成第一沟槽区6、第二沟槽区7以及第三沟槽区8(图3A和3B)。

接下来，栅绝缘膜和多晶硅膜以该顺序形成在包括第一沟槽区6、第二沟槽区7以及第三沟槽区8的内部的N^-漂移区2的整个表面上。回蚀刻在第一沟槽区6、第二沟槽区7以及第三沟槽区8的外部形成的多晶硅膜，以分别在第一沟槽区6、第二沟槽区7以及第三沟槽区8的内部形成第一沟槽栅电极11、第二沟槽栅电极12以及第三沟槽栅电极13。接下来，形成诸如二氧化硅膜的绝缘膜，并将其回蚀刻以在第一沟槽区6、第二沟槽区7以及第三沟槽区8中形成层间绝缘膜22，以便分别覆盖第一沟槽栅电极11、第二沟槽栅电极12以及第三沟槽栅电极13的上部。接下来，通过在1000摄氏度处执行约60分钟的热处理将P型杂质，例如，大约1×1013cm^-2的硼离子注入且推入以形成P^-基底区14(图4A和图4B)。

接下来，在P^-基底区14上形成用于形成源区的光掩模41。然后，以70keV的加速电压离子注入N型杂质，例如，大约1×1016cm^-2的砷(图5A和图5B)。如图5B中所示，在要形成P⁺基底区21的区覆盖有光掩模41，使得没有离子注入N型杂质。在要形成N⁺源区15的区处形成具有小宽度的光掩模41，以便覆盖要形成连接区19的区。

图9A中所示的是光掩模41的局部平面图。在图9A中，利用斜线图案标记的部分是其中保留光致抗蚀剂的部分，并且空白(没有用斜线图案标记)部分是其中没有形成光致抗蚀剂的部分。虽然沟槽区实际上不存在，但是为了解释位置关系，用虚线表示第一沟槽区6、第二沟槽区7以及第三沟槽区8。当在N型杂质被离子注入时，第一区17和第二区18彼此分离。此后，去除光掩模41。

如随后将要描述的，在执行了用于形成P⁺基底区21的P型杂质离子注入之后，执行用于杂质激活的热处理。本实施例示出在用于形成N⁺源区15的N型杂质离子注入之后，执行P型杂质离子注入的示例；然而，该离子注入的顺序可以颠倒。通过随后要描述的热处理，N型杂质向外扩散；第一区17和第二区18向外扩展并且被连接以形成浅连接区19。

离子注入杂质的扩散长度由加速电压、掺杂量、热处理温度和/或热处理周期来控制。

当热处理之后，在深度方向上砷的扩散长度为“1”时，在横向方向上的扩散长度变为大约“0.8”。例如，在砷沿深度方向上伸展0.5微米的情况下，砷在横向方向上伸展大约0.4微米。此外，例如，在砷沿深度方向上伸展0.3微米的情况下，砷在横向方向上伸展大约0.24微米。

如图9A中所示的光掩模41的宽度“d₁”可以通过考虑在热处理之后第一区17和第二区18在横向方向上的扩散长度来确定。例如，在第一区17和第二区18在深度方向上扩展0.3微米的情况下，这意味着在热处理之后，第一区17和第二区18的每个在横向方向扩展0.24微米。因而，在第一区17和第二区18之间形成连接区19的最大限制宽度变为0.48微米。在该情况下，光掩模41的宽度“d₁”被设置为小于作为最大限制宽度的0.48微米。可以将光掩模41的宽度“d₁”设置为使得宽度“d₁”变得等于或者小于最大限制宽度的约90％，以便保证形成连接区19。另一方面，如果光掩模41的宽度“d₁”太小，则连接区19的深度变得几乎与第一区17和第二区18相等。因此，可以将光掩模41的宽度“d₁”设置为使得宽度“d₁”变得等于或者大于最大限制宽度的约10％。

接下来，形成用于形成P⁺基底区21的光掩模42；以及以30keV的加速电压离子注入P型杂质，例如，大约5×1015cm^-2的硼(图6A和图6B)。在图9B中示出光掩模42的局部平面图。在图9B中，利用斜线图案标记的部分是光致抗蚀剂被保留的部分，并且空白(未用斜线图案标记的)部分是其中未形成光致抗蚀剂的部分。虽然该沟槽区实际上不存在，但是为了解释位置关系，用虚线示出第一沟槽区6、第二沟槽区7以及第三沟槽区8。此后，去除光掩模42。

接下来，整个地形成能够回流的诸如掺硼的磷硅玻璃(BPSG)的绝缘膜。虽然层间绝缘膜22的表面在图4A和图4B中被描述为平坦的，但是实际上，因为执行了过蚀刻，使得层间绝缘膜22未保留在P^-基底区14的表面上，所以在层间绝缘膜22的上表面处形成了凹陷。通过形成能够回流诸如BPSG的绝缘膜、通过回流来平坦化该表面，以及然后回蚀刻，使层间绝缘膜22的上表面变得更平坦。

在该实施例中，同时执行BPSG的回流和杂质的激活。例如在氮气气氛中以1000摄氏度执行约30分钟热处理。通过该热处理，如图7A中所示，在N⁺源区15中，在第一区17和第二区18中的掺杂的N型杂质在深度方向和横向方向上向外扩散，以形成具有第一深度的第一区17和第二区18以及具有浅于第一深度的第二深度的连接区19。同时，如图7B中所示，还是在P⁺基底区21中，所掺杂的P型杂质在深度方向上向外扩散。因为硼的扩散长度大于砷的扩散长度，所以P⁺基底区21在热处理之后达到N^-漂移区2。然后，BPSG被回蚀刻以暴露N⁺源区15和P⁺基底区21(图7A和图7B)。

接下来，在N⁺源区15、P⁺基底区21和层间绝缘膜22上形成诸如钛/氮化钛的阻挡金属23。然后，在阻挡金属23上形成由诸如铝或铜形成的源电极25。

在漏电极形成在N⁺半导体衬底1的背面上的情况下，根据需要将N⁺半导体衬底1的背面抛光和减薄。然后，在N⁺半导体衬底1的背面处形成由诸如钛、镍和银的金属或者诸如钛、镍和金的金属形成的漏电极27(图8A和图8B)。利用以上方法，可以形成半导体器件100。

接下来，将描述半导体器件100的操作。图10是示出了半导体器件100的局部平面图。图11A和12A是沿着图10中所示的线III-III截取的横截面图。图11B和12B是沿着图10中所示的线IV-IV截取的横截面图。沿着线III-III截取的横截面是下述一种横截面，其中，在伸长的条带的方向上切割在第一区17正下方的沟道区；以及，沿着线IV-IV截取的横截面是下述一种横截面，其中，在相同方向上切割在连接区19正下方的区。

参考图11A和图11B描述其中垂直型MOSFET导通的情况。

在与第一沟槽区6相邻的P^-基底区14中形成沟道区，以及导通电流从漏电极(在附图中未示出)经由N⁺半导体衬底1、N^-漂移区2、P^-基底区14以及第一区17流到源电极(在附图中未示出)(图11A)。箭头表示导通电流流动的方向。

另一方面，连接区19远离第一沟槽区6和第二沟槽区7中的每一个，并且，向下至在连接区19正下方的区中不形成沟道区。因此，经由N⁺半导体衬底1和N^-漂移区2的导通电流不会流入连接区19和在该连接区19正下方的P^-基底区14，而是如图11B中所示，导通电流向第一区17和第二区18下方形成的沟道区流动。换言之，在N⁺半导体衬底1中的导通电流的电流密度基本上是均匀的；然而，当导通电流流过N^-漂移区2时，其朝着沟道区集中。

将参考图12A和图12B描述其中垂直型MOSFET截止的情况。

当垂直型MOSFET截止，且高浪涌电压(surge voltage)施加到漏电极时，在N^-漂移区2和P⁺基底区21之间的P-N结处引起雪崩击穿，且雪崩电流从N⁺半导体衬底1流向P⁺基底区21。如图12A中所示，在第一区17正下方处，P^-基底区14窄；并且因此，电阻高且其变得难使雪崩电流流过。然而，如图12B所示，在连接区19正下方处的P^-基底区14的截面面积宽；并且因此，电阻小且其变得容易使雪崩电流流过。

垂直型MOSFET具有寄生的两极晶体管，在该寄生的两极晶体管中，N⁺源区15、P^-基底区14和N^-漂移区2分别用作发射极、基极和集电极。如果P^-基底区14的电阻高，则当雪崩电流持续流动时，容易使P^-基底区14的电势提高，并且当电势超过阈值时，寄生的双极晶体管导通，且等于或者大于雪崩电流的电流流过该寄生的双极晶体管；因此，垂直型MOSFET被击穿。然而，根据本实施例的半导体器件100，在连接区19正下方处，P^-基底区14被加宽以减小电阻；并因此，变得难以提高P^-基底区14的电势，且可以抑制寄生的双极晶体管导通。

根据如图1A和图1B所示的现有技术，形成P⁺区317；且因此，抑制P^-主体区310电势的上升。然而，需要包括形成光掩模和离子注入杂质的形成P⁺区317的附加步骤。

另一方面，根据本实施例，通过在第一沟槽区6和第二沟槽区7之间的中央部分处形成光掩模41；离子注入杂质和执行热处理来形成第一区17和第二区18以及比第一区17和第二区18浅的连接区19。这些步骤与如图1A和图1B所示的现有技术中形成N⁺源区308相同。本实施例的半导体器件100的第一区17和第二区18以及连接区19可以通过仅改变用于形成N⁺源区15的光掩模的图案来形成。利用此结构，可以加宽P^-基底区14并且可以减小电阻。

(第二实施例)

图13A是示出根据本发明第二实施例的半导体器件200的局部立体图。与第一实施例的半导体器件100的主要差别在于在连接区19正下方处还形成了P⁺嵌入区28。P⁺嵌入区28沿着连接区19形成；并因此，P^-基底区14和P⁺嵌入区28的组合电阻变得小于半导体器件100的P^-基底区14的电阻。因此，寄生的双极晶体管变得更难以导通。

接下来，将参考图13B到14B描述制造半导体器件200的方法。图13B是示出半导体器件200的局部平面图。由虚线围绕的部分对应于图13A中所示的部分。图14A是沿着图13B中所示的线V-V截取的横截面图，且图14B是沿着图13B中所示的线VI-VI截取的横截面图。

通过执行与如图5A和图5B中所示的，制造半导体器件100的方法相同的工艺，形成用于形成源区的光掩模41(参见图15A)，并且然后离子注入N型杂质以形成彼此分离的第一区17和第二区18。

接下来，形成用于形成P⁺基底区21和P⁺嵌入区28的光掩模43，且以30keV的加速电压离子注入P型杂质，例如，大约5×1015cm^-2的硼(图14A和14B)。注入到第一区17和第二区18中的N型杂质的浓度高于P型杂质的浓度；并且因此，通过后续的热处理形成连接区19。

在图15B中示出光掩模43的部分平面图。在图15B中，用斜线图案标记的部分是其中保留光致抗蚀剂的部分，并且空白(未用斜线图案标记的)部分是其中没有形成光致抗蚀剂的部分。虽然沟槽区实际上不存在，但是为了解释位置关系，用虚线示出第一沟槽区6、第二沟槽区7以及第三沟槽区8。在要形成P⁺嵌入区28的区中，在光掩模43中形成细长的缝隙。缝隙的宽度被设计为使得在热处理之后P⁺嵌入区28的宽度等于或者小于连接区19的宽度。例如，光掩模43的宽度被设计为使得在热处理之后P⁺嵌入区28的宽度变得与用于形成源区的光掩模41的第一区17和第二区18之间的设计宽度(如图15A中的“d₁”所示)相同。

在去除光掩模43之后，与半导体器件100中相同，形成BPSG等且同时执行BPSG的回流和杂质的激活。例如，在氮气气氛中以1000摄氏度执行热处理约30分钟。通过该热处理，在N⁺源区15中，掺杂的N型杂质向外扩散，并且形成了具有第一深度的第一区17和第二区18以及具有浅于第一深度的第二深度的连接区19。同时，还是在P⁺基底区21和P⁺嵌入区28中，所掺杂的P型杂质在深度方向上向外扩散。因为硼向外扩散的长度大于砷向外扩散的长度，所以在热处理之后，P⁺基底区21达到N^-漂移区2。

另一方面，在P⁺嵌入区28中，抑制要被注入的P型杂质的量，使得P型杂质在横向方向上不过度扩散。在P⁺嵌入区28中的P型杂质的量可以由要在光掩模43中形成的细长的缝隙的宽度来控制。例如，如图15A和图15B中所示，将在光掩模43中的缝隙宽度“d₂”形成为窄于在光掩模41中的缝隙宽度“d₁”。杂质向外扩散的长度还取决于杂质的量；并因此，在其中P型杂质的量小的P⁺嵌入区28中，向外扩散的长度变得小于P⁺基底区21。因此，如图13A中所示，即使在热处理之后也可形成未达到N^-漂移区2的P⁺嵌入区28。

如果光掩模43的宽度“d₂”窄，则如图13A中所示，将P⁺嵌入区28形成为浅得以致于未达到N^-漂移区2。然而，当即使在P⁺嵌入区28在横向方向上的宽度宽于某一程度的情况下，沟道区的厚度(例如，第一区17的宽度，即，在第一沟槽区6和连接区19之间的距离)也可以被充分保证时，可以加宽光掩模43的缝隙宽度“d₂”。结果是，即使P⁺嵌入区28达到N^-漂移区2，在电特性上也不存在问题。此外，需要在比连接区19更深的位置处形成P⁺嵌入区28。可以确定P型杂质的离子注入的加速能量，使得杂质浓度的峰值出现在连接区19下。

仅改变光掩模的图案以添加在光掩模中用于形成P⁺基底区21的细长的缝隙；并因此，可以在P^-基底区14中形成P⁺嵌入区28而不添加独立的光掩模形成工艺和独立的杂质离子注入工艺。

在此之后，可以与半导体器件100中一样地形成源电极、栅电极以及漏电极。

根据本发明的半导体器件及其的制造方法不局限于上述实施例，而是可以作出各种的变化和修改。

例如，在各个实施例中，以使用功率MOSFET作为示例来进行说明；然而，也可以使用绝缘栅双极晶体管(IGBT)。此外，说明书中第一导电类型是N型而第二导电类型是P型；然而，反之亦然。另外，说明书中P⁺基底区21与N^-漂移区2接触；然而，在P⁺基底区21与N^-漂移区2之间也可以保留有P^-基底区14。此外，说明书中形成能够回流的诸如BPSG的绝缘膜，并且同时执行回流和杂质激活的热处理；然而，BPSG等的形成和回流都不是必需的。另外，不必同时执行P⁺基底区21和N⁺源区15的热处理；而是，可以分开执行该热处理。

很明显本发明不限于以上的实施例，并且在不脱离本发明的范围和精神的情况下，可以对其进行修改和改变。

Claims

1.一种制造半导体器件的方法，包括：

在第一导电类型的半导体基底中形成彼此相邻的第一沟槽区和第二沟槽区；

在所述第一沟槽区和所述第二沟槽区之间的所述半导体基底中形成第二导电类型的半导体区；

在所述第二导电类型的半导体区上形成掩模，所述掩模覆盖所述第一沟槽区和所述第二沟槽区之间的中央部分；

利用所述掩模在所述第二导电类型的半导体区中执行第一导电类型杂质的离子注入，以形成第一导电类型的第一区和与所述第一导电类型的第一区分离开的第一导电类型的第二区；以及

执行热处理，以在所述第一导电类型的第一区和所述第一导电类型的第二区中扩散所述杂质，以及在所述第一导电类型的第一区和所述第一导电类型的第二区之间形成连接区，在所述热处理之后，所述连接区浅于所述第一导电类型的第一区和所述第一导电类型的第二区。

2.根据权利要求1所述的方法，还包括：

在所述第一沟槽区和所述第二沟槽区的每个中形成沟槽栅电极。

3.根据权利要求2所述的方法，其中，

所述半导体基底用作漏区；

所述第二导电类型的半导体区用作基底区；以及，

所述第一导电类型的第一区、所述第一导电类型的第二区以及所述连接区用作源区。

4.根据权利要求3所述的方法，其中，

沿着第一方向，以平行地延伸的细长的条带状来形成所述第一沟槽区和所述第二沟槽区，并且在所述第二导电类型的半导体区的形成中，以细长的条带状形成所述半导体区，

所述方法还包括：

在所述源区中形成第二导电类型的高浓度基底区以在所述第一方向上分离所述源区，使得所述源区和所述高浓度基底区被设置成在所述第一方向上交替地邻接，所述第二导电类型的高浓度基底区具有比所述第二导电类型的半导体区的杂质浓度高的杂质浓度。

5.根据权利要求4所述的方法，其中，

所述高浓度基底区被形成为与所述第一沟槽区和所述第二沟槽区均相邻。

6.根据权利要求1所述的方法，还包括：

在所述的执行所述第一导电类型杂质的离子注入之后，形成能够回流的绝缘膜，以及，

其中，在所述的执行热处理中，同时回流所述绝缘膜。

7.根据权利要求1所述的方法，还包括：

在所述连接区下形成第二导电类型的高浓度嵌入区，所述第二导电类型的高浓度嵌入区具有比所述第二导电类型的半导体区的杂质浓度高的杂质浓度。

8.根据权利要求4所述的方法，还包括：

在所述连接区下形成第二导电类型的高浓度嵌入区，所述第二导电类型的高浓度嵌入区具有比所述第二导电类型的半导体区的杂质浓度高的杂质浓度，以及，

其中，在所述的形成第二导电类型的高浓度基底区中，所述高浓度嵌入区与所述高浓度基底区同时形成。

9.一种半导体器件，包括：

第一导电类型的半导体主体；

形成在所述半导体主体的上部的第二导电类型的基底区；

形成在所述基底区的上部的第一导电类型的第一源区和第二源区，所述第一源区和所述第二源区彼此分离；

形成在所述基底区的上部的第二导电类型的高浓度基底区，所述第二导电类型的高浓度基底区具有比所述第二导电类型的基底区的杂质浓度高的杂质浓度，在平面图中，所述高浓度基底区夹在所述第一源区和第二源区中间；以及，

在半导体区中彼此相邻的第一沟槽区和第二沟槽区，在平面图中，所述第一沟槽区和所述第二沟槽区将所述基底区、所述第一源区、所述高浓度基底区以及所述第二源区夹在中间，所述第一沟槽区和所述第二沟槽区的每个包括在其之中的沟槽栅电极，

其中，所述第一源区和所述第二源区中的每个包括：

第一区，具有第一深度并且与所述第一沟槽区相接触；

第二区，具有第一深度且与所述第二沟槽区相接触；以及，

连接区，形成在所述第一区和所述第二区之间且具有浅于所述第一深度的第二深度。

10.根据权利要求9所述的半导体器件，其中，

在所述连接区下，所述基底区的横截面形状具有朝向第一区和第二区的尖形。

11.根据权利要求9所述的半导体器件，其中，

所述高浓度基底区被限定为第一高浓度基底区，所述半导体器件还包括第二导电类型的第二高浓度基底区，所述第二高浓度基底区形成在所述基底区的上部并且与所述第一高浓度基底区分离开，在平面图中，所述第一高浓度基底区和所述第二高浓度基底区将所述第二源区夹在中间，所述第二高浓度基底区具有比所述第二导电类型的基底区的杂质浓度高的杂质浓度。