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CN104882481A - 半导体器件 - Google Patents

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CN104882481A
CN104882481A CN201510088037.9A CN201510088037A CN104882481A CN 104882481 A CN104882481 A CN 104882481A CN 201510088037 A CN201510088037 A CN 201510088037A CN 104882481 A CN104882481 A CN 104882481A
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CN
China
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insulating film
trench
separation insulating
ldmos transistor
gate
Prior art date
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Application number
CN201510088037.9A
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English (en)
Inventor
藤井宏基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
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Abstract

本发明涉及一种半导体器件。该半导体器件具有嵌入半导体衬底中以升高源-漏击穿电压的LDMOS晶体管，带有防止因电场集中造成的元件特性波动使得半导体器件的可靠性提高的装置。在各LDMOS晶体管的分离绝缘膜的上表面上方形成沟槽，所述沟槽具有部分嵌入其中的栅电极。这个结构防止半导体衬底中的电场集中在分离绝缘膜的源侧边缘附近。

Description

半导体器件
相关申请的交叉引用
包括说明书、附图和摘要的于2014年2月27日提交的日本专利申请No.2014-036944的公开内容以引用方式并入本文中。
技术领域
本发明涉及半导体器件。更特别地，本发明涉及在栅和源之间具有分离绝缘膜的横向扩散MOS(金属氧化物半导体)晶体管的结构。
背景技术
对于高级逻辑MOS晶体管中的元件隔离，经常使用STI(浅沟槽隔离)结构取代LOCOS(硅本地氧化)结构以减小隔离区。在将形成高击穿电压LDMOS(横向扩散MOS)晶体管的情况下，已知STI结构用于内部栅-源隔离，以确保击穿电压。
专利文献1(日本未审专利申请公开No.2010-258226)阐明，在N沟道型LDMOS晶体管中，STI结构的边缘交错，以防止因电场集中在STI结构的源侧边缘而造成导通电阻波动。
专利文献2(美国专利No.8357986)阐述，在LDMOS晶体管中，栅电极被部分嵌入半导体衬底主面上方形成的沟槽中。在这种情况下，栅电极没有形成在远离沟槽的漏区侧，以减小栅电极和漏区之间的电容。另外，出于减小电容的目的，n型漂移区没有形成在远离沟槽的源区侧。组成沟槽的侧壁和底部的隔离沟槽中的栅电极与衬底的绝缘膜经由与LDMOS晶体管的栅绝缘膜大致一样厚，因为接触绝缘膜的衬底的内部用作沟道区。
非专利文献1阐明，在P沟道型LDMOS晶体管的衬底中，电场在电子将注入栅氧化物膜中的方向上取向，使得当电场集中在STI结构的边缘上方时，电子被加速并且注入栅氧化物膜中。还阐明，因电子注入造成的损害使STI结构的上边缘处的栅氧化物膜受损。
(非专利文献1：Yu-Hui Huang等人的Investigation of MultistageLinear Region Drain Current Degradation and Gate-Oxide BreakdownUnder Hot-Carrier Stress in BCD HV PMOS(对在BCD HV PMOS中在热载流子应力下多级线性区漏电流减小和栅氧化物击穿的研究)，IRPS’11会议记录，第444-448页)
非专利文献2阐明，除了栅氧化物膜的上述击穿之外，由于电场不平衡，导致击穿电压降低。
(非专利文献2：H.Fujii等人的HCI-induced off-state I-V curveshifting and subsequent destruction in an STI-based LD-PMOS transistor(在基于STI的LD-PMOS晶体管中HCI诱导截止状态I-V曲线漂移和后续破坏)，ISPSD’13的会议记录，第379–382页)
发明内容
横向扩散LDMOS晶体管的一个问题在于，在热载流子应力下，导通电阻波动，因为电场集中在STI结构的源侧边缘，从而产生导致界面态的高电场，或者因为因碰撞电离产生的电子被注入STI结构的边缘中。
另一个问题在于，在P沟道型LDMOS晶体管的衬底中，电场在电子将注入栅氧化物膜的方向上取向，使得电子在STI结构的边缘处被加速并且被注入栅氧化物膜中，从而产生导致击穿电压下降的不平衡电场。非专利文献1所阐述的另一个问题在于，因电子注入造成的损害使STI结构的上边缘处的栅氧化物膜受损。
然而，日本未审专利申请公开No.2010-258226描述了一种在STI结构的底边缘形成的交错体以抑制电场集中，该结构可允许衬底中的电场整体减小，但不会防止击穿电压降低。也就是说，虽然在STI结构的底边缘往往会出现衬底中的电场集中，但日本未审专利申请公开No.2010-258226的结构形成电场集中在边缘的多个拐角并且还致使电场集中在更靠近栅氧化物膜形成的交错体附近。这样促使电子进一步注入栅氧化物膜。
在阅读了下面的描述和附图后，本发明的其它目的和优点将变得清楚。
在本申请公开的实施例中，如下地简要说明一个代表性实施例。
根据本发明，提供了一种半导体器件，在该半导体器件中，沟槽形成在LDMOS晶体管分离绝缘膜的上表面上方，使得栅电极部分嵌入沟槽中。
根据本申请公开的一个实施例，半导体器件的可靠性提高。特别地，热载流子应力下的导通电阻波动被抑制。还可以防止在热载流子应力下诸如击穿电压下降和栅氧化物膜击穿的严重现象。
附图说明
图1是示出根据本发明的第一实施例的半导体器件的平面图；
图2是沿图2中的A-A线截取的剖视图；
图3是说明如何制造第一实施例的半导体器件的剖视图；
图4是继图3之后的并且说明如何制造半导体器件的剖视图；
图5是继图4之后的并且说明如何制造半导体器件的剖视图；
图6是继图5之后的并且说明如何制造半导体器件的剖视图；
图7是继图6之后的并且说明如何制造半导体器件的剖视图；
图8是继图7之后的并且说明如何制造半导体器件的剖视图；
图9是示出第一实施例的LDMOS晶体管中栅电流如何随着沟槽宽度变化的曲线图表示；
图10是示出图2中的一部分的放大剖视图；
图11是示出沿着分离绝缘膜的源侧边缘的半导体衬底侧上的电场的曲线图表示；
图12是示出沿着分离绝缘膜的源侧边缘的半导体衬底侧上的碰撞电离产生速率的曲线图表示；
图13是示出分离绝缘膜底部的半导体衬底侧上的电场的曲线图表示；
图14是示出分离绝缘膜底部的半导体衬底侧上的碰撞电离产生速率的曲线图表示；
图15是截止击穿电压和导通击穿电压相对于沟槽宽度的变化的曲线图表示；
图16是示出导通电阻相对于沟槽宽度的变化的曲线图表示；
图17是示出栅电流相对于分离绝缘膜的源侧边缘和沟槽之间的距离的变化的曲线图表示；
图18是示出截止击穿电压和导通击穿电压相对于分离绝缘膜的源侧边缘和沟槽之间的距离的变化的曲线图表示；
图19是示出栅电流相对于栅电极覆盖量的变化的曲线图表示；
图20是示出一方面栅电极覆盖量与距离之比和另一方面导通击穿电压和截止击穿电压之间的关系的曲线图表示；
图21是示出一方面栅电极覆盖量与距离之比和另一方面导通电阻之间的关系的曲线图表示；
图22是示出栅电流相对于沟槽深度的变化的曲线图表示；
图23是示出截止击穿电压和导通击穿电压相对于沟槽深度的关系的曲线图表示；
图24是示出分离绝缘膜底部的半导体衬底侧电场的曲线图表示；
图25是示出分离绝缘膜底部的半导体衬底侧碰撞电离产生速率的曲线图表示；
图26是示出作为本发明的第二实施例的半导体器件的平面图；
图27是示出作为第二实施例的半导体器件的变形的平面图；
图28是沿图26中的D-D线截取的剖视图；
图29是就其内的LDMOS晶体管的栅电流而言比较第一实施例与第二实施例的曲线图表示；
图30是就其内的LDMOS晶体管的导通击穿电压和截止击穿电压而言比较第一实施例与第二实施例的曲线图表示；
图31是就其内的LDMOS晶体管的导通电阻而言比较第一实施例与第二实施例的曲线图表示；
图32是示出作为本发明的第三实施例的半导体器件的剖视图；
图33是示出作为本发明的第四实施例的半导体器件的剖视图；
图34是就其内的LDMOS晶体管的阱电流而言比较第四实施例与第一比较例的曲线图表示；
图35是就其内的LDMOS晶体管的截止击穿电压和导通击穿电压而言比较第四实施例与第一比较例的曲线图表示；
图36是就其内的LDMOS晶体管的导通电阻而言比较第四实施例与第一比较例的曲线图表示；
图37是示出作为第一比较例的半导体器件的N沟道型LDMOS晶体管的剖视图；
图38是示出作为第一比较例的另一个半导体器件的P沟道型LDMOS晶体管的剖视图；
图39是示出作为第二比较例的半导体器件的N沟道型LDMOS晶体管的剖视图；
图40是示出作为第二比较例的另一个半导体器件的P沟道型LDMOS晶体管的剖视图；
图41是示出一方面第一比较例和第二比较例的半导体器件经受应力期间所过去的时间和另一方面它们的截止击穿电压之间的关系的曲线图表示；
图42是示出一方面第一比较例和第二比较例的半导体器件经受应力期间所过去的时间和另一方面它们的栅电流之间的关系的曲线图表示；
图43是示出一方面第一比较例和第二比较例的半导体器件经受应力期间所过去的时间和另一方面它们的导通电阻之间的关系的曲线图表示；
图44是示出作为第一比较例的半导体器件的栅电流相对于其内栅电极的覆盖量的变化的曲线图表示；以及
图45是示出作为第一比较例的半导体器件的截止击穿电压和导通击穿电压相对于其内栅电极的覆盖量的变化的曲线图表示。
具体实施方式
以下，将参照附图详细说明本发明的优选实施例。贯穿说明实施例的附图，相同的参考符号表示相同或功能上等同的组件，如果冗余，则将不再重复对其的说明。在随后的描述中，原则上将不再重复对实施例的相同或对应组件的说明，除非特别需要。
在下面为了说明实施例而使用的附图中，为了便于观看，可将甚至平面图中的一些部分加阴影。
(第一实施例)
下面参照图1和图2说明作为本发明的第一实施例的半导体器件的结构。图1是示出作为根据本发明的第一实施例的LDMOS半导体的结构的平面图。图2是沿图1中的A-A线截取的剖视图。图1和图2中示出的LDMOS晶体管PD1是P沟道型MOS FET(场效应晶体管)。
图1示出：半导体衬底SB；分离绝缘膜SIS，其由嵌入形成在半导体衬底SB的上表面上方形成的隔离沟道中的绝缘膜制成；栅电极GE，其形成在半导体衬底SB和分离绝缘膜SIS上方。形成在半导体衬底SB内的是作为p+型半导体区的源区(源扩散层)SC；作为p+型半导体区的漏区(漏扩散层)DC；作为n+型半导体区的阱区WC；作为n型半导体区的阱区WL；作为p型半导体区的漂移区DFT。在图1中，虚线代表将所有被分离绝缘膜SIS覆盖的半导体衬底SB、漂移区DFT和阱区WL相互分离的边界。在平面图中，示出其中形成栅电极GE的区域带阴影。
如图1中所示，从分离绝缘膜SIS暴露源区SC、漏区DC和阱区WC、漂移区DFT的部分和阱区WL的部分的上表面。沟槽HL形成在分离绝缘膜SIS上方。
如图2中所示，P沟道型LDMOS晶体管PD1包括均形成在半导体衬底SB中的源区SC、漏区DC、阱区WC、阱区WL、漂移区DFT、作为n-型半导体区的阱区HWL、栅电极GE、栅绝缘膜GIS、分离绝缘膜SIS和沟槽HL。LDMOS晶体管PD1的上部部分被层间绝缘膜IS覆盖。穿过层间绝缘膜IS的接触插塞CN1、CN2和CN3连接到LDMOS晶体管PD1。另外，形成在层间绝缘膜IS上方的多条线INC连接到接触插塞CN1、CN2和CN3的上表面。
半导体衬底SB通常是p-型硅衬底。形成在半导体衬底SB上方的栅绝缘膜GIS通常由氧化硅膜制成。栅电极GE通常由多晶硅制成，栅电极GE形成在半导体衬底SB上方，使栅绝缘膜GIS插入其间。在半导体衬底SB的上表面附近，作为n-型半导体区的阱区HWL形成得相对深。
另外，在半导体衬底SB的上表面上方，作为p+型半导体区的漂移区DFT和作为n型半导体区的阱区WL形成得比阱区HWL浅。栅绝缘膜GIS形成得相比于沟槽TNC和分离绝缘膜SIS更靠近源区SC。也就是说，在平面图中，栅绝缘膜GIS和分离绝缘膜SIS布置得彼此相邻并且没有相互重叠。
密度比n型阱区WL小的n-型阱区HWL设置在整个LDMOS晶体管PD1上方。阱区WL和漂移区DFT布置成彼此相邻，使它们的边界直接在栅电极GE和栅氧化物膜下方。阱区WL形成得比漂移区DFT浅。
例如主要由氧化硅膜制成的分离绝缘膜SIS嵌入半导体衬底SB的上表面上方形成的沟槽TNC，达到比阱区WL和漂移区DFT浅的深度。在平面图上，在半导体衬底SB的上表面上方，源区SC和漏区DC被布置成将栅电极GE、栅绝缘膜GIS和分离绝缘膜SIS夹在其间。栅电极GE和漏区DC之间的距离大于栅电极GE和源区SC之间的距离。分离绝缘膜SIS插入栅电极GE和漏区DC之间并且直接位于栅电极GE下方。
其中形成LDMOS晶体管PD1的沟道的阱区WL被确定形状，以覆盖源区SC的下表面和侧壁。漂移区DFT被形成为覆盖漏区DC的下表面和分离绝缘膜SIS的下表面和侧壁。作为n+型半导体区的阱区WC的一个侧壁接触源区SC，阱区WC的下表面被阱区WL覆盖。源区SC、漏区DC和阱区WC形成在半导体衬底SB的上表面上方，达到比阱区WL、漂移区DFT和分离绝缘膜SIS浅的深度。漂移区DFT直接形成在栅绝缘膜GIS下方，还直接形成在分离绝缘膜SIS下方。源区SC侧的漂移区DFT的边缘直接位于栅绝缘膜GIS下方。
栅电极GE部分覆盖被形成为确保所需源-漏击穿电压的分离绝缘膜SIS。用这种结构获取的场板效应(field plate effect)提供高击穿电压。增大这个覆盖量减少了分离绝缘膜SIS边缘处的电场，进而抑制电子在热载流子应力下注入栅绝缘膜GIS和分离绝缘膜SIS的源侧边缘。此外，本申请中的“击穿电压”是指源和漏之间的电击穿电压，除非另外指明。栅截止时生效的击穿电压被称为截止击穿电压，栅导通时生效的击穿电压被称为导通击穿电压。
接触插塞CN1电连接到阱区WC和源区SC的上表面，使硅化物层(未示出)插入其间。也就是说，阱区WC和源区SC通过形成在它们上表面上方的硅化物层(未示出)而短路。阱区WC和源区SC之间的短路旨在抑制半导体衬底中的寄生双极性晶体管的基极电阻。阱区WC和源区SC短路防止寄生双极性晶体管导通。在这个背景下，例如，可通过由源区SC、阱区WL和漂移区DFT制成的PNP结来形成寄生双极性晶体管。
接触插塞CN2通过硅化物层(未示出)电连接到栅电极GE的上表面。接触插塞CN3通过硅化物层(未示出)电连接到漏区DC的上表面。
以上述方式，源区SC和漏区DC成对形成在半导体衬底SB的主面上方。分离绝缘膜SIS形成在源区SC和漏区DC之间的沟槽TNC中。栅绝缘膜GIS形成得比分离绝缘膜SIS更靠近源区SC。在源区SC和漏区DC之间，栅电极GE以在栅绝缘膜GIS和分离绝缘膜SIS上方延伸的方式形成。也就是说，栅电极GE以直接在栅绝缘膜GIS和分离绝缘膜SIS上方延伸的方式形成。
栅电极GE嵌入在分离绝缘膜SIS的上表面上方形成的沟槽HL中。这里，如果沟槽HL没有像P沟道型LDMOS晶体管(作为图38中示出的第一比较例的半导体器件)的情况一样形成在分离绝缘膜SIS的上表面上方，则经历下面的问题：由于栅电极GE的边缘下方的半导体衬底SB的表面上方的增强的电场，导致截止击穿电压下降。另外，在栅电极GE的边缘下方的半导体衬底SB的表面上方，因碰撞电离，电子增加，并且所得的电子流使寄生双极性晶体管导通，从而造成导通击穿电压下降。如图37中所示，这也应用于没有沟槽HL的N沟道型LDMOS晶体管CD1。图37是示出作为第一比较例的半导体器件的N沟道型LDMOS晶体管的剖视图。
N沟道型LDMOS晶体管和P沟道型LDMOS晶体管中每个的另一个问题在于，在热载流子应力下，造成STI结构的源侧边缘处的高电场的电场集中遭致界面态并且因碰撞电离产生的电子被注入STI结构的边缘中从而造成导通电阻波动。P沟道型LDMOS晶体管的另一个问题在于，因为电场在电子注入栅绝缘膜中的方向上取向，所以电子在STI结构的边缘处加速并且注入栅绝缘膜，造成不平衡的电场从而减小击穿电压。另一个问题在于，因这种电子注入造成的损害使STI结构的上边缘处的栅氧化物膜受损。
相比之下，如作为第二比较例的图39和图40中分别示出的LDMOS晶体管CD3和CD4中，通过使STI结构(即，分离绝缘膜SIS)的边缘交错，可容易料想到其中电场集中最高的STI结构边缘处的电场被减小。图39是示出作为第二比较例的半导体器件的N沟道型LDMOS晶体管C的剖视图。图40是示出作为第二比较例的另一个半导体器件的P沟道型LDMOS晶体管CD4的剖视图。
不同于第一实施例的LDMOS晶体管PD1(参见图2)，图39和图40中示出的第二比较例的LDMOS晶体管CD3和CD4没有沟槽HL。在分离绝缘膜SIS底部，源区SC侧的边缘交错。
图37和图39中示出的N沟道型LDMOS晶体管与图38和图40中指示的P沟道型LDMOS晶体管的不同在于以下方面：不同于P沟道型LDMOS晶体管，N沟道型LDMOS晶体管没有阱区HWL，N沟道型LDMOS晶体管中的源区SC、漏区DC、漂移区DFT、阱区WL和阱区WC的导电类型与P沟道型LDMOS晶体管中的导电类型相反。也就是说，在N沟道型LDMOS晶体管CD3中，源区SC和漏区DC是n+型，漂移区DFT是n型，阱区WL是p型，阱区WC是p+型。
此外，作为第四实施例(参见图33)的随后将讨论的N沟道型LDMOS晶体管PD4的结构也不同于以上讨论的第一实施例的P沟道型LDMOS晶体管PD1的结构(参见图2)。
图41示出在热载流子应力下LDMOS晶体管CD2(参见图38)和CD4(参见图40)的击穿电压变化的观察结果。图41是示出一方面第一比较例和第二比较例的半导体器件经受应力期间所过去的时间和另一方面它们的截止击穿电压BVoff之间的关系的曲线图表示。用虚线和空心菱形绘出LDMOS晶体管CD2的观察结果，用实线和实心矩形绘出LDMOS晶体管CD4的观察结果。也就是说，图41就击穿电压生存率(survival rate)而言比较其中STI结构不交错的第一比较例的LDMOS晶体管CD2与其中STI结构交错的第二比较例的LDMOS晶体管CD4。
在图41中的曲线图表示中，可发现，即使在图40中示出的交错结构中，在热载流子应力下，如在图38中的非交错结构的情况下一样，也出现击穿电压的降低。显而易见，这是由于电场集中的STI结构的源侧边缘出现两个拐角，这促使电子注入STI结构的边缘。如图42中的观察结果所指示的，代表注入电子量的栅电流Ig增大。
因此，如图43中的观察结果所指示的，上述交错结构无法减小导通电阻Rsp的变化量。然而，P沟道型LDMOS晶体管具有各种问题，这些问题源自电子在热载流子应力下正注入STI结构或栅氧化物膜，图40中示出的结构难以解决这些问题，如图41至图43中的观察结果所指示的。尽管不同于P沟道型，N沟道型LDMOS晶体管(参见图37至图39)不太可能遭遇电子注入栅绝缘膜并且栅绝缘膜受损的问题，但交错的STI结构仍然难以解决在热载流子应力下电子注入STI结构从而导致器件的击穿电压下降的问题，如以上参照图41至图43说明的。
此外，本申请中提到的“栅电流”是指在半导体衬底和栅电极之间流动具有栅绝缘膜或分离绝缘膜插入其间的电流。图42是示出一方面第一比较例和第二比较例的半导体器件经受应力期间所过去的时间和另一方面它们的栅电流Ig之间的关系的曲线图表示。图43是示出一方面第一比较例和第二比较例的半导体器件经受应力期间所过去的时间和另一方面它们的导通电阻Rsp之间的关系的曲线图表示。在图42和图43中，如图41中一样，用虚线和空心菱形绘出LDMOS晶体管CD2的观察结果，用实线和实心矩形绘出LDMOS晶体管CD4的观察结果。
为了解决以上问题，第一实施例具有在靠近栅绝缘膜GIS和源区SC的区域中图2中的分离绝缘膜SIS的上表面上方形成的沟槽HL，栅电极GE部分嵌入沟槽HL中。这里，不需要使栅电极GE在分离绝缘膜SIS上方的覆盖量比所需的长，因为嵌入沟槽HL中的栅电极GE减弱分离绝缘膜SIS的源侧边缘附近的半导体衬底SB中的电场。这样可以改进热载流子特性，同时防止当栅电极GE的覆盖量变长时由于长度Lov导致的截止击穿电压和导通击穿电压下降。这进而防止LDMOS晶体管的击穿电压波动并且增强栅绝缘膜的可靠性，使得半导体器件的可靠性提高。
根据第一实施例，栅电极GE嵌入分离绝缘膜SIS的部分中减弱了电场集中最高的分离绝缘膜SIS的边缘附近的电场。这抑制电子在载流子应力下注入分离绝缘膜SIS或栅绝缘膜GIS的边缘，减少导通电阻波动，防止栅绝缘膜GIS击穿。
以下，参照图3至图8说明制造第一实施例的半导体器件的方法。图3至图8是表征制造如图1和图2中示出的第一实施例的半导体器件的LDMOS晶体管的方法的剖视图。
首先，如图3中所示，制备p-型硅半导体衬底SB。接下来，使用熟知的光刻技术以使其中将形成LDMOS晶体管的那些区域敞口，之后将n型杂质注入半导体衬底SB的上表面中的方式形成光致抗蚀剂膜。在去除光致抗蚀剂膜之后，在超过1000℃的温度下执行热处理，以将n型杂质从半导体衬底SB的上表面扩散到更深的区域中，从而形成n-型阱区HWL。
然后，如图4中所示，在半导体衬底SB的表面上，沉积用于形成STI结构的硬掩模HM。硬掩模HM由例如氮化硅膜制成，或者通过氧化硅膜和氮化硅膜的层形成。接下来，使用光刻技术以使其中将形成STI结构的那些区域敞口的方式形成光致抗蚀剂膜。此后，执行各向异性蚀刻，将从光致抗蚀剂膜中的开口暴露的半导体衬底SB去除数百纳米的深度，之后去除光致抗蚀剂膜。
接下来，如图5中所示，在整个半导体衬底SB上沉积氧化硅膜，以填充沟槽TNC。此后，使用CMP(化学机械抛光)方法或回蚀方法从以上硬掩模HM去除氧化硅膜，只在沟槽TNC内部留下由氧化硅膜制成的分离绝缘膜SIS。此后，使用各向同性蚀刻或某种其它合适技术去除硬掩模HM。接下来，使用光刻技术，接连通过离子注入或某些其它合适措施，在半导体衬底SB的上表面上方形成p型漂移区DFT和n型阱区WL。p型漂移区DFT可领先于n型阱区WL形成，或反之亦然。
然后，如图6中所示，使用光刻技术形成光致抗蚀剂膜(未示出)，光致抗蚀剂膜敞口以暴露在沟槽TNC中的分离绝缘膜SIS的上表面上方将形成沟槽HL的那部分。光致抗蚀剂膜的开口直接位于分离绝缘膜SIS上方，远离分离绝缘膜SIS的边缘，并且在从平面图看与在后续工艺中将被安排在其中形成栅电极GE(参见图7)的区域重叠的区域中。接下来，使用例如该光致抗蚀剂膜作为掩模执行各向异性蚀刻，以在分离绝缘膜SIS的上表面上方形成沟槽HL。沟槽HL被形成为是分离绝缘膜SIS的深度的至少三分之一，但没有深得达到其底部。此后，去除光致抗蚀剂膜。
接下来，如图7中所示，使用热氧化方法等形成厚度达数纳米至数十纳米的栅绝缘膜GIS。在栅绝缘膜GIS上方，使用CVD(化学气相沉积)或某种其它合适方法，形成将构成栅电极GE的多晶硅层。然后，使用光刻技术形成光致抗蚀剂膜图案，光致抗蚀剂膜图案只覆盖被安排在其中形成栅电极GE的区域。此时，用光致抗蚀剂膜覆盖沟槽HL。此后，执行各向异性蚀刻，以暴露半导体衬底SB和分离绝缘膜SIS的上表面以形成栅电极GE的方式去除多晶硅，之后去除光致抗蚀剂膜。
然后，如图8中所示，使用光刻技术通过离子注入或某些其它合适措施接连形成漏区DC、源区SC和阱区WC。以此方式，形成具有源区SC、漏区DC、阱区WC、阱区WL、漂移区DFT、阱区HWL、栅电极GE、栅绝缘膜GIS、分离绝缘膜SIS和沟槽HL的LDMOS晶体管PD1。
接下来，例如，使用CVD法，在整个半导体衬底SB上方沉积层间绝缘膜IS。此后，使用光刻技术，在层间绝缘膜IS中形成多个连接孔。用诸如钨的导体填充这些连接孔，以形成接触插塞CN1至CN3。然后，在层间绝缘膜IS上方形成所需数量的布线层。与LDMOS晶体管连接的线INC构成布线层。例如，布线的主要材料是Al(铝)或Cu(铜)。以上述方式制作图1和图2中示出的结构。尽管未示出，但在最上面的布线层上方形成电极焊盘。
以下，说明作为第一实施例的半导体器件的效果。虽然第一实施例的一个目的是抑制热载流子应力下的导通电阻波动并且防止栅氧化物膜被击穿，但指示是否实现该目的的有效指标是反映在应力下注入的电子量的栅电流Ig。随后是对第一实施例的结构的沟槽HL(图2)特征内的栅电极GE(参见图2)如何起到减小栅电流Ig的效果的详细说明。
首先，说明被构造成没有沟槽HL的LDMOS晶体管CD2(参见图38)的栅电流Ig。可通过减弱分离绝缘膜SIS边缘附近的电场来减小该栅电流Ig。用于减小LDMOS晶体管CD2中的栅电流Ig的有效技术涉及按栅电极GE相对于分离绝缘膜SIS的覆盖量来增加长度Lov。图44是示出LDMOS晶体管CD2中栅电流Ig相对于长度Lov的变化的器件模拟结果的曲线图表示。
这里，长度Lov被作为直接在分离绝缘膜SIS下方的漂移区DFT的长度提供，即，作为相对于直接在分离绝缘膜SIS下方的漏区的长度Ld的比率(百分比)提供。p型漂移区DFT的长度Ld是恒定的。当作为栅电极GE的覆盖量的长度Lov增大时，分离绝缘膜SIS的源侧边缘处的电场减弱，使得栅电流Ig减小。然而，如图45中所示，出现截止击穿电压BVoff和导通击穿电压BVon降低的问题。
图45是示出LDMOS晶体管CD2中的截止击穿电压BVoff和导通击穿电压BVon相对于长度Lov的变化的曲线图表示。在图45中，用实线和实心菱形绘出截止击穿电压BVoff的曲线图，用虚线和空心三角形绘出导通击穿电压BVon的曲线图。
以下，说明第一实施例的结构，重点放在图2中示出的沟槽HL中栅电极GE的平面位置如何影响栅电流Ig。表征沟槽HL内栅电极GE的平面位置的布局参数包括沟槽HL的宽度Lt、分离绝缘膜SIS的源侧边缘和沟槽HL之间的距离Ls、作为栅电极GE相对于分离绝缘膜SIS的覆盖量的长度Lov。宽度Lt、距离Ls和长度Lov均是沿着构成LDMOS晶体管的源区和漏区的布置方向(即，沿着半导体衬底的主面的方向)的距离。
如图2中所示，参考符号Ly代表分离绝缘膜SIS在与半导体衬底SB的主面垂直的方向上的厚度，参考符号Lx代表沟槽HL在同一方向上的深度。也就是说，沟槽HL的深度Lx是从分离绝缘膜SIS的上表面到沟槽HL底部的距离。
随后是对当上述参数均变化时生效的栅电流Ig的变化的说明，其中有一些是参考器件模拟结果。
图9是器件模拟结果的曲线图表示，示出图2中示出的第一实施例的LDMOS晶体管PD1中栅电流Ig根据沟槽HL的宽度Lt而变化。这里，沟槽HL的宽度Lt作为长度Lov的比率(百分比)提供，长度Lov作为栅电极GE相对于分离绝缘膜SIS的覆盖量。长度Lov的值是恒定的。在这个模拟中，距离比率Ls/Lov固定于6.8％并且深度比率Lx/Ly固定于77％。在沟槽HL没有像第一比较例的LDMOS晶体管CD2(参见图38)中一样形成的情况下，即，在沟槽HL的宽度Lt固定于0％的情况下，栅电流Ig取图9中的虚线圈指示的值。
如图9中所示，当沟槽HL的宽度Lt从0％增至大约50％时，栅电流Ig逐渐减小。当宽度Lt是大约50％时，栅电流Ig最小。因此，相比于其中没有形成沟槽HL的第一比较例的LDMOS晶体管CD2(参见图38)，第一实施例的LDMOS晶体管PD1(参见图2)可将栅电流Ig减小大约三个数量级。
这里，图10是示出第一实施例的半导体器件中的分离绝缘膜的源区侧边缘的放大剖视图。在图10中，特定点B1、B2和C1被示出在分离绝缘膜SIS和半导体衬底SB之间的边界上。点B1代表分离绝缘膜SIS和半导体衬底SB之间的边界的上边缘。点B2表示分离绝缘膜SIS底部的源区侧边缘。点C1代表直接在栅电极GE的源区侧边缘下方的半导体衬底SB和分离绝缘膜SIS之间的边界。
图11是模拟结果的曲线图表示，示出沿着分离绝缘膜SIS的源侧边缘的图10的剖视图中边界线B1-B2上的半导体衬底SB侧的电场。图12是模拟结果的曲线图表示，示出边界线B1-B2上的半导体衬底SB侧的碰撞电离产生速率(IIGR)。如这些结果所指示的，图10中示出的沟槽HL内的栅电极GE使分离绝缘膜SIS的源侧边缘处的电场减弱，从而抑制碰撞电离的量。碰撞电离产生速率由此降低，可减少电子注入分离绝缘膜SIS或栅绝缘膜GIS中。
在图11和图12中，用实线绘出关于第一实施例的LDMOS晶体管PD1的结果并且用虚线绘出关于第一比较例的LDMOS晶体管CD2(参见图38)的结果。这里，在用实线绘出的第一实施例的曲线图中，距离比率Lt/Lov是43％。在用虚线绘出的第一比较例的曲线图中，宽度Lt是0。
如图9中所示，当沟槽HL的宽度Lt进一步从大约50％增大时，栅电流相反上升。其原因在于，如图13和图14中所示，高电场区转至漏侧并且碰撞电离的量增加，使得栅电流Ig流经沟槽HL的底部。图13是模拟结果的曲线图表示，示出图10的剖视图中边界线B2-C1上(即，分离绝缘膜SIS底部的半导体衬底SB侧上)的电场。图14是模拟结果的曲线图表示，示出图10的剖视图中边界线B2-C1上(即，分离绝缘膜SIS底部的半导体衬底SB侧上)的碰撞电离产生速率(IIGR)。
在图13和图14中，用实线和点划线绘出关于第一实施例的LDMOS晶体管PD1的结果并且用虚线绘出关于第一比较例的LDMOS晶体管CD2(参见图38)的结果。这里，在用实线绘出的第一实施例的曲线图中，距离比率Lt/Lov是43％；在用点划线绘出的第一实施例的曲线图中，距离比率Lt/Lov是98％；在用虚线绘出的第一比较例的曲线图中，宽度Lt是0。另外，在图13和图14中，距离比率Ls/Lov固定于6.8％并且深度比率Lx/Ly固定于77％。
图15是器件模拟结果的曲线图表示，示出截止击穿电压BVoff和导通击穿电压BVon相对于图2中示出的沟槽HL的宽度Lt的变化。如图9中一样，曲线图的水平轴代表沟槽HL的宽度Lt与作为栅电极GE相对于分离绝缘膜SIS的覆盖量的长度Lov的比率(百分比)。长度Lov的值是恒定的。在图15中，与第一实施例的LDMOS晶体管PD1(参见图2)相关地，绘出实心菱形的实线曲线图代表截止击穿电压BVoff的测量值并且绘出空心三角形的虚线曲线图表示导通击穿电压BVon的测量结果。
当宽度Lt超过大约50％时，截止击穿电压BVoff和导通击穿电压BVon都陡降。如果宽度Lt是大约50％或更小，则截止击穿电压BVoff和导通击穿电压BVon的下降是可忽略不计的。如果满足宽度Lt被设置成大约40％，则栅电流Ig可减小三个数量级，各击穿电压(参见图9)的下降可忽略不计。也就是说，热载流子特性改进并且防止栅电流Ig流经栅绝缘膜GIS，使得半导体器件的寿命延长。如说明的，优选地，以截止击穿电压BVoff和导通击穿电压BVon的下降是可忽略不计并且使栅电流Ig尽可能小这样的方式，确定沟槽HL的宽度Lt。
以下说明导通电阻Rsp(与代表LDMOS晶体管的性能的击穿电压一样重要的另一个指标)。如图16中所示，当沟槽HL的宽度Lt被设置成大约40％时，第一实施例的结构提供优于其中没有形成沟槽HL的第一比较例的LDMOS晶体管CD2(参见图38)大约5％的改进。图16是示出距离比率Lt/Lov和导通电阻Rsp之间关系的曲线图表示。这里，同样，距离比率Ls/Lov被设置成6.8％，深度比率Lx/Ly被设置成77％，长度Lov的值是恒定的。当沟槽HL的宽度Lt像第一比较例的LDMOS晶体管CD2(参见图38)中一样固定于0％时，导通电阻Rsp取图16中的虚线圈指示的值。
导通电阻Rs可如上所述减小的原因在于，在沟槽HL内形成栅电极GE可以直接在栅电极GE下方的半导体衬底SB中产生空穴累积层，使得其中形成累积层的半导体衬底SB中的电阻减小。
另一方面，在第一比较例的LDMOS晶体管CD2(参见图38)中，即使作为栅电极GE的覆盖量的长度Lov与漂移区DFT的长度Ld的比率(百分比)升高至大约70％，即，确保至少70V的截止击穿电压BVoff和导通击穿电压BVon的上限，也仅仅可得到大约2％的导通电阻Rsp的提高。因此，第一实施例的结构提供的优点是，还在减小导通电阻Rsp的方面提供相对大的改进。
图21是示出一方面长度Lov与长度Ld的比率(百分比)和另一方面导通电阻Rsp之间的关系的曲线图表示。在图21中，用实线绘出关于第一实施例的LDMOS晶体管PD1(参见图2)的结果，用虚线绘出关于第一比较例的LDMOS晶体管CD2的结果。在图21中，测得的LDMOS晶体管PD1的距离比率固定于Ls/Ld＝5％、Lt/Ld＝15％、Lx/Ly＝77％。长度Ld的值是恒定的。
后面是关于当分离绝缘膜SIS的源侧边缘和沟槽HL之间的距离Ls变化时的结果的说明，其中图2中示出的沟槽HL的漏侧边缘位置被固定，即，Ls+Lt保持恒定。
图17是器件模拟结果的曲线图表示，示出栅电流Ig相对于分离绝缘膜SIS的源侧边缘和沟槽HL之间的距离Ls的变化。绘出实线菱形的实线曲线图代表关于第一实施例的LDMOS晶体管PD1(参见图2)的测量值。虚线曲线图指示第一比较例的LDMOS晶体管CD(图38)中栅电流Ig的测量值。
这里，分离绝缘膜SIS的源侧边缘和沟槽HL之间的距离Ls被作为与作为栅电极GE相对于分离绝缘膜SIS的覆盖量的长度Lov的比率(百分比)提供。长度Lov的值是恒定的。在该模拟中，距离比率(Ls+Lt)/Lov固定于27％并且深度比率Lx/Ly固定于77％。
在图17的部分中，示出实线曲线图比虚线曲线图高。因此可明白，当沟槽HL的长度Ls是长度Lov的0.068％至2.3％时，使LDMOS晶体管PD1中的栅电流Ig比LDMOS晶体管CD2中的栅电流Ig大了大约三分之一个数量级。Ls/Lov是0.068％意味着，距离Ls等同于栅绝缘膜GIS的厚度。栅电流Ig以此方式增大的原因在于，过短的距离Ls使得栅电流Ig是由流过分离绝缘膜SIS的源侧边缘和图2中示出的沟槽HL之间的区域的电子流补充的。在该申请中，栅绝缘膜GIS的厚度(膜厚度)是指在与半导体衬底SB的主面垂直的方向上栅绝缘膜GIS的上表面和下表面之间的距离。
也就是说，在距离Ls等同于栅绝缘膜GIS的厚度的情况下，栅电流Ig上升并且半导体器件的可靠性对应地降低。为此原因，距离Ls需要大于栅绝缘膜GIS的膜厚度。沟槽HL因此远离源区SC侧的分离绝缘膜SIS的边缘形成。具体地，源区SC侧的沟槽HL的边缘的位置比源区SC侧的分离绝缘膜SIS的边缘更靠近漏区DC。
如图17中所示，当距离Ls从2.3％增至大约7％时，栅电流Ig接连减小。当距离Ls是大约7％时，栅电流Ig最小。当沟槽HL的距离Ls进一步增大时，栅电流Ig开始上升。其原因在于，沟槽HL内的栅电极GE距离电场最强的分离绝缘膜SIS的源侧边缘远，使得场板效应减弱。
如可从图18中的击穿电压模拟结果明白的，变化沟槽HL的距离Ls没有减小截止击穿电压BVoff或导通击穿电压BVon。图18是器件模拟结果的曲线图表示，示出相对于距离Ls的截止击穿电压BVoff和导通击穿电压BVon的值。在图18中，在第一实施例的LDMOS晶体管PD1(参见图2)中，绘出实线菱形的实线曲线图和绘出空心三角形的虚线曲线图分别表示截止击穿电压BVoff和导通击穿电压BVon的测量值。
在图18中，分离绝缘膜SIS的源侧边缘和图2中示出的沟槽HL之间的距离Ls作为与栅电极GE相对于分离绝缘膜SIS的覆盖量的长度Lov的比率(百分比)提供。长度Lov的值是恒定的。在该模拟中，距离比率(Ls+Lt)/Lov固定于27％并且深度比率Lx/Ly固定于77％。
如所描述地，当将确定沟槽HL的距离Ls时，优选地，应该选择最佳距离值以使栅电流Ig尽可能小。例如，如果距离Ls大致等同于栅绝缘膜GIS的厚度，则栅电流Ig变得大于LDMOS晶体管CD2中的栅电流，这不是期望的。距离Ls的值需要大于栅绝缘膜GIS的膜厚度。
漏区DC侧的沟槽HL的边缘被定位成比漏区SC侧的栅电极GE的边缘更靠近源区SC。也就是说，栅电极GE以朝向漏区DC延伸超过沟槽HL的方式形成。换句话讲，在超过沟槽HL的漏区DC侧的区域中，分离绝缘膜SIS插入栅电极GE和直接在栅电极GE下方的半导体衬底SB之间。如果栅电极GE没有朝向漏区DC延伸超过沟槽HL，则场板效应将是不充分的，这将会导致在栅电极GE下方的半导体衬底SB中电场变得较大的问题。
因此，在第一实施例中，漏区DC侧的栅电极GE的边缘没有终止于沟槽或源区SC侧，而是直接位于超过漏区DC侧的沟槽HL的边缘上方的漏区DC侧上。换句话讲，沟槽HL形成在远离漏区DC侧的栅电极GE的边缘的源区SC侧上。
以下，说明变化作为栅电极GE相对于分离绝缘膜SIS的覆盖量的长度Lov的结果。图19是器件模拟结果的曲线图表示，示出栅电流Ig相对于作为栅电极GE关于分离绝缘膜SIS的覆盖量的长度Lov的变化。这里，长度Lov被作为与图2中示出的直接在分离绝缘膜SIS下方的漂移区DFT的长度Ld的比率(百分比)提供。直接在分离绝缘膜SIS下方的漂移区DFT的长度Ld是恒定的。在针对LDMOS晶体管PD1(参见图2)的该模拟中，距离比率Ls/Ld固定于5.0％，距离比率Lt/Ld固定于15％，深度比率Lx/Ly固定于77％。另外，在图19中，绘出实心菱形的实线曲线图指示关于第一实施例的LDMOS晶体管PD1(参见图2)的测量结果。
如图19中所示，当使作为栅电极GE的覆盖量的长度Lov逐渐减小时，分离绝缘膜SIS的源侧边缘处的电场变强，使得栅电流IG变大。当长度Lov降至低于50％时，截止击穿电压BVoff下降，如图20中的击穿电压模拟结果示出的。这是因为，在分离绝缘膜SIS的源侧边缘处变强的电场造成截止状态下的击穿点从直接在栅电极GE的漏侧边缘下方的半导体衬底SB的表面转至分离绝缘膜SIS的源侧边缘，电场因此确定截止击穿电压BVoff。击穿点是指电场最大的位置。在击穿点，发生碰撞电离并且导致产生电子-空穴对。
图20是示出一方面距离比率Lov/Ld和另一方面截止击穿电压BVoff和导通击穿电压BVon之间的关系的曲线图表示。在针对LDMOS晶体管PD1(参见图2)的结构的该模拟中，距离比率Ls/Ld固定于5.0％，距离比率Lt/Ld固定于15％，深度比率Lx/Ly固定于77％。在图20中，绘出实心菱形的实线曲线图和绘出空心三角形的虚线曲线图分别表示第一实施例的LDMOS晶体管PD1(参见图2)中的截止击穿电压BVoff和导通击穿电压BVon的测量值。
如图21中的导通电阻Rsp的模拟结果所示的，长度Lov较短，导通电阻Rsp也增大。因此可明白，在图2中示出的沟槽HL内形成栅电极GE并且充分延长作为栅电极GE的覆盖量的长度Lov对于改进包括导通电阻Rsp、击穿电压和栅电流Ig的整体特性而言都是必不可少的。也就是说，作为覆盖量的长度Lov需要以使栅电极GE充分覆盖沟槽HL这样的方式得以设置。
接下来，说明作为第一实施例的半导体器件的结构，重点放在沟槽HL中栅电极GE的深度Lx如何影响栅电流Ig。图22是器件模拟结果的曲线图表示，示出栅电流Ig相对于图2中示出的沟槽HL的深度Lx的变化。这里，深度Lx被作为与分离绝缘膜SIS的厚度Ly的比率(百分比)提供。厚度Ly是恒定的。在该模拟和随后将讨论的图23至图25的曲线图中，距离比率Ls/Lov固定于6.8％并且距离比率Lt/Lov固定于20％。在沟槽HL没有像第一比较例的LDMOS晶体管CD2(参见图38)一样形成的情况下，即，在沟槽HL的深度Lx是0的情况下，栅电流Ig取图22中的虚线圈指示的值。
如图22中所示，当沟槽HL的深度比率Lx/Ly从0％增至77％时，栅电流Ig逐渐下降并且在大约77％时最小。这里，相比于深度比率Lx/Ly是0％的情况，栅电流Ig比当深度比率Lx/Ly是33％时下降大约一个数量级，使得得到优异的栅电流特性。栅电流Ig以此方式下降的原因在于，沟槽HL中栅电极GE的场板效应变强。此时，如图23中的击穿电压模拟结果所指示的，观察到截止击穿电压BVoff和导通击穿电压BVon没有下降。
图23是示出一方面深度比率Lx/Ly和另一方面截止击穿电压BVoff和导通击穿电压BVon之间的关系的曲线图表示。在图23中，绘出实心菱形的实线曲线图和绘出空心三角形的虚线曲线图分别表示第一实施例的LDMOS晶体管PD1(参见图2)中的截止击穿电压BVoff和导通击穿电压BVon的测量值。
如图22中所示，当沟槽HL的深度比率Lx/Ly从大约77％进一步增大时，栅电流Ig开始上升。这是因为，沟槽HL底部的电场变强并且碰撞电离的量相应增大，如图24中的电场模拟结果和图25中的碰撞电离产生速率的模拟结果所指示的。如果沟槽HL的深度比率Lx/Ly从77％过度增大，则担心的是，留在沟槽HL底部的分离绝缘膜SIS变薄，使得大栅电流Ig会流过膜并且遭致绝缘膜击穿。
图24是关于图10的剖视图中的边界线B2-C1上的半导体衬底SB侧的电场的模拟结果的曲线图表示。图25是关于同样图10的剖视图中的边界线B2-C1上的半导体衬底SB侧的碰撞电离产生速率(IIGR)的模拟结果的曲线图表示。
如上所述，沟槽HL的深度还应该被优选地设置成将使栅电流Ig尽可能小的最佳值。例如，在深度比率Lx/Ly是96％的情况下，意味着，留在沟槽HL底部的绝缘膜的厚度大致等同于栅绝缘膜GIS的厚度。在这种情况下，使栅电流Ig比其中没有形成沟槽HL的第一比较例的LDMOS晶体管CD2(参见图38)中的栅电流大，这不是期望的。优选地，沟槽HL底部的分离绝缘膜SIS的厚度应该大于栅绝缘膜GIS的膜厚度。为此原因，沟槽HL的底部位于分离绝缘膜SIS的深度的中途；沟槽HL没有穿透分离绝缘膜SIS。
因此，从通过减弱沟槽HL底部的电场来减小栅电流Ig的角度来说，沟槽HL的深度应该优选地是分离绝缘膜SIS的膜厚度的至少33％。也就是说，沟槽HL的深度应该优选地是分离绝缘膜SIS的膜厚度的至少三分之一。另外优选地，直接在沟槽HL下方的分离绝缘膜SIS的膜厚度大于栅绝缘膜GIS的膜厚度。
(第二实施例)
以下，参照图26至图28说明第二实施例，在第二实施例中，使LDMOS晶体管的分离绝缘膜的顶表面上方形成的多个沟槽中的每个的宽度比第一实施例中的小。图26是示出作为第二实施例的半导体器件的LDMOS晶体管PD2a的平面图。图27是示出作为第二实施例的半导体器件的变形的LDMOS晶体管PD2b的平面图。图28是作为第二实施例的半导体器件的LDMOS晶体管PD2a的剖视图，该剖视图是沿图26中的D-D线截取的。此外，沿着图27中的E-E线截取的剖视图得到与图28中示出的剖视图相同的结构。
图28中示出的LDMOS晶体管PD2a是P沟道型元件，与以上参照图2说明的第一实施例中一样。除了其内形成多个沟槽HL之外，第二实施例的LDMOS晶体管PD2a具有与以上结合第一实施例说明的LDMOS晶体管PD1(参见图2)相同的结构。在平面图中，沟槽HL的形状可被确定成均如图26中的狭缝或均如图27中指示的一系列点。狭缝之间或点之间的间隔可以是恒定的或不同的。
图29是比较第二实施例的LDMOS晶体管PD2a中的栅电流Ig与LDMOS晶体管PD1(参见图2)中的栅电流Ig的曲线图表示。相对于图28中示出的LDMOS晶体管PD2a，参考符号Ls代表从分离绝缘膜SIS的源侧边缘到沟槽HL的最短距离，参考符号Lt表示包括所有沟槽HL的整个沟槽区在源侧方向上的宽度。在图29以及随后将讨论的图30和图31中，距离比率Ls/Lov固定于6.8％，距离比率Lt/Lov固定于20％，深度比率Lx/Ly固定于77％。
如图29中所示，比较LDMOS晶体管PD2a与LDMOS晶体管PD1表明，只要LDMOS晶体管PD2a中的值Ls和Lt分别等于LDMOS晶体管PD1中的值Ls和Lt，LDMOS晶体管PD2a就提供与上述第一实施例相同的效果。如图30和图31中所示，使第二实施例中的截止击穿电压BVoff、导通击穿电压BVon和导通电阻Rsp的值等同于第一实施例中的值。也就是说，第二实施例的LDMOS晶体管PD2a提供与以上讨论的第一实施例的其对应部分相同的效果。
图30是就截止击穿电压BVoff和导通击穿电压BVon而言比较LDMOS晶体管PD2a与LDMOS晶体管PD1的曲线图表示。在图30中，用实线曲线图指示截止击穿电压BVoff并且用虚线曲线图指示导通击穿电压BVon。图31是就导通电阻Rsp而言比较LDMOS晶体管PD2a与LDMOS晶体管PD1的曲线图表示。如同图26和图28中示出的LDMOS晶体管PD2a，图27中指示的LDMOS晶体管PD2b提供与上述第一实施例相同的效果。
此外，第二实施例中的多个沟槽HL中每个的宽度小于第一实施例中的，使得构成栅电极GE的多晶硅可容易地填充在沟槽HL中，从而使沟槽HL上方的交错多晶硅表面平滑。也就是说，在沟槽HL的宽度大的情况下，填充在沟槽HL中的栅电极GE的上表面形成带有交错体的大凹形部分，这会在处理期间造成问题。对于第二实施例，不担心这种问题。具体地，除其他之外，第二实施例消除了在处理栅电极GE时预料到的、涉及交错部分中留下ARC(抗反射涂层)的残留物的问题，ARC是在微制造期间使用的。
(第三实施例)
以下，说明第三实施例，重点放在如何在LDMOS晶体管的分离绝缘膜底部形成衬垫绝缘膜。
图32是示出第三实施例的半导体器件的LDMOS晶体管PD3的剖视图。除了在分离绝缘膜SIS下方形成衬垫绝缘膜LIS之外，LDMOS晶体管PD3具有与第一实施例的LDMOS晶体管PD1(参见图2)相同的结构。也就是说，分离绝缘膜SIS形成在沟槽TNC中，使衬垫绝缘膜LIS插入其间。具体地，衬垫绝缘膜LIS和分离绝缘膜SIS以此次序形成在沟槽TNC的底部上方。衬垫绝缘膜LIS通常由氮化硅膜制成。这个结构还提供了与上述第一实施例相同的效果。
这里，衬垫绝缘膜LIS也形成分离绝缘膜。也就是说，在第三实施例中，分离绝缘膜具有由两个绝缘膜制成的层叠结构。沟槽HL的底部达到两个绝缘膜之间的边界，即，分离绝缘膜SIS和衬垫绝缘膜LIS之间的边界。也就是说，沟槽HL达到衬垫绝缘膜LIS，而沟槽HL的底部没有达到包括分离绝缘膜SIS和衬垫绝缘膜LIS的分离绝缘膜的底部。换句话讲，在分离绝缘膜由多个绝缘膜制成的结构中，沟槽HL达到构成分离绝缘膜的多个膜的最底部。
此外，当对第三实施例执行各向异性蚀刻以在分离绝缘膜SIS的上表面上方形成沟槽HL时，分离绝缘膜SIS和衬垫绝缘膜LIS的不同蚀刻选择性比率使得相对容易地停止直接在衬垫绝缘膜LIS上方形成沟槽HL。这进而允许沟槽HL的深度Lx受衬垫绝缘膜LIS的厚度控制。结果，沟槽HL的深度的可控性提高，使得栅电流Ig的减小以相对稳定的方式实现。
(第四实施例)
图33是示出作为第四实施例的半导体器件的LDMOS晶体管PD4的剖视图。LDMOS晶体管PD4是以上讨论的第一实施例中的LDMOS晶体管PD1(参见图2)的变形，LDMOS晶体管PD4是类型与第一实施例的其对应部分不同的N沟槽型MOS晶体管。第四实施例还提供了由于栅电极GE嵌入沟槽HL中而导致增强的场板效应。因此，如图34中的模拟结果所指示的，LDMOS晶体管PD4使电场比第一比较例的N沟槽型LDMOS晶体管CD1(参见图37)小，从而将阱电流Iw减小大约一个数量级，阱电流Iw反映碰撞电离产生速率(IIGR)的大小。以此方式，第四实施例的半导体器件可抑制热载流子应力下的导通电阻Rsp的波动，使得半导体器件的可靠性提高。
这里，如图35中的模拟结果所指示的，可归因于沟槽HL的形成的截止击穿电压BVoff和导通击穿电压BVon没有下降。另外，如图36中的模拟结果所指示的，第四实施例提供使导通电阻减小6.0％的效果。
图34是就其内的阱电流Iw而言比较LDMOS晶体管PD4与LDMOS晶体管CD1的曲线图表示。图35是就其截止击穿电压BVoff和导通击穿电压BVon而言比较LDMOS晶体管PD4与LDMOS晶体管CD1的曲线图表示。在图35中，用实线曲线图指示截止击穿电压BVoff并且用虚线曲线图指示导通击穿电压BVon。图36是就其导通电阻Rsp而言比较LDMOS晶体管PD4与LDMOS晶体管CD1的曲线图表示。在图34至图36中的每个中，指示为“没有沟槽HL”的位置绘出LDMOS晶体管CD1的值，指示为“存在沟槽HL”的位置绘出LDMOS晶体管PD4的值。
要理解，虽然已经参照附图结合具体实施例描述了本发明，但明显的是，根据以上描述，对于本领域的技术人员而言，许多替代、修改和变形将变得清楚。
例如，虽然上述实施例中的每个中LDMOS晶体管的分离绝缘膜被说明为具有STI结构，但分离绝缘膜可另选地具有LOCOS结构。
因此，本发明旨在涵盖所有这种落入所附权利要求书的精神和范围内的替代、修改和变形。

Claims (5)

1.一种半导体器件，所述半导体器件包括：
半导体衬底；
与第一导电类型的漏区成对的所述第一导电类型的源区，所述源区和所述漏区形成在所述半导体衬底的主面的上方；
分离绝缘膜，其嵌入于在所述源区和所述漏区之间的所述半导体衬底的所述主面的上方所形成的隔离沟槽中；
栅绝缘膜，其形成在所述分离绝缘膜和所述源区之间的所述半导体衬底的上方；
栅电极，在所述源区和所述漏区之间，以直接在所述栅绝缘膜之上并且直接在所述分离绝缘膜之上延伸的方式形成该栅电极；
所述第一导电类型的漂移区，其形成在所述分离绝缘膜下方的所述半导体衬底中，所述漂移区的一个边缘直接位于所述栅绝缘膜下方；以及
沟槽，其形成在所述分离绝缘膜的上表面的上方，所述沟槽使所述栅电极部分地嵌入其内；
其中，所述栅电极和所述漏区之间的间隔比所述栅电极和所述源区之间的间隔长；
其中，所述沟槽被定位成远离所述分离绝缘膜在所述源区侧上的边缘，所述沟槽还被定位成对于源侧而远离所述栅电极在所述漏区侧上的边缘，以及
其中，所述沟槽的底部被定位于所述分离绝缘膜的深度的中途。
2.根据权利要求1所述的半导体器件，
其中，所述沟槽的深度是所述分离绝缘膜的厚度的至少三分之一，以及
其中，在所述沟槽的底部和直接在所述沟槽下方的所述半导体衬底之间的距离大于所述栅绝缘膜的厚度。
3.根据权利要求1所述的半导体器件，其中，
在所述分离绝缘膜在所述源区侧上的边缘和所述沟槽之间的距离大于所述栅绝缘膜的厚度。
4.根据权利要求1所述的半导体器件，其中，
在所述分离绝缘膜的上表面的上方形成多个所述沟槽。
5.根据权利要求1所述的半导体器件，
其中，所述分离绝缘膜具有由多个层叠绝缘膜制成的结构，以及
其中，所述沟槽达到所述层叠绝缘膜的最底部。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106129117A (zh) * 2016-07-29 2016-11-16 东南大学 一种高可靠性的横向双扩散金属氧化物半导体管
CN106571393A (zh) * 2015-10-07 2017-04-19 爱思开海力士有限公司 具有沟槽绝缘场板和金属场板的横向高压集成器件
JP2018101683A (ja) * 2016-12-20 2018-06-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108336134A (zh) * 2016-12-28 2018-07-27 瑞萨电子株式会社 半导体装置及其制造方法
CN108962991A (zh) * 2017-05-22 2018-12-07 力晶科技股份有限公司 半导体元件及其制造方法
CN112909095A (zh) * 2021-01-21 2021-06-04 上海华虹宏力半导体制造有限公司 Ldmos器件及工艺方法
CN113889523A (zh) * 2020-07-01 2022-01-04 苏州华太电子技术有限公司 基于立体栅场板结构的半导体器件及其制作方法
CN115863406A (zh) * 2023-03-02 2023-03-28 广州粤芯半导体技术有限公司 横向扩散金属氧化物半导体器件
CN118073206A (zh) * 2024-04-22 2024-05-24 芯联集成电路制造股份有限公司 半导体器件的制备方法及半导体器件

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6279346B2 (ja) * 2014-02-27 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置
US9553143B2 (en) * 2015-02-12 2017-01-24 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
CN106571388B (zh) * 2015-10-08 2018-10-12 无锡华润上华科技有限公司 具有resurf结构的横向扩散金属氧化物半导体场效应管
KR102286014B1 (ko) * 2015-11-23 2021-08-06 에스케이하이닉스 시스템아이씨 주식회사 개선된 온저항 및 브레이크다운전압을 갖는 고전압 집적소자
JP6688653B2 (ja) * 2016-03-30 2020-04-28 エイブリック株式会社 半導体装置および半導体装置の製造方法
TWI647850B (zh) * 2017-05-17 2019-01-11 立錡科技股份有限公司 高壓元件及其製造方法
US10600908B2 (en) * 2017-05-17 2020-03-24 Richtek Technology Corporation High voltage device and manufacturing method thereof
JP6837384B2 (ja) * 2017-05-23 2021-03-03 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6904854B2 (ja) * 2017-08-30 2021-07-21 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US10505038B2 (en) * 2017-09-28 2019-12-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and associated fabricating method
DE102017130223B4 (de) 2017-12-15 2020-06-04 Infineon Technologies Ag Halbleitervorrichtung mit elektrisch parallel geschalteten planaren Feldeffekttransistorzellen und zugehöriger DC-DC-Wandler
JP7114290B2 (ja) * 2018-03-16 2022-08-08 株式会社東芝 半導体装置
JP7315743B2 (ja) * 2018-03-29 2023-07-26 ラピスセミコンダクタ株式会社 半導体装置
JP7040976B2 (ja) 2018-03-29 2022-03-23 ラピスセミコンダクタ株式会社 半導体装置
CN110767740B (zh) * 2018-07-27 2021-10-15 无锡华润上华科技有限公司 半导体器件及其制造方法
JP7157691B2 (ja) 2019-03-20 2022-10-20 株式会社東芝 半導体装置
JP7265470B2 (ja) 2019-12-24 2023-04-26 株式会社東芝 半導体装置
US11508757B2 (en) * 2021-01-12 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Breakdown voltage capability of high voltage device
US12057475B2 (en) * 2021-03-11 2024-08-06 Taiwan Semiconductor Manufacturing Company Limited Field effect transistor including a downward-protruding gate electrode and methods for forming the same
CN114899103B (zh) * 2022-07-13 2022-09-13 北京芯可鉴科技有限公司 碳化硅ldmosfet器件制造方法及碳化硅ldmosfet器件
CN117276329A (zh) * 2023-11-20 2023-12-22 深圳天狼芯半导体有限公司 一种具有沟槽栅的ldmos及制备方法
CN117790579B (zh) * 2024-02-27 2024-05-17 合肥晶合集成电路股份有限公司 一种ldmos结构以及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030001202A1 (en) * 2001-05-11 2003-01-02 Akio Kitamura Semiconductor device
JP2005183633A (ja) * 2003-12-18 2005-07-07 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
US20090256212A1 (en) * 2008-04-11 2009-10-15 Texas Instruments, Inc. Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
US20090273029A1 (en) * 2008-05-02 2009-11-05 William Wei-Yuan Tien High Voltage LDMOS Transistor and Method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7368785B2 (en) * 2005-05-25 2008-05-06 United Microelectronics Corp. MOS transistor device structure combining Si-trench and field plate structures for high voltage device
JP2008182106A (ja) * 2007-01-25 2008-08-07 Denso Corp 半導体装置
JP5385679B2 (ja) 2008-05-16 2014-01-08 旭化成エレクトロニクス株式会社 横方向半導体デバイスおよびその製造方法
JP2009302450A (ja) * 2008-06-17 2009-12-24 Sharp Corp 半導体装置およびその製造方法
JP5769915B2 (ja) 2009-04-24 2015-08-26 ルネサスエレクトロニクス株式会社 半導体装置
US8729631B2 (en) * 2012-08-28 2014-05-20 United Microelectronics Corp. MOS transistor
US8704304B1 (en) * 2012-10-05 2014-04-22 United Microelectronics Corp. Semiconductor structure
JP6279346B2 (ja) * 2014-02-27 2018-02-14 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030001202A1 (en) * 2001-05-11 2003-01-02 Akio Kitamura Semiconductor device
JP2005183633A (ja) * 2003-12-18 2005-07-07 Toyota Central Res & Dev Lab Inc 半導体装置とその製造方法
US20090256212A1 (en) * 2008-04-11 2009-10-15 Texas Instruments, Inc. Lateral drain-extended mosfet having channel along sidewall of drain extension dielectric
US20090273029A1 (en) * 2008-05-02 2009-11-05 William Wei-Yuan Tien High Voltage LDMOS Transistor and Method

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106571393A (zh) * 2015-10-07 2017-04-19 爱思开海力士有限公司 具有沟槽绝缘场板和金属场板的横向高压集成器件
CN106129117A (zh) * 2016-07-29 2016-11-16 东南大学 一种高可靠性的横向双扩散金属氧化物半导体管
CN108321203B (zh) * 2016-12-20 2023-06-30 瑞萨电子株式会社 半导体器件及其制造方法
JP2018101683A (ja) * 2016-12-20 2018-06-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
CN108321203A (zh) * 2016-12-20 2018-07-24 瑞萨电子株式会社 半导体器件及其制造方法
CN108336134A (zh) * 2016-12-28 2018-07-27 瑞萨电子株式会社 半导体装置及其制造方法
CN108336134B (zh) * 2016-12-28 2023-05-05 瑞萨电子株式会社 半导体装置
CN108962991A (zh) * 2017-05-22 2018-12-07 力晶科技股份有限公司 半导体元件及其制造方法
CN108962991B (zh) * 2017-05-22 2021-08-10 力晶积成电子制造股份有限公司 半导体元件及其制造方法
CN113889523A (zh) * 2020-07-01 2022-01-04 苏州华太电子技术有限公司 基于立体栅场板结构的半导体器件及其制作方法
CN113889523B (zh) * 2020-07-01 2024-04-26 苏州华太电子技术股份有限公司 基于立体栅场板结构的半导体器件及其制作方法
CN112909095A (zh) * 2021-01-21 2021-06-04 上海华虹宏力半导体制造有限公司 Ldmos器件及工艺方法
CN112909095B (zh) * 2021-01-21 2024-03-19 上海华虹宏力半导体制造有限公司 Ldmos器件及工艺方法
CN115863406A (zh) * 2023-03-02 2023-03-28 广州粤芯半导体技术有限公司 横向扩散金属氧化物半导体器件
CN118073206A (zh) * 2024-04-22 2024-05-24 芯联集成电路制造股份有限公司 半导体器件的制备方法及半导体器件

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