JP2005039169A - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents

Abstract

【課題】 高出力化に付随して要求される高耐破壊化を満たすヘテロ接合バイポーラトランジスタを提供する。
【解決手段】 ＧａＡｓからなるｎ型のサブコレクタ層１１０と、サブコレクタ層１１０上に形成され、サブコレクタ層１１０よりアバランシェ係数の小さい半導体材料からなるｎ型の第１のコレクタ層１２１と、第１のコレクタ層１２１上に形成され、サブコレクタ層１１０より低い不純物濃度のｎ型又はｉ型のＧａＡｓからなる第２のコレクタ層２０３と、第２のコレクタ層２０３上に形成され、ＧａＡｓからなるｐ型のベース層２０４と、ベース層２０４上に形成され、ベース層２０４よりバンドギャップの大きな半導体材料からなるｎ型のエミッタ層２０５とを備えるヘテロ接合バイポーラトランジスタ。
【選択図】 図１

Description

本発明は、縦型ゲート電極を有するヘテロ接合バイポーラトランジスタおよびその製造方法に関するものである。

エミッタにバンドギャップの大きな半導体を用いたヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：HBT）は、携帯電話機等に用いられる高周波アナログ素子として実用化されている。特にエミッタにＩｎＧａＰを用いたＩｎＧａＰ／ＧａＡｓＨＢＴは、温度依存性が小さく、高信頼性のデバイスとしてその使用方法は今後ますます多岐にわたっていくと予想される。

以下、図を用いて、一般的なＩｎＧａＰ／ＧａＡｓＨＢＴのデバイス構造およびその製造方法（例えば、特許文献１参照。）を説明する。
図４は、ｎｐｎ型ＩｎＧａＰ／ＧａＡｓＨＢＴの構造を示す断面図である。
図４に示されるように、ＩｎＧａＰ／ＧａＡｓＨＢＴは、半絶縁性のＧａＡｓ半導体基板４００と、半導体基板４００上にｎ型不純物を高濃度でドープして形成されたｎ⁺型ＧａＡｓサブコレクタ層４１０と、サブコレクタ層４１０上の所定領域に凸部となるように形成された第１段目の層４２０と、第１段目の層４２０上の所定領域に第２段目の凸部となるように形成された第２段目の層４３０と、第２段目の層４３０上に形成された例えばＴｉ／Ｐｔ／Ａｕからなるエミッタ電極４４０と、第２段目の層４３０周辺の露出している第１段目の層４２０上にベース層４２２と接触するように熱拡散させて形成されたＰｔを含む多層メタル等であるベース電極４５０と、第１段目の層４２０周辺の露出しているサブコレクタ層４１０上に形成されたＡｕＧｅ／Ｎｉ／Ａｕ等からなるコレクタ電極４６０と、イオン注入および不活性化熱処理により素子周辺領域に形成され、サブコレクタ層４１０から半導体基板４００に達し、単位ＨＢＴを電気的に分離する素子分離領域４７０とから構成される。

ここで、第１段目の層４２０は、低不純物濃度のｎ型もしくはノンドープのＧａＡｓコレクタ層４２１と、高濃度のｐ型ＧａＡｓベース層４２２と、ｎ型ＩｎＧａＰエミッタ層４２３とが順に積層されてなる。
また、第２段目の層４３０は、ｎ型ＧａＡｓエミッタキャップ層４３１と、低接触抵抗のｎ型ＩｎＧａＡｓエミッタコンタクト層４３２とが順に積層されてなる。
特開２０００−２６０７８３号公報

ところで、近年ＩｎＧａＰ／ＧａＡｓ系ＨＢＴの使用用途は拡大し、ＨＢＴに対して高出力化および高耐破壊化が求められている。例えば、携帯電話機の送信アンプに限定しても、従来のＣＤＭＡ方式ではなく、ＧＳＭ方式の端末送信部のパワーデバイスとして実用化する場合、３〜４Ｗの高出力、つまり、電圧定在波比（Voltage Standing Wave Ratio：ＶＳＷＲ）＝１０：１で破壊されないことが要求される。

しかしながら、従来のＩｎＧａＰ／ＧａＡｓ系ＨＢＴでは、高出力化に付随して要求される高耐破壊化を満たすことができないという問題がある。
ここで、図５、６を用いて、高出力化に付随して起こるＨＢＴの破壊について説明する。
図５は、ＩｎＧａＰ／ＧａＡｓ系ＨＢＴのコレクタ電圧Ｖ_C−コレクタ電流Ｉ_C特性および破壊曲線を示す図である。なお、Ｖ_C−Ｉ_C特性は異なるベース電流Ｉ_B時におけるものであり、破壊曲線は各ベース電流Ｉ_B時におけるＨＢＴが破壊する点をプロットし、つないだものである。

図５から、ＨＢＴの破壊は高電流領域Ａ、低電流領域Ｂでの破壊に分けることができ、高出力化に付随して起こる破壊は、高電流領域Ａのコレクタ電圧６Ｖ近傍における破壊領域に負荷曲線が重なっていることが原因と考えられる。

図６は、本発明者が行った電界強度シミュレーション結果を示す図である。図６において、横軸はエミッタ層表面からサブコレクタ層への距離を示し、縦軸は各電流値での電界強度を示している。また、図６（ａ）は低電流領域Ｂ（例えば、Ｉ_B＝１μＡ、Ｖ_C＝３．５Ｖ）におけるものであり、図６（ｂ）は低電流領域Ｂと高電流領域Ａとの間（例えば、Ｉ_B＝１０μＡ、Ｖ_C＝３．５Ｖ）におけるものであり、図６（ｃ）は高電流領域Ａ（例えば、Ｉ_B＝３４μＡ、Ｖ_C＝３．５Ｖ）におけるものである。

図６から、低電流領域Bではベース・コレクタ界面に最大電界が印加され、ベース・コレクタ界面において破壊の要因となるアバランシェブレークダウンが発生するが（図６（ａ））、電流が増大してコレクタ濃度を超える濃度の電子がコレクタに注入されると（Ｋｉｒｋ効果）、最大電界が印加される領域がベース側からサブコレクタ側に移行し（図６（ｂ））、更に電流を増大させると、コレクタ・サブコレクタ界面に最大電界が印加され（図６（ｃ））、コレクタ・サブコレクタ界面においてアバランシェブレークダウンが発生することがわかる。なお、この現象については著者A.Szeによる参考図書2nd edition of Semiconductor Devicesのページ147に詳細に説明されている。

以上の説明から、高出力化に付随して起こるＨＢＴの破壊は、コレクタ・サブコレクタ界面におけるアバランシェブレークダウンの発生を起因とするものであることがわかる。
そこで、本発明は、かかる問題点に鑑み、高出力化に付随して要求される高耐破壊化を満たすヘテロ接合バイポーラトランジスタを提供することを目的とする。

上記目的を達成するために、本発明のヘテロ接合バイポーラトランジスタは、ＧａＡｓからなるｎ型のサブコレクタ層と、前記サブコレクタ層上に形成され、前記サブコレクタ層よりアバランシェ係数の小さい半導体材料からなるｎ型の第１のコレクタ層と、前記第１のコレクタ層上に形成され、前記サブコレクタ層より低い不純物濃度のｎ型又はｉ型のＧａＡｓからなる第２のコレクタ層と、前記第２のコレクタ層上に形成され、ＧａＡｓからなるｐ型のベース層と、前記ベース層上に形成され、前記ベース層よりバンドギャップの大きな半導体材料からなるｎ型のエミッタ層とを備えることを特徴とする。ここで、前記第１のコレクタ層は、Ｉｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなってもよいし、前記第１のコレクタ層は、ディスオーダされた構造を有してもよいし、前記エミッタ層は、Ｉｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなってもよい。また、前記第１のコレクタ層は、Ａｌ_yＧａ_1-yＡｓ（０≦ｙ≦１）からなってもよいし、前記第１のコレクタ層のＡｌ組成比ｙは、前記サブコレクタ層との界面から前記第２のコレクタ層との界面に向けて段階的に変化してもよいし、前記エミッタ層は、Ａｌ_yＧａ_1-yＡｓ（０≦ｙ≦１）からなってもよい。

これによって、高電流時において電界が集中するコレクタ・サブコレクタ界面にアバランシェ係数の小さい半導体材料からなる半導体層が挿入され、コレクタ・サブコレクタ界面におけるアバランシェブレークダウンを抑制することができるので、高出力化に付随して要求される高耐破壊化を満たすヘテロ接合バイポーラトランジスタを実現することができる。

ここで、前記第１のコレクタ層は、１×１０¹⁷ｃｍ^-3以上の不純物濃度を有してもよい。また、前記第１のコレクタ層は、２００ｎｍ未満の膜厚を有してもよい。
これによって、コレクタ抵抗を低減させ、オン抵抗を抑えることができるので、高効率のヘテロ接合バイポーラトランジスタを実現することができる。
また、前記第１のコレクタ層の不純物濃度は、前記サブコレクタ層との界面から前記第２のコレクタ層の界面に向かう方向に低くなってもよい。

これによって、第１のコレクタ層およびサブコレクタ層、第１のコレクタ層および第２のコレクタ層の伝導帯の不連続を緩和し、オン抵抗を抑えることができるので、高効率のヘテロ接合バイポーラトランジスタを実現することができる。
また、前記ヘテロ接合バイポーラトランジスタは、さらに、前記第１のコレクタ層と前記第２のコレクタ層との間に形成された半導体層を備え、前記半導体層は、前記第１のコレクタ層と前記第２のコレクタ層との間の伝導帯の不連続を緩和してもよい。また、前記半導体層は、前記第１のコレクタ層又は前記第２のコレクタ層と同一の半導体材料からなり、１×１０¹⁸ｃｍ^-3以下の不純物濃度を有するｎ型のスペーサ層であってもよいし、前記半導体層は、前記第１のコレクタ層と接し、前記第１のコレクタ層と同一の半導体材料からなり、１×１０¹⁸ｃｍ^-3以下の不純物濃度を有するｎ型の第１のスペーサ層と、前記第２のコレクタ層と接し、前記第２のコレクタ層と同一の半導体材料からなり、１×１０¹⁸ｃｍ^-3以下の不純物濃度を有するｎ型の第２のスペーサ層とからなってもよい。

これによって、第１のコレクタ層および第２のコレクタ層の伝導帯の不連続を緩和し、オン抵抗を抑えることができるので、高効率のヘテロ接合バイポーラトランジスタを実現することができる。

また、本発明は、ヘテロ接合バイポーラトランジスタの製造方法であって、半導体基板上にサブコレクタ層、第１のコレクタ層、第１のスペーサ層、第２のスペーサ層、第２のコレクタ層、ベース層およびエミッタ層を順次積層する第１のステップと、前記エミッタ層の所定領域を第１のエッチング液によりエッチングする第２のステップと、前記エッチングされたエミッタ層をマスクにし、前記ベース層、第２のコレクタ層および第２のスペーサ層を第２のエッチング液によりエッチングする第３のステップと、前記第２のエッチング液によるエッチングで露出した第１のスペーサ層および第１のコレクタ層の所定領域を第３のエッチング液によりエッチングする第４のステップとを含むことを特徴とするヘテロ接合バイポーラトランジスタの製造方法とすることもできる。ここで、前記サブコレクタ層、ベース層、第２のコレクタ層および第２のスペーサ層は、それぞれ不純物が添加されたＧａＡｓからなり、前記第１のコレクタ層および第１のスペーサ層は、それぞれ不純物が添加されたＩｎＧａＰからなり、前記第３のステップにおける第２のエッチング液は、燐酸・過酸化水素系エッチング液であり、前記第４のステップにおける第３のエッチング液は、水で希釈した塩酸であってもよいし、前記ヘテロ接合バイポーラトランジスタは、さらに、エミッタキャップ層およびエミッタコンタクト層と、エミッタ電極、コレクタ電極およびベース電極とを備え、前記第１のステップは、前記エミッタ層上に前記エミッタキャップ層およびエミッタコンタクト層を順次積層する第１のサブステップと、前記エミッタキャップ層およびエミッタコンタクト層の所定領域を第４のエッチング液によりエッチングする第２のサブステップとを含み、ヘテロ接合バイポーラトランジスタの製造方法は、さらに、前記第３のエッチング液によるエッチングで露出したサブコレクタ層上に前記コレクタ電極を形成する第５のステップと、前記第４のエッチング液によるエッチングで露出したエミッタ層上に前記エミッタ電極を、前記エミッタコンタクト層上に前記ベース電極を形成する第６のステップとを含んでもよいし、前記ヘテロ接合バイポーラトランジスタは、段形状を有し、第２のサブステップにおいて、前記エミッタキャップ層およびエミッタコンタクト層の所定領域をエッチングすることにより前記段形状を形成する３段目の層を形成し、前記第２のステップにおいて、前記３段目の層外端より外部に存在するエミッタ層をエッチングし、前記第３のステップにおいて、当該エッチングされたエミッタ層をマスクにして、前記ベース層、第２のコレクタ層および第２のスペーサ層をエッチングすることにより、前記段形状を形成する２段目の層を形成し、前記第４のステップにおいて、前記２段目の層外端より外部に存在する前記第１のスペーサ層および第１のコレクタ層をエッチングすることにより、前記段形状を形成する１段目の層を形成してもよい。

これによって、第１のスペーサ層およびサブコレクタ層はそれぞれエッチング液によるエッチングのストッパー層として機能するので、エッチング加工精度を大幅に向上させるヘテロ接合バイポーラトランジスタの製造方法を実現することができる。

本発明に係るヘテロ接合バイポーラトランジスタによれば、コレクタ・サブコレクタ界面におけるアバランシェブレークダウンを抑制することができるので、高出力化に付随して要求される高耐破壊化を満たすヘテロ接合バイポーラトランジスタを実現できるという効果が奏される。また、本発明に係るヘテロ接合バイポーラトランジスタによれば、オン抵抗を抑えることができるので、高効率のヘテロ接合バイポーラトランジスタを実現することができるという効果が奏される。

よって、本発明により、高出力化に付随して要求される高耐破壊化を満たす高効率のＨＢＴを提供することが可能となり、ＧＳＭ方式の端末送信部のパワーデバイスとして実用化可能なＨＢＴを実現することができ、実用的価値は極めて高い。

以下、本発明の実施の形態におけるヘテロ接合バイポーラトランジスタについて、図面を参照しながら説明する。
図１は、本実施の形態のＨＢＴの構造を示す断面図である。
本実施の形態のＨＢＴは、高出力化に付随して要求される高耐破壊化を満たすＨＢＴを実現することを目的とするものであって、半絶縁性のＧａＡｓ半導体基板１００と、半導体基板１００上に形成され、ｎ型不純物を５×１０¹⁸ｃｍ^-3の高濃度でドープして形成されるｎ⁺型ＧａＡｓサブコレクタ層１１０と、サブコレクタ層１１０上の所定領域に凸部となるように形成された第１段目の層１２０ａ、１２０ｂと、第１段目の層１２０ａ上の所定領域に第２段目の凸部となるように形成された第２段目の層１３０と、第２段目の層１３０上の所定領域に第３段目の凸部となるように形成された第３段目の層１４０と、第３段目の層１４０上に形成されたＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるエミッタ電極１５０と、第３段目の層１４０周辺の露出している第２段目の層１３０上にベース層１３２とオーミック接触するように熱処理して形成されたＰｔ／Ｔｉ／Ｐｔ／Ａｕからなるベース電極１６０と、第１段目の層１２０ａ周辺の露出しているサブコレクタ層１１０上に形成されたＡｕＧｅ／Ｎｉ／Ａｕからなるコレクタ電極１７０と、素子周辺領域に形成され、第１段目の層１２０ｂから半導体基板１００に達し、単位ＨＢＴを電気的に分離する素子分離領域１８０とから構成される。

ここで、第１段目の層１２０ａ、１２０ｂは、サブコレクタ層１１０のＧａＡｓよりアバランシェ係数が小さい半導体材料であるＩｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなり、ｎ型不純物を１×１０¹⁷ｃｍ^-3以上の濃度、例えば１×１０¹⁷ｃｍ^-3の濃度でドープして形成される膜厚２００ｎｍ未満、例えば１００ｎｍのＩｎ_XＧａ_1-XＰ第１のコレクタ層１２１と、第１のコレクタ層１２１と同一の半導体材料であるＩｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなり、ｎ型不純物を１×１０¹⁸ｃｍ^-3以下の濃度、例えば１×１０¹⁸ｃｍ^-3の濃度でドープして形成される膜厚１０ｎｍの第１のコレクタ層１２１との伝導帯の不連続を緩和するＩｎ_XＧａ_1-XＰ第１のスペーサ層１２２とが順に積層されてなる。

このとき、第１のコレクタ層１２１の不純物濃度は１×１０¹⁷ｃｍ^-3以上であるので、コレクタ抵抗を低減させることができる。すなわち、第１のコレクタ層１２１の不純物濃度依存性を示す以下の表１にあるように、要求される特性（効率４５％以上、ＶＳＷＲ＝１０：１以上）を満たしつつ、高効率化することができる。

また、第１のコレクタ層１２１の膜厚は最終の素子の保護膜形成や配線形成の段切れを考慮して決められ、２００ｎｍ未満であるので、コレクタ抵抗を低減させることができる。すなわち、第１のコレクタ層１２１の膜厚依存性を示す以下の表２にあるように、要求される特性（効率４５％以上、ＶＳＷＲ＝１０：１以上）を満たしつつ、コレクタ抵抗を低減させことができる。

また、第１のスペーサ層１２２の不純物濃度は１×１０¹⁸ｃｍ^-3以下であるので、ＨＢＴの破壊の起点となるスペーサ層中での電界集中を抑制することができる。すなわち、第１のスペーサ層１２２の不純物濃度依存性を示す以下の表３にあるように、要求される特性（効率４５％以上、ＶＳＷＲ＝１０：１）を満たしつつ、不純物濃度２×１０¹⁸ｃｍ^-3を境にして起こる極端な破壊性の低下を回避することができる。

また、第２段目の層１３０は、第２のコレクタ層１３２と同一の半導体材料であるＧａＡｓからなり、ｎ型不純物を１×１０¹⁸ｃｍ^-3以下の濃度、例えば１×１０¹⁸ｃｍ^-3の濃度でドープして形成される膜厚１０ｎｍの第２のコレクタ層１３２との伝導帯の不連続を緩和するＧａＡｓ第２のスペーサ層１３１と、ｎ型不純物を１×１０¹⁶ｃｍ^-3の濃度でドープして形成される膜厚５００ｎｍのＧａＡｓ第２のコレクタ層１３２と、ｐ型不純物を４×１０¹⁹ｃｍ^-3の濃度でドープして形成される膜厚１００ｎｍのＧａＡｓベース層１３３と、ベース層１３３のＧａＡｓよりバンドギャップが大きい半導体材料であるＩｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなり、ｎ型不純物を１×１０¹⁸ｃｍ^-3の濃度でドープして形成される膜厚５０ｎｍのＩｎ_XＧａ_1-XＰエミッタ層１３４とが順に積層されてなる。このとき、第２のスペーサ層１３１の不純物濃度は１×１０¹⁸ｃｍ^-3以下であるので、破壊の起点となるスペーサ層中での電界集中を抑制することができる。

第３段目の層１４０は、ｎ型不純物を３×１０¹⁸ｃｍ^-3の濃度でドープして形成される膜厚２００ｎｍのＧａＡｓエミッタキャップ層１４１と、ｎ型不純物を１×１０¹⁹ｃｍ^-3の濃度でドープして形成される膜厚１００ｎｍのＩｎＧａＡｓエミッタコンタクト層１４２とが順に積層されてなる。

次に、以上のような構造を有するＨＢＴの製造方法について図２、３に示す断面図に沿って説明する。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。

まず、図２（ａ）に示されるように、分子線エピタキシ法（ＭＢＥ法）もしくは有機金属化学気相成長法（ＭＯＣＶＤ法）等の結晶成長法により、サブコレクタ層１１０、第１のコレクタ層１２１、第１のスペーサ層１２２、第２のスペーサ層１３１、第２のコレクタ層１３２、ベース層１３３、エミッタ層１３４、エミッタキャップ層１４１およびエミッタコンタクト層１４２を半導体基板１００上に順に積層する。

次に、図２（ｂ）に示されるように、フォトレジスト２１０により第３段目の層１４０形成のためのパターンを形成し、燐酸・過酸化水素・水の混合溶液によりエミッタコンタクト層１４２およびエミッタキャップ層１４１を順次エッチングすることにより、島状の第３段目の層１４０を形成する。このとき、エミッタ層１３４は殆どエッチングされない。

次に、図２（ｃ）に示されるように、フォトレジスト２２０により第２段目の層１３０形成のためのパターンを形成し、水で希釈した塩酸によりエミッタ層１３４を選択的にエッチングした後、エミッタ層１３４をマスクにして、燐酸・過酸化水素・水の混合溶液によりベース層１３３、第２のコレクタ層１３２および第２のスペーサ層１３１を順次エッチングすることにより、島状の第２段目の層１３０を形成する。このとき、第１のスペーサ層１２２はＩｎＧａＰからなるので、燐酸・過酸化水素系エッチング液によるエッチングのストッパー層として機能することとなり、非常に高い加工性で第２段目の層１３０形成のためのエッチングを行うことができる。

次に、図３（ａ）に示されるように、フォトレジスト３００により素子分離領域１８０形成のためのパターンを形成し、第１のスペーサ層１２２、第１のコレクタ層１２１およびサブコレクタ層１１０に加速電圧２００ｋｅＶ、ドーズ量８×１０¹³ｃｍ^-2の注入条件でＨｅイオン注入することにより、素子分離領域１８０を形成する。

次に、図３（ｂ）に示されるように、フォトレジスト３１０により第１段目の層１２０ａ、１２０ｂおよびコレクタ電極１７０形成のためのパターンを形成し、水で希釈した塩酸により第１のスペーサ層１２２および第１のコレクタ層１２１を選択的にエッチングすることにより、第１段目の層１２０ａ、１２０ｂを形成する。そして、露出したサブコレクタ層１１０上に金属を蒸着し、リフトオフすることにより、ＡｕＧｅ／Ｎｉ／Ａｕからなるコレクタ電極１７０を形成する。このとき、サブコレクタ層１１０はＧａＡｓからなるので、水で希釈した塩酸によるエッチングのストッパー層として機能することとなり、非常に高い加工性で第１段目の層１２０ａ、１２０ｂおよびコレクタ電極１７０形成のためのエッチングを行うことができる。

次に、図３（ｃ）に示されるように、フォトレジスト３２０によりエミッタ電極１５０およびベース電極１６０形成するためのパターンを形成した後、エミッタ層１３４およびエミッタコンタクト層１４２上に金属を蒸着し、リフトオフすることにより、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕからなるエミッタ電極１５０およびベース電極１６０を同時に形成する。そして、熱処理を行うことにより、エミッタ電極１５０、ベース電極１６０およびコレクタ電極１７０を合金化し、素子分離領域１８０を不活性化させ、さらに、ベース電極１６０をベース層１３３にオーミック接触させる。

以上のように本実施の形態のＨＢＴによれば、サブコレクタ層１１０上には、サブコレクタ層１１０の半導体材料であるＧａＡｓよりアバランシェ係数が小さいＩｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなる第１のコレクタ層１２１と、サブコレクタ層１１０の不純物濃度よりも低濃度のｎ型の第２のコレクタ層１３２とが形成される。よって、高電流時において電界が集中するコレクタ・サブコレクタ界面にアバランシェ係数の小さい半導体材料からなる半導体層が挿入され、コレクタ・サブコレクタ界面におけるアバランシェブレークダウンを抑制することができるので、本実施の形態のＨＢＴは、高出力化に付随して要求される高耐破壊化を満たすＨＢＴを実現することができる。例えば、ＶＳＷＲ＝１０：１で破壊されないので、ＧＳＭ方式の端末送信部のパワーデバイスとして実用化可能なＨＢＴを実現することができる。

また、本実施の形態のＨＢＴによれば、第１のコレクタ層１２１と第２のコレクタ層１３２との間には、第１のコレクタ層１２１および第２のコレクタ層１３２の伝導帯の不連続を緩和する第１のスペーサ層１２２と第２のスペーサ層１３１とが存在する。よって、コレクタ抵抗を低減させ、オン抵抗を抑えることができるので、本実施の形態のＨＢＴは、高効率のＨＢＴを実現することができる。

なお、本実施の形態のＨＢＴにおいて、第１のコレクタ層１２１の不純物濃度は、１×１０¹⁷ｃｍ^-3の一定の濃度であるとした。しかし、第１のコレクタ層１２１の不純物濃度は、サブコレクタ層との界面において５×１０¹⁸ｃｍ^-3であり、第２のコレクタ層との界面において１×１０¹⁷ｃｍ^-3であり、サブコレクタ層との界面から第２のコレクタ層との界面に向けて段階的あるいは連続的に低くなってもよい。これによって、第１のコレクタ層およびサブコレクタ層、第１のコレクタ層および第２のコレクタ層の伝導帯の不連続を緩和し、オン抵抗を抑えることができることができるので、高効率のＨＢＴを実現することができる。

また、本実施の形態のＨＢＴにおいて、第１のスペーサ層１２２はＩｎＧａＰからなり、第２段目の層１３０を形成する際に、第１のスペーサ層１２２を燐酸・過酸化水素系エッチング液によるエッチングのストッパー層として機能させた。しかし、第１のスペーサ層はＡｌＧａＡｓからなり、第２段目の層を形成する際に、第１のスペーサ層をクエン酸・過酸化水素系エッチング液によるエッチングのストッパー層として機能させてもよい。これによって、ＩｎＧａＰからなる第１のスペーサ層を用いた場合と同様にエッチング加工精度を大幅に向上させることができる。

また、本実施の形態のＨＢＴにおいて、第２のコレクタ層１３２は、ｎ型不純物がドープされたＧａＡｓからなるとした。しかし、第２のコレクタ層１３２は、ノンドープのｉ型のＧａＡｓからなってもよい。
また、本実施の形態のＨＢＴにおいて、第１のコレクタ層１２１と第２のコレクタ層１３２との間には、第１のスペーサ層１２２と第２のスペーサ層１３１とが存在するとした。しかし、第１のコレクタ層１２１と第２のコレクタ層１３２との間には、第１のスペーサ層１２２と第２のスペーサ層１３１とが存在しなくてもよいし、また、どちらか一方だけが存在してもよい。

また、本実施の形態のＨＢＴにおいて、第１のコレクタ層１２１は、サブコレクタ層１１０の半導体材料であるＧａＡｓよりアバランシェ係数が小さいＩｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなるとした。しかし、ＧａＡｓよりアバランシェ係数が小さい半導体材料であればそれに限られず、第１のコレクタ層は、例えば、ＡｌＧａＡｓあるいはＧａＰ等の他の半導体材料からなってもよい。

また、第１のコレクタ層１２１は、ディスオーダされた構造を有してもよい。これによって、コレクタ抵抗を低減させ、オン抵抗を抑えることができることができるので、高効率のＨＢＴを実現することができる。
また、本実施の形態のＨＢＴにおいて、第１のコレクタ層１２１は、Ｉｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなり、また、エミッタ層１３４は、Ｉｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなるとした。しかし、第１のコレクタ層は、Ａｌ_yＧａ_1-yＡｓ（０≦ｙ≦１）からなり、また、エミッタ層１３４は、Ａｌ_yＧａ_1-yＡｓ（０≦ｙ≦１）からなってもよい。

また、本実施の形態のＨＢＴにおいて、第１のコレクタ層１２１は、Ｉｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなるとした。しかし、第１のコレクタ層は、Ａｌ_yＧａ_1-yＡｓ（０≦ｙ≦１）からなり、Ａｌ組成ｙをサブコレクタ層との界面から第２のコレクタ層との界面に向けて段階的に減少させてもよい。これによって、第１のコレクタ層およびサブコレクタ層、第１のコレクタ層および第２のコレクタ層の伝導帯の不連続を緩和し、オン抵抗を抑えることができることができるので、高効率のＨＢＴを実現することができる。

本発明は、ヘテロ接合バイポーラトランジスタに利用でき、特に携帯電話機等に用いられる高周波アナログ素子等に利用することができる。

本発明の実施の形態のＨＢＴの構造を示す断面図である。 同実施の形態のＨＢＴの製造方法を説明するための断面図である。 同実施の形態のＨＢＴの製造方法を説明するための断面図である。 従来のＨＢＴの構造を示す断面図である。 高出力化に付随して起こるＨＢＴの破壊について説明するためのＶ_C−Ｉ_C特性および破壊曲線を示す図である。 高出力化に付随して起こるＨＢＴの破壊について説明するための電界強度シミュレーション結果を示す図である。

符号の説明

１００、４００ 半導体基板
１１０、４１０ サブコレクタ層
１２０ａ、１２０ｂ、４２０ 第１段目の層
１２１ 第１のコレクタ層
１２２ 第１のスペーサ層
１３０、４３０ 第２段目の層
１３１ 第２のスペーサ層
１３２ 第２のコレクタ層
１３３、４２２ ベース層
１３４、４２３ エミッタ層
１４０ 第３段目の層
１４１、４３１ エミッタキャップ層
１４２、４３２ エミッタコンタクト層
１５０、４４０ エミッタ電極
１６０、４５０ ベース電極
１７０、４６０ コレクタ電極
１８０ 素子分離領域
２１０、２２０、３００、３１０、３２０ フォトレジスト
４２１ コレクタ層

Claims (17)

1. ＧａＡｓからなるｎ型のサブコレクタ層と、
   前記サブコレクタ層上に形成され、前記サブコレクタ層よりアバランシェ係数の小さい半導体材料からなるｎ型の第１のコレクタ層と、
   前記第１のコレクタ層上に形成され、前記サブコレクタ層より低い不純物濃度のｎ型又はｉ型のＧａＡｓからなる第２のコレクタ層と、
   前記第２のコレクタ層上に形成され、ＧａＡｓからなるｐ型のベース層と、
   前記ベース層上に形成され、前記ベース層よりバンドギャップの大きな半導体材料からなるｎ型のエミッタ層とを備える
   ことを特徴とするヘテロ接合バイポーラトランジスタ。
2. 前記第１のコレクタ層は、１×１０¹⁷ｃｍ^-3以上の不純物濃度を有する
   ことを特徴とする請求項１に記載のヘテロ接合バイポーラトランジスタ。
3. 前記第１のコレクタ層は、２００ｎｍ未満の膜厚を有する
   ことを特徴とする請求項１又は２に記載のヘテロ接合バイポーラトランジスタ。
4. 前記第１のコレクタ層の不純物濃度は、前記サブコレクタ層との界面から前記第２のコレクタ層の界面に向かう方向に低くなる
   ことを特徴とする請求項１〜３のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
5. 前記ヘテロ接合バイポーラトランジスタは、さらに、
   前記第１のコレクタ層と前記第２のコレクタ層との間に形成された半導体層を備え、
   前記半導体層は、前記第１のコレクタ層と前記第２のコレクタ層との間の伝導帯の不連続を緩和する
   ことを特徴とする請求項１〜４のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
6. 前記半導体層は、前記第１のコレクタ層又は前記第２のコレクタ層と同一の半導体材料からなり、１×１０¹⁸ｃｍ^-3以下の不純物濃度を有するｎ型のスペーサ層である
   ことを特徴とする請求項５に記載のヘテロ接合バイポーラトランジスタ。
7. 前記半導体層は、前記第１のコレクタ層と接し、前記第１のコレクタ層と同一の半導体材料からなり、１×１０¹⁸ｃｍ^-3以下の不純物濃度を有するｎ型の第１のスペーサ層と、前記第２のコレクタ層と接し、前記第２のコレクタ層と同一の半導体材料からなり、１×１０¹⁸ｃｍ^-3以下の不純物濃度を有するｎ型の第２のスペーサ層とからなる
   ことを特徴とする請求項５に記載のヘテロ接合バイポーラトランジスタ。
8. 前記第１のコレクタ層は、Ｉｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなる
   ことを特徴とする請求項１〜７のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
9. 前記第１のコレクタ層は、ディスオーダされた構造を有する
   ことを特徴とする請求項８に記載のヘテロ接合バイポーラトランジスタ。
10. 前記エミッタ層は、Ｉｎ_XＧａ_1-XＰ（０．４７≦ｘ≦０．５２）からなる
    ことを特徴とする請求項１〜９のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
11. 前記第１のコレクタ層は、Ａｌ_yＧａ_1-yＡｓ（０≦ｙ≦１）からなる
    ことを特徴とする請求項１〜７のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
12. 前記第１のコレクタ層のＡｌ組成比ｙは、前記サブコレクタ層との界面から前記第２のコレクタ層との界面に向けて段階的に変化する
    ことを特徴とする請求項１１に記載のヘテロ接合バイポーラトランジスタ。
13. 前記エミッタ層は、Ａｌ_yＧａ_1-yＡｓ（０≦ｙ≦１）からなる
    ことを特徴とする請求項１１又は１２に記載のヘテロ接合バイポーラトランジスタ。
14. ヘテロ接合バイポーラトランジスタの製造方法であって、
    半導体基板上にサブコレクタ層、第１のコレクタ層、第１のスペーサ層、第２のスペーサ層、第２のコレクタ層、ベース層およびエミッタ層を順次積層する第１のステップと、
    前記エミッタ層の所定領域を第１のエッチング液によりエッチングする第２のステップと、
    前記エッチングされたエミッタ層をマスクにし、前記ベース層、第２のコレクタ層および第２のスペーサ層を第２のエッチング液によりエッチングする第３のステップと、
    前記第２のエッチング液によるエッチングで露出した第１のスペーサ層および第１のコレクタ層の所定領域を第３のエッチング液によりエッチングする第４のステップとを含む
    ことを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
15. 前記サブコレクタ層、ベース層、第２のコレクタ層および第２のスペーサ層は、それぞれ不純物が添加されたＧａＡｓからなり、前記第１のコレクタ層および第１のスペーサ層は、それぞれ不純物が添加されたＩｎＧａＰからなり、
    前記第３のステップにおける第２のエッチング液は、燐酸・過酸化水素系エッチング液であり、
    前記第４のステップにおける第３のエッチング液は、水で希釈した塩酸である
    ことを特徴とする請求項１４に記載のヘテロ接合バイポーラトランジスタの製造方法。
16. 前記ヘテロ接合バイポーラトランジスタは、さらに、エミッタキャップ層およびエミッタコンタクト層と、エミッタ電極、コレクタ電極およびベース電極とを備え、
    前記第１のステップは、前記エミッタ層上に前記エミッタキャップ層およびエミッタコンタクト層を順次積層する第１のサブステップと、前記エミッタキャップ層およびエミッタコンタクト層の所定領域を第４のエッチング液によりエッチングする第２のサブステップとを含み、
    ヘテロ接合バイポーラトランジスタの製造方法は、さらに、
    前記第３のエッチング液によるエッチングで露出したサブコレクタ層上に前記コレクタ電極を形成する第５のステップと、
    前記第４のエッチング液によるエッチングで露出したエミッタ層上に前記エミッタ電極を、前記エミッタコンタクト層上に前記ベース電極を形成する第６のステップとを含む
    ことを特徴とする請求項１４又は１５に記載のヘテロ接合バイポーラトランジスタの製造方法。
17. 前記ヘテロ接合バイポーラトランジスタは、段形状を有し、
    第２のサブステップにおいて、前記エミッタキャップ層およびエミッタコンタクト層の所定領域をエッチングすることにより前記段形状を形成する３段目の層を形成し、
    前記第２のステップにおいて、前記３段目の層外端より外部に存在するエミッタ層をエッチングし、前記第３のステップにおいて、当該エッチングされたエミッタ層をマスクにして、前記ベース層、第２のコレクタ層および第２のスペーサ層をエッチングすることにより、前記段形状を形成する２段目の層を形成し、
    前記第４のステップにおいて、前記２段目の層外端より外部に存在する前記第１のスペーサ層および第１のコレクタ層をエッチングすることにより、前記段形状を形成する１段目の層を形成する
    ことを特徴とする請求項１６に記載のヘテロ接合バイポーラトランジスタの製造方法。

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