[go: up one dir, main page]

CN1577883A - 异质结双极型晶体管及其制造方法 - Google Patents

异质结双极型晶体管及其制造方法 Download PDF

Info

Publication number
CN1577883A
CN1577883A CNA2004100318078A CN200410031807A CN1577883A CN 1577883 A CN1577883 A CN 1577883A CN A2004100318078 A CNA2004100318078 A CN A2004100318078A CN 200410031807 A CN200410031807 A CN 200410031807A CN 1577883 A CN1577883 A CN 1577883A
Authority
CN
China
Prior art keywords
mentioned
layer
collector layer
collector
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100318078A
Other languages
English (en)
Other versions
CN100347861C (zh
Inventor
村山启一
田村彰良
能米雅信
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Craib Innovations Ltd
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1577883A publication Critical patent/CN1577883A/zh
Application granted granted Critical
Publication of CN100347861C publication Critical patent/CN100347861C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/137—Collector regions of BJTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/80—Heterojunction BJTs
    • H10D10/821—Vertical heterojunction BJTs

Landscapes

  • Bipolar Transistors (AREA)

Abstract

本发明提供满足伴随高输出化而要求的高耐破坏化的异质结双极型晶体管，该异质结双极型晶体管具有：由GaAs构成的n型子集电极层(110)；在子集电极层(110)上形成的、由比子集电极层(110)的雪崩系数小的半导体材料构成的n型第1集电极层(121)；在第1集电极层(121)上形成的、比子集电极层(110)的杂质浓度低的n型或者i型GaAs构成的第2集电极层(132)；在第2集电极层(132)上形成的、由GaAs构成的P型基极层(133)；在基极层(133)上形成的、由比基极层(133)的带隙大的半导体材料构成的发射极层(134)。

Description

异质结双极型晶体管及其制造方法
技术领域
本发明涉及一种异质结双极型晶体管及其制造方法。
背景技术
发射极使用带隙大的半导体的异质结双极型晶体管(Heterojiunction Bipolar Transistor：HBT)，已用作诸如便携式电话机中使用的高频模拟元件。特别是发射极使用InGaP的InGaP/GaAs HBT的温度依赖性小，可以预想作为高可靠性元件，其使用方法今后将越来越多。
以下，用图来说明普通的InGaP/GaAs HBT元件的结构及其制造方法(例如，参照专利文献1：日本特开2000-260783号公报)。
图1是表示npn型InGaP/GaAs HBT结构的剖面图。
如图1所示，InGaP/GaAs HBT由以下几部分构成：半绝缘性的GaAs半导体衬底400；在半导体衬底400上以高浓度掺杂n型杂质而形成的n+型GaAs子集电极层410；在子集电极层410的预定区域上形成的成凸状的第1阶梯层420；在第1阶梯层420上的预定区域上形成的第2阶成凸状的第2阶梯层430；在第2阶梯层430上形成的由诸如Ti/Pt/Au构成的发射极电极440；作为诸如包含Pt的多层金属的基极电极450，它是在第2阶梯层430周边所露出的第1阶梯层420上以与基极层422接触的方式通过热扩散所形成的；集电极电极460，它在第1阶梯层420周边所露出的子集电极层410上形成，由AuGe/Ni/Au等构成；单元隔离区域470，在单元周边区域通过离子注入以及钝化处理而形成，从子集电极层410到半导体衬底400，将单位HBT进行电隔离。
在此，低杂质浓度的n型或者无掺杂的GaAs集电极层421、高浓度的p型GaAs基极层422、及n型InGaP发射极层423顺次叠层构成第1阶梯层420。
另外，n型GaAs发射极覆盖层431、及低接触电阻的n型InGaAs发射极接触层432顺次叠层构成第2阶梯层430。
但是，由于近年来InGaP/GaAs类HBT使用用途的扩大，要求HBT高输出化以及高耐破坏化。例如，即使是便携式电话机的发送放大器，在用作GSM方式而非现有CDMA方式的终端发送部的功率器件时，也要求在3～4W的高输出下，即电压驻波比(Voltage Standing WaveRatio∶VSWR)＝10∶l下不能被破坏。
但是，现有的InGaP/GaAs类HBT有这样的问题：不能满足伴随高输出化而要求的高耐破坏化。
在此，用图2、3就伴随高输出化而引起的HBT的破坏加以说明。
图2是表示InGaP/GaAs类HBT的集电极电压Vc-集电极电流Ic特性以及破坏曲线的图。而且，Vc-Ic特性是在不同的基极电流IB下得到的，破坏曲线是画出不同基极电流IB时的HBT破坏点并连接起来的图。
根据图2，HBT的破坏可以分为大电流区域A和小电流区域B的破坏，可以认为伴随高输出化而引起的破坏的原因是，负载曲线在大电流区域A的集电极电压6V附近的破坏区域重合。
图3A～图3C是表示本发明人进行的电场强度模拟结果的图。在图3A～图3C中，横轴表示从发射极层表面到子集电极层的距离，纵轴表示不同电流值下的电场强度。另外，图3A是在小电流区域B(例如，IB＝1μA、Vc＝3.5V)的图，图3B是在小电流区域B和大电流区域A之间(例如，IB＝10μA、Vc＝3.5V)的图，图3C是在大电流区域A(例如，IB＝34μA、Vc＝3.5V)的图。
从图3A～图3C可知：在小电流区域B中，如果在基极-集电极界面上施加最大电场，就在基极-集电极界面产生成为破坏要因的雪崩击穿(图3A)，但是如果电流增大使超过集电极浓度的电子注入集电极(Kirk效应)，则施加了最大电场的区域从基极侧向集电极侧移动(图3B)，如果再增大电流，则集电极-子集电极界面被施加最大电场(图3C)，在集电极-子集电极界面上产生雪崩击穿。另外，对于这种现象，由A.Sze所著的参考图书《半导体器件》第2版(2ndedition of Semiconductor Devices)的第147页中进行了详细的说明。
根据以上说明可知：伴随着高输出化而引起的HBT破坏，起因是在集电极-子集电极界面产生的雪崩击穿。
发明内容
因此，鉴于这样的问题点，本发明的目的在于提供满足伴随高输出化而要求的高耐破坏化的异质结双极型晶体管。
为达到上述目的，本发明的异质结双极型晶体管的特征是具备：由GaAs构成的n型子集电极层；在上述子集电极层上形成的、由雪崩系数比上述子集电极层小的半导体材料构成的n型第1集电极层；在上述第1集电极层上形成的、由杂质浓度比上述子集电极层低的n型或者i型GaAs构成的第2集电极层；在上述第2集电极层上形成的、由GaAs构成的p型基极层；在上述基极层上形成的、由带隙比上述基极层大的半导体材料构成的n型发射极层。其中，上述第1集电极层也可以由InxGa1-xP(0.47≤x≤0.52)构成，上述第1集电极层也可以具有无序的结构，上述发射极层也可以由InxGa1-xP(0.47≤x≤0.52)构成。另外，上述第1集电极层也可以由AlyGa1-yAs(0≤y≤1)构成，上述第1集电极层的Al组成比y也可以从与上述子集电极层接触的界面向与上述第2集电极层接触的界面成阶梯变化，上述发射极层也可以由AlyGa1-yAs(0≤y≤1)构成。
这样，可以将由雪崩系数小的半导体材料构成的半导体层插入大电流时电场集中的集电极-子集电极界面，抑制集电极-子集电极界面的雪崩击穿，因此可以实现满足伴随高输出化而要求的高耐破坏化的异质结双极型晶体管。
在此，上述第1集电极层也可以有不低于1×1017cm-3的杂质浓度。另外，上述第1集电极层也可以有小于200nm的膜厚。
这样，可以降低集电极电阻，抑制导通电阻，因此可以实现高效的异质结双极型晶体管。
另外，上述第1集电极层的杂质浓度也可以从与上述子集电极层接触的界面向上述第2集电极层界面的方向降低。
这样，第1集电极层以及子集电极层可以缓和第1集电极层以及第2集电极层的导带的不连续，抑制导通电阻，因此可以实现高效的异质结双极型晶体管。
另外，上述异质结双极型晶体管还具备在上述第1集电极层和上述第2集电极层之间形成的半导体层，上述半导体层也可以缓和上述第1集电极层和上述第2集电极层之间导带的不连续。另外，上述半导体层也可以由与上述第1集电极层或者上述第2集电极层相同的半导体材料构成、具有不大于1×1018cm-3杂质浓度的n型隔离层。上述半导体层也可以由以下部分构成：与上述第1集电极层相接的、由与上述第1集电极层相同的半导体材料构成的、具有不大于1×1018cm-3杂质浓度的n型第1隔离层；与上述第2集电极层相接的、由与上述第2集电极层相同的半导体材料构成的、具有不大于1×1018cm-3杂质浓度的n型第2隔离层。
这样，可以缓和第1集电极层以及第2集电极层的导带的不连续，抑制导通电阻，因此可以实现高效的异质结双极型晶体管。
另外，本发明是异质结双极型晶体管的制造方法，其特征在于包含下述步骤：第1步骤，在半导体衬底上顺次叠层子集电极层、第1集电极层、第1隔离层、第2隔离层、第2集电极层、基极层以及发射极层；第2步骤，通过第1蚀刻液蚀刻上述发射极层的预定区域；第3步骤，对上述被蚀刻了的发射极层构成掩膜，然后通过第2蚀刻液蚀刻上述基极层、第2集电极层以及第2隔离层；第4步骤，通过第3蚀刻液蚀刻用上述第2蚀刻液蚀刻而露出的第1隔离层以及第1集电极层的预定区域。其中，上述子集电极层、基极层、第2集电极层以及第2隔离层也可以分别由添加了杂质的GaAs构成，上述第1集电极层以及第1隔离层也可以分别由添加了杂质的InGaP构成，上述第3步骤中的第2蚀刻液可以为磷酸、过氧化氢类蚀刻液，上述第4步骤中的第3蚀刻液也可以是用水稀释后的盐酸。上述异质结双极型晶体管还可以具有：发射极覆盖层以及发射极接触层、发射极电极、集电极电极以及基极电极。上述第1步骤包含：第1子步骤，在上述发射极层上顺次叠层上述发射极覆盖层以及发射极接触层；第2子步骤，通过第4蚀刻液蚀刻上述发射极覆盖层以及发射极接触层的预定区域。异质结双极型晶体管的制造方法也可以再包含：第5步骤，在用上述第3蚀刻液蚀刻而露出的子集电极层上形成上述集电极电极；第6步骤，在用上述第4蚀刻液蚀刻而露出的发射极层上形成上述发射极电极，并在上述发射极接触层上形成上述基极电极。上述异质结双极型晶体管也可以具有阶梯形状，在第2子步骤中，也可以通过蚀刻上述发射极覆盖层以及发射极接触层的预定区域来形成上述阶梯形状的第3阶梯层，在上述第2步骤中，也可以蚀刻存在于上述第3阶梯层外端的外部上的发射极层，在上述第3步骤中，也可以对该被蚀刻的发射极层构成掩膜，然后通过蚀刻上述基极层、第2集电极层以及第2隔离层，来形成构成为上述阶梯形状的第2阶梯层，在上述第4步骤中，也可以通过蚀刻存在于上述第2阶梯层外端的外部上的上述第1隔离层以及第1集电极层，来形成构成上述阶梯形状的第1阶梯层。
这样，第1隔离层以及子集电极层分别用作采用蚀刻液蚀刻的阻挡层，因此可以实现使蚀刻加工精度大幅提高的异质结双极型晶体管的制造方法。
从以上说明可知，根据与本发明相关的异质结双极型晶体管，可以抑制集电极-子集电极界面上的雪崩击穿，因此能起到可以实现满足伴随高输出化而要求的高耐破坏化的异质结双极型晶体管的效果。另外，根据与本发明相关的异质结双极型晶体管，可以抑制导通电阻，因此能起到可以实现高效的异质结双极型晶体管的效果。
因此，根据本发明，可以提供满足伴随高输出化而要求的高耐破坏化的高效HBT，可以实现可实际用作GSM方式的终端发送部的功率器件的HBT，实用价值极高。
附图说明
根据表示本发明实施例的附图以及以下说明，可以明白本发明的这些及其它目的、优点以及特性。
图1是表示现有HBT结构的剖面图。
图2是表示用于就伴随高输出化而引起的HBT的破坏加以说明的Vc-Ic特性以及破坏曲线图。
图3A～图3C是表示用于就伴随高输出化而引起的HBT的破坏加以说明的电场强度模拟结果图。
图4是表示本发明实施例的HBT结构的剖面图。
图5A～图5C是用于说明同一实施例HBT制造方法的剖面图。
图6A～图6C是用于说明同一实施例HBT制造方法的剖面图。
具体实施方式
以下就本发明实施例中的异质结双极型晶体管并参照附图加以说明。
图4是表示本实施例的HBT结构的剖面图。
本实施例的HBT以实现满足伴随高输出化而要求的高耐破坏化为目的，由以下部分构成：半绝缘性的GaAs半导体衬底100；在半导体衬底100上形成的、以5×1018cm-3的高浓度掺杂n型杂质而形成的n+型GaAs子集电极层110；在子集电极层110上的预定区域形成的成凸状的第1阶梯层120a、120b；在第1阶梯层120a上的预定区域形成的成凸状的第2阶梯层130；在第2阶梯层130上的预定区域形成的成凸状的第3阶梯层140；在第3阶梯层140上形成的由Pt/Ti/Pt/Au构成的发射极电极150；由在第3阶梯层140周边露出的第2阶梯层130上以与基极层132成欧姆接触的方式经热处理而形成的、由Pt/Ti/Pt/Au构成的基极电极160；由在第1阶梯层120a周边露出的子集电极层110上形成的、由AuGe/Ni/Au构成的集电极电极170；在元件周边区域上形成的、从第1阶梯层120b到半导体衬底100的、将单位HBT进行电隔离的元件隔离区域180。
在此，第1阶梯层120a、120b由比子集电极层110的GaAs的雪崩系数小的半导体材料InxGa1-xP(0.47≤x≤0.52)构成，并且InxGa1-xP第1集电极层121和InxGa1-xP第1隔离层122顺次进行叠层，其中，该InxGa1-xP第1集电极层121以不低于1×1017cm-3的浓度，例如以1×1017cm-3的浓度掺杂n型杂质而形成，膜厚小于200nm，例如100nm；该InxGa1-xP第1隔离层122由与第1集电极层121相同的半导体材料InxGa1-xP(0.47≤x≤0.52)构成，以不高于1×1018cm-3的浓度，例如1×1018cm-3的浓度掺杂n型杂质而形成，膜厚为10nm，缓和与第1集电极层121的导带的不连续。
此时，第1集电极层121的杂质浓度不低于1×1017cm-3，因此可以降低集电极电阻。即，如表示第1集电极层121杂质浓度依赖性的下表1中所示，满足要求的特性(效率45％以上，VSWR＝10∶1以上)的同时，还可以高效率化。
【表1】
单位
InGaP浓度     cm-3     无掺杂     1.00E+17
    耐压     V     21.7     20.7
    Ron     Ω     10     9
 DC破坏电压(Ic＝20mA) V 12.5 12.5
    VSWR     10∶1     10∶1
    效率     ％     48     50
另外，考虑到最终的元件的保护膜形成和布线形成而形成的台阶，决定第1集电极层121的膜厚小于200nm，因此可以降低集电极电阻。即，如表示第1集电极层121的膜厚依赖性的下表2中所示，满足要求的特性(效率45％以上，VSWR＝10∶1以上)的同时，也可以降低集电极电阻。
【表2】
单位
 InGaP厚度        0     500   1000   1500     2000     2500
 耐压   V     19     20   21.7   23.1     25     27
 Ron   Ω     7     9   10   12     15     20
 DC破坏电压(Ic＝20mA) V 8 9 12.5 14.5 16 18
 VSWR     5∶1     8∶1   10∶1   12∶1     14∶01     15∶01
 效率   ％     50     49   48   47     44     41
另外，第1隔离层122的杂质浓度在1×1018cm-3以下，因此可以抑制在成为HBT的破坏起点的、隔离层中的电场集中。即，如表示第1隔离层122的杂质浓度依赖性的下表3中所示，可以满足要求的特性(效率45％以上，VSWR＝10∶1)的同时，以杂质浓度2×1018cm-3为界限，可以避免降低所引起的破坏极限值。
【表3】
单位
  N+层浓度    cm-3  4.00E+18  2.00E+18  1.00E+18  5.00E+17
  N+层膜厚          25     50     100     200
    耐压     V     20     21.7     22     22.5
    Ron     Ω     9.5     9.5     9.5     9.5
 DC破坏电压(Ic＝20mA) V 10 12.5 13 13.5
    VSWR     8∶01     10∶1     10∶1     12∶1
    效率     ％     48     48     48     48
另外，第2阶梯层130由与第2集电极层132相同的半导体材料GaAs构成，并由GaAs第2隔离层131、GaAs第2集电极层132、GaAs基极层133和InxGa1-xP发射极层134顺次叠层而成。其中，所述GaAs第2隔离层131以不大于1×1018cm-3的浓度，例如1×1018cm-3的浓度掺杂n型杂质而成，膜厚为10nm，缓和与第2集电极层132的导带的不连续；所述GaAs第2集电极层132以1×1016cm-3的浓度掺杂n型杂质而成，膜厚为500nm；所述GaAs基极层133以4×1019cm-3的浓度掺杂P型杂质而成，膜厚为100nm；所述InxGa1-xP发射极层134由比基极层133的GaAs带隙大的半导体材料InxGa1-xP(0.47≤x≤0.52)构成，以1×1018cm-3的浓度掺杂n型杂质而成，膜厚为50nm。此时，第2隔离层131的杂质浓度不大于1×1018cm-3，因此可以抑制作为破坏起点的隔离层中的电场集中。
第3阶梯层140由GaAs发射极覆盖层141和InGaAs发射极接触层142顺次叠层而成，其中，所述GaAs发射极覆盖层141以3×1018cm-3的浓度掺杂n型杂质而成，膜厚为200nm；所述InGaAs发射极接触层142以1×1019cm-3的浓度掺杂n型杂质而成，膜厚为100nm。
接下来，就具有以上结构的HBT的制造方法，沿图5A～图5C、图6A～图6C中所示的剖面图加以说明。另外，与图4相同的部分给以相同的符号，与它们有关的详细说明在此省略。
首先，如图5A所示，通过分子束外延法(MBE法)或者有机金属化学气相淀积生长法(MOCVD)等晶体生长法，在半导体衬底上顺次叠层子集电极层110、第1集电极层121、第1隔离层122、第2隔离层131、第2集电极层132、基极层133、发射极层134、发射极覆盖层141以及发射极接触层142。
接下来，如图5B所示，通过光致抗蚀剂(光刻胶)210形成用于形成第3阶梯层140的图形，并通过用磷酸、过氧化氢、水的混合液顺次蚀刻出发射极接触层142以及发射极覆盖层141，形成岛状的第3阶梯层140。此时，发射极层134几乎未被蚀刻。
接下来，如图5C所示，通过光致抗蚀剂220形成用于形成第2阶梯层130的图形，通过用水稀释后的盐酸有选择地蚀刻发射极层134后，对发射极层134构成掩膜，再通过用磷酸、过氧化氢、水的混合液顺次蚀刻基极层133、第2集电极层132以及第2隔离层131，形成岛状的第2阶梯层130。此时，第1隔离层122由InGaP构成，因此起到阻挡磷酸、过氧化氢类蚀刻液进行蚀刻的阻挡层的功能，能以非常高的加工性进行用于形成第2阶梯层130的蚀刻。
接下来，如图6A所示，通过光致抗蚀剂300形成用于形成元件隔离区域180的图形，通过以加速电压200keV、剂量8×1013m-2的注入条件将He离子注入到第1隔离层122、第1集电极层121以及子集电极层110，形成元件隔离区域180。
接下来，如图6B所示，通过光致抗蚀剂310形成用于形成第1阶梯层120a、120b以及集电极电极170的图形，通过用经水稀释后的盐酸有选择地蚀刻第1隔离层122以及第1集电极层121，形成第1阶梯层120a、120b。并且，通过在露出的集电极层110上蒸镀金属并剥离，形成由AuGe/Ni/Au构成的集电极电极170。此时，子集电极层110由GaAs构成，因此可以起到阻挡用水稀释后的盐酸的蚀刻的阻挡层的功能，并能以非常高的加工性进行用于形成第1阶梯层120a、120b以及集电极电极170的蚀刻。
接下来，如图6C所示，用光致抗蚀剂320形成用于形成发射极电极150以及基极电极160的图形后，通过在发射极层134以及发射极接触层142上蒸镀金属并剥离，同时形成由Pt/Ti/Pt/Au构成的发射极电极150以及基极电极160。并且通过进行热处理，将发射极电极150、基极电极160以及集电极电极170合金化，并使元件隔离区域180惰性化，再使基极电极160与基极层133欧姆接触。
如上所述，根据本实施例的HBT，在子集电极层110上形成第1集电极层121和n型第2集电极层132，其中，所述第1集电极层121由比子集电极层110的半导体材料GaAs雪崩系数小的InxGa1-xP(0.47≤x≤0.52)构成；所述n型第2集电极层132比子集电极层110的杂质浓度还低。因此，在大电流时，在电场集中的集电极-子集电极界面上，可以插入由雪崩系数小的半导体材料构成的半导体层，抑制集电极-子集电极界面上的雪崩击穿，因此本实施例的HBT可以实现满足伴随高输出化而要求的高耐破坏化的HBT。例如，VSWR＝10∶1时不被破坏，因此可以实现可作为GSM方式的终端发送部的功率器件使用的HBT。
另外，根据本实施例的HBT，在第1集电极层121和第2集电极层132之间，存在第1隔离层122和第2隔离层131，用于缓和第1集电极层121以及第2集电极层132的导带的不连续。这样，可以降低集电极电阻，抑制导通电阻，因此本实施例的HBT可以实现高效的HBT。
另外，在本实施例的HBT中，第1集电极层121的杂质浓度一定，为1×1017cm-3。但是，第1集电极层121的杂质浓度在与子集电极层接触的界面上也可以为5×1018cm-3，在与第2集电极层接触的界面上为1×1017cm-3，从与子集电极层接触的界面向与第2集电极层接触的界面，成阶梯地或者连续地降低。因此，可以缓和第1集电极层以及子集电极层、第1集电极层以及第2集电极层的导带的不连续，抑制导通电阻，因此可以实现高效的HBT。
另外，在本实施例地HBT中，第1隔离层122由InGaP构成，在形成第2阶梯层130时，使第1隔离层122起到阻挡磷酸、过氧化氢类蚀刻液蚀刻的阻挡层的功能。但是，第1隔离层也可以由AlGaAs构成，在形成第2阶梯层时，使第1隔离层起到阻挡磷酸、过氧化氢类蚀刻液蚀刻的阻挡层的功能。因此，与用由InGaP构成的第1隔离层时一样，可以大幅度地提高蚀刻加工精度。
另外，在本实施例的HBT中，第2集电极层132由掺杂了n型杂质的GaAs构成。但是，第2集电极层132也可以由无掺杂的i型GaAs构成。
另外，在本实施例的HBT中，在第1集电极层121和第2集电极层132之间，存在第1隔离层122和第2隔离层131。但是，在第1集电极层121和第2集电极层132之间，也可以不存在第1隔离层122和第2隔离层131，另外，也可以只存在任意一方。
另外，在本实施例的HBT中，第1集电极层121由雪崩系数比作为子集电极层110的半导体材料的GaAs小的InxGa1-xP(0.47≤x≤0.52)构成。但是，只要是比GaAs的雪崩系数小的半导体材料即可，例如，第1集电极层也可以由AlGaAs或者GaP等其它半导体材料构成。
另外，第1集电极层121也可以具有无序的结构。这样，可以降低集电极电阻，抑制导通电阻，因此可以实现高效的HBT。
另外，在本实施例的HBT中，第1集电极层121由InxGa1-xP(0.47≤x≤0.52)构成，另外，发射极层134由InxGa1-xP(0.47≤x≤0.52)构成。但是，第1集电极层也可以由AlyGa1-yAs(0≤y≤1)构成，另外，发射极层134也可以由AlyGa1-yAs(0≤y≤1)构成。
另外，在本实施例的HBT中，第1集电极层121由InxGa1-xP(0.47≤x≤0.52)构成。但是，第1集电极层也可以由AlyGa1-yAs(0≤y≤1)构成，使Al的组成y从与子集电极层接触的界面向与第2集电极层接触的界面成阶梯减少。这样，可以缓和第1集电极层以及子集电极层、第1集电极层以及第2集电极层的导带的不连续，抑制导通电阻，因此可以实现高效的HBT。
工业上的可利用性
本发明可以用于异质结双极型晶体管，特别是可以用于使用在便携式电话机等上的高频模拟元件等。

Claims (17)

1.一种异质结双极型晶体管，其特征是具备：
由GaAs构成的n型子集电极层；
在上述子集电极层上形成的、由比上述子集电极层的雪崩系数小的半导体材料构成的n型第1集电极层；
在上述第2集电极层上形成的、由比上述子集电极层的杂质浓度低的n型或者i型GaAs构成的第2集电极层；
在上述第2集电极层上形成的、由GaAs构成的p型基极层；及
在上述基极层上形成的、由比上述基极层的带隙大的半导体材料构成的n型发射极层。
2.如权利要求1所记载的异质结双极型晶体管，其特征是：上述第1集电极层具有不低于1×1017cm-3的杂质浓度。
3.如权利要求1所记载的异质结双极型晶体管，其特征是：上述第1集电极层具有小于200nm的膜厚。
4.如权利要求1所记载的异质结双极型晶体管，其特征是：上述第1集电极层的杂质浓度从与上述子集电极层接触的界面向与上述第2集电极层接触的界面的方向降低。
5.如权利要求1所记载的异质结双极型晶体管，其特征是：上述异质结双极型晶体管还具有在上述第1集电极层和上述第2集电极层之间形成的半导体层，上述半导体层缓和上述第1集电极层和上述第2集电极层之间导带的不连续。
6.如权利要求5所记载的异质结双极型晶体管，其特征是：上述半导体层是由与上述第1集电极层或者第2集电极层相同的半导体材料构成的、具有不大于1×1018cm-3的杂质浓度的n型隔离层。
7.如权利要求1所记载的异质结双极型晶体管，其特征是：上述第1集电极层由InxGa1-xP(0.47≤x≤0.52)构成。
8.如权利要求7所记载的异质结双极型晶体管，其特征是：上述第1集电极层具有无序的结构。
9.如权利要求1所记载的异质结双极型晶体管，其特征是：上述发射极层由InxGa1-xP(0.47≤x≤0.52)构成。
10.如权利要求1所记载的异质结双极型晶体管，其特征是：上述第1集电极层由AlyGa1-yAs(0≤y≤1)构成。
11.如权利要求10所记载的异质结双极型晶体管，其特征是：上述第1集电极层的Al的组成比y从与上述子集电极层接触的界面向与上述第2集电极层接触的界面成阶梯变化。
12.如权利要求10所记载的异质结双极型晶体管，其特征是：上述发射极层由AlyGa1-yAs(0≤y≤1)构成。
13.如权利要求5所记载的异质结双极型晶体管，其特征是上述半导体层具有n型第1隔离层和n型第2隔离层；所述n型第1隔离层与上述第1集电极层相接，由与上述第1集电极层相同的半导体材料构成，且具有不大于1×1018cm-3的杂质浓度的；所述n型第2隔离层与上述第2集电极层相接，由与上述第2集电极层相同的半导体材料构成，具有不大于1×1018cm-3的杂质浓度。
14.一种异质结双极型晶体管的制造方法，其特征是包含以下步骤：
第1步骤，在半导体衬底上顺次叠层子集电极层、第1集电极层、第1隔离层、第2隔离层、第2集电极层、基极层以及发射极层；
第2步骤，通过第1蚀刻液蚀刻上述发射极层的预定区域；
第3步骤，对上述被蚀刻的发射极层构成掩膜，然后通过第2蚀刻液蚀刻上述基极层、第2集电极层以及第2隔离层；以及
第4步骤，通过第3蚀刻液对用上述第2蚀刻液蚀刻而露出的第1隔离层以及第1集电极层的预定区域进行蚀刻。
15.如权利要求14所记载的异质结双极型晶体管的制造方法，其特征是：上述子集电极层、基极层、第2集电极层以及第2隔离层分别由添加了杂质的GaAs构成；
上述第1集电极层以及第1隔离层分别由添加了杂质的InGaP构成；上述第3步骤中的第2蚀刻液是磷酸、过氧化氢类蚀刻液；
上述第4步骤中的第3蚀刻液是用水稀释了的盐酸。
16.如权利要求14所记载的异质结双极型晶体管的制造方法，其特征是：上述异质结双极型晶体管还具有发射极覆盖层以及发射极接触层、发射极电极、集电极电极以及基极电极；
上述第1步骤包含在上述发射极层上顺次叠层上述发射极覆盖层及发射极接触层的第1子步骤、以及通过第4蚀刻液蚀刻上述发射极覆盖层及发射极接触层的预定区域的第2子步骤；
异质结双极型晶体管的制造方法还包含：在用上述第3蚀刻液蚀刻而露出的子集电极层上形成上述集电极电极的第5步骤；以及在用上述第4蚀刻液蚀刻而露出的发射极层上形成上述发射极电极、在上述发射极接触层上形成上述基极电极的第6步骤。
17.如权利要求16所记载的异质结双极型晶体管的制造方法，其特征是：上述异质结双极型晶体管具有阶梯形状；
在第2子步骤中，通过蚀刻上述发射极覆盖层以及发射极接触层的预定区域，来形成构成上述阶梯形状的第3阶梯层；
在上述第2步骤中，蚀刻存在于上述第3阶梯层外端的外部上的发射极层；在上述第3步骤中，对该被蚀刻了的发射极层构成掩膜，通过蚀刻上述基极层、第2集电极层以及第2隔离层，来形成构成上述阶梯形状的第2阶梯层；
在上述第4步骤中，通过蚀刻存在于上述第2阶梯层外端的外部上的上述第1隔离层以及第1集电极层，来形成构成上述阶梯形状的第1阶梯层。
CNB2004100318078A 2003-06-30 2004-03-30 异质结双极型晶体管及其制造方法 Expired - Fee Related CN100347861C (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP186827/2003 2003-06-30
JP2003186827 2003-06-30
JP2003348750A JP2005039169A (ja) 2003-06-30 2003-10-07 ヘテロ接合バイポーラトランジスタ及びその製造方法
JP348750/2003 2003-10-07

Publications (2)

Publication Number Publication Date
CN1577883A true CN1577883A (zh) 2005-02-09
CN100347861C CN100347861C (zh) 2007-11-07

Family

ID=33543548

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100318078A Expired - Fee Related CN100347861C (zh) 2003-06-30 2004-03-30 异质结双极型晶体管及其制造方法

Country Status (3)

Country Link
US (2) US6903388B2 (zh)
JP (1) JP2005039169A (zh)
CN (1) CN100347861C (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105070681A (zh) * 2015-08-24 2015-11-18 桂林电子科技大学 一种砷化镓衬底mHEMT有源区电学隔离方法
CN106683993A (zh) * 2016-12-26 2017-05-17 厦门市三安光电科技有限公司 一种晶体管欧姆接触电极的制备方法
CN108206136A (zh) * 2016-12-19 2018-06-26 株式会社村田制作所 双极型晶体管及其制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4818985B2 (ja) * 2003-06-30 2011-11-16 パナソニック株式会社 ヘテロ接合バイポーラトランジスタ
JP2005197440A (ja) * 2004-01-07 2005-07-21 Matsushita Electric Ind Co Ltd 半導体装置
JP2005294804A (ja) * 2004-03-08 2005-10-20 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
JP4979051B2 (ja) * 2004-11-09 2012-07-18 株式会社村田製作所 高周波電力増幅用電子部品の使用方法
JP2006156776A (ja) * 2004-11-30 2006-06-15 Toshiba Corp 半導体装置
JP2006303244A (ja) * 2005-04-21 2006-11-02 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2007005406A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及び製造方法
JP2007103784A (ja) * 2005-10-06 2007-04-19 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ
JP2007173624A (ja) * 2005-12-22 2007-07-05 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2008227116A (ja) * 2007-03-13 2008-09-25 Renesas Technology Corp 半導体装置およびその製造方法
US11456374B2 (en) * 2013-03-15 2022-09-27 Matthew H. Kim Germanium-silicon-tin (GeSiSn) heterojunction bipolar transistor devices
JP2015073001A (ja) * 2013-10-02 2015-04-16 三菱電機株式会社 半導体素子
CN110610991A (zh) * 2019-09-27 2019-12-24 厦门市三安集成电路有限公司 外延结构和低导通电压晶体管

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4958208A (en) * 1987-08-12 1990-09-18 Nec Corporation Bipolar transistor with abrupt potential discontinuity in collector region
JP2855629B2 (ja) 1989-01-19 1999-02-10 住友電気工業株式会社 ヘテロ接合バイポーラトランジスタ
JP2771423B2 (ja) * 1993-05-20 1998-07-02 日本電気株式会社 バイポーラトランジスタ
JPH07161727A (ja) 1993-12-02 1995-06-23 Hitachi Ltd ヘテロバイポーラトランジスタ
JP2692558B2 (ja) 1993-12-27 1997-12-17 日本電気株式会社 ヘテロ接合型バイポーラトランジスタ
JPH09246281A (ja) 1996-03-14 1997-09-19 Toshiba Corp ヘテロ接合バイポーラトランジスタ
JP3792390B2 (ja) 1998-02-24 2006-07-05 富士通株式会社 半導体装置及びその製造方法
JP2000260782A (ja) * 1999-03-09 2000-09-22 Sanyo Electric Co Ltd 高周波集積回路
JP3634976B2 (ja) 1999-03-11 2005-03-30 株式会社日立製作所 半導体装置，その製造方法，高周波電力増幅装置および無線通信装置
JP2002261271A (ja) * 2001-03-01 2002-09-13 Nec Corp 半導体装置及びその製造方法
US6525349B2 (en) * 2001-06-18 2003-02-25 Epiworks, Inc. Heterojunction bipolar transistor with tensile graded carbon-doped base layer grown by MOCVD
JP3507828B2 (ja) 2001-09-11 2004-03-15 シャープ株式会社 ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2003163175A (ja) * 2001-11-29 2003-06-06 Toshiba Corp 半導体素子の製造方法
JP3573737B2 (ja) 2002-01-18 2004-10-06 Ｎｅｃ化合物デバイス株式会社 ヘテロ接合バイポーラ・トランジスタおよび半導体集積回路
US6878976B2 (en) * 2002-03-13 2005-04-12 International Business Machines Corporation Carbon-modulated breakdown voltage SiGe transistor for low voltage trigger ESD applications
US6809400B2 (en) * 2003-03-14 2004-10-26 Eric Harmon Composite pinin collector structure for heterojunction bipolar transistors
US6800880B1 (en) * 2003-08-08 2004-10-05 National Kaohsiung Normal University Heterojunction bipolar transistors with extremely low offset voltage and high current gain

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105070681A (zh) * 2015-08-24 2015-11-18 桂林电子科技大学 一种砷化镓衬底mHEMT有源区电学隔离方法
CN108206136A (zh) * 2016-12-19 2018-06-26 株式会社村田制作所 双极型晶体管及其制造方法
CN110459470A (zh) * 2016-12-19 2019-11-15 株式会社村田制作所 双极型晶体管及其制造方法
CN106683993A (zh) * 2016-12-26 2017-05-17 厦门市三安光电科技有限公司 一种晶体管欧姆接触电极的制备方法

Also Published As

Publication number Publication date
US20040262634A1 (en) 2004-12-30
US20050199910A1 (en) 2005-09-15
CN100347861C (zh) 2007-11-07
JP2005039169A (ja) 2005-02-10
US7176099B2 (en) 2007-02-13
US6903388B2 (en) 2005-06-07

Similar Documents

Publication Publication Date Title
US7728357B2 (en) Heterojunction bipolar transistor and manufacturing method thereof
US10636897B2 (en) Semiconductor device having a collector layer including first-conductivity-type semiconductor layers
CN1577883A (zh) 异质结双极型晶体管及其制造方法
US10374071B2 (en) Heterojunction bipolar transistor
US11227941B2 (en) Bipolar transistor and method for producing the same
CN101533841A (zh) 半导体器件及其制造方法
US20130320402A1 (en) pHEMT HBT INTEGRATED EPITAXIAL STRUCTURE AND A FABRICATION METHOD THEREOF
JP5160071B2 (ja) ヘテロ接合バイポーラトランジスタ
CN1667804A (zh) 异质结双极晶体管及其制造方法
CN1897301A (zh) 双极晶体管和功率放大器
US20060284212A1 (en) Hetero-junction bipolar transistor and manufacturing method thereof
CN100391006C (zh) 半导体器件
US20100171151A1 (en) Heterojunction bipolar transistor and manufacturing method thereof
JP4818985B2 (ja) ヘテロ接合バイポーラトランジスタ
JP2015065292A (ja) 半導体装置および電力増幅器
JP2001044212A (ja) ヘテロ・バイポーラ半導体装置
JPH06209008A (ja) ヘテロ接合バイポーラトランジスタ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: KELAIBO INNOVATION CO., LTD.

Free format text: FORMER OWNER: MATSUSHITA ELECTRIC INDUSTRIAL CO, LTD.

Effective date: 20141210

C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee
CP02 Change in the address of a patent holder

Address after: Osaka

Patentee after: Matsushita Electric Industrial Co.,Ltd.

Address before: Osaka Japan

Patentee before: Matsushita Electric Industrial Co.,Ltd.

TR01 Transfer of patent right

Effective date of registration: 20141210

Address after: California, USA

Patentee after: Craib Innovations Ltd.

Address before: Osaka

Patentee before: Matsushita Electric Industrial Co.,Ltd.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20071107

Termination date: 20160330

CF01 Termination of patent right due to non-payment of annual fee