JP2005294804A - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents

Abstract

【課題】 ヘテロ接合バイポーラトランジスタにおいて、製造コストの低減と各電極における良好なコンタクト特性の実現とを図る。
【解決手段】 高濃度ｎ型の第１サブコレクタ層１０２上に、バンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層１０８と、ｉ型又は低濃度ｎ型のコレクタ層１０３と、高濃度ｐ型のベース層１０４と、バンドギャップの大きい材料からなるｎ型のエミッタ層１０５と、高濃度ｎ型のエミッタキャップ層１０６と、バンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層１０７とが順次形成されている。エミッタ電極１１１、ベース電極１１２及びコレクタ電極１１３のそれぞれの下側に合金化反応層１１４〜１１６が形成されている。
【選択図】 図１

Description

本発明は、送信用高出力電力増幅器等に広く使われているヘテロ接合バイポーラトランジスタ及びその製造方法に関するものである。

近年、携帯電話の高機能化及び大容量通信化に伴い、携帯電話に用いられる高周波アナログ素子に対しても一層の高性能化が求められている。高周波アナログ素子のうちヘテロ接合バイポーラトランジスタ（以下ＨＢＴと記す）は、送信用高出力増幅器として既に実用化されている。ＨＢＴの高性能化には、寄生素子効果つまり寄生抵抗及び寄生容量の低減が必要である。この寄生抵抗は大別してエミッタ抵抗、ベース抵抗及びコレクタ抵抗に分けられる。そこで、コンタクト抵抗を低減させるために合金化反応層をオーミック電極に用いたＨＢＴが提案されている。

以下、図７を参照しながら、合金化反応層をオーミック電極に用いた従来のＨＢＴの構造及び製造方法（例えば特許文献１参照）について説明する。

図７は、合金化反応層をオーミック電極に用いた従来のＨＢＴの概略断面構造を示す図である。図７に示すように、ＧａＡｓよりなる半絶縁性基板２０１の上に高濃度ｎ型ＧａＡｓ層よりなるサブコレクタ層２０２が形成されている。サブコレクタ層２０２におけるコレクタ形成領域上に、低濃度ｎ型ＧａＡｓ層よりなるコレクタ層２０３、高濃度ｐ型ＧａＡｓ層よりなるベース層２０４、及びｎ型ＡｌＧａＡｓ層よりなるエミッタ層２０５が形成されている。ここで、エミッタ層２０５の所定の部分は他の部分よりも厚さが小さく形成されており、該所定の部分はベース保護層２０５ａとなる。エミッタ層２０５におけるベース保護層２０５ａ以外の領域の上には、高濃度ｎ型ＧａＡｓ層よりなるエミッタキャップ層２０６、高濃度ｎ型ＩｎＧａＡｓ層よりなるエミッタコンタクト層２０７が形成されている。

また、図７に示すように、エミッタコンタクト層２０７上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造（下から順にＰｔ層、Ｔｉ層、Ｐｔ層及びＡｕ層が積層された構造）を持つエミッタ電極２１１が形成されている。また、ｎ型ＡｌＧａＡｓ層であるベース保護層２０５ａ上には、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つベース電極２１２が形成されている。また、サブコレクタ層２０２におけるコレクタ形成領域以外の他の領域の上には、ＡｕＧｅ／Ｎｉ／Ａｕ構造（下から順にＡｕＧｅ層、Ｎｉ層及びＡｕ層が積層された構造）を持つコレクタ電極２１３が形成されている。

また、図７に示すように、エミッタコンタクト層２０７におけるエミッタ電極２１１の下側の部分には第１のＰｔ合金化反応層２１４が形成されていると共に、ベース保護層２０５ａにおけるベース電極２１２の下側の部分には第２のＰｔ合金化反応層２１５が形成されている。第１のＰｔ合金化反応層２１４及び第２のＰｔ合金化反応層２１５は、熱処理によって電極材料（具体的には最下層を構成するＰｔ）と半導体材料とが反応して形成されたものである。また、第２のＰｔ合金化反応層２１５は、ベース保護層２０５ａを貫通してベース層２０４の上部にまで延びている。

図７に示す従来のＨＢＴにおいて、ベース保護層２０５ａはベース層２０４表面でのキャリア再結合を防ぎ、それによって電流増幅率の低下を抑制している。しかし、ベース保護層２０５ａがベース層２０４の表面を被覆しているため、ベース電極２１２とベース層２０４とを直接接触させることができない。そこで、熱処理によってベース電極２１２の下側に、ベース保護層２０５ａを貫通する第２のＰｔ合金化反応層２１５を形成することにより、第２のＰｔ合金化反応層２１５を介してベース電極２１２とベース層２０４とを接触させてオーミックコンタクトを得ている。それに対して、エミッタ電極２１１の下側の第１のＰｔ合金化反応層２１４はエミッタコンタクト層２０７の内部のみに形成されている。

以上のように、従来のＨＢＴにおいては、Ｐｔ合金化反応層２１４及び２１５を形成することによって、エミッタコンタクト層２０７と第１のＰｔ合金化反応層２１４との接合部におけるポテンシャル障壁の幅を狭くすることができると共に、ベース層２０４と第２のＰｔ合金化反応層２１５との接合部におけるポテンシャル障壁の幅を狭くすることができる。このようにすると、キャリアのトンネル効果により良好なオーミック特性が得られるので、エミッタ及びベースのそれぞれにおけるコンタクト抵抗を低減でき、それによってエミッタ抵抗及びベース抵抗を低減することができる。
特開２００１−３０８１０３号公報

しかしながら、図７に示す従来のＨＢＴにおいては、エミッタ電極２１１及びベース電極２１２がＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造からなるのに対して、コレクタ電極２１３がＡｕＧｅ／Ｎｉ／Ａｕ構造からなるため、以下に述べるような問題が生じる。

すなわち、エミッタ電極２１１、ベース電極２１２及びコレクタ電極２１３の全てを同時に形成することができない。言い換えると、エミッタ電極２１１及びベース電極２１２を同時に形成する工程と、コレクタ電極２１３を形成する工程とを別々に行なわなければならない。具体的には、それぞれの電極形成工程において、電極形状と対応するパターンを持つフォトレジストを形成するレジスト形成と、蒸着法やスパッタ法を用いて金属薄膜を形成する金属薄膜形成と、フォトレジストを除去することにより必要な部分にのみ金属薄膜を残存させるリフトオフとを行なう必要がある。従って、従来のＨＢＴにおいては、製造工程数の増加に伴って製造コストが増大するという問題がある。

また、従来のＨＢＴにおいては、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つエミッタ電極２１１及びベース電極２１２に対する最適熱処理条件と、ＡｕＧｅ／Ｎｉ／Ａｕ構造を持つコレクタ電極２１３に対する最適熱処理条件とが異なってしまうという問題がある。以下、図面を参照しながら具体的に説明する。図８（ａ）は、ＧａＡｓ上に形成されたＡｕＧｅ／Ｎｉ／Ａｕ構造を持つ電極のコンタクト抵抗率における３９０℃での熱処理時間依存性を示し、図８（ｂ）は、ＧａＡｓ上に形成されたＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つ電極のコンタクト抵抗率における３９０℃での熱処理時間依存性を示す。図８（ａ）及び（ｂ）に示すように、ＧａＡｓ上のＡｕＧｅ／Ｎｉ／Ａｕ電極のコンタクト抵抗率は６０秒を超えると徐々に上昇しているのに対して、ＧａＡｓ上のＰｔ／Ｔｉ／Ｐｔ／Ａｕ電極のコンタクト抵抗率は９０秒未満では十分なオーミック特性が得られないほど大きい。よって、各電極に対する熱処理条件を、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つエミッタ電極２１１及びベース電極２１２の最適熱処理条件に合わせた場合には、ＡｕＧｅ／Ｎｉ／Ａｕ構造を持つコレクタ電極２１３のオーミック特性が劣化してしまうという問題が生じる。また、各電極に対する熱処理条件をコレクタ電極２１３の最適熱処理条件に合わせた場合には、エミッタ電極２１１及びベース電極２１２において十分なオーミック特性が得られないという問題が起こる。

前記に鑑み、本発明は、製造コストを低減することができ、且つ全ての電極において良好なコンタクト特性を実現できるＨＢＴ及びその製造方法を提供することを目的とする。

前記の目的を達成するために、本発明に係る第１のＨＢＴは、高濃度ｎ型の第１サブコレクタ層と、第１サブコレクタ層上に形成され、且つ第１サブコレクタ層よりもバンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層と、第２サブコレクタ層における所定の部分の上に形成されたｉ型又は低濃度ｎ型のコレクタ層と、コレクタ層上に形成された高濃度ｐ型のベース層と、ベース層上に形成され、且つベース層よりもバンドギャップの大きい材料からなるｎ型のエミッタ層と、エミッタ層における所定の部分の上に形成された高濃度ｎ型のエミッタキャップ層と、エミッタキャップ層上に形成され、且つエミッタキャップ層よりもバンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層と、エミッタコンタクト層上に形成され、且つ１つ又は複数の導電層からなるエミッタ電極と、エミッタ層におけるエミッタキャップ層が形成されていない部分の上に形成され、且つ１つ又は複数の導電層からなるベース電極と、第２サブコレクタ層におけるコレクタ層が形成されていない部分の上に形成され、且つ１つ又は複数の導電層からなるコレクタ電極とを備え、エミッタコンタクト層におけるエミッタ電極の下側の部分に第１の合金化反応層が形成されており、エミッタ層におけるベース電極の下側の部分に第２の合金化反応層が形成されており、第２サブコレクタ層におけるコレクタ電極の下側の部分に第３の合金化反応層が形成されている。

また、本発明に係る第２のＨＢＴは、高濃度ｎ型の第１サブコレクタ層と、第１サブコレクタ層上に形成され、且つ第１サブコレクタ層よりもバンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層と、第２サブコレクタ層における所定の部分の上に形成されたｉ型又は低濃度ｎ型のコレクタ層と、コレクタ層上に形成された高濃度ｐ型のベース層と、ベース層における所定の部分の上に形成され、且つベース層よりもバンドギャップの大きい材料からなるｎ型のエミッタ層と、エミッタ層上に形成された高濃度ｎ型のエミッタキャップ層と、エミッタキャップ層上に形成され、且つエミッタキャップ層よりもバンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層と、エミッタコンタクト層上に形成され、且つ１つ又は複数の導電層からなるエミッタ電極と、ベース層におけるエミッタ層が形成されていない部分の上に形成され、且つ１つ又は複数の導電層からなるベース電極と、第２サブコレクタ層におけるコレクタ層が形成されていない部分の上に形成され、且つ１つ又は複数の導電層からなるコレクタ電極とを備え、エミッタコンタクト層におけるエミッタ電極の下側の部分に第１の合金化反応層が形成されており、ベース層におけるベース電極の下側の部分に第２の合金化反応層が形成されており、第２サブコレクタ層におけるコレクタ電極の下側の部分に第３の合金化反応層が形成されている。

また、本発明に係る第１のＨＢＴの製造方法は、半絶縁性基板の一主面上に、高濃度ｎ型の第１サブコレクタ層、第１サブコレクタ層よりもバンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層、ｉ型又は低濃度ｎ型のコレクタ層形成用膜、高濃度ｐ型のベース層形成用膜、ベース層形成用膜よりもバンドギャップの大きい材料からなるｎ型のエミッタ層形成用膜、高濃度ｎ型のエミッタキャップ層形成用膜、エミッタキャップ層形成用膜よりもバンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層形成用膜を順次形成する工程と、エミッタ層形成用膜におけるベース電極形成領域が露出するように、エミッタコンタクト層形成用膜及びエミッタキャップ層形成用膜をパターン化してエミッタコンタクト層及びエミッタキャップ層を形成する工程と、第２サブコレクタ層におけるコレクタ電極形成領域が露出するように、エミッタ層形成用膜、ベース層形成用膜及びコレクタ層形成用膜をパターン化してエミッタ層、ベース層及びコレクタ層を形成する工程と、エミッタコンタクト層におけるエミッタ電極形成領域の上に、１つ又は複数の導電層からなるエミッタ電極を形成する工程と、エミッタ層におけるベース電極形成領域の上に、１つ又は複数の導電層からなるベース電極を形成する工程と、第２サブコレクタ層におけるコレクタ電極形成領域の上に、１つ又は複数の導電層からなるコレクタ電極を形成する工程と、熱処理を用いて、エミッタコンタクト層におけるエミッタ電極の下側の部分に第１の合金化反応層を、エミッタ層におけるベース電極の下側の部分に第２の合金化反応層を、第２サブコレクタ層におけるコレクタ電極の下側の部分に第３の合金化反応層をそれぞれ形成する工程とを備えている。

また、本発明に係る第２のＨＢＴの製造方法は、半絶縁性基板の一主面上に、高濃度ｎ型の第１サブコレクタ層、第１サブコレクタ層よりもバンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層、ｉ型又は低濃度ｎ型のコレクタ層形成用膜、高濃度ｐ型のベース層形成用膜、ベース層形成用膜よりもバンドギャップの大きい材料からなるｎ型のエミッタ層形成用膜、高濃度ｎ型のエミッタキャップ層形成用膜、エミッタキャップ層形成用膜よりもバンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層形成用膜を順次形成する工程と、ベース層形成用膜におけるベース電極形成領域が露出するように、エミッタコンタクト層形成用膜、エミッタキャップ層形成用膜及びエミッタ層形成用膜をパターン化してエミッタコンタクト層、エミッタキャップ層及びエミッタ層を形成する工程と、第２サブコレクタ層におけるコレクタ電極形成領域が露出するように、ベース層形成用膜及びコレクタ層形成用膜をパターン化してベース層及びコレクタ層を形成する工程と、エミッタコンタクト層におけるエミッタ電極形成領域の上に、１つ又は複数の導電層からなるエミッタ電極を形成する工程と、ベース層におけるベース電極形成領域の上に、１つ又は複数の導電層からなるベース電極を形成する工程と、第２サブコレクタ層におけるコレクタ電極形成領域の上に、１つ又は複数の導電層からなるコレクタ電極を形成する工程と、熱処理を用いて、エミッタコンタクト層におけるエミッタ電極の下側の部分に第１の合金化反応層を、ベース層におけるベース電極の下側の部分に第２の合金化反応層を、第２サブコレクタ層におけるコレクタ電極の下側の部分に第３の合金化反応層をそれぞれ形成する工程とを備えている。

尚、本願において、高濃度とは不純物濃度が１×１０¹⁸ｃｍ^-3以上であることを意味し、低濃度とは不純物濃度が１×１０¹⁷ｃｍ^-3以下であることを意味する。

本発明によると、エミッタコンタクト層及び第２サブコレクタ層のそれぞれにバンドギャップの小さい材料からなる高濃度ｎ型半導体を用いるため、エミッタコンタクト層とその上に形成されるエミッタ電極を構成する金属との間のオーミック接続を容易に実現できると共に、第２サブコレクタ層とその上に形成されるコレクタ電極を構成する金属との間のオーミック接続を容易に実現できる。従って、エミッタ電極及びコレクタ電極のそれぞれの材料としてベース電極と同じ材料を用いることができ、それにより各電極を同時に形成することができるため、製造工程数を低減させることができるので、製造コストを低減させることができる。

また、本発明によると、エミッタ電極、ベース電極及びコレクタ電極を全て同一材料から構成することによって、言い換えると、各電極を構成する単層又は複数層の構造を同一にすることによって、各電極の下側に合金化反応層をそれぞれ形成するための最適熱処理条件を同一条件に設定できる。具体的には、エミッタ電極の下側の第１の合金化反応層を形成するための最適熱処理条件と、ベース電極の下側の第２の合金化反応層を形成するための最適熱処理条件と、コレクタ電極の下側の第３の合金化反応層を形成するための最適熱処理条件とを一致させることができる。従って、全ての電極において良好なオーミックコンタクトを得ることができる。

本発明のＨＢＴ及びその製造方法によると、エミッタ電極、ベース電極及びコレクタ電極を同時に形成することができるので、製造工程数が低減し、それによって製造コストを低減させることができる。また、エミッタ電極、ベース電極及びコレクタ電極を同一材料から構成することができ、それにより各電極下側に合金化反応層をそれぞれ形成するための最適熱処理条件を全て同一条件に設定できるので、全ての電極において良好なオーミックコンタクトを得ることができる。

（第１の実施形態）
以下、本発明の第１の実施形態に係るＨＢＴ及びその製造方法について図面を参照しながら説明する。

図１は、本実施形態に係るＨＢＴの構造を示す断面図である。

図１に示すように、例えばＧａＡｓよりなる半絶縁性基板１０１の上に、例えばｎ型不純物が５×１０¹⁸ｃｍ^-3と高濃度にドープされた厚さ６００ｎｍのｎ型ＧａＡｓ層よりなる第１サブコレクタ層１０２が形成されている。また、第１サブコレクタ層１０２上には、例えばｎ型不純物が１×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｎ型ＩｎＧａＡｓ層よりなる第２サブコレクタ層１０８が形成されている。第２サブコレクタ層１０８を構成するＩｎＧａＡｓのバンドギャップは、第１サブコレクタ層１０２を構成するＧａＡｓのバンドギャップよりも小さい。

第２サブコレクタ層１０８における所定の領域の上には、例えばｎ型不純物が１×１０¹⁶ｃｍ^-3と低濃度にドープされた厚さ５００ｎｍのｎ型ＧａＡｓ層よりなるコレクタ層１０３、例えばｐ型不純物が４×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｐ型ＧａＡｓ層よりなるベース層１０４、及び例えばｎ型不純物が３×１０¹⁷ｃｍ^-3の濃度でドープされた厚さ３０ｎｍのｎ型ＩｎＧａＰ（具体的にはＩｎ組成比が約４８％のＩｎ_0.48Ｇａ_0.52Ｐ）層よりなるエミッタ層１０５が順に積層されている。すなわち、第２サブコレクタ層１０８上においてコレクタ層１０３、ベース層１０４及びエミッタ層１０５の積層構造は凸形状に形成されている。尚、コレクタ層１０３としてｉ型ＧａＡｓ層を用いてもよい。また、エミッタ層１０５を構成するＩｎ_0.48Ｇａ_0.52Ｐのバンドギャップは、ベース層１０４を構成するＧａＡｓのバンドギャップよりも大きい。

エミッタ層１０５における所定の領域の上には、例えばｎ型不純物が３×１０¹⁸ｃｍ^-3と高濃度にドープされた厚さ２００ｎｍのｎ型ＧａＡｓ層よりなるエミッタキャップ層１０６、及び例えばｎ型不純物が１×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｎ型ＩｎＧａＡｓ層よりなるエミッタコンタクト層１０７が順に積層されている。すなわち、エミッタ層１０５上においてエミッタキャップ層１０６及びエミッタコンタクト層１０７は凸形状に形成されている。また、エミッタコンタクト層１０７を構成するＩｎＧａＡｓのバンドギャップは、エミッタキャップ層１０６を構成するＧａＡｓのバンドギャップよりも小さい。

エミッタコンタクト層１０７上には、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つエミッタ電極１１１が形成されている。また、エミッタ層１０５におけるエミッタキャップ層１０６が形成されていない露出部分の上には、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つベース電極１１２が形成されている。また、第２サブコレクタ層１０８におけるコレクタ層１０３が形成されていない露出部分の上には、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つコレクタ電極１１３が形成されている。

エミッタコンタクト層１０７におけるエミッタ電極１１１の下側の部分には第１のＰｔ合金化反応層１１４が形成されている。ここで、第１のＰｔ合金化反応層１１４は、熱処理によって、エミッタ電極１１１の最下層を構成するＰｔと、エミッタコンタクト層１０７を構成するＩｎＧａＡｓとを反応させることによって形成されたものである。また、第１のＰｔ合金化反応層１１４は、エミッタコンタクト層１０７の内部のみに形成されている。

エミッタ層１０５におけるベース電極１１２の下側の部分には第２のＰｔ合金化反応層１１５が形成されている。ここで、第２のＰｔ合金化反応層１１５は、熱処理によって、ベース電極１１２の最下層を構成するＰｔと、エミッタ層１０５を構成するＩｎＧａＰとを反応させることによって形成されたものである。また、第２のＰｔ合金化反応層１１５は、エミッタ層１０５を貫通してベース層１０４に達するように形成されている。これにより、第２のＰｔ合金化反応層１１５を介してベース電極１１２とベース層１０４とを接触させることができるので、オーミックコンタクトが確実に得られる。

第２サブコレクタ層１０８におけるコレクタ電極１１３の下側の部分には第３のＰｔ合金化反応層１１６が形成されている。ここで、第３のＰｔ合金化反応層１１６は、熱処理によって、コレクタ電極１１３の最下層を構成するＰｔと、第２サブコレクタ層１０８を構成するＩｎＧａＡｓとを反応させることによって形成されたものである。また、第３のＰｔ合金化反応層１１６は、第２サブコレクタ層１０８の内部のみに形成されている。

尚、本実施形態においては、個々のＨＢＴ同士を電気的に分離するために、各ＨＢＴ形成領域の周辺には、第２サブコレクタ層１０８及び第１サブコレクタ層１０２の積層構造を貫いて基板１０１まで達する素子分離領域１４１が形成されている。

以下、図１に示す本実施形態のＨＢＴの製造方法について、図面を参照しながら説明する。

図２（ａ）〜（ｃ）及び図３（ａ）、（ｂ）は、本実施形態に係るＨＢＴの製造方法の各工程を示す断面図である。

まず、図２（ａ）に示すように、例えばＭＢＥ法（分子線エピタキシ法）又はＭＯＣＶＤ法（有機金属化学気相成長法）等の結晶成長法により、例えばＧａＡｓよりなる半絶縁性基板１０１の上に、例えばｎ型不純物が５×１０¹⁸ｃｍ^-3と高濃度にドープされた厚さ６００ｎｍのｎ型ＧａＡｓ層よりなる第１サブコレクタ層１０２と、例えばｎ型不純物が１×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｎ型ＩｎＧａＡｓ層よりなる第２サブコレクタ層１０８と、例えばｎ型不純物が１×１０¹⁶ｃｍ^-3と低濃度にドープされた厚さ５００ｎｍのｎ型ＧａＡｓ層よりなるコレクタ層形成用膜１２３と、例えばｐ型不純物が４×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｐ型ＧａＡｓ層よりなるベース層形成用膜１２４と、例えばｎ型不純物が３×１０¹⁷ｃｍ^-3の濃度でドープされた厚さ３０ｎｍのｎ型ＩｎＧａＰ（具体的にはＩｎ組成比が約４８％のＩｎ_0.48Ｇａ_0.52Ｐ）層よりなるエミッタ層形成用膜１２５と、例えばｎ型不純物が３×１０¹⁸ｃｍ^-3と高濃度にドープされた厚さ２００ｎｍのｎ型ＧａＡｓ層よりなるエミッタキャップ層形成用膜１２６と、例えばｎ型不純物が１×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｎ型ＩｎＧａＡｓ層よりなるエミッタコンタクト層形成用膜１２７とを順次形成する。尚、コレクタ層形成用膜１２３としてｉ型ＧａＡｓ層を形成してもよい。また、エミッタ層形成用膜１２５を構成するＩｎ_0.48Ｇａ_0.52Ｐのバンドギャップは、ベース層形成用膜１２４を構成するＧａＡｓのバンドギャップよりも大きい。また、エミッタコンタクト層形成用膜１２７を構成するＩｎＧａＡｓのバンドギャップは、エミッタキャップ層形成用膜１２６を構成するＧａＡｓのバンドギャップよりも小さい。

次に、図２（ｂ）に示すように、エミッタ形成領域を保護するフォトレジストパターン１３１をマスクとして、例えば燐酸系のエッチング溶液を用いてエミッタコンタクト層形成用膜１２７及びエミッタキャップ層形成用膜１２６に対して順次エッチングを行なう。これにより、エミッタキャップ層１０６とエミッタコンタクト層１０７との積層構造よりなるエミッタ島領域が形成されると共にエミッタ層形成用膜１２５におけるベース電極形成領域が露出する。このとき、Ｉｎ_0.48Ｇａ_0.52Ｐよりなるエミッタ層形成用膜１２５は殆どエッチングされない。

次に、図２（ｃ）に示すように、エミッタ形成領域を含むベース形成領域を保護するフォトレジストパターン１３２をマスクとして、例えば水で希釈した塩酸を用いてエミッタ層形成用膜１２５に対して選択的にエッチングを行ない、続いて、パターニングされたエミッタ層形成用膜１２５つまりエミッタ層１０５をマスクとして、例えばクエン酸系のエッチング溶液を用いて、ベース層形成用膜１２４及びコレクタ層形成用膜１２３に対して順次エッチングを行なう。これにより、コレクタ層１０３とベース層１０４とエミッタ層１０５との積層構造よりなるベース島領域が形成されると共に第２サブコレクタ層１０８におけるコレクタ電極形成領域が露出する。このとき、ＩｎＧａＡｓよりなる第２サブコレクタ層１０８は殆どエッチングされない。すなわち、本実施形態においては、ＩｎＧａＡｓ層である第２サブコレクタ層１０８が、クエン酸系のエッチング溶液を用いたウェットエッチングにおけるエッチングストッパ層として作用するため、従来技術と比較して、ベース島領域を形成する際のエッチング精度を大幅に向上させることができる。

次に、図３（ａ）に示すように、各単位ＨＢＴセル（個々のＨＢＴ形成領域）を保護するフォトレジストパターン１３３をマスクとして、第２サブコレクタ層１０８及び第１サブコレクタ層１０２のそれぞれに対して、例えばＨｅ（ヘリウム）イオンを注入し、それによって素子分離領域１４１を形成する。これにより、各単位ＨＢＴセルが分離される。

次に、図３（ｂ）に示すように、各電極を形成するためのフォトレジストパターン１３４、具体的には、エミッタ電極形成領域、ベース電極形成領域及びコレクタ電極形成領域のそれぞれが開口されたフォトレジストパターン１３４を形成する。その後、例えば蒸着法により、基板全面に亘って、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造（具体的には厚さ３０ｎｍのＰｔ膜、厚さ１００ｎｍのＴｉ膜、厚さ５０ｎｍのＰｔ膜及び厚さ５０ｎｍのＡｕ膜が順次積層された構造）を持つ電極形成用膜１３５を形成する。その後、例えばリフトオフ法により、フォトレジストパターン１３４と共に不要な電極形成用膜１３５を剥離することによって、エミッタコンタクト層１０７におけるエミッタ電極形成領域の上にエミッタ電極１１１を形成し、エミッタ層１０５におけるベース電極形成領域の上にベース電極１１２を形成し、第２サブコレクタ層１０８におけるコレクタ電極形成領域の上にコレクタ電極１１３を形成する。すなわち、本実施形態においては、エミッタ電極１１１、ベース電極１１２及びコレクタ電極１１３を同時に形成する。

最後に、図１に示す本実施形態のＨＢＴを完成させるため、例えば３９０℃、１２０秒間の熱処理により、各電極を構成する金属（具体的にはＰｔ）と各電極の下の半導体層の構成材料とを反応させる。これによって、エミッタコンタクト層１０７におけるエミッタ電極１１１の下側の部分に第１のＰｔ合金化反応層１１４が形成され、エミッタ層１０５におけるベース電極１１２の下側の部分に第２のＰｔ合金化反応層１１５が形成され、第２サブコレクタ層１０８におけるコレクタ電極１１３の下側の部分に第３のＰｔ合金化反応層１１６が形成される。尚、第１のＰｔ合金化反応層１１４はエミッタコンタクト層１０７の内部のみに形成され、第２のＰｔ合金化反応層１１５はエミッタ層１０５を貫通してベース層１０４に達するように形成され、第３のＰｔ合金化反応層１１６は第２サブコレクタ層１０８の内部のみに形成される。また、本実施形態では、各単位ＨＢＴセル同士を電気的に分離するための素子分離領域（イオン注入によって形成された分離領域）１４１に対する不活性化処理を、各Ｐｔ合金化反応層１１４〜１１６を形成するための熱処理によって同時に実施し、それにより製造工程数の低減を図る。

以上に説明したように、本実施形態によると、エミッタコンタクト層１０７及び第２サブコレクタ層１０８のそれぞれにバンドギャップの小さい材料からなる高濃度ｎ型半導体を用いるため、エミッタコンタクト層１０７とその上に形成されるエミッタ電極１１１を構成する金属との間のオーミック接続を容易に実現できると共に、第２サブコレクタ層１０８とその上に形成されるコレクタ電極１１３を構成する金属との間のオーミック接続を容易に実現できる。従って、エミッタ電極１１１及びコレクタ電極１１３のそれぞれの材料としてベース電極１１２と同じ材料を用いることができ、それにより各電極１１１〜１１３を同時に形成することができるため、製造工程数を低減させることができるので、製造コストを低減させることができる。

また、本実施形態によると、エミッタ電極１１１、ベース電極１１２及びコレクタ電極１１３を全て同一材料から構成することによって、言い換えると、各電極１１１〜１１３の金属積層構造を同一にすることによって、各電極１１１〜１１３の下側に合金化反応層１１４〜１１６をそれぞれ形成するための最適熱処理条件を同一条件に設定できる。具体的には、エミッタ電極１１１の下側の第１の合金化反応層１１４を形成するための最適熱処理条件と、ベース電極１１２の下側の第２の合金化反応層１１５を形成するための最適熱処理条件と、コレクタ電極１１３の下側の第３の合金化反応層１１６を形成するための最適熱処理条件とを一致させることができる。従って、全ての電極１１１〜１１３において良好なオーミックコンタクトを得ることができる。

（第２の実施形態）
以下、本発明の第２の実施形態に係るＨＢＴ及びその製造方法について図面を参照しながら説明する。尚、本実施形態に係るＨＢＴが第１の実施形態と異なっている点は、第１の実施形態ではベース電極１１２がエミッタ層１０５を挟んでベース層１０４上に形成されていたのに対して、本実施形態では、後述するように、ベース電極１１２がベース層１０４の直上に形成されていることである。

図４は、本実施形態に係るＨＢＴの構造を示す断面図である。

図４に示すように、例えばＧａＡｓよりなる半絶縁性基板１０１の上に、例えばｎ型不純物が５×１０¹⁸ｃｍ^-3と高濃度にドープされた厚さ６００ｎｍのｎ型ＧａＡｓ層よりなる第１サブコレクタ層１０２が形成されている。また、第１サブコレクタ層１０２上には、例えばｎ型不純物が１×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｎ型ＩｎＧａＡｓ層よりなる第２サブコレクタ層１０８が形成されている。第２サブコレクタ層１０８を構成するＩｎＧａＡｓのバンドギャップは、第１サブコレクタ層１０２を構成するＧａＡｓのバンドギャップよりも小さい。

第２サブコレクタ層１０８における所定の領域の上には、例えばｎ型不純物が１×１０¹⁶ｃｍ^-3と低濃度にドープされた厚さ５００ｎｍのｎ型ＧａＡｓ層よりなるコレクタ層１０３、及び例えばｐ型不純物が４×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｐ型ＧａＡｓ層よりなるベース層１０４が順に積層されている。すなわち、第２サブコレクタ層１０８上においてコレクタ層１０３及びベース層１０４の積層構造は凸形状に形成されている。尚、コレクタ層１０３としてｉ型ＧａＡｓ層を用いてもよい。

ベース層１０４における所定の領域の上には、例えばｎ型不純物が３×１０¹⁷ｃｍ^-3の濃度でドープされた厚さ３０ｎｍのｎ型ＩｎＧａＰ（具体的にはＩｎ組成比が約４８％のＩｎ_0.48Ｇａ_0.52Ｐ）層よりなるエミッタ層１０５、例えばｎ型不純物が３×１０¹⁸ｃｍ^-3と高濃度にドープされた厚さ２００ｎｍのｎ型ＧａＡｓ層よりなるエミッタキャップ層１０６、及び例えばｎ型不純物が１×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｎ型ＩｎＧａＡｓ層よりなるエミッタコンタクト層１０７が順に積層されている。すなわち、ベース層１０４上においてエミッタ層１０５、エミッタキャップ層１０６及びエミッタコンタクト層１０７の積層構造は凸形状に形成されている。ここで、エミッタ層１０５を構成するＩｎ_0.48Ｇａ_0.52Ｐのバンドギャップは、ベース層１０４を構成するＧａＡｓのバンドギャップよりも大きい。また、エミッタコンタクト層１０７を構成するＩｎＧａＡｓのバンドギャップは、エミッタキャップ層１０６を構成するＧａＡｓのバンドギャップよりも小さい。

エミッタコンタクト層１０７上には、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つエミッタ電極１１１が形成されている。また、ベース層１０４におけるエミッタ層１０５が形成されていない露出部分の上には、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つベース電極１１２が形成されている。また、第２サブコレクタ層１０８におけるコレクタ層１０３が形成されていない露出部分の上には、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造を持つコレクタ電極１１３が形成されている。

エミッタコンタクト層１０７におけるエミッタ電極１１１の下側の部分には第１のＰｔ合金化反応層１１４が形成されている。ここで、第１のＰｔ合金化反応層１１４は、熱処理によって、エミッタ電極１１１の最下層を構成するＰｔと、エミッタコンタクト層１０７を構成するＩｎＧａＡｓとを反応させることによって形成されたものである。また、第１のＰｔ合金化反応層１１４は、エミッタコンタクト層１０７の内部のみに形成されている。

ベース層１０４におけるベース電極１１２の下側の部分には第２のＰｔ合金化反応層１１５が形成されている。ここで、第２のＰｔ合金化反応層１１５は、熱処理によって、ベース電極１１２の最下層を構成するＰｔと、ベース層１０４を構成するＧａＡｓとを反応させることによって形成されたものである。また、第２のＰｔ合金化反応層１１５は、ベース層１０４の内部のみに形成されている。

第２サブコレクタ層１０８におけるコレクタ電極１１３の下側の部分には第３のＰｔ合金化反応層１１６が形成されている。ここで、第３のＰｔ合金化反応層１１６は、熱処理によって、コレクタ電極１１３の最下層を構成するＰｔと、第２サブコレクタ層１０８を構成するＩｎＧａＡｓとを反応させることによって形成されたものである。また、第３のＰｔ合金化反応層１１６は、第２サブコレクタ層１０８の内部のみに形成されている。

尚、本実施形態においては、個々のＨＢＴ同士を電気的に分離するために、各ＨＢＴ形成領域の周辺には、第２サブコレクタ層１０８及び第１サブコレクタ層１０２の積層構造を貫いて基板１０１まで達する素子分離領域１４１が形成されている。

以下、図４に示す本実施形態のＨＢＴの製造方法について、図面を参照しながら説明する。

図５（ａ）〜（ｃ）及び図６（ａ）、（ｂ）は、本実施形態に係るＨＢＴの製造方法の各工程を示す断面図である。

まず、図５（ａ）に示すように、例えばＭＢＥ法又はＭＯＣＶＤ法等の結晶成長法により、例えばＧａＡｓよりなる半絶縁性基板１０１の上に、例えばｎ型不純物が５×１０¹⁸ｃｍ^-3と高濃度にドープされた厚さ６００ｎｍのｎ型ＧａＡｓ層よりなる第１サブコレクタ層１０２と、例えばｎ型不純物が１×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｎ型ＩｎＧａＡｓ層よりなる第２サブコレクタ層１０８と、例えばｎ型不純物が１×１０¹⁶ｃｍ^-3と低濃度にドープされた厚さ５００ｎｍのｎ型ＧａＡｓ層よりなるコレクタ層形成用膜１２３と、例えばｐ型不純物が４×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｐ型ＧａＡｓ層よりなるベース層形成用膜１２４と、例えばｎ型不純物が３×１０¹⁷ｃｍ^-3の濃度でドープされた厚さ３０ｎｍのｎ型ＩｎＧａＰ（具体的にはＩｎ組成比が約４８％のＩｎ_0.48Ｇａ_0.52Ｐ）層よりなるエミッタ層形成用膜１２５と、例えばｎ型不純物が３×１０¹⁸ｃｍ^-3と高濃度にドープされた厚さ２００ｎｍのｎ型ＧａＡｓ層よりなるエミッタキャップ層形成用膜１２６と、例えばｎ型不純物が１×１０¹⁹ｃｍ^-3と高濃度にドープされた厚さ１００ｎｍのｎ型ＩｎＧａＡｓ層よりなるエミッタコンタクト層形成用膜１２７とを順次形成する。尚、コレクタ層形成用膜１２３としてｉ型ＧａＡｓ層を形成してもよい。また、エミッタ層形成用膜１２５を構成するＩｎ_0.48Ｇａ_0.52Ｐのバンドギャップは、ベース層形成用膜１２４を構成するＧａＡｓのバンドギャップよりも大きい。また、エミッタコンタクト層形成用膜１２７を構成するＩｎＧａＡｓのバンドギャップは、エミッタキャップ層形成用膜１２６を構成するＧａＡｓのバンドギャップよりも小さい。

次に、図５（ｂ）に示すように、エミッタ形成領域を保護するフォトレジストパターン１３１をマスクとして、例えば燐酸系のエッチング溶液を用いてエミッタコンタクト層形成用膜１２７及びエミッタキャップ層形成用膜１２６に対して順次エッチングを行なう。続いて、フォトレジストパターン１３１をマスクとして、例えば水で希釈した塩酸を用いてエミッタ層形成用膜１２５に対して選択的にエッチングを行なう。これにより、エミッタ層１０５とエミッタキャップ層１０６とエミッタコンタクト層１０７との積層構造よりなるエミッタ島領域が形成されると共にベース層形成用膜１２４におけるベース電極形成領域が露出する。このとき、ＧａＡｓ層よりなるベース層形成用膜１２４は殆どエッチングされない。

次に、図５（ｃ）に示すように、エミッタ形成領域を含むベース形成領域を保護するフォトレジストパターン１３２をマスクとして、例えばクエン酸系のエッチング溶液を用いて、ベース層形成用膜１２４及びコレクタ層形成用膜１２３に対して順次エッチングを行なう。これにより、コレクタ層１０３とベース層１０４との積層構造よりなるベース島領域が形成されると共に第２サブコレクタ層１０８におけるコレクタ電極形成領域が露出する。このとき、ＩｎＧａＡｓよりなる第２サブコレクタ層１０８は殆どエッチングされない。すなわち、本実施形態においては、ＩｎＧａＡｓ層である第２サブコレクタ層１０８が、クエン酸系のエッチング溶液を用いたウェットエッチングにおけるエッチングストッパ層として作用するため、従来技術と比較して、ベース島領域を形成する際のエッチング精度を大幅に向上させることができる。

次に、図６（ａ）に示すように、各単位ＨＢＴセル（個々のＨＢＴ形成領域）を保護するフォトレジストパターン１３３をマスクとして、第２サブコレクタ層１０８及び第１サブコレクタ層１０２のそれぞれに対して、例えばＨｅ（ヘリウム）イオンを注入し、それによって素子分離領域１４１を形成する。これにより、各単位ＨＢＴセルが分離される。

次に、図６（ｂ）に示すように、各電極を形成するためのフォトレジストパターン１３４、具体的には、エミッタ電極形成領域、ベース電極形成領域及びコレクタ電極形成領域のそれぞれが開口されたフォトレジストパターン１３４を形成する。その後、例えば蒸着法により、基板全面に亘って、例えばＰｔ／Ｔｉ／Ｐｔ／Ａｕ構造（具体的には厚さ３０ｎｍのＰｔ膜、厚さ１００ｎｍのＴｉ膜、厚さ５０ｎｍのＰｔ膜及び厚さ５０ｎｍのＡｕ膜が順次積層された構造）を持つ電極形成用膜１３５を形成する。その後、例えばリフトオフ法により、フォトレジストパターン１３４と共に不要な電極形成用膜１３５を剥離することによって、エミッタコンタクト層１０７におけるエミッタ電極形成領域の上にエミッタ電極１１１を形成し、ベース層１０４におけるベース電極形成領域の上にベース電極１１２を形成し、第２サブコレクタ層１０８におけるコレクタ電極形成領域の上にコレクタ電極１１３を形成する。すなわち、本実施形態においては、エミッタ電極１１１、ベース電極１１２及びコレクタ電極１１３を同時に形成する。

最後に、図４に示す本実施形態のＨＢＴを完成させるため、例えば３９０℃、１２０秒間の熱処理により、各電極を構成する金属（具体的にはＰｔ）と各電極の下の半導体層の構成材料とを反応させる。これによって、エミッタコンタクト層１０７におけるエミッタ電極１１１の下側の部分に第１のＰｔ合金化反応層１１４が形成され、ベース層１０４におけるベース電極１１２の下側の部分に第２のＰｔ合金化反応層１１５が形成され、第２サブコレクタ層１０８におけるコレクタ電極１１３の下側の部分に第３のＰｔ合金化反応層１１６が形成される。尚、第１のＰｔ合金化反応層１１４はエミッタコンタクト層１０７の内部のみに形成され、第２のＰｔ合金化反応層１１５はベース層１０４の内部のみに形成され、第３のＰｔ合金化反応層１１６は第２サブコレクタ層１０８の内部のみに形成される。また、本実施形態では、各単位ＨＢＴセル同士を電気的に分離するための素子分離領域（イオン注入によって形成された分離領域）１４１に対する不活性化処理を、各Ｐｔ合金化反応層１１４〜１１６を形成するための熱処理によって同時に実施し、それにより製造工程数の低減を図る。

尚、本実施形態において、エミッタ形成領域の外側のエミッタ層形成用膜１２５を全て除去したが（図５（ｂ）参照）、これに代えて、ベース形成領域の外側の領域及びベース電極形成領域のエミッタ層形成用膜１２５を除去してもよい。このようにすると、図４に示す本実施形態のＨＢＴにおいて、ベース電極形成領域のベース層１０４の直上にベース電極１１２を設けながら、ベース電極形成領域以外のベース層１０４をエミッタ層１０５によって覆うことができる。

以上に説明したように、本実施形態によると、エミッタコンタクト層１０７及び第２サブコレクタ層１０８のそれぞれにバンドギャップの小さい材料からなる高濃度ｎ型半導体を用いるため、エミッタコンタクト層１０７とその上に形成されるエミッタ電極１１１を構成する金属との間のオーミック接続を容易に実現できると共に、第２サブコレクタ層１０８とその上に形成されるコレクタ電極１１３を構成する金属との間のオーミック接続を容易に実現できる。従って、エミッタ電極１１１及びコレクタ電極１１３のそれぞれの材料としてベース電極１１２と同じ材料を用いることができ、それにより各電極１１１〜１１３を同時に形成することができるため、製造工程数を低減させることができるので、製造コストを低減させることができる。

また、本実施形態によると、エミッタ電極１１１、ベース電極１１２及びコレクタ電極１１３を全て同一材料から構成することによって、言い換えると、各電極１１１〜１１３の金属積層構造を同一にすることによって、各電極１１１〜１１３の下側に合金化反応層１１４〜１１６をそれぞれ形成するための最適熱処理条件を同一条件に設定できる。具体的には、エミッタ電極１１１の下側の第１の合金化反応層１１４を形成するための最適熱処理条件と、ベース電極１１２の下側の第２の合金化反応層１１５を形成するための最適熱処理条件と、コレクタ電極１１３の下側の第３の合金化反応層１１６を形成するための最適熱処理条件とを一致させることができる。従って、全ての電極１１１〜１１３において良好なオーミックコンタクトを得ることができる。

尚、第１又は第２の実施形態において、ＨＢＴを構成する各半導体層における不純物濃度、厚さ及び組成比等が前述の数値に限定されないことは言うまでもない。

また、第１又は第２の実施形態において、エミッタ電極１１１、ベース電極１１２及びコレクタ電極１１３のそれぞれにおける最下層としてＰｔ層を用いたが、これに代えて、例えばＰｄ層又はＮｉ層を用いた場合にも各電極の下側に合金化反応層が形成され、それによって本実施形態と同様の効果が得られる。また、エミッタ電極１１１、ベース電極１１２及びコレクタ電極１１３として、Ｐｔ、Ｐｄ又はＮｉからなる単層構造を用いてもよい。

また、第１又は第２の実施形態において、イオン注入を用いて素子分離領域を形成したが、これに代えて、例えばウェットエッチングを用いて素子分離領域となるトレンチを形成してもよい。

また、第１又は第２の実施形態において、エミッタ層１０５としてＩｎＧａＰ層を用いたが、これに代えて、例えばＡｌＧａＡｓ層を用いてもよい。

また、第１又は第２の実施形態において、第２サブコレクタ層１０８及びエミッタコンタクト層１０７としてＩｎＧａＡｓ層を用いたが、これに代えて、ＩｎＧａＡｓ層を含む半導体積層構造を用いてもよい。

また、第１又は第２の実施形態において、半絶縁性基板１０１としてＧａＡｓ基板を用いたＨＢＴを対象としたが、これに代えて、半絶縁性基板１０１としてＩｎＰ基板を用い且つエミッタ層１０５としてＩｎＰ層又はＩｎＡｌＡｓ層等を用いたＨＢＴを対象とした場合にも同様の効果が得られることは言うまでもない。

本発明は、ＨＢＴ及びその製造方法に関し、コンタクト抵抗を低減させるために合金化反応層をオーミック電極に用いたＨＢＴに適用した場合に、製造コストの削減、及び各電極における良好なコンタクト特性の実現という効果が得られ有用である。

本発明の第１の実施形態に係るＨＢＴの構造を示す断面図である。 （ａ）〜（ｃ）は本発明の第１の実施形態に係るＨＢＴの製造方法の各工程を示す断面図である。 （ａ）及び（ｂ）は本発明の第１の実施形態に係るＨＢＴの製造方法の各工程を示す断面図である。 本発明の第２の実施形態に係るＨＢＴの構造を示す断面図である。 （ａ）〜（ｃ）は本発明の第２の実施形態に係るＨＢＴの製造方法の各工程を示す断面図である。 （ａ）及び（ｂ）は本発明の第２の実施形態に係るＨＢＴの製造方法の各工程を示す断面図である。 従来のＨＢＴの構造を示す断面図である。 （ａ）及び（ｂ）は金属と半導体とが接触する場合におけるコンタクト抵抗率の熱処理時間依存性を示す図である。

符号の説明

１０１ 基板
１０２ 第１サブコレクタ層
１０３ コレクタ層
１０４ ベース層
１０５ エミッタ層
１０６ エミッタキャップ層
１０７ エミッタコンタクト層
１０８ 第２サブコレクタ層
１１１ エミッタ電極
１１２ ベース電極
１１３ コレクタ電極
１１４ 第１のＰｔ合金化反応層
１１５ 第２のＰｔ合金化反応層
１１６ 第３のＰｔ合金化反応層
１２３ コレクタ層形成用膜
１２４ ベース層形成用膜
１２５ エミッタ層形成用膜
１２６ エミッタキャップ層形成用膜
１２７ エミッタコンタクト層形成用膜
１３１ フォトレジストパターン
１３２ フォトレジストパターン
１３３ フォトレジストパターン
１３４ フォトレジストパターン
１３５ 電極形成用膜
１４１ 素子分離領域

Claims (20)

1. 高濃度ｎ型の第１サブコレクタ層と、
   前記第１サブコレクタ層上に形成され、且つ前記第１サブコレクタ層よりもバンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層と、
   前記第２サブコレクタ層における所定の部分の上に形成されたｉ型又は低濃度ｎ型のコレクタ層と、
   前記コレクタ層上に形成された高濃度ｐ型のベース層と、
   前記ベース層上に形成され、且つ前記ベース層よりもバンドギャップの大きい材料からなるｎ型のエミッタ層と、
   前記エミッタ層における所定の部分の上に形成された高濃度ｎ型のエミッタキャップ層と、
   前記エミッタキャップ層上に形成され、且つ前記エミッタキャップ層よりもバンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層と、
   前記エミッタコンタクト層上に形成され、且つ１つ又は複数の導電層からなるエミッタ電極と、
   前記エミッタ層における前記エミッタキャップ層が形成されていない部分の上に形成され、且つ１つ又は複数の導電層からなるベース電極と、
   前記第２サブコレクタ層における前記コレクタ層が形成されていない部分の上に形成され、且つ１つ又は複数の導電層からなるコレクタ電極とを備え、
   前記エミッタコンタクト層における前記エミッタ電極の下側の部分に第１の合金化反応層が形成されており、
   前記エミッタ層における前記ベース電極の下側の部分に第２の合金化反応層が形成されており、
   前記第２サブコレクタ層における前記コレクタ電極の下側の部分に第３の合金化反応層が形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
2. 前記エミッタ電極、前記ベース電極及び前記コレクタ電極は同一材料から構成されていることを特徴とする請求項１に記載のヘテロ接合バイポーラトランジスタ。
3. 前記第１の合金化反応層は、前記エミッタコンタクト層の内部のみに形成されており、
   前記第３の合金化反応層は、前記第２サブコレクタ層の内部のみに形成されており、
   前記第２の合金化反応層は、前記エミッタ層を貫通して前記ベース層に達するように形成されていることを特徴とする請求項１又は２に記載のヘテロ接合バイポーラトランジスタ。
4. 前記第２サブコレクタ層及び前記エミッタコンタクト層は、いずれもＩｎＧａＡｓ層を含む半導体層であることを特徴とする請求項１〜３のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
5. 前記エミッタ電極を構成する最下層の導電層、前記ベース電極を構成する最下層の導電層、及び前記コレクタ電極を構成する最下層の導電層は、いずれもＰｔ、Ｐｄ又はＮｉからなることを特徴とする請求項１〜４のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
6. 高濃度ｎ型の第１サブコレクタ層と、
   前記第１サブコレクタ層上に形成され、且つ前記第１サブコレクタ層よりもバンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層と、
   前記第２サブコレクタ層における所定の部分の上に形成されたｉ型又は低濃度ｎ型のコレクタ層と、
   前記コレクタ層上に形成された高濃度ｐ型のベース層と、
   前記ベース層における所定の部分の上に形成され、且つ前記ベース層よりもバンドギャップの大きい材料からなるｎ型のエミッタ層と、
   前記エミッタ層上に形成された高濃度ｎ型のエミッタキャップ層と、
   前記エミッタキャップ層上に形成され、且つ前記エミッタキャップ層よりもバンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層と、
   前記エミッタコンタクト層上に形成され、且つ１つ又は複数の導電層からなるエミッタ電極と、
   前記ベース層における前記エミッタ層が形成されていない部分の上に形成され、且つ１つ又は複数の導電層からなるベース電極と、
   前記第２サブコレクタ層における前記コレクタ層が形成されていない部分の上に形成され、且つ１つ又は複数の導電層からなるコレクタ電極とを備え、
   前記エミッタコンタクト層における前記エミッタ電極の下側の部分に第１の合金化反応層が形成されており、
   前記ベース層における前記ベース電極の下側の部分に第２の合金化反応層が形成されており、
   前記第２サブコレクタ層における前記コレクタ電極の下側の部分に第３の合金化反応層が形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
7. 前記エミッタ電極、前記ベース電極及び前記コレクタ電極は同一材料から構成されていることを特徴とする請求項６に記載のヘテロ接合バイポーラトランジスタ。
8. 前記第１の合金化反応層は、前記エミッタコンタクト層の内部のみに形成されており、
   前記第２の合金化反応層は、前記ベース層の内部のみに形成されており、
   前記第３の合金化反応層は、前記第２サブコレクタ層の内部のみに形成されていることを特徴とする請求項６又は７に記載のヘテロ接合バイポーラトランジスタ。
9. 前記第２サブコレクタ層及び前記エミッタコンタクト層は、いずれもＩｎＧａＡｓ層を含む半導体層であることを特徴とする請求項６〜８のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
10. 前記エミッタ電極を構成する最下層の導電層、前記ベース電極を構成する最下層の導電層、及び前記コレクタ電極を構成する最下層の導電層は、いずれもＰｔ、Ｐｄ又はＮｉからなることを特徴とする請求項６〜９のいずれか１項に記載のヘテロ接合バイポーラトランジスタ。
11. 半絶縁性基板の一主面上に、高濃度ｎ型の第１サブコレクタ層、前記第１サブコレクタ層よりもバンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層、ｉ型又は低濃度ｎ型のコレクタ層形成用膜、高濃度ｐ型のベース層形成用膜、前記ベース層形成用膜よりもバンドギャップの大きい材料からなるｎ型のエミッタ層形成用膜、高濃度ｎ型のエミッタキャップ層形成用膜、前記エミッタキャップ層形成用膜よりもバンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層形成用膜を順次形成する工程と、
    前記エミッタ層形成用膜におけるベース電極形成領域が露出するように、前記エミッタコンタクト層形成用膜及び前記エミッタキャップ層形成用膜をパターン化してエミッタコンタクト層及びエミッタキャップ層を形成する工程と、
    前記第２サブコレクタ層におけるコレクタ電極形成領域が露出するように、前記エミッタ層形成用膜、前記ベース層形成用膜及び前記コレクタ層形成用膜をパターン化してエミッタ層、ベース層及びコレクタ層を形成する工程と、
    前記エミッタコンタクト層におけるエミッタ電極形成領域の上に、１つ又は複数の導電層からなるエミッタ電極を形成する工程と、
    前記エミッタ層における前記ベース電極形成領域の上に、１つ又は複数の導電層からなるベース電極を形成する工程と、
    前記第２サブコレクタ層における前記コレクタ電極形成領域の上に、１つ又は複数の導電層からなるコレクタ電極を形成する工程と、
    熱処理を用いて、前記エミッタコンタクト層における前記エミッタ電極の下側の部分に第１の合金化反応層を、前記エミッタ層における前記ベース電極の下側の部分に第２の合金化反応層を、前記第２サブコレクタ層における前記コレクタ電極の下側の部分に第３の合金化反応層をそれぞれ形成する工程とを備えていることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
12. 前記半絶縁性基板はＧａＡｓ基板又はＩｎＰ基板であることを特徴とする請求項１１に記載のヘテロ接合バイポーラトランジスタの製造方法。
13. 前記エミッタ電極を形成する工程と、前記ベース電極を形成する工程と、前記コレクタ電極を形成する工程とが同時に実施されることを特徴とする請求項１１又は１２に記載のヘテロ接合バイポーラトランジスタの製造方法。
14. 前記エミッタ電極を構成する最下層の導電層、前記ベース電極を構成する最下層の導電層、及び前記コレクタ電極を構成する最下層の導電層は、いずれもＰｔ、Ｐｄ又はＮｉからなることを特徴とする請求項１１〜１３のいずれか１項に記載のヘテロ接合バイポーラトランジスタの製造方法。
15. 前記第２サブコレクタ層及び前記第１サブコレクタ層のそれぞれにおける素子形成領域以外の他の領域にイオンを注入して素子分離領域を形成する工程をさらに備え、
    前記イオンが注入された前記素子分離領域に対する不活性化処理が、前記各合金化反応層を形成する工程における前記熱処理によって同時に実施されることを特徴とする請求項１１〜１４のいずれか１項に記載のヘテロ接合バイポーラトランジスタの製造方法。
16. 半絶縁性基板の一主面上に、高濃度ｎ型の第１サブコレクタ層、前記第１サブコレクタ層よりもバンドギャップの小さい材料からなる高濃度ｎ型の第２サブコレクタ層、ｉ型又は低濃度ｎ型のコレクタ層形成用膜、高濃度ｐ型のベース層形成用膜、前記ベース層形成用膜よりもバンドギャップの大きい材料からなるｎ型のエミッタ層形成用膜、高濃度ｎ型のエミッタキャップ層形成用膜、前記エミッタキャップ層形成用膜よりもバンドギャップの小さい材料からなる高濃度ｎ型のエミッタコンタクト層形成用膜を順次形成する工程と、
    前記ベース層形成用膜におけるベース電極形成領域が露出するように、前記エミッタコンタクト層形成用膜、前記エミッタキャップ層形成用膜及び前記エミッタ層形成用膜をパターン化してエミッタコンタクト層、エミッタキャップ層及びエミッタ層を形成する工程と、
    前記第２サブコレクタ層におけるコレクタ電極形成領域が露出するように、前記ベース層形成用膜及び前記コレクタ層形成用膜をパターン化してベース層及びコレクタ層を形成する工程と、
    前記エミッタコンタクト層におけるエミッタ電極形成領域の上に、１つ又は複数の導電層からなるエミッタ電極を形成する工程と、
    前記ベース層における前記ベース電極形成領域の上に、１つ又は複数の導電層からなるベース電極を形成する工程と、
    前記第２サブコレクタ層における前記コレクタ電極形成領域の上に、１つ又は複数の導電層からなるコレクタ電極を形成する工程と、
    熱処理を用いて、前記エミッタコンタクト層における前記エミッタ電極の下側の部分に第１の合金化反応層を、前記ベース層における前記ベース電極の下側の部分に第２の合金化反応層を、前記第２サブコレクタ層における前記コレクタ電極の下側の部分に第３の合金化反応層をそれぞれ形成する工程とを備えていることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
17. 前記半絶縁性基板はＧａＡｓ基板又はＩｎＰ基板であることを特徴とする請求項１６に記載のヘテロ接合バイポーラトランジスタの製造方法。
18. 前記エミッタ電極を形成する工程と、前記ベース電極を形成する工程と、前記コレクタ電極を形成する工程とが同時に実施されることを特徴とする請求項１６又は１７に記載のヘテロ接合バイポーラトランジスタの製造方法。
19. 前記エミッタ電極を構成する最下層の導電層、前記ベース電極を構成する最下層の導電層、及び前記コレクタ電極を構成する最下層の導電層は、いずれもＰｔ、Ｐｄ又はＮｉからなることを特徴とする請求項１６〜１８のいずれか１項に記載のヘテロ接合バイポーラトランジスタの製造方法。
20. 前記第２サブコレクタ層及び前記第１サブコレクタ層のそれぞれにおける素子形成領域以外の他の領域にイオンを注入して素子分離領域を形成する工程をさらに備え、
    前記イオンが注入された前記素子分離領域に対する不活性化処理が、前記各合金化反応層を形成する工程における前記熱処理によって同時に実施されることを特徴とする請求項１６〜１９のいずれか１項に記載のヘテロ接合バイポーラトランジスタの製造方法。

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