JP2002502119A - 半導体オン絶縁体特にＳｉＣＯＩ構造を製造する方法 - Google Patents
半導体オン絶縁体特にＳｉＣＯＩ構造を製造する方法Info
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Abstract
(57)【要約】
【課題】 キャリヤ基板とこのキャリヤ基板の一面上に形成した半導体材料層とをを備えた構造を形成する方法を提供することである。
【解決手段】 ａ）第一基板（１０）の一方の面上に半導体材料層（１２）を形成する段階と、ｂ）第一基板の面の下の、半導体材料層（１２）の近傍にイオンを注入し、第一基板（１０）に表面層（１８）を規定する、半導体材料層に接触する劈開ゾーンと呼ばれるゾーン（１６）を形成する段階と、ｃ）半導体材料層（１２）を用いて、第一基板（１０）をキャリヤ基板（２０）上に移す段階であって、半導体材料層がキャリヤ基板（２０）と一体に形成されている段階と、ｄ）劈開ゾーン（１６）に沿って第一基板の劈開を行うためのエネルギーを供給する段階であって、第一基板の表面層（１８）はこの劈開の間半導体層（１２）とキャリヤ基板（２０）とに一体のままである段階と、ｅ）表面層（１８）を除去して半導体材料層（１２）を露出する段階と、を備えたことを特徴とする。
Description
【０００１】
本発明は、キャリヤ基板とそのキャリヤ基板の一方の面上の半導体材料の層と
を備えた構造を形成するための特別な方法に関するものである。
を備えた構造を形成するための特別な方法に関するものである。
【０００２】 さらに詳細には、例えば、シリコン炭化物−酸化物−半導体型の構造のような
半導体オン絶縁体構造の形成に関するものである。
半導体オン絶縁体構造の形成に関するものである。
【０００３】 本発明はＧａＮ層を含む基板のような基板の製造に対するマイクロエレクトニ
クス及びオプトエレクトロニクスに分野における応用が見つけられる。材料は広
い禁止帯を有する半導体であり、紫外あるいは青色のスペクトルにおいて作動す
るエレクトロルミネセンスあるいはダイオードのような電子光学デバイスの製造
を可能にするものである。
クス及びオプトエレクトロニクスに分野における応用が見つけられる。材料は広
い禁止帯を有する半導体であり、紫外あるいは青色のスペクトルにおいて作動す
るエレクトロルミネセンスあるいはダイオードのような電子光学デバイスの製造
を可能にするものである。
【０００４】 本発明はまた、高温度環境あるいは腐食性の環境のような過酷な環境において
作動可能なマイクロシステムの製造の応用がある。この場合、本発明の製造を用
いると、例えば、過酷な環境の圧力に耐えることが可能なシリコン炭化物の薄膜
を提供することが可能である。
作動可能なマイクロシステムの製造の応用がある。この場合、本発明の製造を用
いると、例えば、過酷な環境の圧力に耐えることが可能なシリコン炭化物の薄膜
を提供することが可能である。
【０００５】
従来より示されているように、ガリウム窒化物（GaN)は電子光学デバイスの製
造のための広い禁止帯のために特に興味のある材料である。しかしながら、この
ような応用に対しては、十分な単結晶GaNを得ることが重要であることが分かっ ている。
造のための広い禁止帯のために特に興味のある材料である。しかしながら、この
ような応用に対しては、十分な単結晶GaNを得ることが重要であることが分かっ ている。
【０００６】 従って、現在では、サファイア上或いはシリコン炭化物（SiC）基板上でヘテ ロエピタキシャル成長し易い一層のGaNを備えた基板が作られている。
【０００７】 エピタキシャル基板としてのサファイアの使用によって、結晶欠陥の高密度を
有するGaN層を得ることが可能となる。エピタキシャル基板としてシリコン炭化 物（SiC）を使用することによって、より結晶性の高い品質を得ることが可能と なる−というのも、GaNとSiCとの間で格子のパラメータがかなりよく一致するか
らである。
有するGaN層を得ることが可能となる。エピタキシャル基板としてシリコン炭化 物（SiC）を使用することによって、より結晶性の高い品質を得ることが可能と なる−というのも、GaNとSiCとの間で格子のパラメータがかなりよく一致するか
らである。
【０００８】 しかしながら、単結晶SiC基板の非常に高いコストは、エピタキシャル成長に 対して使用するには欠点である。
【０００９】 単結晶SiC基板の高コストのため、シリコンから成る基礎基板の面上に薄い表 面層だけを有するより経済的な基板に頼ることも可能である。
【００１０】 しかしながら、連続して形成されるシリコン、シリコン炭化物、及びガリウム
窒化物は、かなり異なる熱膨張係数を有する。従ってかなりの応力と高欠陥密度
がこのタイプの基板上にガリウム窒化物を形成する間に生ずる。
窒化物は、かなり異なる熱膨張係数を有する。従ってかなりの応力と高欠陥密度
がこのタイプの基板上にガリウム窒化物を形成する間に生ずる。
【００１１】 この問題はシリコンとシリコン炭化物との間に酸化層を供給することによって
少なくとも部分的には解決することができる。この層は、異なる膨張率による応
力の減少をもたらし、かつ、いわゆる“素直な（compliant)”基板を得ることに
つながる。
少なくとも部分的には解決することができる。この層は、異なる膨張率による応
力の減少をもたらし、かつ、いわゆる“素直な（compliant)”基板を得ることに
つながる。
【００１２】 周知の方法では、例えば、シリコンオン絶縁体（絶縁体上に形成したシリコン
）型（silicon-on-insulator：SOI）の基板上へのエピタキシーを通してSiC膜を
形成することによって、シリコン炭化物オン絶縁体型（SiCOI）の構造を製造す ることが可能である。
）型（silicon-on-insulator：SOI）の基板上へのエピタキシーを通してSiC膜を
形成することによって、シリコン炭化物オン絶縁体型（SiCOI）の構造を製造す ることが可能である。
【００１３】 しかしながら、このような場合、シリコンの薄膜はSOIの表面シリコン層からS
iCと酸化物との間に残っている。このシリコン膜はSOI構造の酸化物層を用いて 得られた“素直な”特性をいくらか低下させる。さらに、SiCのエピタキシーの 間、酸化物層に空洞を形成し、SiC層に欠陥が発生する。
iCと酸化物との間に残っている。このシリコン膜はSOI構造の酸化物層を用いて 得られた“素直な”特性をいくらか低下させる。さらに、SiCのエピタキシーの 間、酸化物層に空洞を形成し、SiC層に欠陥が発生する。
【００１４】 シリコンオン絶縁体（SOI)型の基板の表面シリコン層の炭化（carburization ）を行い、その層全体をSiCにし、それによって中間シリコンを有さないSiC/酸 化物界面を得ることも可能である。
【００１５】 しかしながら、この解決策は、一般のSOI構造の表面シリコン層が数100Åの厚
さを有する限り、行うことが困難であることが分かっている。シリコンの炭化だ
けがSiC層が数100ナノメータのオーダーである厚さを以上にすることが可能であ
る。
さを有する限り、行うことが困難であることが分かっている。シリコンの炭化だ
けがSiC層が数100ナノメータのオーダーである厚さを以上にすることが可能であ
る。
【００１６】 明細書の最後に掲載した文献（１）は、酸化物上にシリコン炭化物を備えた“
素直な”基板を得るための他の方法を記載している。
素直な”基板を得るための他の方法を記載している。
【００１７】 この文献によれば、酸化物層は固体SiC基板の表面上に形成し、イオンを基板 に注入して弱いゾーンを形成する。この弱くなったゾーンは、基板に酸化物層に
接触したSiC表面層を規定する。
接触したSiC表面層を規定する。
【００１８】 次に、酸化物を形成したSiC基板をターゲット基板に移動して、酸化物層をタ ーゲット基板に接触させる。
【００１９】 最後に、熱処理を行って弱いゾーンに沿って、SiC基板を劈開して表面SiC層を
除去する。この層は絶縁層を介してターゲット基板に一体のまま残っている。
除去する。この層は絶縁層を介してターゲット基板に一体のまま残っている。
【００２０】 熱処理を用いた弱いゾーンに沿った基板の劈開は、文献（２）にも記載されて
いる。この文献もこの明細書の最後に参考として掲載している。
いる。この文献もこの明細書の最後に参考として掲載している。
【００２１】 従って、最後に得られる構造は、以下の順で、シリコン基板、酸化物層、そし
てシリコン炭化物層を有する。
てシリコン炭化物層を有する。
【００２２】 上記の方法を用いて、単結晶SiCから成る基板より廉価なSiC層を有するキャリ
ヤを得ることが可能である。しかしながら、この方法はある数の制限を有する。
ヤを得ることが可能である。しかしながら、この方法はある数の制限を有する。
【００２３】 比較的高い熱スケジュール（処理時間−処理温度）がシリコン炭化物の劈開に
対して要求される。この熱スケジュールは、例えば、850°Ｃで１時間である。 比較のため、シリコンの劈開は500°Ｃで30秒だけのスケジュールによって行っ てもよい。
対して要求される。この熱スケジュールは、例えば、850°Ｃで１時間である。 比較のため、シリコンの劈開は500°Ｃで30秒だけのスケジュールによって行っ てもよい。
【００２４】 さらに、劈開シリコン炭化物は表面ラフネスを有することがわかった。従って
、SiCは、GaNのような他の材料をこの面上に形成することができる前に、研磨に
よって処理しなければならない。
、SiCは、GaNのような他の材料をこの面上に形成することができる前に、研磨に
よって処理しなければならない。
【００２５】
本発明の目的は、例えば、シリコンオン絶縁体型、特に上述した困難或いは制
限が生じないようなシリコン炭化物オン絶縁体構造のような、キャリヤ基板とこ
のキャリヤ基板の一面上に形成した半導体材料層とをを備えた構造を形成する方
法を提供することである。
限が生じないようなシリコン炭化物オン絶縁体構造のような、キャリヤ基板とこ
のキャリヤ基板の一面上に形成した半導体材料層とをを備えた構造を形成する方
法を提供することである。
【００２６】 特に目的の一つは、劈開操作の間、高加熱スケジュールを必要としないシリコ
ン炭化物−酸化物−シリコン型の構造を製造する経済的な方法を提供することで
ある。
ン炭化物−酸化物−シリコン型の構造を製造する経済的な方法を提供することで
ある。
【００２７】 他の目的は、優れた表面状態を有するSiC層を得ることが可能な方法を提案す ることである。
【００２８】 他の目的は、GaNに対してキャリヤを製造する方法を提供することである。
【００２９】 さらに他の目的は、（特にSiCあるいはGaN層を用いて）大きなサイズの構造を
得ることを可能にすることである。
得ることを可能にすることである。
【００３０】 これらの目的を達成するために、本発明は特に、キャリヤ基板とこのキャリヤ
基板の一面上に形成した半導体材料層とを備えた構造を製造する方法を特に提案
するものであって、この方法は以下のような連続した段階： ａ）第一基板の一方の面上に半導体材料層を形成する段階と、 ｂ）前記第一基板のその面の下の、前記半導体材料層の近傍にイオンを注入し
、前記第一基板に表面層を規定するものであって、前記半導体材料層に接触する
劈開ゾーンと呼ばれるゾーンを形成する段階と、 ｃ）半導体層を用いて、第一基板をキャリヤ基板上に移す段階であって、半導
体材料層が前記キャリヤと一体に形成された段階と、 ｄ）前記劈開ゾーンに沿って第一基板の劈開を行うためのエネルギーを供給す
る段階であって、第一基板の表面層は劈開の間半導体層とキャリヤ基板とに一体
のままである段階と、 ｅ）前記表面層を除去して半導体材料層を露出する段階と、を備えている。
基板の一面上に形成した半導体材料層とを備えた構造を製造する方法を特に提案
するものであって、この方法は以下のような連続した段階： ａ）第一基板の一方の面上に半導体材料層を形成する段階と、 ｂ）前記第一基板のその面の下の、前記半導体材料層の近傍にイオンを注入し
、前記第一基板に表面層を規定するものであって、前記半導体材料層に接触する
劈開ゾーンと呼ばれるゾーンを形成する段階と、 ｃ）半導体層を用いて、第一基板をキャリヤ基板上に移す段階であって、半導
体材料層が前記キャリヤと一体に形成された段階と、 ｄ）前記劈開ゾーンに沿って第一基板の劈開を行うためのエネルギーを供給す
る段階であって、第一基板の表面層は劈開の間半導体層とキャリヤ基板とに一体
のままである段階と、 ｅ）前記表面層を除去して半導体材料層を露出する段階と、を備えている。
【００３１】 一好適な実施形態では、段階ｅ）におけるエネルギーの供給は、熱エネルギー
、力学的エネルギーあるいはそれらの組合せの供給の中から選択する。
、力学的エネルギーあるいはそれらの組合せの供給の中から選択する。
【００３２】 熱エネルギーの供給によって、熱処理の適用を意味している。
【００３３】 この熱処理は、方法全体にわたって用いる異なる熱スケジュールに関連して、
決定する加熱スケジュールを用いて行われてもよい。特に、この熱処理は、イオ
ン注入段階の結果として得られるような非熱力学的定常型の熱処理によって、あ
るいは、例えば注入に対してあるいは支持体に結合するときの結合力の可能な補
強に対してのような、基板加熱あるいは基板冷却を用いた熱処理によって誘起さ
れる過熱を考慮してもよい。
決定する加熱スケジュールを用いて行われてもよい。特に、この熱処理は、イオ
ン注入段階の結果として得られるような非熱力学的定常型の熱処理によって、あ
るいは、例えば注入に対してあるいは支持体に結合するときの結合力の可能な補
強に対してのような、基板加熱あるいは基板冷却を用いた熱処理によって誘起さ
れる過熱を考慮してもよい。
【００３４】 この熱処理は力学的な力の付与のようなエネルギーの他の供給の使用を考えて
もよい。
もよい。
【００３５】 従って、段階ｅ）では熱処理はなくても良く、この場合エネルギーの供給は力
学的なものだけでも可能である。
学的なものだけでも可能である。
【００３６】 本発明の一好適な実施形態によれば、除去段階ｅ）はウェットあるいはドライ
化学的エッチング、研磨、エッチングによる酸化、あるいはこれらの組合せの中
から選択した除去法によって行う。
化学的エッチング、研磨、エッチングによる酸化、あるいはこれらの組合せの中
から選択した除去法によって行う。
【００３７】 本発明の一特別な態様では、段階ａ）と段階ｂ）との間、あるいは段階ｂ）と
段階ｃ）との間に半導体材料層を、特にアクティブ及び／又はパッシブ構成要素
を形成するような処理のような処理を受けやすくてもよい。その構成要素を段階
ｂ）の前に形成するならば、これらの処理は次にイオン注入の条件を決定するた
めに考慮される。
段階ｃ）との間に半導体材料層を、特にアクティブ及び／又はパッシブ構成要素
を形成するような処理のような処理を受けやすくてもよい。その構成要素を段階
ｂ）の前に形成するならば、これらの処理は次にイオン注入の条件を決定するた
めに考慮される。
【００３８】 本発明の一実施形態によれば、第一基板はシリコン基板であってもよく、半導
体材料層はシリコン炭化物の層であってもよい。
体材料層はシリコン炭化物の層であってもよい。
【００３９】 この場合には、段階ｄ）で実施される劈開がシリコン炭化物層内では生じない
で、第一基板内で生ずることがわかる。それから、劈開は、シリコン炭化物の層
に手を付けないでそのまま残す低めの熱処理を用いて行ってもよい。
で、第一基板内で生ずることがわかる。それから、劈開は、シリコン炭化物の層
に手を付けないでそのまま残す低めの熱処理を用いて行ってもよい。
【００４０】 さらに、本発明の方法は、半導体材料SiCの層、特に非常に大きな表面積を有 するものによって、構造を形成するために適用するものである。
【００４１】 方法の段階ｃ）の間、半導体材料層は熱処理によって基板と一体に形成しても
よい。
よい。
【００４２】 同じ熱処理を拡張し、方法の段階ｄ）で劈開を利用してもよい。
【００４３】 異なる熱膨張係数の相異だけがほとんど効果を有さない、とても“素直な”特
性を有する最終的な構造を得るために、酸化層をその酸化層とキャリヤ基板との
間備えてもよい。これは特に、半導体材料層がシリコン炭化物から成り、かつ基
板がシリコンから成るならば備えてもよい。
性を有する最終的な構造を得るために、酸化層をその酸化層とキャリヤ基板との
間備えてもよい。これは特に、半導体材料層がシリコン炭化物から成り、かつ基
板がシリコンから成るならば備えてもよい。
【００４４】 この目的のため、表面絶縁体層を有するキャリヤ基板（ターゲット）を使用し
ても良く、かつ第一基板を半導体材料層を用いてキャリヤ基板の絶縁層上に移し
てもよい。
ても良く、かつ第一基板を半導体材料層を用いてキャリヤ基板の絶縁層上に移し
てもよい。
【００４５】 代替法あるいは補助的方法では、イオン注入段階ｂ）の前に、半導体材料層上
に絶縁層を形成することも可能である。
に絶縁層を形成することも可能である。
【００４６】 キャリヤ基板の絶縁層及び／又は半導体材料層上に形成した絶縁層とは例えば
酸化層であってもよい。
酸化層であってもよい。
【００４７】 この方法の終わりに、すなわち、段階ｅ）の後に、ホモエピタキシーによって
半導体材料層の厚さを増加することも可能である。
半導体材料層の厚さを増加することも可能である。
【００４８】 本方法の一特別な実施形態では、オプトエレクトロニクスに対する基板の形成
に対して、シリコン炭化物から成る表面層をその上にガリウム窒化物の層を形成
して作ることができる。
に対して、シリコン炭化物から成る表面層をその上にガリウム窒化物の層を形成
して作ることができる。
【００４９】 ガリウム窒化物層をヘテロエピタキシーによって形成してもよい。
【００５０】
本発明の他の特性及び利点を添付の図面を参照して以下の記載でより明白にな
るだろう。この記載は本発明の一実施形態に関するものであり、かる非制限的か
る例示的な目的で行われているにすぎない。 図面における構造の異なる層は、簡単のためにスケール通りには描いておらず
；部分的にサイズをかなり誇張している。
るだろう。この記載は本発明の一実施形態に関するものであり、かる非制限的か
る例示的な目的で行われているにすぎない。 図面における構造の異なる層は、簡単のためにスケール通りには描いておらず
；部分的にサイズをかなり誇張している。
【００５１】 図１は、上にシリコン炭化物１２が形成されたシリコンの第一基板１０を示し
ている。
ている。
【００５２】 シリコン炭化物の層は、例えば、炭化水素とシリコン炭化物との反応によって
、シリコン基板１０を炭化することによって、表面だけに形成する。この反応は
1350°Ｃ近傍の温度で生じ、この反応によってシリコン炭化物(SiC）の層を薄い
厚さだけ形成することが可能である。シリコン炭化物のそうの厚さは5〜10ｎｍ のオーダーである。
、シリコン基板１０を炭化することによって、表面だけに形成する。この反応は
1350°Ｃ近傍の温度で生じ、この反応によってシリコン炭化物(SiC）の層を薄い
厚さだけ形成することが可能である。シリコン炭化物のそうの厚さは5〜10ｎｍ のオーダーである。
【００５３】 ここで示した方法は、第一基板を形成する大きな直径のウェーハを使ってもよ
いことを理解されたい。
いことを理解されたい。
【００５４】 図２は、シリコン酸化物層１４をSiC層１２上に蒸着する最適な段階を示して いる。厚さが500ｎｍのオーダーのシリコン酸化物層によって、シリコン炭化物 とその層を移すシリコンのキャリヤ基板との間の異なる熱膨張率の影響を低下す
ることが可能となる。
ることが可能となる。
【００５５】 酸化物層の厚さは決定的なものでなく、広い範囲の値から選択してよい。
【００５６】 図３は、第一基板上での劈開ゾーン１６の形成を示している。例えば、水素イ
オンを用いてイオン注入によって形成する。注入量（implantation dose）とエ ネルギーとは、好ましくは表面層１２の下であって基板１０に、表面にできる限
り接近するように、すなわち、Si/SiC界面にできる限り接近するように、劈開ゾ
ーンが形成されるように、SiC層１２及び酸化物層１４の膜厚の関係により選択 する。
オンを用いてイオン注入によって形成する。注入量（implantation dose）とエ ネルギーとは、好ましくは表面層１２の下であって基板１０に、表面にできる限
り接近するように、すなわち、Si/SiC界面にできる限り接近するように、劈開ゾ
ーンが形成されるように、SiC層１２及び酸化物層１４の膜厚の関係により選択 する。
【００５７】 劈開ゾーンの形成のさらに詳細な説明については、すでに引用した文献（２）
が参考になる。
が参考になる。
【００５８】 劈開ゾーン１６は、シリコン基板１０に、シリコン表面層１８を規定する。
【００５９】 図４に示したように、シリコン炭化物１２及び酸化物層１４を備えた第一基板
１０を第二のキャリヤ基板１０に近づける。この第二基板はシリコンから成り、
一方の面にシリコン酸化物層を有する。キャリヤ基板２０はターゲット基板とも
呼ばれる。
１０を第二のキャリヤ基板１０に近づける。この第二基板はシリコンから成り、
一方の面にシリコン酸化物層を有する。キャリヤ基板２０はターゲット基板とも
呼ばれる。
【００６０】 基板１０及び２０は、結合が可能となるように予め清浄化した酸化物層１４及
び２４が互いに向き合うように方向付けられている。
び２４が互いに向き合うように方向付けられている。
【００６１】 この点では、第二基板の面上に形成された酸化物層２４及び第一基板１６の酸
化物層１４が最適になるように注意しなければならない。
化物層１４が最適になるように注意しなければならない。
【００６２】 図５は、酸化物層がそれぞれ形成された、これらの基板の自由面を接近して、
第二基板２０上に第一基板を移動する。
第二基板２０上に第一基板を移動する。
【００６３】 酸化物層は分子吸着によって互いに結合する。結合は適切な熱処理によって強
化してもよい。
化してもよい。
【００６４】 劈開ゾーン１６に沿って図５に示した構造の劈開を生ずるための十分な加熱ス
ケジュールによって、熱処理を続けるか、あるいは他の熱処理を行う。劈開を矢
印で示した。
ケジュールによって、熱処理を続けるか、あるいは他の熱処理を行う。劈開を矢
印で示した。
【００６５】 劈開の後で、第一基板の残っている固体部の除去の後、図６に示した構造を得
る。図６の第二基板の方向は、図５の比較して180°ひっくり返っている。
る。図６の第二基板の方向は、図５の比較して180°ひっくり返っている。
【００６６】 図６の構造は、この順で、キャリヤ基板２０、その上に形成した酸化物層２４
と、第一基板から供給された酸化物層１４と、シリコン炭化物層１２と第一基板
から供給された表面シリコンの薄層１８とを備えている。
と、第一基板から供給された酸化物層１４と、シリコン炭化物層１２と第一基板
から供給された表面シリコンの薄層１８とを備えている。
【００６７】 それから、表面層１８を、例えばTMAH溶液を用いたウェット化学的浸食によっ
て、基板から除去する。
て、基板から除去する。
【００６８】 センサーあるいはマイクロ機械部をシリコン炭化物の膜に取り付けるため、シ
リコン炭化物層１２の膜厚をこの層の上にシリコン炭化物エピタキシーによって
増加する。
リコン炭化物層１２の膜厚をこの層の上にシリコン炭化物エピタキシーによって
増加する。
【００６９】 SiC層１２の膜厚を増加するこの操作を図７に示す。
【００７０】 エピタキシーによって、例えば、500ｎｍから1μｍの厚さまでシリコン炭化物
層の膜厚を増加することが可能である。
層の膜厚を増加することが可能である。
【００７１】 SiC膜を延長した構造は、下の産物層２４，１４の部分的エッチングによって 容易に得ることができる。
【００７２】 基板の他の応用では、例えば、オプトエレクトロニクスの分野では、シリコン
の表面層の除去後に、SiC層１２上にヘテロエピタキシーによって半導体材料を 形成してもよい。
の表面層の除去後に、SiC層１２上にヘテロエピタキシーによって半導体材料を 形成してもよい。
【００７３】 図８は、GaN３０の層を被覆していないシリコン炭化物層１２上に形成する応 用を示している。
【００７４】 前の例は、本発明の実施形態の特別な例を示したものに過ぎない。選択された
材料と層の厚さは、目的の応用に関連して、広い範囲にわたって変化する。
材料と層の厚さは、目的の応用に関連して、広い範囲にわたって変化する。
【００７５】 本発明の方法は、SiC以外の材料、例えば、AsGa、GaN、あるいは強誘電体材料
に適用してもよい。
に適用してもよい。
【００７６】 次に、熱膨張率にあまり敏感でなく、かつ、例えばエピタキシーによってこの
プロセスの終わりに膜厚を調整してもよいことによって、高品質の材料層を得る
ことができる。
プロセスの終わりに膜厚を調整してもよいことによって、高品質の材料層を得る
ことができる。
【００７７】 さらに、第一基板及び第二基板で使用される材料はシリコン以外でもよい。例
えば、サファイアを使用してもよい。
えば、サファイアを使用してもよい。
【００７８】 引用文献 （１）シリコンウェーハ上にSiC構造を形成する“スマート切断”、Brian Dan
ce、58/semiconductor International、May、1997 （２）欧州特許第第0 533 551号公開公報
ce、58/semiconductor International、May、1997 （２）欧州特許第第0 533 551号公開公報
【図１】 キャリヤ基板あるいはターゲット基板上に第一基板を移す前の 準備段階の間の、第一基板の断面図である。
【図２】 キャリヤ基板あるいはターゲット基板上に第一基板を移す前の 準備段階の間の、第一基板の断面図である。
【図３】 キャリヤ基板あるいはターゲット基板上に第一基板を移す前の 準備段階の間の、第一基板の断面図である。
【図４】 第一基板をキャリヤ基板上に移す操作を図示する断面図である 。
【図５】 第一基板をキャリヤ基板上に移す操作を図示する断面図である 。
【図６】 第一基板の劈開後に得られるキャリヤ基板の断面図である。
【図７】 表面処理の後に得られる図６に示した基板の上に、半導体材料 の表面層を厚めにして形成した断面図である。
【図８】 表面処理の後に得られる図６に示した基板の上に、半導体材料 層を成長させた断面図である。
１０ 第一基板 １２ シリコン炭化物層 １４、２４ シリコン酸化物層 １６ 劈開ゾーン １８ シリコン表面層 ２０ キャリヤ基板
Claims (12)
- 【請求項１】 キャリヤ基板（２０）とこのキャリヤ基板の一面上に形成 した半導体材料層（１２）とを備えた構造を製造する方法であって、 ａ）第一基板（１０）の一方の面上に半導体材料層（１２）を形成する段階と
、 ｂ）前記第一基板の前記面の下の、前記半導体材料層（１２）の近傍にイオン
を注入し、前記第一基板（１０）に表面層（１８）を規定する、前記半導体材料
層に接触する劈開ゾーンと呼ばれるゾーン（１６）を形成する段階と、 ｃ）半導体材料層（１２）を用いて、第一基板（１０）をキャリヤ基板（２０
）上に移す段階であって、半導体材料層が前記キャリヤ基板（２０）と一体に形
成されている段階と、 ｄ）前記劈開ゾーン（１６）に沿って第一基板の劈開を行うためのエネルギー
を供給する段階であって、第一基板の表面層（１８）はこの劈開の間半導体層（
１２）とキャリヤ基板（２０）とに一体のままである段階と、 ｅ）前記表面層（１８）を除去して半導体材料層（１２）を露出する段階と、
を備えたキャリヤ基板とこのキャリヤ基板の一面上に形成した半導体材料層とを
備えた構造の製造方法。 - 【請求項２】 段階ｅ）の間におけるエネルギーの供給は、熱エネルギー の供給、力学的エネルギーの供給あるいはそれらの組合せの供給の中から選択し
た形で行われる請求項１に記載のキャリヤ基板とこのキャリヤ基板の一面上に形
成した半導体材料層とを備えた構造の製造方法。 - 【請求項３】 段階ｅ）が、ウェットあるいはドライ化学的エッチング、 研磨、エッチングによる酸化、あるいはこれらのモードの組合せの中から選択し
た除去モードに従って行われる請求項１に記載のキャリヤ基板とこのキャリヤ基
板の一面上に形成した半導体材料層とを備えた構造の製造方法。 - 【請求項４】 第一基板（１０）がシリコン基板であり、かつ半導体材料 層（１２）がシリコン炭化物層である請求項１に記載のキャリヤ基板とこのキャ
リヤ基板の一面上に形成した半導体材料層とを備えた構造の製造方法。 - 【請求項５】 シリコン炭化物から成る半導体材料層（１２）は、第一基 板（１０）を炭化水素と反応させることによって得られる請求項４に記載のキャ
リヤ基板とこのキャリヤ基板の一面上に形成した半導体材料層とを備えた構造の
製造方法。 - 【請求項６】 絶縁層（１４）を、イオン注入段階ｂ）の前に、半導体材 料層（１２）上に形成する請求項１に記載のキャリヤ基板とこのキャリヤ基板の
一面上に形成した半導体材料層とを備えた構造の製造方法。 - 【請求項７】 表面絶縁層（２４）を有するキャリヤ基板（２０）を用い 、段階ｃ）の間に、第一基板（１０）を半導体材料層（１２）を用いてキャリヤ
基板の絶縁層層（２４）上に移す請求項１に記載のキャリヤ基板とこのキャリヤ
基板の一面上に形成した半導体材料層とを備えた構造の製造方法。 - 【請求項８】 絶縁層が酸化物である請求項２または請求項３のいずれか に記載のキャリヤ基板とこのキャリヤ基板の一面上に形成した半導体材料層とを
備えた構造の製造方法。 - 【請求項９】 段階ｅ）の後に、半導体材料層（１２）の層の厚さを増加 するために、同じ材料のエピタキシャル成長を行う請求項１に記載のキャリヤ基
板とこのキャリヤ基板の一面上に形成した半導体材料層とを備えた構造の製造方
法。 - 【請求項１０】 段階ｅ）の後に、シリコン炭化物層（１２）上に、GaN層
（３０）を形成する請求項４に記載のキャリヤ基板とこのキャリヤ基板の一面上
に形成した半導体材料層とを備えた構造の製造方法。 - 【請求項１１】 熱処理によって、半導体材料層（１２）をキャリヤ基板 （２０）と一体に形成する請求項１に記載のキャリヤ基板とこのキャリヤ基板の
一面上に形成した半導体材料層とを備えた構造の製造方法。 - 【請求項１２】 半導体材料層をキャリヤ基板に一体に形成するために、 前記熱処理を段階ｄ）の劈開をさらに生ずるように拡張する請求項１１に記載の
キャリヤ基板とこのキャリヤ基板の一面上に形成した半導体材料層とを備えた構
造の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR98/00899 | 1998-01-28 | ||
| FR9800899A FR2774214B1 (fr) | 1998-01-28 | 1998-01-28 | PROCEDE DE REALISATION D'UNE STRUCTURE DE TYPE SEMI-CONDUCTEUR SUR ISOLANT ET EN PARTICULIER SiCOI |
| PCT/FR1999/000155 WO1999039371A2 (fr) | 1998-01-28 | 1999-01-27 | PROCEDE DE REALISATION D'UNE STRUCTURE DE TYPE SEMI-CONDUCTEUR SUR ISOLANT ET EN PARTICULIER SiCOI |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002502119A true JP2002502119A (ja) | 2002-01-22 |
| JP4860036B2 JP4860036B2 (ja) | 2012-01-25 |
Family
ID=9522253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000529740A Expired - Lifetime JP4860036B2 (ja) | 1998-01-28 | 1999-01-27 | キャリヤ基板と該キャリヤ基板の一面上に形成したシリコン炭化物層とを備えたＳｉＣＯＩ構造の製造方法 |
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| Country | Link |
|---|---|
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| FR (1) | FR2774214B1 (ja) |
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Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003524876A (ja) * | 1998-09-30 | 2003-08-19 | マックス−プランク−ゲゼルシャフト ツール フェルデルンク デル ヴィッセンシャフテン エー．ファウ． | 所望の基板への単結晶材料からなる薄層の移動方法 |
| JP2003535472A (ja) * | 2000-05-30 | 2003-11-25 | コミツサリア タ レネルジー アトミーク | 脆弱化された基板およびそのような基板の製造方法 |
| JP2005531127A (ja) * | 2002-03-14 | 2005-10-13 | コミツサリア タ レネルジー アトミーク | ＳｉＣＯＩ基板を備えたショットキーパワーダイオード、およびその製造方法 |
| JP2006527480A (ja) * | 2003-06-06 | 2006-11-30 | コミツサリア タ レネルジー アトミーク | 自立を誘発することによって薄肉化された極薄層の製造方法 |
| JP2008219019A (ja) * | 2000-11-27 | 2008-09-18 | Soi Tec Silicon On Insulator Technologies | 基板、特に光学、電子工学または電子光学用基板の製造方法、およびこの製造方法により得られる基板 |
| JP2009081478A (ja) * | 2000-11-06 | 2009-04-16 | Commiss Energ Atom | ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法 |
| JP2009533845A (ja) * | 2006-04-07 | 2009-09-17 | バルサチリス・エルエルシー | 結晶ドナーからへき開されたドニー層を使用して厚膜および薄膜デバイスを製造するシステムおよび方法 |
| JP2010502023A (ja) * | 2006-08-30 | 2010-01-21 | ジルトロニック アクチエンゲゼルシャフト | 多層半導体ウエハ及びその製造方法 |
| JP2010251724A (ja) * | 2009-03-26 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法 |
| JP2016197593A (ja) * | 2015-04-02 | 2016-11-24 | ソイテックＳｏｉｔｅｃ | 先進の固体電解質及び製造の方法 |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2795866B1 (fr) * | 1999-06-30 | 2001-08-17 | Commissariat Energie Atomique | Procede de realisation d'une membrane mince et structure a membrane ainsi obtenue |
| DE19959182A1 (de) * | 1999-12-08 | 2001-06-28 | Max Planck Gesellschaft | Verfahren zum Herstellen eines optoelektronischen Bauelements |
| ES2165315B1 (es) * | 2000-03-31 | 2003-08-01 | Consejo Superior Investigacion | Procedimiento de fabricacion de capas de carburo de silicio (sic) mediante implantacion ionica de carbono y recocidos. |
| US6436614B1 (en) * | 2000-10-20 | 2002-08-20 | Feng Zhou | Method for the formation of a thin optical crystal layer overlying a low dielectric constant substrate |
| US8507361B2 (en) | 2000-11-27 | 2013-08-13 | Soitec | Fabrication of substrates with a useful layer of monocrystalline semiconductor material |
| FR2817395B1 (fr) * | 2000-11-27 | 2003-10-31 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede |
| FR2894990B1 (fr) | 2005-12-21 | 2008-02-22 | Soitec Silicon On Insulator | Procede de fabrication de substrats, notamment pour l'optique,l'electronique ou l'optoelectronique et substrat obtenu selon ledit procede |
| FR2840731B3 (fr) | 2002-06-11 | 2004-07-30 | Soitec Silicon On Insulator | Procede de fabrication d'un substrat comportant une couche utile en materiau semi-conducteur monocristallin de proprietes ameliorees |
| JP4127463B2 (ja) * | 2001-02-14 | 2008-07-30 | 豊田合成株式会社 | Ｉｉｉ族窒化物系化合物半導体の結晶成長方法及びｉｉｉ族窒化物系化合物半導体発光素子の製造方法 |
| FR2827705B1 (fr) | 2001-07-19 | 2003-10-24 | Commissariat Energie Atomique | Transistor et procede de fabrication d'un transistor sur un substrat sige/soi |
| US6566158B2 (en) * | 2001-08-17 | 2003-05-20 | Rosemount Aerospace Inc. | Method of preparing a semiconductor using ion implantation in a SiC layer |
| US6593212B1 (en) * | 2001-10-29 | 2003-07-15 | The United States Of America As Represented By The Secretary Of The Navy | Method for making electro-optical devices using a hydrogenion splitting technique |
| FR2835097B1 (fr) * | 2002-01-23 | 2005-10-14 | Procede optimise de report d'une couche mince de carbure de silicium sur un substrat d'accueil | |
| US6607969B1 (en) * | 2002-03-18 | 2003-08-19 | The United States Of America As Represented By The Secretary Of The Navy | Method for making pyroelectric, electro-optical and decoupling capacitors using thin film transfer and hydrogen ion splitting techniques |
| US6777883B2 (en) * | 2002-04-10 | 2004-08-17 | Koninklijke Philips Electronics N.V. | Integrated LED drive electronics on silicon-on-insulator integrated circuits |
| AU2003250107A1 (en) * | 2002-07-17 | 2004-02-02 | S.O.I.Tec Silicon On Insulator Technologies | Method of smoothing the outline of a useful layer of material transferred onto a support substrate |
| JP4130555B2 (ja) * | 2002-07-18 | 2008-08-06 | 住友精密工業株式会社 | ガス加湿装置 |
| FR2842648B1 (fr) * | 2002-07-18 | 2005-01-14 | Commissariat Energie Atomique | Procede de transfert d'une couche mince electriquement active |
| FR2844095B1 (fr) * | 2002-09-03 | 2005-01-28 | Commissariat Energie Atomique | Procede de fabrication d'un substrat composite du type sicoi comprenant une etape d'epitaxie |
| US20040183135A1 (en) * | 2003-03-19 | 2004-09-23 | Oh-Hun Kwon | ESD dissipative structural components |
| US7538010B2 (en) * | 2003-07-24 | 2009-05-26 | S.O.I.Tec Silicon On Insulator Technologies | Method of fabricating an epitaxially grown layer |
| FR2857982B1 (fr) * | 2003-07-24 | 2007-05-18 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
| FR2857983B1 (fr) * | 2003-07-24 | 2005-09-02 | Soitec Silicon On Insulator | Procede de fabrication d'une couche epitaxiee |
| FR2858715B1 (fr) * | 2003-08-04 | 2005-12-30 | Soitec Silicon On Insulator | Procede de detachement de couche de semiconducteur |
| FR2871172B1 (fr) * | 2004-06-03 | 2006-09-22 | Soitec Silicon On Insulator | Support d'epitaxie hybride et son procede de fabrication |
| US9011598B2 (en) * | 2004-06-03 | 2015-04-21 | Soitec | Method for making a composite substrate and composite substrate according to the method |
| US7579621B2 (en) * | 2004-09-17 | 2009-08-25 | Massachusetts Institute Of Technology | Integrated BST microwave tunable devices using buffer layer transfer method |
| ATE420461T1 (de) | 2004-11-09 | 2009-01-15 | Soitec Silicon On Insulator | Verfahren zum herstellen von zusammengesetzten wafern |
| FR2903808B1 (fr) * | 2006-07-11 | 2008-11-28 | Soitec Silicon On Insulator | Procede de collage direct de deux substrats utilises en electronique, optique ou opto-electronique |
| JP2010114409A (ja) * | 2008-10-10 | 2010-05-20 | Sony Corp | Ｓｏｉ基板とその製造方法、固体撮像装置とその製造方法、および撮像装置 |
| KR101033348B1 (ko) * | 2008-10-15 | 2011-05-09 | 주식회사 동부하이텍 | 이미지센서의 제조방법 |
| US8513090B2 (en) * | 2009-07-16 | 2013-08-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor substrate, and semiconductor device |
| JP6248532B2 (ja) * | 2013-10-17 | 2017-12-20 | セイコーエプソン株式会社 | ３Ｃ−ＳｉＣエピタキシャル層の製造方法、３Ｃ−ＳｉＣエピタキシャル基板および半導体装置 |
| DE102015103323A1 (de) | 2015-03-06 | 2016-09-08 | Infineon Technologies Austria Ag | Verfahren zum Herstellen von Halbleitervorrichtungen durch Bonden einer Halbleiterscheibe auf ein Basissubstrat, zusammengesetzter Wafer und Halbleitervorrichtung |
| DE102016118268B4 (de) | 2016-09-27 | 2025-06-26 | Infineon Technologies Ag | Verfahren zum Bearbeiten eines einkristallinen Substrats und mikromechanische Struktur |
| JP2018101721A (ja) * | 2016-12-21 | 2018-06-28 | 株式会社ニューフレアテクノロジー | 気相成長方法 |
| US11714231B2 (en) * | 2020-05-14 | 2023-08-01 | The Boeing Company | Silicon carbide and nitride structures on a substrate |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326683A (ja) * | 1992-05-19 | 1993-12-10 | Rohm Co Ltd | Ｓｏｉ基板の製法 |
| JPH08236445A (ja) * | 1995-01-30 | 1996-09-13 | Internatl Business Mach Corp <Ibm> | 基板上の単結晶半導体およびその製造方法 |
| JPH09162090A (ja) * | 1995-10-06 | 1997-06-20 | Canon Inc | 半導体基体とその製造方法 |
| JPH11191617A (ja) * | 1997-12-26 | 1999-07-13 | Mitsubishi Materials Silicon Corp | Ｓｏｉ基板の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2681472B1 (fr) | 1991-09-18 | 1993-10-29 | Commissariat Energie Atomique | Procede de fabrication de films minces de materiau semiconducteur. |
| US5759908A (en) * | 1995-05-16 | 1998-06-02 | University Of Cincinnati | Method for forming SiC-SOI structures |
| US6162705A (en) * | 1997-05-12 | 2000-12-19 | Silicon Genesis Corporation | Controlled cleavage process and resulting device using beta annealing |
| US6171965B1 (en) * | 1999-04-21 | 2001-01-09 | Silicon Genesis Corporation | Treatment method of cleaved film for the manufacture of substrates |
-
1998
- 1998-01-28 FR FR9800899A patent/FR2774214B1/fr not_active Expired - Fee Related
-
1999
- 1999-01-27 DE DE69906491T patent/DE69906491T2/de not_active Expired - Lifetime
- 1999-01-27 WO PCT/FR1999/000155 patent/WO1999039371A2/fr active IP Right Grant
- 1999-01-27 US US09/582,630 patent/US6391799B1/en not_active Expired - Lifetime
- 1999-01-27 KR KR1020007008157A patent/KR100602073B1/ko not_active Expired - Lifetime
- 1999-01-27 EP EP99901632A patent/EP1051737B1/fr not_active Expired - Lifetime
- 1999-01-27 JP JP2000529740A patent/JP4860036B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05326683A (ja) * | 1992-05-19 | 1993-12-10 | Rohm Co Ltd | Ｓｏｉ基板の製法 |
| JPH08236445A (ja) * | 1995-01-30 | 1996-09-13 | Internatl Business Mach Corp <Ibm> | 基板上の単結晶半導体およびその製造方法 |
| JPH09162090A (ja) * | 1995-10-06 | 1997-06-20 | Canon Inc | 半導体基体とその製造方法 |
| JPH11191617A (ja) * | 1997-12-26 | 1999-07-13 | Mitsubishi Materials Silicon Corp | Ｓｏｉ基板の製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003524876A (ja) * | 1998-09-30 | 2003-08-19 | マックス−プランク−ゲゼルシャフト ツール フェルデルンク デル ヴィッセンシャフテン エー．ファウ． | 所望の基板への単結晶材料からなる薄層の移動方法 |
| JP2003535472A (ja) * | 2000-05-30 | 2003-11-25 | コミツサリア タ レネルジー アトミーク | 脆弱化された基板およびそのような基板の製造方法 |
| JP2009081478A (ja) * | 2000-11-06 | 2009-04-16 | Commiss Energ Atom | ターゲット基板に結合される少なくとも一の薄層を備えた積層構造の作製方法 |
| JP2008219019A (ja) * | 2000-11-27 | 2008-09-18 | Soi Tec Silicon On Insulator Technologies | 基板、特に光学、電子工学または電子光学用基板の製造方法、およびこの製造方法により得られる基板 |
| JP2005531127A (ja) * | 2002-03-14 | 2005-10-13 | コミツサリア タ レネルジー アトミーク | ＳｉＣＯＩ基板を備えたショットキーパワーダイオード、およびその製造方法 |
| JP2006527480A (ja) * | 2003-06-06 | 2006-11-30 | コミツサリア タ レネルジー アトミーク | 自立を誘発することによって薄肉化された極薄層の製造方法 |
| JP2009533845A (ja) * | 2006-04-07 | 2009-09-17 | バルサチリス・エルエルシー | 結晶ドナーからへき開されたドニー層を使用して厚膜および薄膜デバイスを製造するシステムおよび方法 |
| JP2010502023A (ja) * | 2006-08-30 | 2010-01-21 | ジルトロニック アクチエンゲゼルシャフト | 多層半導体ウエハ及びその製造方法 |
| JP2010251724A (ja) * | 2009-03-26 | 2010-11-04 | Semiconductor Energy Lab Co Ltd | 半導体基板の作製方法 |
| JP2016197593A (ja) * | 2015-04-02 | 2016-11-24 | ソイテックＳｏｉｔｅｃ | 先進の固体電解質及び製造の方法 |
Also Published As
| Publication number | Publication date |
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