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JP2001267570A - 半導体装置及び半導体装置製造方法 - Google Patents

半導体装置及び半導体装置製造方法

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JP2001267570A
JP2001267570A JP2000072298A JP2000072298A JP2001267570A JP 2001267570 A JP2001267570 A JP 2001267570A JP 2000072298 A JP2000072298 A JP 2000072298A JP 2000072298 A JP2000072298 A JP 2000072298A JP 2001267570 A JP2001267570 A JP 2001267570A
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electric field
layer
region
groove
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JP2000072298A
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博司 杉本
Masayuki Imaizumi
昌之 今泉
Yoichiro Tarui
陽一郎 樽井
Kenichi Otsuka
健一 大塚
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H10D62/157—Impurity concentrations or distributions

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  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 電界分布の強い箇所がゲート酸化膜から離れ
た所になる構造を備え、高電圧遮断時のゲート酸化膜の
電界強度を低減させて絶縁破壊を防止する。 【解決手段】 ＳｉＣ半導体基板１上のドリフト領域２
と、ＭＯＳチャネルを形成するためのベース領域３と、
ｎコンタクト領域４と、ｐコンタクト領域５と、エッチ
ングにより形成したトレンチ部６とを備え、ゲート電極
８に電圧を印加することにより、チャネル部９に反転層
が形成されて、ソース電極１０からドレイン電極１１へ
電流が流れる半導体装置において、トレンチ部６の下部
の電界シールド領域１２及びベース領域３の下部の電界
シールド領域１３によりゲート酸化膜７への電界の侵入
を阻むことができるとともに、電界強度の最強となる箇
所を電界シールド領域１３の下部とすることができ、ゲ
ート酸化膜７と分離することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及び半導
体装置の製造方法に関し、特に、トレンチゲート型のＳ
ｉＣ（炭化珪素）半導体を用いたＭＯＳ電界効果パワー
トランジスタとして用いる半導体装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】トレンチゲート型のＳｉＣ半導体を用い
た従来のＭＯＳ電界効果パワートランジスタは、例え
ば、電子情報通信学会論文誌Ｃ−ＩＩ Vol．Ｊ８１−
Ｃ−ＩＩ、Ｎｏ．１の１３５ページの図２に示されるよ
うな構造であり、トレンチ側壁に設けたＭＯＳ構造のゲ
ート部分で電流を制御し、高電圧のスイッチングを行
う。
【０００３】図６は、従来のこのようなトレンチゲート
型のＳｉＣ半導体を用いたＭＯＳ電界効果パワートラン
ジスタ半導体装置の概念図である。図において、１０１
はｎ型のＳｉＣ基板、１０２はエピ成長で形成した低不
純物のｎ型の導電性を持つＳｉＣのドリフト領域、１０
３はエピ成長もしくはイオン注入により形成したｐ型導
電性ベース領域、１０４はエピ成長もしくはイオン注入
により形成したｎ型導電性のｎコンタクト領域、１０５
はエピ成長もしくはイオン注入により形成したｐ型導電
性のｐコンタクト領域、１０６はエッチングにより形成
したトレンチ部、１０７はゲート酸化膜、１０８はゲー
ト酸化膜１０７上に形成されたゲート電極、１０９はゲ
ート電極１０８に印加した電圧で形成されるチャネル
部、１１０はソース電極、１１１はドレイン電極を示し
ている。
【０００４】動作について説明する。ソース電極１１０
とドレイン電極１１１間に高電圧を印加した状態で、ゲ
ート電極１０８に電圧を印加することにより、ｐ型導電
性ベース領域１０３のチャネル部１０９にｎ型反転層が
形成され、ｎ型導電性コンタクト領域１０４とドリフト
領域１０２間に電流が導通し、ドリフト領域１０２を経
てドレイン電極１１１に電流が流れる。ゲート電極１０
８に電圧が印加されないオフ状態では、チャネル部１０
９にｎ型反転層が形成されないので、この時、ソース電
極１１０とドレイン電極１１１間に印加された高電圧
は、ドリフト領域１０２並びにｐベース領域１０３に延
びた空乏層で遮断される。
【０００５】次に、製造方法について説明する。従来の
トレンチゲート型のＳｉＣ半導体ＭＯＳ電界効果パワー
トランジスタは、次のようにして作製する。ＳｉＣ基板
１０１上に、エピ成長により、ドリフト領域１０２のた
めの低不純物ｎ型層を成長させ、次に、ｐ型導電性のベ
ース領域１０３のためのｐ型層を成長させ、次に、ｎコ
ンタクト領域１０４のため高不純物のｎ型層を順次成長
させる。次に例えばマスキングを行ってエッチングを行
い、トレンチ部６を形成する。次に、別のマスキングを
行い、ｐコンタクト領域１０５部に、選択的に、表面に
ｐコンタクト用にイオン注入を行って、その後、注入さ
れた不純物を電気的に活性化し、アクセプタとして活性
化させるため、例えば、Ａｒ雰囲気中で、１５００°Ｃ
で１時間程度のアニールを行って、ｐコンタクト領域１
０５を形成する。次に、水蒸気分圧を含んだ、酸素雰囲
気でＳｉＣ表面の熱酸化を行い、ゲート酸化膜７を形成
した後、ゲート電極８、ソース電極１０、ドレイン電極
１１を形成する。
【０００６】なお、ここでは、ｐコンタクト領域１０５
をイオン注入により形成する例について説明したが、そ
の場合に限らず、逆に例えば、ｐコンタクト領域１０５
に相当する層をエピ成長で形成し、領域１０５以外の領
域に窒素のイオン注入を行い、その後に、注入された不
純物を電気的に活性化し、ドナーとして活性化させるた
め、例えば、Ａｒ雰囲気中で、１５００°Ｃで１時間程
度のアニールを行って、ｎコンタクト領域１０４を形成
するようにしてもよい。
【０００７】図７は、例えば、電子情報通信学会論文誌
Ｃ-ＩＩ，Vol.J81-Ｃ-ＩＩ，No.1の１３５ページに示さ
れるような構造であり、従来型のウエハー表面にＭＯＳ
チャネルを持つ構造のＳｉＣ半導体を用いたＭＯＳ電界
効果パワートランジスタ半導体装置の概念図である。２
０１はｎ型のＳｉＣ基板、２０２はエピ成長で形成した
低不純物のｎ型の導電性を持つＳｉＣのドリフト領域、
２０３はイオン注入により形成したｐ型導電性ベース領
域、２０４はイオン注入により形成したｎ型導電性のｎ
コンタクト領域、２０７はゲート酸化膜、２０８はゲー
ト電極、２０９はゲート電極に印加した電圧で形成され
るチャネル部、２１０はソース電極、２１１はドレイン
電極を示している。図６と同様にゲート電極２０８に電
圧を印加することにより、ｐ型導電性ベース領域２０３
の表面のチャネル部２０９にｎ型反転層が形成され、ｎ
型導電性コンタクト領域２０４とドリフト領域２０２間
に電流が導通し、ドリフト領域２０２を経てドレイン電
極２１１に電流が流れる。
【０００８】
【発明が解決しようとする課題】ＳｉＣはＳｉに比較し
絶縁破壊電界強度が１０倍大きい。この特長を利用し
て、素子特性の向上を図る様に素子の構造を最適化する
と、ＳｉＣ中にはＳｉの絶縁破壊電界強度の十倍に近い
電界が存在する。このため、上述したような図６の従来
のトレンチゲート型のＳｉＣ半導体を用いたＭＯＳ電界
効果パワートランジスタでは、絶縁破壊電界強度に近い
電界が発生するＳｉＣ部分に接したゲート酸化膜中にお
いても、両者の誘電率比によって定まる電界が発生し、
その強度は酸化膜の絶縁破壊電界強度を越えることか
ら、酸化膜中で絶縁破壊が生じる。またトレンチゲート
構造では、特にトレンチ下部の角部分で電界集中が起こ
り、酸化膜中の電界強度が大きくなり、上記理由と相ま
って、ゲート酸化膜に絶縁破壊が生じ易い。このような
結果、従来のトレンチゲート型のＳｉＣ半導体を用いた
ＭＯＳ電界効果パワートランジスタでは、ＳｉＣの材料
特性から期待される素子耐圧が得られないという問題点
があった。
【０００９】一方、図７に示した、従来の基板表面にＭ
ＯＳチャネルを持つ構造のＭＯＳパワートランジスタで
は、不純物を注入後、不純物を電気的に活性化させる工
程で、例えば、Ａｒ雰囲気中で、１５００°Ｃで１時間
のアニールを行う必要がある。この時、表面のＳｉが選
択的に離脱したり、表面で部分的に不均一に成長やエッ
チングが生じることにより、ＳｉＣの表面に荒れが生じ
たり、階段状のステップ構造が形成される問題があっ
た。基板表面にＭＯＳチャネルを持つ構造のＭＯＳパワ
ートランジスタでは、この荒れもしくはステップの生じ
た面が、ＭＯＳチャネルの界面となる構造のため、ＭＯ
Ｓ界面の劣化により、十分なチャネル特性が得られない
問題があった。
【００１０】また、基板表面にＭＯＳチャネルを持つ構
造では、チャネル移動度が大きい１１２バー０面を、Ｍ
ＯＳチャネルの界面として用いるためには、入手が困難
な１１２バー０面ウエハーを作製し、さらにそれに伴い
従来基板面のプロセスとは異なった、エピ成長、注入、
電極等の作製条件が必要であるという問題点があった。
【００１１】本発明は、かかる問題点を解決するために
成されたもので、ＳｉＣ中の電界分布の強い箇所がゲー
ト酸化膜から離れた所になるような構造を備え、ゲート
酸化膜が破壊されない特長をもち、ＳｉＣの材料特性に
対応した素子耐圧を持つ半導体装置及びその製造方法を
提供することを目的とする。
【００１２】
【課題を解決するための手段】この発明は、ＳｉＣ半導
体からなる基板と、基板上に設けられ、低不純物のｎ型
の導電性を有するｎ型層と、ｎ型層上に設けられ、ｐ型
の導電性を有するｐ型ベース層と、ｐ型ベース層上に設
けられ、高不純物のｎ型の導電性を有するｎ型コンタク
ト層と、ｐ型ベース層上の上記ｎ型コンタクト層が設け
られていない領域に設けられたｐ型コンタクト領域と、
ｎ型コンタクト層及び上記ｐ型ベース層を貫通してｎ型
層にまで達する深さを有する溝と、溝の底面及び側壁上
に設けられたゲート酸化膜と、ゲート酸化膜を介在させ
て上記溝の側壁上に設けられたゲート電極と、ｎ型コン
タクト層及び上記ｐ型コンタクト領域に接触して設けら
れたソース電極と、基板の下面に設けられたドレイン電
極と、ゲート電極に電圧が印加されたときに反転してｎ
型コンタクト層とｎ型層とを導通させるチャネル手段
と、溝の下側の上記ｎ型層内に設けられ、高電圧遮断時
のｎ型層からのゲート酸化膜への電界の侵入を遮蔽する
溝下部電界シールド手段とを備えた半導体装置である。
【００１３】また、溝下部電界シールド手段が、ｐ型の
導電性を有するｐ型領域から構成されている。
【００１４】また、ｐ型コンタクト領域の範囲におい
て、ｐ型ベース層の下面から略々垂直方向に向かって溝
の底面の深さより深い位置に至るまで延びて設けられ、
ｐ型ベース層の下方からのゲート酸化膜への電界の侵入
を遮蔽するベース層下部電界シールド手段をさらに備え
ている。
【００１５】また、ベース層下部電界シールド手段が、
ｐ型の導電性を有するｐ型領域から構成されている。
【００１６】また、溝下部電界シールド手段とベース層
下部電界シールド手段とを電気的に結合する電界シール
ド結合手段をさらに備えている。
【００１７】また、ｐ型ベース層とｎ型層との間に設け
られ、ｎ型層より高いｎ型の導電性を有する電流拡散層
をさらに備えている。
【００１８】また、溝下部電界シールド手段が、溝の幅
より広い幅を有している。
【００１９】また、チャネル手段が溝の側壁から構成さ
れている。
【００２０】また、チャネル手段が、溝の上記側壁にお
けるＳｉＣ結晶の１、１、２バー、０面に設けられてい
る。
【００２１】また、この発明は、ＳｉＣ半導体からなる
基板上に、低不純物のｎ型の導電性を有するｎ型層を形
成する工程と、ｎ型層上に、ｐ型の導電性を有するｐ型
ベース層を形成する工程と、ｐ型ベース層上に、高不純
物のｎ型の導電性を有するｎ型コンタクト層を形成する
工程と、ｐ型ベース層上にｐ型コンタクト領域を形成す
る工程と、溝を形成する予定領域のｎ型層内に、高電圧
遮断時の上記ｎ型層からのゲート酸化膜への電界の侵入
をシールドさせるための溝下部電界シールド手段を形成
する工程と、ｎ型コンタクト層及びｐ型ベース層を貫通
してｎ型層内の溝下部電界シールド手段に達する深さを
有する溝を形成する工程と、溝の底面及び側壁上にゲー
ト酸化膜を形成する工程と、ゲート酸化膜を介在させて
溝の側壁上にゲート電極を形成する工程と、ｎ型コンタ
クト層及びｐ型コンタクト領域に接触させてソース電極
を形成する工程と、基板の下面にドレイン電極を形成す
る工程とを備えた半導体装置の製造方法である。
【００２２】また、ｐ型コンタクト領域の範囲におい
て、ｐ型ベース層の下面から、略々垂直方向に向かっ
て、溝の底面の深さより深い位置にかけて、ｐ型ベース
層の下部からのゲート酸化膜への電界の侵入をシールド
させるためのベース層下部電界シールド手段を形成する
工程をさらに備えている。
【００２３】また、溝下部電界シールド手段とベース層
下部電界シールド手段とを電気的に結合する電界シール
ド結合手段を形成する工程をさらに備えている。
【００２４】また、ｐ型ベース層とｎ型層との間に、ｎ
型層より高いｎ型の導電性を有する電流拡散層を形成す
る工程をさらに備えている。
【００２５】また、溝下部電界シールド手段を形成する
際に、溝の幅より広い幅を有するように形成する。
【００２６】
【発明の実施の形態】実施の形態１．図１は本発明の一
実施の形態を示すもので、トレンチゲート型のＳｉＣ半
導体ＭＯＳ電界効果パワートランジスタ半導体装置の断
面図である。１はｎ型のＳｉＣ基板、２は低不純物のｎ
型の導電性を有するドリフト領域、３はドレイン電流制
御用のＭＯＳチャネルを形成するためのｐ型導電性のベ
ース領域、４はｎ型導電性のｎコンタクト領域、５はｐ
型導電性のｐコンタクト領域、６はエッチングにより形
成したトレンチ部、７はトレンチ部６の底面および側壁
に設けられたゲート酸化膜、８はゲート電極、９はゲー
ト電極に印加した電圧で形成されるチャネル部、１０は
ソース電極、１１はドレイン電極、１２はゲート酸化膜
７部の電界強度を緩和するために、トレンチ部６の下部
にエピ成長もしくはイオン注入により形成した、ｐ型導
電性のトレンチ下部電界シールド領域、１３はｐ型のベ
ース領域３下部にエピ成長もしくはイオン注入により形
成した、ｐ型導電性のベース領域下部電界シールド領域
である。
【００２７】動作について説明する。ゲート電極８に電
圧を印加することにより、チャネル部９にｎ型反転層が
形成され、ｎ型導電性のｎコンタクト領域４とドリフト
領域２間に電流が導通し、ドリフト領域２を経てドレイ
ン電極１１に電流が流れる。ゲート電極８に電圧が印加
されないオフ状態では、チャネル部９にｎ型反転層が形
成されない。この時ソース電極１０とドレイン電極１１
間に印加された高電圧は、ドリフト領域２、トレンチ下
部電界シールド領域１２、ベース領域下部電界シールド
領域１３に延びた空乏層で遮断される。ここで、本実施
の形態においては、トレンチ部６の下部にトレンチ下部
電界シールド１２を備えているので、それによって電界
侵入が阻まれ、ゲート酸化膜７部分、特に、電界集中が
起こるトレンチ部６下部の角部分の電界強度が緩和さ
れ、ゲート酸化膜７の絶縁破壊が生じない。また、ｐベ
ース領域３下にもベース領域下部電界シールド領域１３
が備えられているため、ｐベース領域下からの電界の浸
入がシールドされるため、ゲート酸化膜７の電界強度が
緩和される。このような構造により、逆高電圧遮断時の
電界強度の最強な箇所は、シールド領域１３の下端にな
り、電界強度の強い部分とゲート酸化膜７に接する部分
が接触せずに分離されることにより、酸化膜の絶縁破壊
が生じない。
【００２８】次に、製造方法について説明する。本実施
の形態に示したトレンチゲート型のＳｉＣ半導体ＭＯＳ
電界効果パワートランジスタは例えば、次のように作製
できる。ＳｉＣ基板１上に、ＣＶＤエピ成長により、ド
リフト領域２のための低不純物ｎ型層を成長させ、次
に、ｐ型導電性のベース領域３のためのｐ型層を成長さ
せ、次に、ｎコンタクト領域４のため高不純物のｎ型層
を順次成長させる。次に、マスキングを行い、ｐコンタ
クト領域５部に、選択的に、表面にｐコンタクト用に高
濃度のＡｌのイオン注入を行って、ｐコンタクト領域５
を形成し、次に、例えば、同じマスクを用い、トレンチ
部６の下部（底面）の深さより深い領域まで垂直方向に
（すなわち、深さ方向に）Ａｌのイオン注入を行い、ベ
ース領域下部電界シールド領域１３を形成する。また、
次に例えば別のマスキングを行いトレンチ部６に選択的
に、トレンチ部６下部（底面）の深さより深い領域にＡ
ｌ（アクセプタ）のイオン注入を行い、トレンチ下部電
界シールド領域１２を形成する。このとき、トレンチ下
部電界シールド領域１２の厚さが、ドリフト領域２から
の酸化ゲート膜７への電界の侵入を妨げるに十分な所定
の厚さになるようにする。次に例えば同じマスクを用
い、エッチングを行いトレンチ部６を形成する。次に例
えば、水蒸気分圧を含んだ、酸素雰囲気でＳｉＣ表面の
熱酸化を行い、ゲート酸化膜７を形成した後、ゲート電
極８、ソース電極１０、ドレイン電極１１を形成する。
【００２９】この例では、ｎコンタクト領域４のための
高不純物のエピ成長したｎ型層にイオン注入により、ｐ
コンタクト領域５を形成する例を示したが、逆に、ｐコ
ンタクト領域５のためのｐ層を成長により形成し、そこ
に窒素のイオン注入により、ｎコンタクト領域４を形成
しても作製可能である。また、ここでは、ｐベース領域
３のためのｐ型層を、エピ成長で形成する例を示した
が、イオン注入によっても可能である。
【００３０】以上のように、本実施の形態が示す半導体
装置では、トレンチ部６の下部にトレンチ下部電界シー
ルド領域１２があるため、ゲート酸化膜７の電界強度が
緩和される。また、ｐベース領域３下にもベース領域下
部電界シールド領域１３が備えられているため、ｐベー
ス領域下からの電界の浸入がシールドされるため、ゲー
ト酸化膜７の電界強度が緩和される。このような構造に
より、逆高電圧遮断時の電界強度の最強な箇所は、ｐシ
ールド領域の下端になり、電界強度の強い部分と、ゲー
ト酸化膜７に接する部分が接触せずに分離されることに
より、酸化膜の絶縁破壊が生じない。この結果、高電圧
遮断時の、ゲート酸化膜７の電界強度を低減し、ゲート
酸化膜７の絶縁破壊が防がれ、ＳｉＣ材料の絶縁特性に
対応した、素子耐圧を得ることができる。
【００３１】また、本実施の形態が示す製造方法に於い
ては、トレンチ部６を形成する前の工程で、イオン注入
と活性化アニールを行い、その後に、トレンチ部６を形
成し、その側壁をチャネルとして用いるので、チャネル
が形成されるトレンチ部６の側壁に生じる注入の損傷、
及び、アニールによる表面の荒れを低減することがで
き、高移動度で信頼性の高いチャネルを形成することが
できる効果があり、素子特性を向上できる。
【００３２】実施の形態２．図２は本発明の別の一実施
の形態を示すもので、トレンチゲート型のＳｉＣ半導体
ＭＯＳ電界効果パワートランジスタ半導体装置の断面図
である。１はｎ型のＳｉＣ基板、２はドリフト領域、３
はベース領域、４はｎコンタクト領域、５はｐコンタク
ト領域、６はトレンチ部、７はゲート酸化膜、８はゲー
ト電極、９はチャネル部、１０はソース電極、１１はド
レイン電極、１２はトレンチ下部電界シールド領域、１
３はｐ型導電性のベース領域下部電界シールド領域、１
４はトレンチ下部電界シールド領域１２とベース領域下
部電界シールド領域１３を電気的に結合する、電界シー
ルド結合領域をしめしている。ゲート電極８への電圧の
印加による、高電圧の遮断、導通の切り替えの原理及び
電界シールド領域による、酸化膜における電界緩和の原
理は実施の形態１と同様である。
【００３３】次に製造方法について説明する。本実施の
形態に示したトレンチゲート型のＳｉＣ半導体ＭＯＳ電
界効果パワートランジスタは、例えば、次のように作製
できる。ＳｉＣ基板１上に、ドリフト領域２のための低
不純物ｎ型層を、ｐベース領域３のためのｐ型層を、ｎ
コンタクト領域４のため高不純物のｎ型層を順次成長す
る。次にマスキングを行いｐコンタクト領域５部に選択
的に、表面にコンタクト用に高濃度のＡｌのイオン注入
を行い、次に例えば同じマスクを用い、トレンチ下部の
深さより深い領域までＡｌのイオン注入を行い、ベース
領域下部電界シールド領域１３を形成する。また次に例
えば別のマスキングを行いトレンチ部６と電界シールド
結合領域１４に選択的に、トレンチ下部の深さより深い
領域にＡｌのイオン注入を行い、トレンチ下部電界シー
ルド領域１２と電界シールド結合領域１４を形成する。
次に例えば別のマスクを用い、エッチングを行いトレン
チ部６を形成する。次ゲート酸化膜７を形成した後、ゲ
ート電極８、ソース電極１０、ドレイン電極１１を形成
する。
【００３４】この例では、ドリフト領域にイオン注入に
より、トレンチ下部電界シールド領域１２、ベース領域
下部電界シールド領域１３並びに電界シールド結合領域
１４を形成する作製方法を示したが、逆に例えば上記３
領域に相当する層をエピ成長で形成し、３領域以外の領
域に窒素のイオン注入を行いｎ型導電領域を作製するこ
とも可能である。
【００３５】以上のように、本実施の形態における半導
体装置において、トレンチ下部電界シールド領域１２と
ベース領域下部電界シールド領域１３によりゲート酸化
膜７部の電界強度が緩和され酸化膜の絶縁破壊が軽減さ
れる原理は実施の形態１と同様である。さらに本実施の
形態では、ｐベース領域とｐシールド領域を電気的に結
合する構造を備えているので、電位的に浮遊した領域が
生じず、電荷の蓄積の片寄も生じないため、より安定な
スイッチング動作と酸化膜の高い信頼性が得られる。
【００３６】また、本実施の形態における製造方法にお
いても、上述の実施の形態１と同様に、トレンチ部６を
形成する前の工程で、イオン注入と、活性化アニールを
行うことができるので、チャネルが形成されるトレンチ
部６の側壁に生じる注入の損傷、アニールによる表面の
荒れを低減することができ、高移動度で信頼性の高いチ
ャネルを形成することができる効果があり、素子特性を
向上できる。
【００３７】実施の形態３．図３は本発明の別の一実施
の形態を示すもので、トレンチゲート型のＳｉＣ半導体
ＭＯＳ電界効果パワートランジスタ半導体装置の断面図
である。１はｎ型のＳｉＣ基板、２はドリフト領域、３
はベース領域、４はｎコンタクト領域、５はｐコンタク
ト領域、６はトレンチ部、７はゲート酸化膜、８はゲー
ト電極、９はチャネル部、１０はソース電極、１１はド
レイン電極、１２はトレンチ下部電界シールド領域、１
３はベース領域下部電界シールド領域、１４は電界シー
ルド結合領域、１５は導通時の抵抗を低減するためにｐ
ベース領域の下部に設けた、ドリフト領域２より導電性
の高い（すなわち、キャリア濃度の高い）ｎ型の電流拡
散層である。ゲート電極８への電圧を印加による、高電
圧の遮断、導通の切り替え、及び電界シールド領域の効
果による、酸化膜における電界緩和の原理は実施の形態
１及び２と同様である。
【００３８】次に製造方法について説明する。本実施の
形態に示したトレンチゲート型のＳｉＣ半導体ＭＯＳ電
界効果パワートランジスタは例えば、次のように作製で
きる。ＳｉＣ基板１上に、ドリフト領域２のための低不
純物ｎ型層を、次に電流拡散層１５のための、ドリフト
領域２より導電率の高いｎ型層を、次にｐベース領域３
のためのｐ型層を、次にｎコンタクト領域４のための高
不純物のｎ型層を順次成長する。実施の形態２と同様に
選択的に、ｐコンタクト領域５、ベース領域下部電界シ
ールド領域１３、トレンチ下部電界シールド領域１２並
びに電界シールド結合領域１４をＡｌのイオン注入によ
り形成する。また次に例えば別のマスキングによるドナ
ーのイオン注入によりｎコンタクト領域４を形成する。
次に例えば別のマスクを用い、エッチングを行いトレン
チ部６を形成する。次にゲート酸化膜７を形成した後、
ゲート電極８、ソース電極１０、ドレイン電極１１を形
成する。この例では、エピ成長により電流拡散層を形成
する作製例を示したが、ドナーのイオン注入により電流
拡散層を形成する作製例も可能である。
【００３９】以上のように、本実施の形態に示した半導
体装置は、上述の実施の形態１及び２と同様の効果が得
られるとともに、さらに、ｐベース領域３の下部に、ド
リフト領域２より導電性の高いｎ型の電流拡散層１５そ
なえているので、導通時には、電流経路は、ゲート電圧
印加により反転して形成されたチャネル９近傍からのみ
ではなく、ｎ型の電流拡散層１５全体から、ｎ型ドリフ
ト領域２を経て流れるので、その抵抗は、電流拡散層１
５がないときに比べ低減される効果がある。
【００４０】また、本実施の形態における製造方法にお
いても、上述の実施の形態１と同様に、トレンチ部６を
形成する前の工程で、イオン注入と、活性化アニールを
行うことができるので、チャネルが形成されるトレンチ
部６の側壁に生じる注入の損傷、アニールによる表面の
荒れを低減することができ、高移動度で信頼性の高いチ
ャネルを形成することができる効果があり、素子特性を
向上できる。
【００４１】実施の形態４．図４は本発明の別の一実施
の形態を示すもので、トレンチゲート型のＳｉＣ半導体
ＭＯＳ電界効果パワートランジスタ半導体装置の断面図
である。１はｎ型のＳｉＣ基板、２はドリフト領域、３
はベース領域、４はｎコンタクト領域、５はｐコンタク
ト領域、６はトレンチ部、７はゲート酸化膜、８はゲー
ト電極、９はチャネル部、１０はソース電極、１１はド
レイン電極、１２Ａはトレンチ部６の幅より広い幅を持
ち、トレンチ部６のない領域まで横に延びた構造を有し
たトレンチ下部電界シールド領域、１３はベース領域下
部電界シールド領域、１５は電流拡散層である。ゲート
電極８への電圧を印加による、高電圧の遮断と導通の切
り替え、及び、電界シールド領域１２、１３の効果によ
る、ゲート酸化膜７における電界緩和、電流拡散層１５
による抵抗の低減の原理は実施の形態１から３と同様で
ある。
【００４２】次に製造方法について説明する。本実施の
形態に示したトレンチゲート型のＳｉＣ半導体ＭＯＳ電
界効果パワートランジスタは例えば、次のように作製で
きる。ＳｉＣ基板１上に、ドリフト領域２のための低不
純物ｎ型層を、次に電流拡散層１５のためのｎ型層を、
次にｐベース領域３のためのｐ型層を、次にｎコンタク
ト領域４のための高不純物のｎ型層を順次成長する。実
施の形態３と同様に選択的に、ｐコンタクト領域５、ベ
ース領域下部電界シールド領域１３、トレンチ下部電界
シールド領域１２並びに電界シールド結合領域１４をＡ
ｌのイオン注入により形成する。この時、トレンチ下部
電界シールド領域１２注入のためのマスクパターンを、
トレンチ部６の幅より広くすることにより上部にトレン
チ部６のない横の領域まで延びた注入領域を形成でき
る。また次にドナーのイオン注入によりｎコンタクト領
域４を形成する。次トレンチ部６を形成し、ゲート酸化
膜７を形成した後、ゲート電極８、ソース電極１０、ド
レイン電極１１を形成する。この例では、エピ成長によ
り電流拡散層を形成する作製例を示したが、ドナーのイ
オン注入により電流拡散層を形成する作製例も可能であ
る。
【００４３】以上のように、本実施の形態に示した半導
体装置は、上述の実施の形態１〜３と同様の効果が得ら
れるとともに、さらに、トレンチ下部シールド領域１２
の幅が、溝の幅より広く、上部のトレンチ部６のない領
域まで延びた構造であり、特にトレンチ下部の角の部分
と電界強度の大きい箇所とが、平面位置的にも分離され
るので、特にトレンチ下部の角の酸化膜に印加される電
界強度の緩和効果が大きく、酸化膜の絶縁破壊が生じな
い特長がある。
【００４４】また、本実施の形態における製造方法にお
いても、上述の実施の形態１と同様に、トレンチ部６を
形成する前の工程で、イオン注入と、活性化アニールを
行うことができるので、チャネルが形成されるトレンチ
部６の側壁に生じる注入の損傷、アニールによる表面の
荒れを低減することができ、高移動度で信頼性の高いチ
ャネルを形成することができる効果があり、素子特性を
向上できる。
【００４５】なお、図５は同じく実施の形態４の他の構
成を示すもので、トレンチ下部電界シールド領域１２の
幅が広く、ベース領域下部電界シールド領域１３がない
例をしめす。図４と同様に作製でき、また、同様な酸化
膜の絶縁破壊を抑制する効果がある。
【００４６】実施の形態５．つぎに、本発明の別の一実
施の形態を示す。本実施の形態に示す半導体装置は、素
子構造、作製方法は、上記実施の形態１から４と同様で
あり、電界シールド効果により、ゲート酸化膜７の絶縁
破壊を抑制する効果をもっている。本実施の形態では、
チャネル９は、エッチングにより形成したＳｉＣ結晶の
１、１、２バー、０面のトレンチ部６の側壁に形成され
ている。チャネル移動度の結晶方位依存性より、基板表
面に形成されたチャネルより大きな移動度が得られ、チ
ャネル抵抗を低減できる。また同時に、電界シールドの
ためのｐ領域を備えているので、酸化膜の絶縁破壊が起
こりにくい。
【００４７】
【発明の効果】この発明は、ＳｉＣ半導体からなる基板
と、基板上に設けられ、低不純物のｎ型の導電性を有す
るｎ型層と、ｎ型層上に設けられ、ｐ型の導電性を有す
るｐ型ベース層と、ｐ型ベース層上に設けられ、高不純
物のｎ型の導電性を有するｎ型コンタクト層と、ｐ型ベ
ース層上の上記ｎ型コンタクト層が設けられていない領
域に設けられたｐ型コンタクト領域と、ｎ型コンタクト
層及び上記ｐ型ベース層を貫通してｎ型層にまで達する
深さを有する溝と、溝の底面及び側壁上に設けられたゲ
ート酸化膜と、ゲート酸化膜を介在させて上記溝の側壁
上に設けられたゲート電極と、ｎ型コンタクト層及び上
記ｐ型コンタクト領域に接触して設けられたソース電極
と、基板の下面に設けられたドレイン電極と、ゲート電
極に電圧が印加されたときに反転してｎ型コンタクト層
とｎ型層とを導通させるチャネル手段と、溝の下側のｎ
型層内に設けられ、高電圧遮断時のｎ型層からのゲート
酸化膜への電界の侵入を遮蔽する溝下部電界シールド手
段とを備えた半導体装置であり、溝の下部に電界シール
ドのためのｐ型領域を備えているので、ゲート酸化膜
部、特に、電界集中の起こりやすい溝下部の角のゲート
酸化膜の電界強度が緩和されるため、ゲート酸化膜の絶
縁破壊が生じないので、ＳｉＣ材料の絶縁特性に対応し
た、素子耐圧を得ることができる。
【００４８】また、溝下部電界シールド手段が、ｐ型の
導電性を有するｐ型領域から構成されているので、電界
の侵入を遮蔽する能力が高く、かつ、エッチングにより
溝を形成する前の工程で、イオン注入と活性化アニール
を行うことにより容易に形成できる。
【００４９】また、ｐ型コンタクト領域の範囲におい
て、ｐ型ベース層の下面から略々垂直方向に向かって溝
の底面の深さより深い位置に至るまで延びて設けられ、
ｐ型ベース層の下方からのゲート酸化膜への電界の侵入
を遮蔽するベース層下部電界シールド手段をさらに備え
ているので、ｐ型ベース層の下方からの電界の侵入を遮
蔽できる。さらに、このシールド手段を設けたことによ
り、電界強度の最強の箇所がこのシールド手段の下部と
なるため、電界集中が起こりやすい溝の角のゲート酸化
膜の部分が電界強度の最強の箇所に接しないで分離され
るので、ゲート酸化膜の絶縁破壊をさらに防止すること
ができる。
【００５０】また、ベース層下部電界シールド手段が、
ｐ型の導電性を有するｐ型領域から構成されているの
で、電界の侵入を遮蔽する能力が高く、かつ、イオン注
入を行うことにより容易に形成できる。
【００５１】また、溝下部電界シールド手段とベース層
下部電界シールド手段とを電気的に結合する電界シール
ド結合手段をさらに備えているので、電位的な浮遊した
領域が生じず、電荷の蓄積の片寄も生じないため、安定
なスイッチング動作とゲート酸化膜の高い信頼性が得ら
れる。
【００５２】また、ｐ型ベース層とｎ型層との間に設け
られ、ｎ型層より高いｎ型の導電性を有する電流拡散層
をさらに備えているので、導通時には、電流経路は、ゲ
ート電圧印加により反転して形成されたチャネル近傍か
らのみではなく、ｎ型の電流拡散層全体から、ｎ型層を
経て流れるので、その抵抗は、電流拡散層がないときに
比べ低減される。
【００５３】また、溝下部電界シールド手段が溝の幅よ
り広い幅を有しているので、溝下部の角の部分と電界強
度の大きい箇所とが接触せずに平面位置的にも分離され
るので、特に溝下部の角のゲート酸化膜に印加される電
界強度の緩和効果が大きく、酸化膜の絶縁破壊が生じな
い。
【００５４】また、チャネル手段が、溝の側壁から構成
されているので、チャネル手段はアニールによる表面の
損傷の影響を受けないので、高移動度で信頼性の高いチ
ャネルを形成することができ、チャネル抵抗を低減でき
る。
【００５５】また、チャネル手段が、溝の上記側壁にお
けるＳｉＣ結晶の１、１、２バー、０面に設けられてい
るので、チャネル移動度の結晶方位依存性より、基板表
面に形成されたチャネルより大きな移動度が得られ、チ
ャネル抵抗を低減できる。
【００５６】また、この発明は、ＳｉＣ半導体からなる
基板上に、低不純物のｎ型の導電性を有するｎ型層を形
成する工程と、ｎ型層上に、ｐ型の導電性を有するｐ型
ベース層を形成する工程と、ｐ型ベース層上に、高不純
物のｎ型の導電性を有するｎ型コンタクト層を形成する
工程と、ｐ型ベース層上にｐ型コンタクト領域を形成す
る工程と、溝を形成する予定領域のｎ型層内に、高電圧
遮断時の上記ｎ型層からのゲート酸化膜への電界の侵入
をシールドさせるための溝下部電界シールド手段を形成
する工程と、ｎ型コンタクト層及びｐ型ベース層を貫通
してｎ型層内の溝下部電界シールド手段に達する深さを
有する溝を形成する工程と、溝の底面及び側壁上にゲー
ト酸化膜を形成する工程と、ゲート酸化膜を介在させて
溝の側壁上にゲート電極を形成する工程と、ｎ型コンタ
クト層及びｐ型コンタクト領域に接触させてソース電極
を形成する工程と、基板の下面にドレイン電極を形成す
る工程とを備えた半導体装置の製造方法であるので、溝
を形成する前の工程で、イオン注入と、活性化アニール
を行うことができるので、チャネルが形成される溝の側
壁に生じる注入の損傷、アニールによる表面の荒れを低
減することができ、高移動度で信頼性の高いチャネルを
形成することができ、素子特性を向上できる。
【００５７】また、ｐ型コンタクト領域の範囲におい
て、ｐ型ベース層の下面から、略々垂直方向に向かっ
て、溝の底面の深さより深い位置にかけて、ｐ型ベース
層の下部からのゲート酸化膜への電界の侵入をシールド
させるためのベース層下部電界シールド手段を形成する
工程をさらに備えているので、ベース層下部電界シール
ド手段により、ｐ型ベース層の下方からの電界の侵入を
遮蔽でき、さらに、このシールド手段を設けたことによ
り、電界強度の最強の箇所がこのシールド手段の下部と
なるため、電界集中が起こりやすい溝の角のゲート酸化
膜の部分が電界強度の最強の箇所に接しないで分離され
るので、ゲート酸化膜の絶縁破壊をさらに防止すること
ができる。
【００５８】また、溝下部電界シールド手段とベース層
下部電界シールド手段とを電気的に結合する電界シール
ド結合手段を形成する工程をさらに備えているので、電
位的な浮遊した領域が生じず、電荷の蓄積の片寄も生じ
ないため、安定なスイッチング動作とゲート酸化膜の高
い信頼性が得られる。
【００５９】また、ｐ型ベース層とｎ型層との間に、ｎ
型層より高いｎ型の導電性を有する電流拡散層を形成す
る工程をさらに備えているので、導通時には、電流経路
は、ゲート電圧印加により反転して形成されたチャネル
近傍からのみではなく、ｎ型の電流拡散層全体から、ｎ
型層を経て流れるので、その抵抗は、電流拡散層がない
ときに比べ低減される。
【００６０】また、溝下部電界シールド手段を形成する
際に、溝の幅より広い幅を有するように形成するので、
溝下部の角の部分と電界強度の大きい箇所とが接触せず
に平面位置的にも分離されるので、特に溝下部の角のゲ
ート酸化膜に印加される電界強度の緩和効果が大きく、
酸化膜の絶縁破壊が生じない。
【図面の簡単な説明】
【図１】 本発明の実施の形態１によるトレンチゲート
型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半
導体装置の断面図である。
【図２】 本発明の実施の形態２によるトレンチゲート
型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半
導体装置の断面図である。
【図３】 本発明の実施の形態３によるトレンチゲート
型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半
導体装置の断面図である。
【図４】 本発明の実施の形態４によるトレンチゲート
型のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ半
導体装置の断面図である。
【図５】 本発明の実施の形態４による他のトレンチゲ
ート型のＳｉＣ半導体ＭＯＳ電界効果パワートランジス
タ半導体装置の断面図である。
【図６】 従来のトレンチゲート型のＳｉＣ半導体ＭＯ
Ｓ電界効果パワートランジスタ半導体装置の断面図であ
る。
【図７】 従来のウエハー表面にＭＯＳチャネルを持つ
構造のＳｉＣ半導体ＭＯＳ電界効果パワートランジスタ
半導体装置の断面図である。
【符号の説明】
１ ｎ型のＳｉＣ基板、２ ドリフト領域、３ ベース
領域、４ ｎコンタクト領域、５ ｐコンタクト領域、
６ トレンチ部、７ ゲート酸化膜、８ ゲート電極、
９ チャネル部、１０ ソース電極、１１ ドレイン電
極、１２ トレンチ下部電界シールド領域、１３ ベー
ス領域下部電界シールド領域、１４ 電界シールド結合
領域、１５ 電流拡散層。
フロントページの続き (72)発明者 樽井 陽一郎 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大塚 健一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 炭化珪素半導体からなる基板と、 上記基板上に設けられ、低不純物のｎ型の導電性を有す
    るｎ型層と、 上記ｎ型層上に設けられ、ｐ型の導電性を有するｐ型ベ
    ース層と、 上記ｐ型ベース層上に設けられ、高不純物のｎ型の導電
    性を有するｎ型コンタクト層と、 上記ｐ型ベース層上の上記ｎ型コンタクト層が設けられ
    ていない領域に設けられたｐ型コンタクト領域と、 上記ｎ型コンタクト層及び上記ｐ型ベース層を貫通して
    上記ｎ型層にまで達する深さを有する溝と、 上記溝の底面及び側壁上に設けられたゲート酸化膜と、 上記ゲート酸化膜を介在させて上記溝の側壁上に設けら
    れたゲート電極と、 上記ｎ型コンタクト層及び上記ｐ型コンタクト領域に接
    触して設けられたソース電極と、 上記基板の下面に設けられたドレイン電極と、 上記ゲート電極に電圧が印加されたときに反転して上記
    ｎ型コンタクト層と上記ｎ型層とを導通させるチャネル
    手段と、 上記溝の下側の上記ｎ型層内に設けられ、高電圧遮断時
    の上記ｎ型層からの上記ゲート酸化膜への電界の侵入を
    遮蔽する溝下部電界シールド手段とを備えたことを特徴
    とする半導体装置。
  2. 【請求項２】 上記溝下部電界シールド手段が、ｐ型の
    導電性を有するｐ型領域から構成されていることを特徴
    とする請求項１記載の半導体装置。
  3. 【請求項３】 上記ｐ型コンタクト領域の範囲におい
    て、上記ｐ型ベース層の下面から略々垂直方向に向かっ
    て上記溝の底面の深さより深い位置に至るまで延びて設
    けられ、上記ｐ型ベース層の下方からの上記ゲート酸化
    膜への電界の侵入を遮蔽するベース層下部電界シールド
    手段をさらに備えたことを特徴とする請求項１または２
    に記載の半導体装置。
  4. 【請求項４】 上記ベース層下部電界シールド手段が、
    ｐ型の導電性を有するｐ型領域から構成されていること
    を特徴とする請求項３に記載の半導体装置。
  5. 【請求項５】 上記溝下部電界シールド手段と上記ベー
    ス層下部電界シールド手段とを電気的に結合する電界シ
    ールド結合手段をさらに備えたことを特徴とうする請求
    項３または４に記載の半導体装置。
  6. 【請求項６】 上記ｐ型ベース層と上記ｎ型層との間に
    設けられ、上記ｎ型層より高いｎ型の導電性を有する電
    流拡散層をさらに備えたことを特徴とする請求項１ない
    し５のいずれかに記載の半導体装置。
  7. 【請求項７】 上記溝下部電界シールド手段が、上記溝
    の幅より広い幅を有していることを特徴とする請求項１
    ないし６のいずれかに記載の半導体装置。
  8. 【請求項８】 上記チャネル手段が、上記溝の上記側壁
    から構成されていることを特徴とする請求項１ないし７
    のいずれかに記載の半導体装置。
  9. 【請求項９】 上記チャネル手段が、上記溝の上記側壁
    におけるＳｉＣ結晶の１、１、２バー、０面に設けられ
    ていることを特徴とする請求項１ないし７のいずれかに
    記載の半導体装置。
  10. 【請求項１０】 炭化珪素半導体からなる基板上に、低
    不純物のｎ型の導電性を有するｎ型層を形成する工程
    と、 上記ｎ型層上に、ｐ型の導電性を有するｐ型ベース層を
    形成する工程と、 上記ｐ型ベース層上に、高不純物のｎ型の導電性を有す
    るｎ型コンタクト層を形成する工程と、 上記ｐ型ベース層上にｐ型コンタクト領域を形成する工
    程と、 溝を形成する予定領域の上記ｎ型層内に、高電圧遮断時
    の上記ｎ型層からのゲート酸化膜への電界の侵入をシー
    ルドさせるための溝下部電界シールド手段を形成する工
    程と、 上記ｎ型コンタクト層及び上記ｐ型ベース層を貫通して
    上記ｎ型層内の上記溝下部電界シールド手段に達する深
    さを有する溝を形成する工程と、 上記溝の底面及び側壁上にゲート酸化膜を形成する工程
    と、 上記ゲート酸化膜を介在させて上記溝の側壁上にゲート
    電極を形成する工程と、上記ｎ型コンタクト層及び上記
    ｐ型コンタクト領域に接触させてソース電極を形成する
    工程と、 上記基板の下面にドレイン電極を形成する工程と、 を備えたことを特徴とする半導体装置の製造方法。
  11. 【請求項１１】 上記ｐ型コンタクト領域の範囲におい
    て、上記ｐ型ベース層の下面から、略々垂直方向に向か
    って、上記溝の底面の深さより深い位置にかけて、上記
    ｐ型ベース層の下部からの上記ゲート酸化膜への電界の
    侵入をシールドさせるためのベース層下部電界シールド
    手段を形成する工程をさらに備えたことを特徴とする請
    求項１０に記載の半導体装置の製造方法。
  12. 【請求項１２】 上記溝下部電界シールド手段と上記ベ
    ース層下部電界シールド手段とを電気的に結合する電界
    シールド結合手段を形成する工程をさらに備えたことを
    特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 【請求項１３】 上記ｐ型ベース層と上記ｎ型層との間
    に、上記ｎ型層より高いｎ型の導電性を有する電流拡散
    層を形成する工程をさらに備えたことを特徴とする請求
    項１０ないし１２のいずれかに記載の半導体装置の製造
    方法。
  14. 【請求項１４】 上記溝下部電界シールド手段を形成す
    る際に、上記溝の幅より広い幅を有するように形成する
    ことを特徴とする請求項１０ないし１３のいずれかに記
    載の半導体装置の製造方法。
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