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JP2000082812A - 炭化珪素半導体装置及びその製造方法 - Google Patents

炭化珪素半導体装置及びその製造方法

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JP2000082812A
JP2000082812A JP11165686A JP16568699A JP2000082812A JP 2000082812 A JP2000082812 A JP 2000082812A JP 11165686 A JP11165686 A JP 11165686A JP 16568699 A JP16568699 A JP 16568699A JP 2000082812 A JP2000082812 A JP 2000082812A
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region
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剛 山本
Atsushi Kojima
淳 小島
Hiroki Nakamura
広希 中村
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Denso Corp
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Publication date
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    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 しきい値電圧の変動を防止し、サージ耐圧が
高くできると共にパンチスルーの発生を防止できるよう
にする。 【解決手段】 ベース領域３のうち、表面チャネル層５
と接しない領域３ｂをＢ（ボロン）で形成し、表面チャ
ネル層５と接する領域３ａをＡｌ（アルミニウム）で形
成する。このように、拡散係数の小さいＡｌで領域３ａ
を形成すれば、Ｂの拡散によるしきい値電圧の変動を防
止できる。また、表面チャネル層５と接しない領域３ｂ
は、活性化率が高く、活性化エネルギーの小さいＢで形
成されるようにすることで、サージ耐量を向上できる。
また、この領域３ｂを飛程の長いＢで形成しているた
め、接合深さが容易に深くでき、パンチスルー発生を防
止できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、炭化珪素半導体装
置の製造方法に関し、特に絶縁ゲート型電界効果トラン
ジスタ、とりわけ大電力用の縦型パワーＭＯＳＦＥＴに
関するものである。
【０００２】
【従来の技術】本出願人は、プレーナ型ＭＯＳＦＥＴに
おいて、チャネル移動度を向上させてオン抵抗を低減さ
せたものを、特願平９−２５９０７６号で出願してい
る。
【０００３】このプレーナ型ＭＯＳＦＥＴの断面図を図
１２に示し、この図に基づいてプレーナ型ＭＯＳＦＥＴ
の構造について説明する。
【０００４】炭化珪素からなるｎ+ 型半導体基板１は上
面を主表面１ａとし、主表面の反対面である下面を裏面
１ｂとしている。このｎ+ 型半導体基板１の主表面１ａ
上には、基板１よりも低いドーパント濃度を有する炭化
珪素からなるｎ- 型エピタキシャル層（以下、ｎ- 型エ
ピ層という）２が積層されている。
【０００５】ｎ- 型エピ層２の表層部における所定領域
には、所定深さを有するｐ- 型ベース領域３が形成され
ている。このｐ- 型ベース領域３はＢ（ボロン）やＡｌ
（アルミニウム）をドーパントとして形成されている。
また、ｐ- 型ベース領域３の表層部の所定領域には、該
ベース領域３よりも浅いｎ+ 型ソース領域４が形成され
ている。
【０００６】さらに、ｎ+ 型ソース領域４とｎ- 型エピ
層２とを繋ぐように、ｐ- 型ベース領域３の表面部には
ｎ- 型ＳｉＣ層５が延設されている。このｎ- 型ＳｉＣ
層５は、エピタキシャル成長にて形成されたものであ
り、エピタキシャル膜の結晶が４Ｈ、６Ｈ、３Ｃのもの
を用いる。尚、このｎ- 型ＳｉＣ層５はデバイスの動作
時にチャネル形成層として機能する。以下、ｎ- 型Ｓｉ
Ｃ層５を表面チャネル層という。
【０００７】表面チャネル層５はＮ（窒素）をドーパン
トに用いて形成されており、そのドーパント濃度は、例
えば１×１０15ｃｍ-3〜１×１０17ｃｍ-3程度の低濃度
で、かつ、ｎ- 型エピ層２及びｐ- 型ベース領域３のド
ーパント濃度以下となっている。これにより、低オン抵
抗化が図られている。
【０００８】表面チャネル層５の上面およびｎ+ 型ソー
ス領域４の上面には熱酸化にてゲート酸化膜７が形成さ
れている。さらに、ゲート酸化膜７の上にはゲート電極
８が形成されている。ゲート電極８は絶縁膜９にて覆わ
れている。絶縁膜９としてＬＴＯ（Ｌｏｗ Ｔｅｍｐｅ
ｒａｔｕｒｅ Ｏｘｉｄｅ）膜が用いられている。その
上にはソース電極１０が形成され、ソース電極１０はｎ
+ 型ソース領域４およびｐ- 型ベース領域３と接してい
る。また、ｎ+ 型半導体基板１の裏面１ｂには、ドレイ
ン電極層１１が形成されている。
【０００９】このように構成されたプレーナ型ＭＯＳＦ
ＥＴは、チャネル形成層の導電型を反転させることなく
チャネルを誘起する蓄積モードで動作するため、導電型
を反転させる反転モードのＭＯＳＦＥＴに比べチャネル
移動度を大きくすることができ、オン抵抗を低減させる
ことができる。
【００１０】次に、図１２に示すＭＯＳＦＥＴの製造工
程を、図１３〜図１５に基づいて説明する。
【００１１】〔図１３（ａ）に示す工程〕まず、ｎ型４
Ｈまたは６Ｈまたは３Ｃ−ＳｉＣ基板、すなわちｎ+ 型
半導体基板１を用意する。ここで、ｎ+ 型半導体基板１
はその厚さが４００μｍであり、主表面１ａが（０００
１）Ｓｉ面、又は、（１１２−０）ａ面である。この基
板１の主表面１ａに厚さ５μｍのｎ- 型エピ層２をエピ
タキシャル成長する。本例では、ｎ- 型エピ層２は下地
の基板１と同様の結晶が得られ、ｎ型４Ｈまたは６Ｈま
たは３Ｃ−ＳｉＣ層となる。
【００１２】〔図１３（ｂ）に示す工程〕ｎ- 型エピ層
２の上の所定領域にＬＴＯ膜１２０を配置し、これをマ
スクとしてＢ+ （若しくはアルミニウム）をイオン注入
して、ｐ- 型ベース領域３を形成する。このときのイオ
ン注入条件は、温度が７００℃で、ドーズ量が１×１０
16ｃｍ-2としている。
【００１３】〔図１３（ｃ）に示す工程〕ＬＴＯ膜１２
０を除去した後、ｐ- 型ベース領域３を含むｎ- 型エピ
層２上に表面チャネル層５を化学気相成長法（Ｃｈｅｍ
ｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ
法）によりエピタキシャル成長させる。
【００１４】〔図１４（ａ）に示す工程〕表面チャネル
層５の上の所定領域にＬＴＯ膜１２１を配置し、これを
マスクとしてＮ（窒素）等のｎ型不純物をイオン注入
し、ｎ+ 型ソース領域４を形成する。このときのイオン
注入条件は、７００℃、ドーズ量は１×１０15ｃｍ-2と
している。
【００１５】〔図１４（ｂ）に示す工程〕そして、ＬＴ
Ｏ膜１２１を除去した後、フォトレジスト法を用いて表
面チャネル層５の上の所定領域にＬＴＯ膜１２２を配置
し、これをマスクとしてＲＩＥによりｐ- 型ベース領域
３上の表面チャネル層５を部分的にエッチング除去す
る。
【００１６】〔図１５（ａ）に示す工程〕ＬＴＯ膜１２
２を除去した後、基板の上にウェット酸化（Ｈ2 ＋Ｏ2
によるパイロジェニック法を含む）によりゲート酸化膜
７を形成する。このとき、雰囲気温度は１０８０℃とす
る。
【００１７】その後、ゲート絶縁膜７の上にポリシリコ
ンからなるゲート電極８をＬＰＣＶＤにより堆積する。
このときの成膜温度は６００℃とする。
【００１８】〔図１５（ｂ）に示す工程〕引き続き、ゲ
ート絶縁膜７の不要部分を除去した後、ＬＴＯよりなる
絶縁膜９を形成しゲート絶縁膜７を覆う。より詳しく
は、成膜温度は４２５℃であり、成膜後に１０００℃の
アニールを行う。
【００１９】〔図１５（ｃ）に示す工程〕そして、室温
での金属スパッタリングによりソース電極１０及びドレ
イン電極１１を配置する。また、成膜後に１０００℃の
アニールを行う。
【００２０】このようにして、図１２に示す縦型パワー
ＭＯＳＦＥＴが完成する。
【００２１】
【発明が解決しようとする課題】上記した先の出願で
は、ｐ- 型ベース領域３を形成するためのドーパントと
して、ＢやＡｌを用いることが示されている。
【００２２】しかしながら、Ｂをドーパントとして用い
た場合、図１６に示すＢの熱処理温度とプロファイルの
関係にて表されているように、Ｂが拡散し易いことか
ら、ドーピング後に行う活性化アニールの際の熱処理時
や表面チャネル層５の成長時における熱処理時にＢが表
面チャネル層５の中へ拡散してしまい、表面チャネル層
５の不純物濃度が高くなって、しきい値電圧を高くする
という問題を発生させる。
【００２３】さらに、Ａｌに比べてＢは活性化エネルギ
ーが大きく、活性化率が低いため、ソース領域４とｎ-
型エピ層２で挟まれた部分のピンチ抵抗が高くなりサー
ジ破壊が起きやすくなってしまうという問題を発生させ
る。
【００２４】一方、上記問題を解決すべく、Ａｌをドー
パントとして用いた場合、Ｂと比べてイオン注入の飛程
が短くなるため、ｎ+ 型ソース領域４に対してあまりｐ
- 型ベース領域３を深くできず、パンチスルーが起きや
すくなるという問題があった。
【００２５】本発明は上記問題に鑑みて成され、しきい
値電圧の変動を防止できる炭化珪素半導体装置及びその
製造方法を提供することを第１の目的とする。
【００２６】また、サージ耐量が高い炭化珪素半導体装
置及びその製造方法を提供することを第２の目的とす
る。
【００２７】さらに、パンチスルーの発生を防止できる
炭化珪素半導体装置及びその製造方法を提供することを
第３の目的とする。
【００２８】
【課題を解決するための手段】上記目的を達成するた
め、以下の技術的手段を採用する。
【００２９】請求項１に記載の発明においては、半導体
層の表層部の所定領域において、該半導体層の表面から
離間した位置に、第２導電型の第１のドーパントを含む
所定深さの第１のベース領域（３ｂ）を形成する工程
と、半導体層の表層部の所定領域に、第１のベース領域
と重なると共に半導体層の表面部で終端する第２導電型
の第１のドーパントより拡散係数の小さい第２のドーパ
ントを含む第２のベース領域（３ａ）を形成する工程と
を備えていることを特徴としている。
【００３０】このように、拡散係数の小さい第２のドー
パントで、半導体層の表面部で終端する第２のベース領
域と形成し、第１のドーパントで半導体層の表面から離
間する位置に第１のベース領域を形成すれば、拡散係数
の高い第１のドーパントの表面チャネル層への拡散を抑
制できるため、しきい値電圧の変動を防止することがで
きる。
【００３１】請求項２に記載の発明においては、第１の
ベース領域を形成するためのマスクと第２のベース領域
を形成するためのマスクとを、同一マスクで兼用するこ
とを特徴としている。
【００３２】このように、第１のベース領域を形成する
ためのマスクと第２のベース領域を形成するためのマス
クを兼用することにより、マスクずれを見込んだ耐圧設
計をする必要をなくすことができると共に、製造プロセ
スの簡略化を図ることができる。
【００３３】請求項３に記載の発明においては、表面チ
ャネル層（５）を形成した後において、半導体層の表層
部の所定領域に、第１のベース領域と重なると共に表面
チャネル層と接する第１のドーパントより拡散係数の小
さな第２のドーパントを含む第２導電型の第２のベース
領域（３ａ）を形成することを特徴としている。
【００３４】このように、表面チャネル層を形成した後
に、第２のベース領域を形成してもよい。
【００３５】請求項４に記載の発明においては、第１の
ドーパントを含む第１のベース領域（３ｂ）と、第２の
ドーパントを含む第２のベース領域（３ａ）を形成し、
第１のベース領域がソース領域（４）の下部には配置さ
れて、表面チャネル層（５）の下部には配置されないよ
うにすることを特徴としている。
【００３６】このように、表面チャネル層の下部には第
２のドーパントを含む第２のベース領域が形成されない
ようにすれば、表面チャネル層への第２のドーパントの
拡散を防止することができる。また、ソース領域の下部
には第１のベース領域と第２のベース領域が形成される
ようにすれば、ソース領域と半導体層（２）との間にお
けるピンチ抵抗を小さくでき、サージ耐量を高めること
ができる。
【００３７】請求項５に記載の発明においては、半導体
層（２）上に第２のドーパントを含む第２導電型の第２
の半導体層（４１）を成膜する工程と、半導体基板の表
面側から第２の半導体層を貫通して第１の半導体層に達
する溝（４２）を形成することにより、第２の半導体層
にて第２のベース領域（３ａ）を形成する工程と、溝内
を含む第２の半導体層上に第１導電型の第３の半導体層
（４３）をエピタキシャル成長させることにより、溝内
を該第３の半導体層で埋める工程と、第３の半導体層に
おける凹凸を平坦化する工程と、第１の半導体層の表層
部の所定領域に、所定深さを有する第２のドーパントよ
り拡散係数の大きな第１のドーパントを含む第２導電型
の第１のベース領域（３ｂ）を形成する工程と、を備え
ていることを特徴としている。
【００３８】このように、第２導電型の第２の半導体層
を成膜したのち、この第２の半導体層に溝を形成するこ
とで第２のベース領域を形成すれば、イオン注入によら
ずに第１のベース領域を形成できるため、第２のドーパ
ントの飛程が短くても第２のベース領域の実質的な接合
深さを深くすることができる。これにより、パンチスル
ーを防止できる。また、拡散係数の大きな第１のドーパ
ントで第１のベース領域を形成することにより、深い第
１のベース領域をベースコンタクト部下部に形成可能と
なり、この底部でブレークダウンを起こさせることによ
り寄生トランジスタを動作させにくい構造とできる。従
って、サージ耐量を高めることができる。
【００３９】また、請求項６に示すように、半導体基板
の表面から第２の半導体層の所定領域にイオン注入する
ことで、第２半導体層を貫通して第１の半導体層に達す
る第１導電型の第３の半導体層（２ｂ）を形成すると共
に、第２の半導体層にて第２のベース領域（３ａ）を形
成するようにしてもよい。
【００４０】このようにイオン注入によって第３半導体
層を形成することにより、請求項５に示す溝形成工程、
溝埋め込み工程、半導体表面の凹凸を平坦化する工程を
なくし、製造プロセスを簡略化することができる。な
お、この場合においても、請求項５に示す製造方法で形
成したデバイスと同等の特性を期待できる。
【００４１】なお、請求項７に示すように、表面チャネ
ル層の下部には第１のドーパントを含む第１のベース領
域が形成されないようにすれば、表面チャネル層への第
１のドーパントの拡散を防止することができる。
【００４２】請求項８に記載の発明においては、第１の
ベース領域の深さを第２のベース領域の深さよりも深く
することを特徴としている。
【００４３】このように、拡散係数の大きな第１のドー
パントを含む第１のベース領域が第２のベース領域より
も深くなるようにすることで、パンチスルーの発生を防
止することができる。さらに、請求項４や請求項６の場
合においては、第２のベース領域が形成された位置にお
いて部分的に深くできるため、この部分においてアバラ
ンシェブレークダウンし易くできる。
【００４４】請求項９に記載の発明においては第１のベ
ース領域を表面チャネル層から離間して形成することを
特徴としている。
【００４５】このように、第１のベース領域を表面チャ
ネル層から離間させて形成すれば、より表面チャネル層
への第１のドーパントの拡散を防止できる。
【００４６】請求項１０に記載の発明においては、第１
のベース領域と表面チャネル層とが接するようにしてお
り、表面チャネル層中に含まれる第１のドーパントの濃
度が、表面チャネル層中における第１導電型不純物の濃
度よりも低くなるようにすることを特徴としている。
【００４７】第１のベース領域と表面チャネル層とが接
するような場合においても、表面チャネル層中に含まれ
る第１のドーパントの濃度が、表面チャネル層中におけ
る第１導電型不純物の濃度よりも低くなるようにすれ
ば、表面チャネル層の導電型が反転しないようにでき
る。
【００４８】具体的には、請求項１１に示すように、第
１のドーパントとしてＢ（ボロン）を用い、第２のドー
パントとしてＡｌ（アルミニウム）を用いることができ
る。
【００４９】請求項１２に記載の発明においては、ベー
ス領域は、第１のドーパントを含む第１のベース領域
（３ｂ）と、第１のドーパントよりも拡散係数の小さな
第２のドーパントを含む第２のベース領域（３ａ）とを
有しており、第１のベース領域が表面チャネル層から離
間した位置に形成されていることを特徴としている。
【００５０】このように、第１のベース領域が表面チャ
ネル層から離間した位置に形成されていることにより、
第１ドーパントの拡散によるしきい値電圧の変動のない
炭化珪素半導体装置とすることができる。
【００５１】請求項１３に記載の発明においては、ベー
ス領域は、第１のドーパントを含む第１のベース領域
と、第１のドーパントよりも拡散係数の小さな第２のド
ーパントを含む第２のベース領域とを有しており、第１
のベース領域がソース領域の下部には形成されており、
表面チャネル層の下部には形成されていないことを特徴
としている。
【００５２】このように、第１のベース領域がソース領
域の下部に形成されていることによりサージ耐量を高く
することができ、表面チャネル層の下部に形成されてい
ないことにより、第１ドーパントの拡散によるしきい値
電圧の変動をなくすことができる。
【００５３】請求項１４に示すように、第１のベース領
域が表面チャネル層から離間した位置に形成されてれ
ば、よりしきい値電圧の変動をなくせる。
【００５４】請求項１５に記載の発明においては、第１
のベース領域が第２のベース領域よりも接合深さが深く
なっていることを特徴としている。
【００５５】このように、第２のベース領域を深くする
ことによって、パンチスルーの発生を抑制することがで
きる。
【００５６】具体的には、請求項１６に示すように、第
１のドーパントはＢ（ボロン）であり、第２のドーパン
トはＡｌ（アルミニウム）で構成できる。
【００５７】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。
【００５８】（第１実施形態）図１に、本実施の形態に
おけるノーマリオフ型のｎチャネルタイププレーナ型Ｍ
ＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示
す。本デバイスは、インバータや車両用オルタネータの
レクチファイヤに適用すると好適なものである。
【００５９】図１に基づいて縦型パワーＭＯＳＦＥＴの
構造について説明する。但し、本実施形態における縦型
パワーＭＯＳＦＥＴは、上述した図１１に示すＭＯＳＦ
ＥＴとほぼ同様の構造を有しているため、異なる部分に
ついてのみ説明する。なお、本実施形態における縦型パ
ワーＭＯＳＦＥＴのうち、図１１に示すＭＯＳＦＥＴと
同様の部分については同様の符号を付してある。
【００６０】図１１に示すＭＯＳＦＥＴでは、ｐ型ベー
ス領域３を１種類のドーパントを用いて形成していた
が、本実施形態では２種類のドーパントを用いて形成し
ている。
【００６１】ｐ型ベース領域３は、第１のドーパントと
してのＡｌがドーピングされて形成されたｐ- 型の領域
３ａと、ドーパントとしてのＢがドーピングされて形成
されたｐ+ 型の領域３ｂから構成されている。領域３ａ
は、表面チャネル層５と接しており、接合深さが浅くな
っている。領域３ｂは、表面チャネル層５から離間して
形成されており、接合深さが深くなっている。
【００６２】つまり、ｐ型ベース領域３のうち、接合深
さの浅い領域３ａを拡散係数が小さいＡｌで形成してＢ
の表面チャネル層５への拡散を抑制できるようにすると
共に、接合深さの深い領域３ｂをＢで形成して飛程を長
くし、ソース領域４の下部に活性化エネルギーの小さな
Ａｌと共にＢを形成することが可能となる。
【００６３】これにより、表面チャネル層５へのＢの拡
散によるしきい値電圧の変動、接合深さが浅くなること
によるパンチスルー発生、及びサージ破壊の防止が図ら
れている。
【００６４】なお、ｐ型ベース領域３の接合深さは、図
１１に示すＭＯＳＦＥＴと同等となっている。
【００６５】次に、図１に示す縦型パワーＭＯＳＦＥＴ
の製造工程を、図２（ａ）〜（ｄ）に基づいて説明す
る。但し、上記した先の出願（特願平９−２５９０７６
号）と同様の工程については図１２〜図１４を参照して
説明を省略する。なお、図２は、図１に示す縦型パワー
ＭＯＳＦＥＴの断面図の左半分に該当する。
【００６６】まず、図１２（ａ）に示すように、半導体
基板１の上にｎ- 型エピ層２を形成したのち、ｐ型ベー
ス領域３を形成する。
【００６７】〔図２（ａ）に示す工程〕まず、フォトレ
ジスト法を用いてｎ- 型エピ層２の上の所定領域にＬＴ
Ｏ膜２１を成膜し、これをマスクとしてＢをイオン注入
する。このとき、Ｂの注入深さが、後工程で施される熱
処理（Ｂ、Ａｌ、Ｎ等の不純物の活性化アニール）や表
面チャネル層５を成長させる際における熱処理によっ
て、Ｂが表面チャネル層５に拡散しない程度、若しくは
拡散しても表面チャネル層５への拡散量が１×１０ 15ｃ
ｍ-3以下となるように制御する。具体的には、加速電圧
を４００ｋｅＶと３５０ｋｅＶとし、ドーズ量を１×１
０14ｃｍ-2程度としている。
【００６８】その後、熱処理によってＢを活性化させ
る。これにより、ｎ- 型エピ層２の表面よりも内側、つ
まり後工程で形成される表面チャネル層５から離間した
位置に、Ｂが注入された領域３ｂが形成される。
【００６９】このように、ｐ型ベース領域３のうち、接
合深さの深い部分を飛程の長いＢで形成しているため、
Ａｌで形成する場合と比べて、接合深さを容易に深くす
ることができる。さらに、ｐ型ベース領域３のうち、接
合深さの深い部分をＢで形成しているため、Ａｌで形成
する場合と比べて活性化エネルギーを小さくでき、活性
化率を高くできる。このため、ｎ+ 型ソース領域４とｎ
- 型エピ層２との間におけるピンチ抵抗を低くできる。
【００７０】〔図２（ｂ）に示す工程〕次に、もう一
度、ＬＴＯ膜２１をマスクとしてＡｌをイオン注入す
る。このとき、Ａｌが、先に注入したＢの注入層の最上
部からｎ- 型エピ層２の最表面まで注入されるようにす
る。具体的には、加速電圧を４００ｋｅＶ、２５０ｋｅ
Ｖ、１５０ｋｅＶ、３０ｋｅＶとし、ドーズ量を１×１
０14ｃｍ-2としている。
【００７１】その後、熱処理を施してＡｌを活性化させ
る。これにより、ｎ- 型エピ層２の表面で終端するよう
に、つまり後工程で形成される表面チャネル層５に接す
る位置に、Ａｌが注入されて領域３ａが形成される。
【００７２】このように、ｐ型ベース領域３のうち、接
合深さの浅い部分を拡散係数が小さいＡｌで形成するこ
とにより、Ｂがドーピングされた領域３ｂが表面チャネ
ル層５に直接的に接しないようにできる。このため、活
性化アニール時における表面チャネル層５へのＢの拡散
を抑制することができる。
【００７３】このように、図２（ａ）、（ｂ）に示す工
程において、ｐ型ベース領域３のうち、接合深さの浅い
部分を拡散係数が小さいＡｌで形成すると共に、接合深
さの深い部分を深くまで注入し易くかつ拡散係数が大き
いＢで形成しているため、表面チャネル層５へのＢの拡
散を抑制できると共に、接合深さを深くし易くでき、後
述するｎ+ 型ソース領域４の下部に活性化エネルギーの
小さなＡｌとＢ両方を形成することが可能となり、Ｂの
みの場合に比べて活性化率を高くすることができる。
【００７４】従って、表面チャネル層５へのＢの拡散に
よるしきい値電圧の変動を防止できると共に、接合深さ
が浅くなることによるパンチスルーの発生を防止でき、
さらにｎ+ 型ソース領域４とｎ- 型エピ層２との間にお
けるピンチ抵抗を小さくしてサージ耐量を高くすること
ができる。
【００７５】なお、Ａｌのイオン注入用マスクとＢのイ
オン注入用マスクとして、同一のＬＴＯ膜２１を用いる
ことにより、マスクずれを見込んだ耐圧設計をする必要
をなくすことができると共に、製造プロセスの簡略化を
図ることができる。
【００７６】〔図２（ｃ）に示す工程〕ＬＴＯ膜２１を
除去したのち、Ａｌ注入層の表面を含むｎ- 型エピ層２
の上に不純物濃度が１×１０16ｃｍ-3以下、膜厚が０．
３μｍ以下の表面チャネル層５をエピタキシャル成長さ
せる。
【００７７】このとき、縦型パワーＭＯＳＦＥＴをノー
マリオフ型にするために、表面チャネル層５の厚み（膜
厚）を、ゲート電極８に電圧を印加していない時におけ
るｐ型ベース領域３から表面チャネル層５に広がる空乏
層の伸び量と、ゲート酸化膜７から表面チャネル層５に
広がる空乏層の伸び量との和よりも小さくなるようにし
ている。
【００７８】具体的には、ｐ型ベース領域３から表面チ
ャネル層５に広がる空乏層の伸び量は、表面チャネル層
５とｐ型ベース領域３とのＰＮ接合のビルトイン電圧に
よって決定され、ゲート酸化膜７から表面チャネル層５
に広がる空乏層の伸び量は、ゲート酸化膜７の電荷及び
ゲート電極８（金属）と表面チャネル層５（半導体）と
の仕事関数差によって決定されるため、これらに基づい
て表面チャネル層５の膜厚を決定している。
【００７９】このようなノーマリオフ型の縦型パワーＭ
ＯＳＦＥＴは、故障などによってゲート電極に電圧が印
加できないような状態となっても、電流が流れないよう
にすることができるため、ノーマリオン型のものと比べ
て安全性を確保することができる。
【００８０】また、図１に示すように、ｐ型ベース領域
３は、ソース電極１０と接触していて接地状態となって
いる。このため、表面チャネル層５とｐ型ベース領域３
とのＰＮ接合のビルトイン電圧を利用して表面チャネル
層５をピンチオフすることができる。例えば、ｐ型ベー
ス領域３が接地されてなくてフローティング状態となっ
ている場合には、ビルトイン電圧を利用してｐ型ベース
領域３から空乏層を延ばすということができないため、
ｐ型ベース領域３をソース電極１０と接触させること
は、表面チャネル層５をピンチオフするのに有効な構造
であるといえる。
【００８１】なお、ｐ型ベース領域３の不純物濃度を高
くすることによりビルトイン電圧をより大きく利用する
ことができる。
【００８２】また、本実施形態では炭化珪素によって縦
型パワーＭＯＳＦＥＴを製造しているが、これをシリコ
ンを用いて製造しようとすると、ｐ型ベース領域３や表
面チャネル層５等の不純物層を形成する際における熱拡
散の拡散量の制御が困難であるため、上記構成と同様の
ノーマリオフ型のＭＯＳＦＥＴを製造することが困難と
なる。このため、本実施形態のようにＳｉＣを用いるこ
とにより、シリコンを用いた場合と比べて精度良く縦型
パワーＭＯＳＦＥＴを製造することができる。
【００８３】また、ノーマリオフ型の縦型パワーＭＯＳ
ＦＥＴにするためには、上記条件を満たすように表面チ
ャネル層５の厚みを設定する必要があるが、シリコンを
用いた場合にはビルトイン電圧が低いため、表面チャネ
ル層５の厚みを薄くしたり不純物濃度を薄くして形成し
なければならず、不純物イオンの拡散量の制御が困難な
ことを考慮すると、非常に製造が困難であるといえる。
しかしながら、ＳｉＣを用いた場合にはビルトイン電圧
がシリコンの約３倍と高く、表面チャネル層５の厚みを
厚くしたり不純物濃度を濃くして形成できるため、ノー
マリオフ型の蓄積型ＭＯＳＦＥＴを製造することが容易
であるといえる。
【００８４】そして、引き続き、フォトレジスト法を用
いて表面チャネル層５の上の所定領域にＬＴＯ膜２１を
配置し、これをマスクとしてＮ（窒素）等のｎ型不純物
をイオン注入し、ｎ+ 型ソース領域４を形成する。この
ときのイオン注入条件は、７００℃、ドーズ量は１×１
０15ｃｍ-2としている。
【００８５】〔図２（ｄ）に示す工程〕そして、ＬＴＯ
膜２１を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２２を配置し、こ
れをマスクとしてｐ型不純物をイオン注入し、ｐ型ベー
ス領域３上の表面チャネル層５を部分的にｐ型半導体に
反転させる。これにより、後工程で形成されるソース電
極１０とｐ型ベース領域３との電気的接続が可能とな
る。
【００８６】この後、先の出願と同様に、図１４に示す
工程を施し、ゲート酸化膜７を介してゲート電極８を形
成し、さらにソース電極１０やドレイン電極１１をする
ことによって、図１に示す縦型パワーＭＯＳＦＥＴが完
成する。
【００８７】次に、この縦型パワーＭＯＳＦＥＴの作用
（動作）を説明する。
【００８８】本ＭＯＳＦＥＴはノーマリオフ型の蓄積モ
ードで動作するものであって、ゲート電極８に電圧を印
加しない場合は、表面チャネル層５においてキャリア
は、ｐ型ベース領域３と表面チャネル層５との間の静電
ポテンシャルの差、及び表面チャネル層５とゲート電極
８との間の仕事関数の差により生じた電位によって全域
空乏化される。そして、ゲート電極８に電圧を印加する
ことにより、表面チャネル層５とゲート電極８との間の
仕事関数の差と外部からの印加電圧の和により生じる電
位差を変化させる。このことにより、チャネルの状態を
制御することができる。
【００８９】つまり、ゲート電極８の仕事関数を第１の
仕事関数とし、ｐ型ベース領域３の仕事関数を第２の仕
事関数とし、表面チャネル層５の仕事関数を第３の仕事
関数としたとき、第１〜第３の仕事関数の差を利用し
て、表面チャネル層５のｎ型のキャリアを空乏化する様
に第１〜第３の仕事関数と表面チャネル層５の不純物濃
度及び膜厚を設定することができる。
【００９０】また、オフ状態において、空乏領域は、ｐ
型ベース領域３及びゲート電極８により作られた電界に
よって、表面チャネル層５内に形成される。この状態か
らゲート電極８に対して正のバイアスを供給すると、ゲ
ート絶縁膜（ＳｉＯ2 ）７と表面チャネル層５との間の
界面においてｎ+ 型ソース領域４からｎ- 型ドリフト領
域２方向へ延びるチャネル領域が形成され、オン状態に
スイッチングされる。このとき、電子は、ｎ+ 型ソース
領域４から表面チャネル層５を経由し表面チャネル層５
からｎ- 型エピ層２に流れる。そして、ｎ- 型エピ層２
（ドリフト領域）に達すると、電子は、ｎ+ 型半導体基
板１（ｎ+ ドレイン）へ垂直に流れる。
【００９１】このようにゲート電極８に正の電圧を印加
することにより、表面チャネル層５に蓄積型チャネルを
誘起させ、ソース電極１０とドレイン電極１１との間に
キャリアが流れる。
【００９２】（第２実施形態）第１実施形態では、ｐ型
ベース領域３のうち接合深さが浅い部分となる領域３ａ
を形成したのちに、表面チャネル層５を形成している
が、本実施形態では、表面チャネル層５を形成した後に
領域３ａを形成する場合を示す。図３（ａ）〜（ｄ）に
基づいて本実施形態における製造工程を説明する。な
お、この図は第１実施形態における図２に示される製造
工程に代わる部分を示している。
【００９３】〔図３（ａ）に示す工程〕まず、図２
（ａ）に示す工程と同様の工程を行い、ＬＴＯ膜２１を
マスクとしたイオン注入にてｐ型ベース領域３のうち接
合深さが深い部分にＢが注入された領域３ｂを形成す
る。
【００９４】〔図３（ｂ）に示す工程〕次に、ＬＴＯ膜
２１を除去したのち、ｎ- 型エピ層２の上に不純物濃度
が１×１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面
チャネル層５をエピタキシャル成長させる。
【００９５】その後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２４を配置し、こ
れをマスクとしてＮ（窒素）等のｎ型不純物をイオン注
入し、ｎ+ 型ソース領域４を形成する。なお、このとき
のイオン注入条件は、第１実施形態と同様としている。
【００９６】〔図３（ｃ）に示す工程〕引き続き、フォ
トレジスト法を用いて表面チャネル層５の上の所定領域
にＬＴＯ膜２５を配置したのち、これをマスクとしてＡ
ｌをイオン注入して領域３ａを形成する。これにより、
ｐ型ベース領域３のうち接合深さが浅い部分が形成され
る。なお、このきのイオン注入条件は、第１実施形態と
同様としている。
【００９７】〔図３（ｄ）に示す工程〕そして、ＬＴＯ
膜２５を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜２６を配置し、こ
れをマスクとしてｐ型不純物をイオン注入し、ｐ型ベー
ス領域３上の表面チャネル層５を部分的にｐ型半導体に
反転させる。これにより、後工程で形成されるソース電
極１０とｐ型ベース領域３との電気的接続が可能とな
る。
【００９８】この後、図１４に示す工程を施せば、本実
施形態における縦型パワーＭＯＳＦＥＴが完成する。こ
のように、表面チャネル層５を形成した後に領域３ａを
形成してもよい。
【００９９】（第３実施形態）本実施形態は第１実施形
態におけるｐ型ベース領域３の構造を変更したものであ
る。従って、ＭＯＳＦＥＴの主な構造は第１実施形態と
同様であるため、第１実施形態と異なる部分のみ説明す
る。
【０１００】図４に本実施形態におけるＭＯＳＦＥＴの
断面図を示す。ｐ型ベース領域３は、Ａｌをドーパント
として形成した領域３ａ、Ｂをドーパントとして形成し
た領域３ｂ、及びソース電極１０とのコンタクト用の領
域３ｃを有している。
【０１０１】領域３ａは、表面チャネル層５の下部を含
んだ所定領域に形成されている。領域３ｂは、表面チャ
ネル層５の下部を含まないように形成されており、領域
３ａよりも接合深さが深くなっている。つまり、領域３
ｂが形成された部分だけ部分的に接合深さが深くなって
おり、この部分においてｐ型ベース領域３と半導体基板
１との距離が短くなっている。
【０１０２】従って、この領域３ｂがディープベース層
として働き、この部分における電界強度を高くでき、ア
バランシェブレークダウンし易くなるようにできる。
【０１０３】なお、図では示されていないが領域３ｂは
領域３ａと部分的にオーバラップしており、領域３Ｂが
単独で形成されている場合よりも活性化率を向上させて
いる。
【０１０４】次に、このように構成されたＭＯＳＦＥＴ
の製造工程について図５、図６を基に説明する。但し、
ここでは第１実施形態と異なる部分についてのみ説明す
る。
【０１０５】〔図５（ａ）に示す工程〕ｎ- 型エピ層２
の上にＬＴＯ膜３１を配置したのち、ＬＴＯ膜３１の所
定領域を開口させる。そして、ＬＴＯ膜３１をマスクと
してＢをイオン注入して領域３ｂを形成する。このとき
のイオン注入の条件は第１実施形態と同様ととしてい
る。
【０１０６】このとき、基板表面から見て、ＬＴＯ膜３
１の開口部分が後工程で形成される表面チャネル層５と
オーバラップしないようにすると共に、ｎ+ 型ソース領
域４とオーバラップするようにしている。これにより、
表面チャネル層５の下部にはＢが注入されず、ｎ+ 型ソ
ース領域４の下部にはＢが注入されるようにしている。
【０１０７】〔図５（ｂ）に示す工程〕活性化アニール
を行い、注入されたＢイオンを活性化する。このとき、
表面チャネル層５の下部にはＢが注入された領域３ｂが
形成されないようになっているため、Ｂの表面チャネル
層５への拡散を防止することができる。これにより、し
きい値電圧の変動を防止することができる。
【０１０８】また、ｎ+ 型ソース領域４の下部にはＢが
注入されるようにしているため、ｎ + 型ソース領域４と
ｎ- 型エピ層２との間におけるピンチ抵抗を小さくでき
る。これのより、サージ耐量を高くすることができる。
【０１０９】なお、このように、表面チャネル層５の下
部に領域３ｂが形成されないようにすれば表面チャネル
層５へのＢの拡散を防止できるため、領域３ｂとｎ- 型
エピ層２の表面との間隔が短くなっていてもよいが、領
域３ｂを表面チャネル層５から離間して形成することで
より効率的に上記拡散を防止できる。
【０１１０】〔図５（ｃ）に示す工程〕ｎ- 型エピ層２
の上にＬＴＯ膜３２を配置すると共に、ＬＴＯ膜３２の
所定領域を開口させたのち、ＬＴＯ膜３２をマスクとし
てＡｌをイオン注入する。このとき、ｎ- 型エピ層２の
上面から見たときに、ＬＴＯ膜３２の開口部分が深い領
域３ｂを含む大きさとなるようにして、後工程で形成す
る表面チャネル層５の下方にもイオンが注入されるよう
にする。
【０１１１】なお、このときのイオン注入の条件は第１
実施形態と同様としている。
【０１１２】これにより、Ａｌが注入された領域３ａが
形成される。この領域３ａがｐ型ベース領域３のうち接
合深さが浅い部分を構成している。領域３ａは、ｎ- 型
エピ層２の上面から見たときに、領域３ｂよりも広い範
囲で形成される。
【０１１３】〔図５（ｄ）に示す工程〕ＬＴＯ膜３２を
除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×
１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネ
ル層５をエピタキシャル成長させる。
【０１１４】〔図６（ａ）に示す工程〕フォトレジスト
法を用いて表面チャネル層５の上の所定領域にＬＴＯ膜
３３を配置し、これをマスクとしてＮ（窒素）等のｎ型
不純物をイオン注入し、ｎ+ 型ソース領域４を形成す
る。このときのイオン注入条件は、第１実施形態と同様
としている。
【０１１５】〔図６（ｂ）に示す工程〕そして、ＬＴＯ
膜３３を除去した後、フォトレジスト法を用いて表面チ
ャネル層５の上の所定領域にＬＴＯ膜３４を配置し、こ
れをマスクとしてｐ型不純物をイオン注入し、ｐ型ベー
ス領域３上の表面チャネル層５を部分的にｐ型半導体に
反転させる。これにより、後工程で形成されるソース電
極１０とｐ型ベース領域３との電気的接続が可能とな
る。
【０１１６】この後、図１４に示す工程を施せば、本実
施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１１７】このように、Ｂをドーパントとする領域３
ｂが表面チャネル層５の下部には形成されないようにす
ることでしきい値電圧の変動が防止できると共に、領域
３ａと領域３ｂがｎ+ 型ソース領域とｎ- 型エピ層２と
の間に形成されるようにすることでピンチ抵抗を小さく
してサージ耐量を高くすることができる。
【０１１８】（第４実施形態）本実施形態は第１実施形
態におけるｐ型ベース領域３の構造を変更したものであ
る。従って、ＭＯＳＦＥＴの主な構造は第１実施形態と
同様であるため、第１実施形態と異なる部分のみ説明す
る。
【０１１９】図７に本実施形態におけるＭＯＳＦＥＴの
断面図を示す。ｐ型ベース領域３は、Ａｌをドーパント
として形成した領域３ａ、Ｂをドーパントとして形成し
た領域３ｂ、及びソース電極１０とのコンタクト用の領
域３ｃを有している。
【０１２０】領域３ａは、エピタキシャル成長等によっ
て、表面チャネル層５の下部を含んだ所定領域に形成さ
れている。領域３ｂは、表面チャネル層５の下部を含ま
ないようにイオン注入によって形成されており、領域３
ａよりも接合深さが深くなっている。つまり、領域３ｂ
が形成された部分だけ部分的に接合深さが深くなってお
り、この部分においてｐ型ベース領域３と半導体基板１
との距離が短くなっている。従って、この領域３ｂがデ
ィープベース層として働く。
【０１２１】次に、このような構造を有するＭＯＳＦＥ
Ｔの製造工程について図８〜図１０を基に説明する。但
し、第１実施形態と製造工程の異なる部分についてのみ
説明する。
【０１２２】〔図８（ａ）に示す工程〕ｎ- 型エピ層２
の上に、Ａｌをドーピングしたｐ- 型層４０をエピタキ
シャル成長させる。このｐ- 型層４０が領域３ａを構成
する。このように、イオン注入によらずにエピタキシャ
ル成長によってＡｌをドーパントとする領域３ａを形成
することによって、Ａｌをドーパントとして用いた場合
においてもｐ型ベース領域３の厚さを厚く、つまり、実
質的に接合深さを深くすることができる。
【０１２３】〔図８（ｂ）に示す工程〕フォトレジスト
法を用いてｐ- 型層４０の上の所定領域にＩＴＯ膜４１
を配置し、これをマスクとしてエッチングを行う。これ
により、ｐ- 型層４０を貫通しｎ- 型エピ層２まで達す
る溝４２が形成される。
【０１２４】〔図８（ｃ）に示す工程〕次に、溝４２の
内を含むｐ- 型層４０の上面全面にｎ- 型層４３をエピ
タキシャル成長させる。これにより、溝４２の内がｎ-
型層４３で埋まる。
【０１２５】〔図８（ｄ）に示す工程〕ｐ- 型層４０が
露出するまで表面研磨を行い、基板表面を平坦化する。
これにより、ｎ- 型エピ層２と共にドリフト領域として
働くｎ- 型エピ層２ａが形成される。
【０１２６】〔図９（ａ）に示す工程〕ｎ- 型エピ層２
の上にＬＴＯ膜４４を配置したのち、ＬＴＯ膜４４の所
定領域を開口させ、これをマスクとしてＢをイオン注入
する。このときのイオン注入の条件は第１実施形態と同
様としている。
【０１２７】このとき、基板表面から見て、ＬＴＯ膜４
２の開口部分が後工程で形成される表面チャネル層５と
オーバラップしないようにして、表面チャネル層５の下
部にはＢが注入されないようにしている。
【０１２８】〔図９（ｂ）に示す工程〕活性化アニール
を行い、領域３ｂにおけるＢイオンを活性化する。これ
により、領域３ｂの接合深さが深くなる。このとき、表
面チャネル層５の下部にはＢが注入されないようにして
いるため、領域３ｂに注入されたＢが拡散しても、表面
チャネル層５への拡散を防止することができる。これに
より、しきい値電圧の変動を防止することができる。
【０１２９】また、第３実施形態と同様に、領域３ｂの
接合深さをより大きくでき、ディープベース層として働
くようにできる。
【０１３０】〔図９（ｃ）に示す工程〕ＬＴＯ膜４４を
除去したのち、ｎ- 型エピ層２の上に不純物濃度が１×
１０16ｃｍ-3以下、膜厚が０．３μｍ以下の表面チャネ
ル層５をエピタキシャル成長させる。このエピタキシャ
ル成長における熱処理においても、表面チャネル層５の
下部にはＢが注入されないようにしていることから、表
面チャネル層５へのＢの拡散を防止することができる。
【０１３１】〔図１０（ａ）に示す工程〕フォトレジス
ト法を用いて表面チャネル層５の上の所定領域にＬＴＯ
膜４５を配置し、これをマスクとしてＮ（窒素）等のｎ
型不純物をイオン注入して、ｎ+型ソース領域４を形成
する。このときのイオン注入条件は、第１実施形態と同
様である。
【０１３２】〔図１０（ｂ）に示す工程〕そして、ＬＴ
Ｏ膜４５を除去した後、フォトレジスト法を用いて表面
チャネル層５の上の所定領域にＬＴＯ膜４６を配置し、
これをマスクとしてｐ型不純物をイオン注入し、ｐ型ベ
ース領域３上の表面チャネル層５を部分的にｐ型半導体
に反転させる。これにより、後工程で形成されるソース
電極１０とｐ型ベース領域３との電気的接続が可能とな
る。
【０１３３】この後、図１４に示す工程を施せば、本実
施形態における縦型パワーＭＯＳＦＥＴが完成する。
【０１３４】このように、Ａｌをドーパントとする領域
３ａをイオン注入ではないエピタキシャル成長等によっ
て形成した場合、容易にｐ型ベース領域３の実質的な接
合深さを深くすることができる。これにより、第３実施
形態と同様の効果が得られるだけでなく、Ａｌをドーパ
ントとして用いても容易にパンチスルーの発生を防止す
ることができる。
【０１３５】（第５実施形態）本実施形態は第４実施形
態におけるｎ-型エピ層２ａの製造工程を変更したもの
である。従って、第４実施形態と異なる部分についての
み説明する。
【０１３６】〔図１１（ａ）に示す工程〕第４実施形態
における図８（ａ）に示す工程と同様の工程を施し、領
域３ａを構成するｐ- 型層４０をエピタキシャル成長さ
せる。
【０１３７】〔図１１（ｂ）に示す工程〕次に、ＬＴＯ
膜５１を成膜し、フォトエッチングによりパターニング
を行ない、これをマスクとしてＮ、Ｐ等のｎ型不純物を
イオン注入し、ｎ型イオン注入層５１を形成する。
【０１３８】〔図１１（ｃ）に示す工程〕続いて、イオ
ン注入の際にマスクとして用いたＬＴＯ膜５１を除去
し、１４００〜１５００℃の高温で注入された不純物の
活性化熱処理を行ない、ｎ型イオンが注入された部分に
おいてｐ型ベース領域３の導電型を反転させ、ｎ-型層
２ｂを形成する。
【０１３９】この後は、第４実施形態と同様に図９
（ａ）〜（ｃ）に示す工程、図１０（ａ）、（ｂ）に示
す工程を経て、第４実施形態と同様の構成を有するＭＯ
ＳＦＥＴが完成する。
【０１４０】このように、イオン注入によってｎ-型層
２ｂを形成しているため、第４実施形態で必要とされて
いた溝４２を形成する工程、ｎ- 型層４３をエピタキシ
ャル成長させる工程、ｎ-型層４３を平坦化させる工程
等の数多くの高度な技術が必要とされる工程を省略する
ことができる。これにより、デバイス形成を簡略化する
ことができる。
【図面の簡単な説明】
【図１】第１実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴを示す断面図である。
【図２】図１に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
【図３】第２実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴの製造工程を示す図である。
【図４】第３実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴを示す断面図である。
【図５】図４に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
【図６】図５に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
【図７】第４実施形態におけるプレーナ型パワーＭＯＳ
ＦＥＴの製造工程を示す図である。
【図８】図７に示すプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
【図９】図８に続くプレーナ型パワーＭＯＳＦＥＴの製
造工程を示す図である。
【図１０】図９に続くプレーナ型パワーＭＯＳＦＥＴの
製造工程を示す図である。
【図１１】第５実施形態におけるプレーナ型パワーＭＯ
ＳＦＥＴの製造工程を示す図である。
【図１２】本発明者らが先に出願したプレーナ型パワー
ＭＯＳＦＥＴを示す断面図である。
【図１３】図１２に示すプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。
【図１４】図１３に続くプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。
【図１５】図１４に続くプレーナ型パワーＭＯＳＦＥＴ
の製造工程を示す図である。
【図１６】Ｂ（ボロン）の拡散深さと不純物濃度のプロ
ファイルを示す図である。
【符号の説明】
１…ｎ+ 型の半導体基板、２…ｎ- 型エピ層、３…ｐ型
ベース領域、３ａ…Ａｌが注入された領域、３ｂ…Ｂが
注入された領域、４…ｎ+ 型ソース領域、５…表面チャ
ネル層、７…ゲート絶縁膜、８…ゲート電極、９…絶縁
膜、１０…ソース電極、１１…ドレイン電極。

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 単結晶炭化珪素よりなる第１導電型の半
    導体基板（１）の主表面上にこの半導体基板よりも高抵
    抗な炭化珪素よりなる第１導電型の半導体層（２）を形
    成する工程と、 前記半導体層の表層部の所定領域において、該表層部か
    ら離間した位置に、第２導電型の第１のドーパントを含
    む所定深さの第１のベース領域（３ｂ）を形成する工程
    と、 前記半導体層の表層部の所定領域に、前記第１のベース
    領域と重なると共に前記半導体層の表面部で終端する第
    ２導電型の前記第１のドーパントより拡散係数の小さい
    第２のドーパントを含む第２のベース領域（３ａ）を形
    成する工程と、 前記第２のベース領域の上部に第２導電型の表面チャネ
    ル層（５）を形成する工程と、前記第２のベース領域の
    表層部の所定領域に前記表面チャネル層に接すると共
    に、前記第１のベース領域の深さよりも浅い第１導電型
    のソース領域（４）を形成する工程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
    ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
    極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
    する工程と、を備えていることを特徴とする炭化珪素半
    導体装置の製造方法。
  2. 【請求項２】 前記第１のベース領域を形成するための
    マスクと前記第２のベース領域を形成するためのマスク
    とを、同一マスクで兼用することを特徴とする請求項１
    に記載の炭化珪素半導体装置の製造方法。
  3. 【請求項３】 単結晶炭化珪素よりなる第１導電型の半
    導体基板（１）の主表面上に、この半導体基板よりも高
    抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
    形成する工程と、 前記半導体層の表層部の所定領域において、該表層部か
    ら離間した位置に、第２導電型の第１のドーパントを含
    む所定深さの第１のベース領域（３ｂ）を形成する工程
    と、 前記半導体層の上部に第２導電型の表面チャネル層
    （５）を形成する工程と、 前記半導体層の表層部の所定領域に、前記第１のベース
    領域と重なると共に表面チャネル層と接する前記第１の
    ドーパントより拡散係数の小さな第２のドーパントを含
    む第２導電型の第２のベース領域（３ａ）を形成する工
    程と、 前記第２のベース領域の表層部の所定領域に、前記表面
    チャネル層に接すると共に前記第１のベース領域の深さ
    よりも浅い第１導電型のソース領域（４）を形成する工
    程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
    ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
    極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
    する工程と、を備えていることを特徴とする炭化珪素半
    導体装置の製造方法。
  4. 【請求項４】 単結晶炭化珪素よりなる第１導電型の半
    導体基板（１）の主表面上に、この半導体基板よりも高
    抵抗な炭化珪素よりなる第１導電型の半導体層（２）を
    形成する工程と、 前記半導体層の表層部の所定領域において、第２導電型
    の第１のドーパントを含む所定深さの第１のベース領域
    （３ｂ）を形成する工程と、 前記半導体層の表層部の所定領域に、前記第１のベース
    領域と重なると共に前記半導体層の表面部で終端し、前
    記第１のドーパントより拡散係数の小さな第２のドーパ
    ントを含む第２のベース領域（３ａ）を形成する工程
    と、 前記半導体層の上部に第２導電型の表面チャネル層
    （５）を形成する工程と、 前記第２のベース領域の表層部の所定領域に、前記表面
    チャネル層に接すると共に前記第１のベース領域の深さ
    よりも浅い第１導電型のソース領域（４）を形成する工
    程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
    ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
    極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
    する工程とを備え、 前記第１のベース領域を形成する工程では、該第１のベ
    ース領域が、ソース領域の下部には配置されて、前記表
    面チャネル層の下部には配置されないようにすることを
    特徴とする炭化珪素半導体装置の製造方法。
  5. 【請求項５】 単結晶炭化珪素よりなる第１導電型の半
    導体基板（１）の主表面上に、この半導体基板よりも高
    抵抗な炭化珪素よりなる第１導電型の第１の半導体層
    （２）を形成する工程と、 この半導体層上に第２のドーパントを含む第２導電型の
    第２の半導体層（４０）を成膜する工程と、 前記半導体基板の表面側から前記第２の半導体層を貫通
    し、前記第１の半導体層に達する溝（４２）を形成する
    ことにより、前記第２の半導体層にて第２のベース領域
    （３ａ）を形成する工程と、 前記溝内を含む前記第２の半導体層上に第１導電型の第
    ３の半導体層（４３）をエピタキシャル成長させること
    により、前記溝内を該第３の半導体層で埋める工程と、 前記第３の半導体層における凹凸を平坦化する工程と、 前記第２の半導体層の表層部の所定領域に、所定深さを
    有する第２のドーパントより拡散係数の大きな第１のド
    ーパントを含む第２導電型の第１のベース領域（３ｂ）
    を形成する工程と、 前記第２の半導体層の上部に第２導電型の表面チャネル
    層（５）を形成する工程と、 前記第２のベース領域の表層部の所定領域に、前記表面
    チャネル層に接すると共に前記第１のベース領域の深さ
    よりも浅い第１導電型のソース領域（４）を形成する工
    程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
    ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
    極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
    する工程とを備えていることを特徴とする炭化珪素半導
    体装置の製造方法。
  6. 【請求項６】 単結晶炭化珪素よりなる第１導電型の半
    導体基板（１）の主表面上に、この半導体基板よりも高
    抵抗な炭化珪素よりなる第１導電型の第１の半導体層
    （２）を形成する工程と、 この半導体層上に第２のドーパントを含む第２導電型の
    第２の半導体層（４０）を成膜する工程と、 前記半導体基板の表面から前記第２の半導体層の所定領
    域にイオン注入することで、前記第２半導体層を貫通し
    て前記第１の半導体層に達する第１導電型の第３の半導
    体層（２ｂ）を形成すると共に、前記第２の半導体層に
    て第２のベース領域（３ａ）を形成する工程と、 前記第２の半導体層の表層部の所定領域に、所定深さを
    有する第２のドーパントより拡散係数の大きな第１のド
    ーパントを含む第２導電型の第１のベース領域（３ｂ）
    を形成する工程と、 前記第２の半導体層の上部に第２導電型の表面チャネル
    層（５）を形成する工程と、 前記第２のベース領域の表層部の所定領域に、前記表面
    チャネル層に接すると共に前記第１のベース領域の深さ
    よりも浅い第１導電型のソース領域（４）を形成する工
    程と、 前記表面チャネル層上にゲート絶縁膜（７）を介してゲ
    ート電極（８）を形成する工程と、 前記ベース領域及び前記ソース領域に接触するソース電
    極（１０）を形成する工程と、 前記半導体基板の裏面側にドレイン電極（１１）を形成
    する工程とを備えていることを特徴とする炭化珪素半導
    体装置の製造方法。
  7. 【請求項７】 前記第１のベース領域を形成する工程で
    は、該第１のベース領域が、ソース領域の下部には配置
    されて、前記表面チャネル層の下部には配置されないよ
    うにすることを特徴とする請求項５又は６に記載の炭化
    珪素半導体装置の製造方法。
  8. 【請求項８】 前記第１のベース領域の深さを前記第２
    のベース領域の深さよりも深くすることを特徴とする請
    求項４乃至７のいずれか１つに記載の半導体装置の製造
    方法。
  9. 【請求項９】 前記第１のベース領域を前記表面チャネ
    ル層から離間して形成することを特徴とする請求項４乃
    至８のいずれか１つに記載の炭化珪素半導体装置の製造
    方法。
  10. 【請求項１０】 前記第１のベース領域と前記表面チャ
    ネル層とが接するようにしており、前記表面チャネル層
    中に含まれる第１のドーパントの濃度が、表面チャネル
    層中における第１導電型不純物の濃度よりも低くなるよ
    うにすることを特徴とする請求項４乃至８のいずれか１
    つに記載の炭化珪素半導体装置の製造方法。
  11. 【請求項１１】 前記第１のドーパントとしてＢ（ボロ
    ン）を用い、前記第２のドーパントとしてＡｌ（アルミ
    ニウム）を用いることを特徴とする請求項１乃至１０の
    いずれか１つに記載の炭化珪素半導体装置の製造方法。
  12. 【請求項１２】 主表面及びこの主表面と反対面である
    裏面を有し、炭化珪素よりなる第１導電型の半導体基板
    （１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
    よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
    （２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
    を有する第２導電型のベース領域（３ａ、３ｂ）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
    ス領域の深さよりも浅い第１導電型のソース領域（４）
    と、 前記ベース領域の表層部及び前記半導体層とを繋ぐよう
    に形成された、炭化珪素よりなる第１導電型の表面チャ
    ネル層（５）と、前記表面チャネル層の表面に形成され
    たゲート絶縁膜（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
    と、 前記ベース領域及び前記ソース領域に接触するように形
    成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
    １）とを備え、 前記ベース領域は、第１のドーパントを含む第１のベー
    ス領域（３ｂ）と、前記第１のドーパントよりも拡散係
    数の小さな第２のドーパントを含む第２のベース領域
    （３ａ）とを有しており、前記第１のベース領域が前記
    表面チャネル層から離間した位置に形成されていること
    を特徴とする炭化珪素半導体装置。
  13. 【請求項１３】 主表面及びこの主表面と反対面である
    裏面を有し、炭化珪素よりなる第１導電型の半導体基板
    （１）と、 前記半導体基板の主表面上に形成され、前記半導体基板
    よりも高抵抗な炭化珪素よりなる第１導電型の半導体層
    （２）と、 前記半導体層の表層部の所定領域に形成され、所定深さ
    を有する第２導電型のベース領域（３ａ、３ｂ）と、 前記ベース領域の表層部の所定領域に形成され、該ベー
    ス領域の深さよりも浅い第１導電型のソース領域（４）
    と、 前記ベース領域の表層部及び前記半導体層とを繋ぐよう
    に形成された、炭化珪素よりなる第１導電型の表面チャ
    ネル層（５）と、前記表面チャネル層の表面に形成され
    たゲート絶縁膜（７）と、 前記ゲート絶縁膜の上に形成されたゲート電極（８）
    と、 前記ベース領域及び前記ソース領域に接触するように形
    成されたソース電極（１０）と、 前記半導体基板の裏面に形成されたドレイン電極（１
    １）とを備え、 前記ベース領域は、第１のドーパントを含む第１のベー
    ス領域（３ｂ）と、前記第１のドーパントよりも拡散係
    数の小さな第２のドーパントを含む第２のベース領域
    （３ｂ）とを有しており、前記第１のベース領域が前記
    ソース領域の下部には形成されており、前記表面チャネ
    ル層の下部には形成されていないことを特徴とする炭化
    珪素半導体装置。
  14. 【請求項１４】 前記第１のベース領域が前記表面チャ
    ネル層から離間した位置に形成されていることを特徴と
    する請求項１３に記載の炭化珪素半導体装置。
  15. 【請求項１５】 前記第１のベース領域が前記第２のベ
    ース領域よりも接合深さが深くなっていることを特徴と
    する請求項１２乃至１４のいずれか１つに記載の炭化珪
    素半導体装置。
  16. 【請求項１６】 前記第１のドーパントはＢ（ボロン）
    であり、前記第２のドーパントはＡｌ（アルミニウム）
    であることを特徴とする請求項１２乃至１５のいずれか
    １つに記載の炭化珪素半導体装置。
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