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JP2001217423A - 薄膜半導体装置及び表示装置とその製造方法 - Google Patents

薄膜半導体装置及び表示装置とその製造方法

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Publication number
JP2001217423A
JP2001217423A JP2000023475A JP2000023475A JP2001217423A JP 2001217423 A JP2001217423 A JP 2001217423A JP 2000023475 A JP2000023475 A JP 2000023475A JP 2000023475 A JP2000023475 A JP 2000023475A JP 2001217423 A JP2001217423 A JP 2001217423A
Authority
JP
Japan
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thin film
gate electrode
thickness
gate
display device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000023475A
Other languages
English (en)
Inventor
Hisao Hayashi
久雄 林
Masahiro Fujino
昌宏 藤野
Yasushi Shimogaichi
康 下垣内
Masato Takatoku
真人 高徳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
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Priority to KR1020010004604A priority patent/KR100689950B1/ko
Priority to TW090101913A priority patent/TW505951B/zh
Priority to US09/772,986 priority patent/US20010011726A1/en
Publication of JP2001217423A publication Critical patent/JP2001217423A/ja
Priority to US12/801,791 priority patent/US8604483B2/en
Priority to US13/655,192 priority patent/US8546200B2/en
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Pending legal-status Critical Current

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Abstract

(57)【要約】 【課題】 ボトムゲート型の薄膜トランジスタの活性層
となる半導体薄膜のレーザアニールによる再結晶化処理
を均一化及び最適化する。 【解決手段】 薄膜半導体装置は、下から順にゲート電
極５、ゲート絶縁膜４及び半導体薄膜２を積層したボト
ムゲート構造の薄膜トランジスタ３を絶縁基板１上に集
積形成したものである。ゲート電極５は、金属材料から
なり、その厚みＴｍは１００ｎｍ未満である。又、ゲー
ト絶縁膜４は、その膜厚Ｔｉがゲート電極５の厚みＴｍ
以上である。半導体薄膜２は、レーザ光の照射により結
晶化された多結晶シリコンからなる。金属ゲート電極の
厚みを薄くすることでその熱容量が小さくなり、金属か
らなるゲート電極上とガラスなどからなる絶縁基板上と
で熱的な条件の差が小さくなる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜半導体装置及び
これを駆動基板として用いた表示装置とその製造方法に
関する。より詳しくは、多結晶シリコンなどを活性層と
するボトムゲート型の薄膜トランジスタを絶縁基板上に
集積形成した薄膜半導体装置の構造並びに製造技術に関
する。
【０００２】
【従来の技術】薄膜半導体装置は表示用としてアクティ
ブマトリクス型液晶ディスプレイなどの駆動基板に好適
であり、現在盛んに開発が進められている。薄膜トラン
ジスタの活性層には多結晶シリコン又は非晶質シリコン
が用いられる。特に、多結晶シリコン薄膜トランジスタ
は小型で高精細のアクティブマトリクス型カラー液晶表
示装置が実現でき、注目を集めている。透明なガラスな
どからなる絶縁基板上に画素スイッチング素子として薄
膜トランジスタを形成する為、従来の半導体技術では電
極材料や抵抗材料としてのみ活用されていた多結晶シリ
コン薄膜を活性層に利用する技術である。市場で求めら
れる画像品位を実現する為の高密度設計が可能な高性能
のスイッチング素子用薄膜トランジスタを実現できる唯
一の技術である。これは同時に、従来外付けのＩＣを用
いていた周辺回路部を画素アレイ部と同一基板上に同一
プロセスで形成することも可能にした。非晶質シリコン
薄膜トランジスタでは実現できなかった高精細でかつ周
辺回路部一体型のアクティブマトリクス液晶ディスプレ
イが実現できる。
【０００３】多結晶シリコンは非晶質シリコンに比べキ
ャリア移動度が大きい為、多結晶シリコン薄膜トランジ
スタの電流駆動能力が高くなり、高速駆動が必要な水平
走査回路及び垂直走査回路などの周辺回路部を画素スイ
ッチング用の薄膜トランジスタと同一基板上に同時に作
り込むことができる。従って、表示用薄膜半導体装置か
ら外部に取り出す信号線の本数を大幅に削減することが
できる。又、Ｎチャネル型及びＰチャネル型の薄膜トラ
ンジスタを集積形成したＣＭＯＳ回路をオンチップ化で
き、レベルシフト回路の内蔵が可能になりタイミング系
信号の低電圧駆動ができる。
【０００４】薄膜トランジスタのデバイス技術及びプロ
セス技術としては、従来から１０００℃以上の処理温度
を採用した高温プロセス技術が確立されている。この高
温プロセスの特徴は、石英など高耐熱性基板の上に成膜
された半導体薄膜を固相成長により改質する点である。
固相成長法は１０００℃以上の温度で半導体薄膜を熱処
理する方法であり、成膜段階では微小なシリコン結晶の
集合である多結晶シリコンに含まれる一個一個の結晶粒
を大きくする。この固相成長法により得られた多結晶シ
リコンは１００ｃｍ2 ／ｖ．ｓ程度の高いキャリア移動
度が得られる。この様な高温プロセスを実施する為には
耐熱性に優れた基板の採用が必須であり、従来から高価
な石英などを用いていた。しかしながら、石英は製造コ
スト低減化の観点からは不利である。
【０００５】上述した高温プロセスに代えて、６００℃
以下の処理温度を採用した低温プロセスが開発されてい
る。薄膜半導体装置の製造工程を低温プロセス化する方
法の一環として、レーザビームを用いたレーザアニール
が注目を集めている。これは、ガラスなどの低耐熱性絶
縁基板上に成膜された非晶質シリコンや多結晶シリコン
など非単結晶性の半導体薄膜にレーザビームを照射して
局部的に加熱溶融した後、その冷却過程で半導体薄膜を
結晶化するものである。この結晶化した半導体薄膜を活
性層（チャネル領域）として多結晶シリコン薄膜トラン
ジスタを集積形成する。結晶化した半導体薄膜はキャリ
アの移動度が高くなる為、ある程度薄膜トランジスタを
高性能化できる。
【０００６】ところで、薄膜トランジスタは従来トップ
ゲート型の構造が主流である。トップゲート構造は絶縁
基板の上に半導体薄膜を成膜し、更にゲート絶縁膜を介
して上方にゲート電極を形成する。低温プロセスでは低
コストの大型ガラス板を絶縁基板に使用する。このガラ
ス板にはＮａなどの不純物金属が多く含まれている為、
薄膜トランジスタを駆動する電圧に応じてＮａなどが局
在化する。その電界によって薄膜トランジスタの特性が
変動するという信頼性上の問題がある。これに対し、近
年低温プロセスに適したボトムゲート型の構造が開発さ
れている。これは、ガラス板などの絶縁基板上に金属膜
などからなるゲート電極を配置し、その上にゲート絶縁
膜を介して半導体薄膜を形成している。ゲート電極がガ
ラス板中の電界を遮蔽する効果があり、構造的な観点か
ら信頼性上トップゲート型に比べボトムゲート型の方が
優れている。
【０００７】
【発明が解決しようとする課題】しかしながら、ボトム
ゲート構造はレーザアニールによる結晶化を行う時に大
きな問題がある。再結晶化する半導体薄膜は、概ねチャ
ネル領域となる部分がゲート電極の直上に位置し、ソー
ス領域及びドレイン領域となる部分はガラス板上にあ
る。この為、レーザビームの照射によりエネルギーを与
えた時、ガラス板上と金属ゲート電極上では熱の伝導状
態や放散状態に相違が出てくる。よって、最適なレーザ
エネルギーがチャネル領域とソース領域及びドレイン領
域で異なる為、大きなキャリア移動度が得られる最適エ
ネルギーでのレーザ照射ができなくなる。即ち、レーザ
アニールによる再結晶化を行う場合、金属ゲート電極上
の半導体薄膜とガラス板上の半導体薄膜の両者に同時に
レーザビームを照射する訳であるが、一旦溶融化して冷
却過程で固化する間に、金属ゲート電極上では熱がゲー
ト配線を伝わって水平方向に放散する為、比較的短時間
に固化する。この為、金属ゲート電極上とガラス板上と
では再結晶化した半導体薄膜の結晶粒が異なり、キャリ
ア移動度が均一でなくなる。極端に言うと、金属ゲート
電極上の半導体薄膜の結晶粒径を大きくしようとする
と、ガラス板上の半導体薄膜は照射エネルギーが高くな
り過ぎて蒸発することがある。逆に、ガラス板上の半導
体薄膜の結晶状態を正常にしようとすると、金属ゲート
電極上の半導体薄膜は結晶粒径が小さくなってしまう。
つまり、レーザアニールの時に、金属ゲート電極上とガ
ラスなどの絶縁基板上の両方において、半導体薄膜に最
適なエネルギーでレーザ光を照射させようとすると、プ
ロセスマージンが非常に狭くなってしまうという課題が
ある。ここで、プロセスマージンとは、レーザ光の照射
エネルギー密度に関して製造プロセス上許容できる範囲
を表わす。従来、このプロセスマージンが狭い為、レー
ザ光の照射エネルギー密度の変動を厳しく抑える必要が
あり、多大な困難を伴っていた。
【０００８】又、ボトムゲート構造では、ゲート電極の
上にゲート絶縁膜を介して半導体薄膜が成膜されてい
る。ゲート電極は通常１００ｎｍ以上の厚みを有する
為、絶縁基板の表面にゲート電極の厚みに起因する段差
が生じる。半導体薄膜はゲート絶縁膜を介してではある
がこのゲート電極の段差を乗り越える様に形成される。
段差を乗り越える部分の半導体薄膜は平坦な部分に比べ
膜厚が薄くなる傾向にある。半導体薄膜を成膜し且つレ
ーザアニールで結晶化した後の工程で、エッチング処理
などが行なわれると、薬品などにより段差部で薄くなっ
た半導体薄膜が腐食されピンホールが生ずる場合があ
る。このピンホールを介して半導体薄膜とゲート電極が
短絡する場合があり、薄膜トランジスタ素子の欠陥原因
となっていた。これも、本発明によって解決すべき課題
である。
【０００９】
【課題を解決するための手段】上述した従来の技術の課
題を解決する為に以下の手段を講じた。即ち、本発明に
係る薄膜半導体装置は、下から順にゲート電極、ゲート
絶縁膜及び半導体薄膜を積層したボトムゲート構造の薄
膜トランジスタを絶縁基板上に集積形成したものであっ
て、前記ゲート電極は、金属材料からなり、その厚みが
１００ｎｍ未満であることを特徴とする。好ましくは、
前記ゲート絶縁膜は、その膜厚がゲート電極の厚み以上
である。又、前記半導体薄膜は、レーザ光の照射により
結晶化された多結晶シリコンからなる。場合によって
は、前記ゲート電極は、比較的熱伝導度が低く且つ電気
抵抗が高い上層と、比較的熱伝導度が高く且つ電気抵抗
が低い下層とを重ねた多層構造を有する。
【００１０】本発明は上述した薄膜半導体装置を駆動基
板とする表示装置を包含している。即ち、マトリクス状
の画素と、各画素を駆動する薄膜トランジスタとを絶縁
基板の上に集積形成した表示装置であって、前記薄膜ト
ランジスタは、下から順にゲート電極、ゲート絶縁膜及
び半導体薄膜を該絶縁基板の上に積層したボトムゲート
構造を有し、前記ゲート電極は、金属材料からなり、そ
の厚みが１００ｎｍ未満であることを特徴とする。好ま
しくは、前記ゲート絶縁膜は、その膜厚がゲート電極の
厚み以上である。又、前記半導体薄膜は、レーザ光の照
射により結晶化された多結晶シリコンからなる。場合に
よっては、前記ゲート電極は、比較的熱伝導度が低く且
つ電気抵抗が高い上層と、比較的熱伝導度が高く且つ電
気抵抗が低い下層とを重ねた多層構造を有する。
【００１１】更に本発明は上述した表示装置の製造方法
を包含している。即ち、マトリクス状の画素と、各画素
を駆動する薄膜トランジスタとを絶縁基板の上に集積形
成する表示装置の製造方法であって、下から順にゲート
電極、ゲート絶縁膜及び半導体薄膜を該絶縁基板の上に
積層してボトムゲート構造の薄膜トランジスタを形成す
る工程を含み、前記ゲート電極は、金属材料でその厚み
が１００ｎｍ未満となるように形成することを特徴とす
る。好ましくは、前記ゲート絶縁膜は、その膜厚がゲー
ト電極の厚み以上となるように形成する。又、前記半導
体薄膜は、レーザ光の照射により結晶化された多結晶シ
リコンを用いる。場合によっては、前記ゲート電極は、
比較的熱伝導度が低く且つ電気抵抗が高い上層と、比較
的熱伝導度が高く且つ電気抵抗が低い下層とを重ねて形
成する。
【００１２】従来のボトムゲート構造の薄膜トランジス
タではゲート電極の厚みが１００ｎｍ以上であるのに対
し、本発明はゲート電極の厚みを１００ｎｍ未満とする
ことが特徴である。金属ゲート電極の厚みを薄くするこ
とでその熱容量が小さくなり、金属からなるゲート電極
上とガラスなどからなる絶縁基板上とで熱的な条件の差
が小さくなる。これにより、レーザアニールで半導体薄
膜を結晶化する際のプロセスマージンがゲート電極上と
絶縁基板上との間で広がる。又、ゲート電極の厚みを薄
くすることで、段差が緩和される。従って、従来、段差
部で多発していた半導体薄膜のピンホールが抑制可能と
なる。
【００１３】
【発明の実施の形態】以下図面を参照して本発明の実施
形態を詳細に説明する。図１は本発明に係る薄膜半導体
装置の第一実施形態を示す模式的な部分断面図の一例で
ある。図示する様に、本薄膜半導体装置は下から順にゲ
ート電極５、ゲート絶縁膜４及び半導体薄膜２を積層し
たボトムゲート構造の薄膜トランジスタ３をガラスなど
からなる絶縁基板１上に集積形成したものである。本薄
膜半導体装置はアクティブマトリクス型表示装置の駆動
基板に用いられている。この為、薄膜トランジスタ３に
は画素電極１４が接続されている。又、薄膜トランジス
タ３は信頼性を高める為、ダブルゲート構造となってい
る。但し、本発明はこれに限られるものではなくシング
ルゲート構造の薄膜トランジスタにも適用可能であるこ
とは言うまでもない。表示装置を組み立てる場合には、
所定の間隙を介して一方の絶縁基板６０に他方の絶縁基
板１を接合する。一方の絶縁基板６０はガラスなどから
なり、その表面にはあらかじめ対向電極６１が形成され
ている。両基板６０，１の間隙には電気光学物質として
例えば液晶５０が保持される。
【００１４】本発明の特徴事項として、ゲート電極５は
金属材料からなり、その厚みＴｍが１００ｎｍ未満に設
定されている。金属材料としては例えば高融点金属を採
用でき、Ｍｏ，Ｔａ，Ｃｒなどから選択可能である。本
例では、厚みＴｍが例えば９０ｎｍのＭｏを用いてい
る。ゲート電極５を被覆するゲート絶縁膜４は例えば二
酸化シリコン（ＳｉＯ2）の堆積膜からなり、その厚み
Ｔｉはゲート電極５の厚みＴｍ以上となる様に設定され
ている。ゲート電極５の厚みＴｍを１００ｎｍ未満とす
ることで熱容量を抑え、ゲート電極５上と絶縁基板１上
とで熱的な条件の差異を少なくし、以てレーザアニール
におけるプロセスマージンの拡大を図る。この時、ゲー
ト電極５と半導体薄膜２の間に介在するゲート絶縁膜４
の厚みＴｉが薄すぎると、ゲート電極５の厚みＴｍを縮
小化した効果が相殺される。よって、ゲート絶縁膜４の
厚みＴｉはゲート電極５の厚みＴｍよりも大きくなる様
にしてある。例えば、ゲート電極５の厚みＴｍが９０ｎ
ｍの場合、ゲート絶縁膜４の厚みＴｉを１１０ｎｍとす
る。ゲート絶縁膜４の上に成膜された半導体薄膜２はレ
ーザ光の照射により結晶化された多結晶シリコンからな
る。その厚みは例えば４０ｎｍである。
【００１５】前述した様に、ゲート電極５はＳｉＯ2 な
どからなるゲート絶縁膜４により被覆されている。この
絶縁膜４の上には多結晶シリコンなどからなる半導体薄
膜２が成膜されている。半導体薄膜２の上には各ゲート
電極５と整合する様にストッパ６がパタニング形成され
ている。ストッパ６の直下に位置する半導体薄膜２の部
分がチャネル領域となる。又、半導体薄膜２には不純物
が高濃度で注入されたソース領域７及びドレイン領域８
が形成されている。更に、不純物が低濃度で注入された
ＬＤＤ領域７１，７８，８１も形成されている。係る構
成を有する薄膜トランジスタ３はＳｉＯ2 などからなる
層間膜９により被覆されている。層間膜９の上には信号
配線１０がパタニング形成されており、コンタクトホー
ルを介して薄膜トランジスタ３のソース領域７に電気接
続している。この信号配線１０はＭｏなどからなる上層
金属膜１０ａとＡｌなどからなる下層金属膜１０ｂの二
層構造となっている。同様に、ドレイン領域８側にも接
続用の配線１０がパタニング形成されている。これらの
配線１０はパシベーション膜１１を間にして平坦化膜１
２により被覆されている。平坦化膜１２の上にはＩＴＯ
などからなる画素電極１４がパタニング形成されてい
る。この画素電極１４は平坦化膜１２に開口したコンタ
クトホール及び接続用の配線１０を介して薄膜トランジ
スタ３のドレイン領域８に電気接続している。
【００１６】図２は、半導体薄膜をレーザアニールで結
晶化する際に使われるレーザ光のエネルギーと、結晶化
された半導体薄膜の結晶粒径との関係を示すグラフであ
る。グラフ中、カーブＡはゲート電極上の半導体薄膜の
結晶粒径を表わし、カーブＢは絶縁基板上の半導体薄膜
の結晶粒径を表わしている。いずれの場合も、レーザ光
のエネルギーが高くなると結晶粒径は大きくなる。しか
し、エネルギーが高くなり過ぎると結晶粒径は逆に小さ
くなってしまう。但し、カーブＡとＢとでピークの位置
に差があり、金属ゲート電極上では最大結晶粒径をもた
らすレーザエネルギーの値が３００ｍＪを超えているの
に対し、ガラスなどからなる絶縁基板上では最大結晶粒
径をもたらすレーザ光のエネルギーは３００ｍＪ以下と
なっている。ガラスよりも金属の方が熱伝導度が高く、
レーザ光のエネルギーが放散し易い為、その分余計にレ
ーザ光のエネルギーを高くする必要があるからである。
ところで、薄膜トランジスタに要求されるデバイス特性
から、結晶粒径は例えば２５０ｎｍ以上が要求される。
この場合、プロセスマージンは図２のグラフに示した範
囲となる。即ち、レーザエネルギーの変動をこのプロセ
スマージン内に納めれば、金属ゲート電極上とガラスな
どからなる絶縁基板上の両方で半導体薄膜の結晶粒径を
２５０ｎｍ以上にすることができる。
【００１７】図３は、ゲート電極の膜厚と上述したプロ
セスマージンとの関係を示すグラフである。ゲート電極
の膜厚が薄くなるとプロセスマージンが広がることが理
解できる。ゲート電極の厚みが薄くなる程その熱容量が
小さくなり、ゲート電極上と絶縁基板上とで熱的な条件
の差異が縮小化する。これに連れてプロセスマージンが
拡大する訳である。レーザ光のエネルギーは一定ではな
く発振管などのばらつきにより±３％程度は常に変動し
ている。例えば、レーザエネルギーを３００ｍＪに設定
しようとすると、±３％で約１８ｍＪ変動することにな
る。従って、プロセスマージンは１８ｍＪ確保すること
が必要である。この場合、図３のグラフから明らかな様
に、ゲート電極の膜厚は１００ｎｍ未満に設定すること
が必要となる。
【００１８】図４は、ゲート電極の厚みとその段差上に
位置する半導体薄膜に生じるピンホールの数との関係を
示すグラフである。図示する様に、ゲート電極の厚みを
薄くする程段差が緩やかになり、これに従ってピンホー
ルの発生数も縮小する。特に、ゲート電極の厚みを１０
０ｎｍ未満とすることによりピンホールの発生をほぼ完
全に抑えることが可能である。尚、エッチング工程など
で半導体薄膜にピンホールが生じると、フツ酸などの薬
品がピンホールを介してその下のゲート絶縁膜を腐食
し、ゲート電極との間で短絡欠陥を引き起こす恐れがあ
る。
【００１９】図５は本発明に係る薄膜半導体装置の第二
実施形態を示す模式的な部分断面図の一例である。理解
を容易にする為、図１に示した第一実施形態と対応する
部分には対応する参照番号を付して理解を容易にしてい
る。第一実施形態と異なる点は、ゲート電極５が単層構
造ではなく多層構造を有することである。即ち、ゲート
電極５は比較的熱伝導度が低く且つ電気抵抗が高い上層
５ａと、比較的熱伝導度が高く且つ電気抵抗が低い下層
５ｂとを重ねた多層構造である。ゲート電極５を本発明
に従ってその厚みが１００ｎｍ未満となる様に形成する
と、必然的に電気抵抗が上昇してしまう。本実施形態は
この電気抵抗の上昇を抑える為に多層構造を採用してい
る。即ち、下層５ｂは上層５ａに比べて電気抵抗が低い
金属からなり、その分膜厚を薄くすることができる。一
方、上層５ａは下層５ｂに比べて熱伝導度が低い金属か
らなり熱の放散を抑制している。例えば、下層５ｂはア
ルミニウムの純金属もしくはアルミニウムにシリコンを
飽和するまで添加した合金が用いられる一方、上層５ａ
はモリブデン、タンタル、タングステン及びクロムから
選択可能である。この様に、電気抵抗の低い下層５ｂに
熱伝導度の低い上層５ａを重ねた多層構造をゲート電極
５に用いることで膜厚を押さえつつ電気抵抗の上昇を防
ぐことが可能になる。
【００２０】図６を参照して、図５に示した薄膜半導体
装置の製造方法を詳細に説明する。尚、図を見やすくす
る為、ゲート電極は一個のみを示してある。まず（Ａ）
に示す様に、ガラスなどからなる絶縁基板１の上に下層
５ｂをスパッタ法で全面的に形成する。この下層５ｂは
低抵抗であることが好ましく、例えばアルミニウムが用
いられる。下層５ｂの上に上層５ａをスパッタ法などで
全面的に成膜する。上層５ａは熱伝導の小さい材料を使
い、例えばＭｏが適当である。上層５ａ及び下層５ｂを
重ねた多層構造の総厚は１００ｎｍ未満とする。
【００２１】次に（Ｂ）に示す様に、上層５ａ及び下層
５ｂを重ねた多層膜を例えば等方性のドライエッチング
でパタニングし、ゲート電極５に加工する。等方性のド
ライエッチングを行うことにより、ゲート電極５の断面
形状を台形に加工することができる。即ち、ゲート電極
５の端面は５度〜１５度の範囲でテーパーが付けられ
る。
【００２２】（Ｃ）に示す様に、例えばプラズマＣＶＤ
法（ＰＥ−ＣＶＤ法）でＳｉＯ2 を例えば１００〜２０
０ｎｍの厚みで堆積し、ゲート電極５を被覆するゲート
絶縁膜４とする。更にその上に、非晶質シリコンを例え
ば２０〜６０ｎｍの厚みで堆積して半導体薄膜２を設け
る。同一の成膜チャンバで真空を破らずに絶縁膜４及び
半導体薄膜２を連続成長させることができる。ここで、
絶縁基板１を例えば４００℃の温度まで加熱する。ＰＥ
−ＣＶＤ法で成膜した非晶質シリコンの半導体薄膜２に
は約１０％の水素が含まれており、４００℃の熱処理で
この水素は脱離する。この後、例えば波長３０８ｎｍの
ＸｅＣｌエキシマレーザ光を照射して半導体薄膜２の再
結晶化を図る。レーザ光のエネルギーによって非晶質シ
リコンが溶融し、固まる時に多結晶シリコンとなる。こ
の固まる時の時間によって結晶性（主に結晶粒径、グレ
インサイズ）が決められる。
【００２３】（Ｄ）に示す様に、半導体薄膜２の上にＳ
ｉＯ2 をＰＥ−ＣＶＤ法で堆積する。ここで裏面露光技
術を使ってＳｉＯ2 をパタニングし、ストッパ６に加工
する。即ち、遮光性を有するゲート電極５をマスクとし
て裏面露光を行うことによりセルフアライメントでゲー
ト電極５に整合したストッパ６を得ることができる。こ
こで、ストッパ６をマスクとしてイオンドーピング法に
より不純物（例えばリン）を比較的低濃度で半導体薄膜
２に注入する。更に、ストッパ６とその周辺をフォトレ
ジストで被覆した後、比較的高濃度で不純物（例えばリ
ン）をイオンドーピング法により半導体薄膜２に注入す
る。これにより、ソース領域７及びドレイン領域８が形
成される。又、レジストで被覆された半導体薄膜２の部
分には比較的低不純物濃度のＬＤＤ領域７１，８１が残
される。この後、不要になったフォトレジストは除去さ
れる。イオンドーピング法はプラズマ状態のイオンを一
気に電界加速して半導体薄膜２にドーピングするもので
あり、短時間で処理できる。
【００２４】最後に（Ｅ）に示す様に、ドーピングされ
た原子を活性化する為に再度レーザ光を照射する。再結
晶化と同一方法であるが、結晶を大きくする必要がない
為弱いエネルギーで十分である。この後、配線間の絶縁
の為にＳｉＯ2 を堆積して層間膜９とする。この層間膜
９にコンタクトホールを開口した後、金属アルミニウム
などをスパッタで堆積し、所定の形状にパタニングして
配線１０に加工する。以下、表示用の薄膜半導体装置を
製造する場合には、必要に応じてパシベーション膜、平
坦化膜及び画素電極を形成する。
【００２５】図７は本発明に係る薄膜半導体装置を駆動
基板として組み立てられたアクティブマトリクス型液晶
表示装置の一例を示す模式的な照射図である。この表示
装置は駆動基板１と対向基板６０との間に液晶などから
なる電気光学物質５０を保持した構造となっている。駆
動基板１には画素アレイ部と周辺回路部とが集積形成さ
れている。周辺回路部は垂直走査回路４１と水平走査回
路４２とに分かれている。又、駆動基板１の上端側には
外部接続用の端子電極４７も形成されている。各端子電
極４７は配線４８を介して垂直走査回路４１及び水平走
査回路４２に接続している。画素アレイ部には互いに交
差するゲート配線４３と信号配線１０が形成されてい
る。ゲート配線４３は垂直走査回路４１に接続し、信号
配線１０は水平走査回路４２に接続している。両配線４
３，１０の交差部には画素電極１４とこれを駆動する薄
膜トランジスタ３とが形成されている。一方、対向基板
６０の内表面には図示しないが対向電極が形成されてい
る。
【００２６】図８は、本発明に係る表示装置の他の実施
例を示す模式的な部分断面図である。本実施例は、画素
として有機エレクトロルミネッセンス素子ＯＬＥＤを用
いている。ＯＬＥＤは陽極Ａ、有機層１１０及び陰極Ｋ
を順に重ねたものである。陽極Ａは画素毎に分離してお
り、例えばクロムからなり基本的に光反射性である。陰
極Ｋは画素間で共通接続されており、例えば金属層１１
１と透明導電層１１２の積層構造であり、基本的に光透
過性である。係る構成を有するＯＬＥＤの陽極Ａ／陰極
Ｋ間に順方向の電圧（１０Ｖ程度）を印加すると、電子
や正孔などのキャリアの注入が起こり、発光が観測され
る。ＯＬＥＤの動作は、陽極Ａから注入された正孔と陰
極Ｋから注入された電子により形成された励起子による
発光と考えられる。
【００２７】一方、ＯＬＥＤを駆動する薄膜トランジス
タ３は、ガラスなどからなる絶縁基板１の上に形成され
たゲート電極５と、その上に重ねられたゲート絶縁膜４
と、このゲート絶縁膜４を介してゲート電極５の上方に
重ねられた半導体薄膜２とからなる。この半導体薄膜２
は例えばレーザアニールにより結晶化されたシリコン薄
膜からなる。薄膜トランジスタ３はＯＬＥＤに供給され
る電流の通路となるソース領域Ｓ、チャネル領域Ｃｈ及
びドレイン領域Ｄを備えている。チャネル領域Ｃｈはち
ょうどゲート電極５の直上に位置する。このボトムゲー
ト構造を有する薄膜トランジスタ３は層間膜９により被
覆されており、その上には配線１０が形成されている。
これらの上には別の層間膜１１を介して前述したＯＬＥ
Ｄが成膜されている。このＯＬＥＤの陽極Ａは配線１０
を介して薄膜トランジスタ３に電気接続されている。こ
の実施例でも、ゲート電極５の膜厚は１００ｎｍ未満に
設定されており、半導体薄膜２のレーザアニールにおけ
るプロセスマージンを拡大している。
【００２８】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極の厚みを１００ｎｍ未満とすることにより、
半導体薄膜のレーザアニール処理時におけるプロセスマ
ージンが広がる為、その分レーザアニールに用いるレー
ザ装置の保守点検が容易になる。又、レーザ発振管のば
らつきがあっても許容範囲が拡大し、レーザ装置の光学
系などの設計も容易となる。加えて、ゲート電極の段差
上に位置する半導体薄膜の部分からピンホールがなくな
る為、製造歩留りが向上する。
【図面の簡単な説明】
【図１】本発明に係る薄膜半導体装置の第一実施形態を
示す部分断面図である。
【図２】レーザエネルギーと結晶粒径との関係を示すグ
ラフである。
【図３】ゲート電極の膜厚とプロセスマージンとの関係
を示すグラフである。
【図４】ゲート電極の膜厚とピンホールの数との関係を
示すグラフである。
【図５】本発明に係る薄膜半導体装置の第二実施形態を
示す部分断面図である。
【図６】第二実施形態の製造方法を示す工程図である。
【図７】本発明に係る薄膜半導体装置を用いて組み立て
られたアクティブマトリクス表示装置の一例を示す模式
的な斜視図である。
【図８】本発明に係る薄膜半導体装置を用いて組み立て
られたアクティブマトリクス表示装置の他の例を示す模
式的な断面図である。
【符号の説明】
１・・・絶縁基板、２・・・半導体薄膜、４・・・ゲー
ト絶縁膜、５・・・ゲート電極、７・・・ソース領域、
８・・・ドレイン領域、９・・・層間膜、１０・・・配
線、１４・・・画素電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１７Ｊ (72)発明者 下垣内 康 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 (72)発明者 高徳 真人 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 2H092 JA26 JA29 JA35 JA38 JA39 JA42 JA44 JA46 JA47 JB13 JB23 JB32 JB33 JB38 JB51 JB57 JB63 JB69 KA04 KA07 KA12 KA16 KA18 MA05 MA08 MA14 MA15 MA16 MA18 MA19 MA20 MA27 MA30 MA35 MA37 MA41 NA15 NA22 NA24 NA25 PA06 5C094 AA04 AA13 AA21 AA42 AA43 AA53 BA03 BA27 BA43 CA19 DA09 DA13 DB01 DB04 EA04 EB02 FB02 FB12 FB14 FB15 GB10 JA08 5F052 AA02 DA01 DA02 DB03 5F110 AA26 BB01 CC07 DD02 EE03 EE04 EE14 EE23 EE28 FF02 FF30 GG02 GG13 GG45 HJ12 HJ22 HJ23 HL03 HL04 HL11 HM15 NN02 NN23 PP03 PP35 QQ04 QQ09

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 下から順にゲート電極、ゲート絶縁膜及
    び半導体薄膜を積層したボトムゲート構造の薄膜トラン
    ジスタを絶縁基板上に集積形成した薄膜半導体装置であ
    って、 前記ゲート電極は、金属材料からなり、その厚みが１０
    ０ｎｍ未満であることを特徴とする薄膜半導体装置。
  2. 【請求項２】 前記ゲート絶縁膜は、その膜厚がゲート
    電極の厚み以上であることを特徴とする請求項１記載の
    薄膜半導体装置。
  3. 【請求項３】 前記半導体薄膜は、レーザ光の照射によ
    り結晶化された多結晶シリコンからなることを特徴とす
    る請求項１記載の薄膜半導体装置。
  4. 【請求項４】 前記ゲート電極は、比較的熱伝導度が
    低く且つ電気抵抗が高い上層と、比較的熱伝導度が高く
    且つ電気抵抗が低い下層とを重ねた多層構造を有するこ
    とを特徴とする請求項１記載の薄膜半導体装置。
  5. 【請求項５】 マトリクス状の画素と、各画素を駆動す
    る薄膜トランジスタとを絶縁基板の上に集積形成した表
    示装置であって、 前記薄膜トランジスタは、下から順にゲート電極、ゲー
    ト絶縁膜及び半導体薄膜を該絶縁基板の上に積層したボ
    トムゲート構造を有し、 前記ゲート電極は、金属材料からなり、その厚みが１０
    ０ｎｍ未満であることを特徴とする表示装置。
  6. 【請求項６】 前記ゲート絶縁膜は、その膜厚がゲート
    電極の厚み以上であることを特徴とする請求項５記載の
    表示装置。
  7. 【請求項７】 前記半導体薄膜は、レーザ光の照射によ
    り結晶化された多結晶シリコンからなることを特徴とす
    る請求項５記載の表示装置。
  8. 【請求項８】 前記ゲート電極は、比較的熱伝導度が
    低く且つ電気抵抗が高い上層と、比較的熱伝導度が高く
    且つ電気抵抗が低い下層とを重ねた多層構造を有するこ
    とを特徴とする請求項５記載の表示装置。
  9. 【請求項９】 マトリクス状の画素と、各画素を駆動す
    る薄膜トランジスタとを絶縁基板の上に集積形成する表
    示装置の製造方法であって、 下から順にゲート電極、ゲート絶縁膜及び半導体薄膜を
    該絶縁基板の上に積層してボトムゲート構造の薄膜トラ
    ンジスタを形成する工程を含み、 前記ゲート電極は、金属材料でその厚みが１００ｎｍ未
    満となるように形成することを特徴とする表示装置の製
    造方法。
  10. 【請求項１０】 前記ゲート絶縁膜は、その膜厚がゲー
    ト電極の厚み以上となるように形成することを特徴とす
    る請求項９記載の表示装置の製造方法。
  11. 【請求項１１】 前記半導体薄膜は、レーザ光の照射に
    より結晶化された多結晶シリコンを用いることを特徴と
    する請求項９記載の表示装置の製造方法。
  12. 【請求項１２】 前記ゲート電極は、比較的熱伝導度が
    低く且つ電気抵抗が高い上層と、比較的熱伝導度が高く
    且つ電気抵抗が低い下層とを重ねて形成することを特徴
    とする請求項９記載の表示装置の製造方法。
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