JP2001196584A - 横型ｍｏｓｆｅｔとその製造方法およびパワーコンバータとその製造方法 - Google Patents
横型ｍｏｓｆｅｔとその製造方法およびパワーコンバータとその製造方法Info
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- JP2001196584A JP2001196584A JP2000355235A JP2000355235A JP2001196584A JP 2001196584 A JP2001196584 A JP 2001196584A JP 2000355235 A JP2000355235 A JP 2000355235A JP 2000355235 A JP2000355235 A JP 2000355235A JP 2001196584 A JP2001196584 A JP 2001196584A
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- H10D12/031—Manufacture or treatment of IGBTs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
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- H10D62/8325—Silicon carbide
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/08—Manufacture or treatment characterised by using material-based technologies using combinations of technologies, e.g. using both Si and SiC technologies or using both Si and Group III-V technologies
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 横型ＭＯＳＦＥＴとその製造方法およびパワ
ーコンバータとその製造方法を提供すること。 【解決手段】 半導体ウェハの基板上または中に配置さ
れたシリコンカーバイド層と、前記シリコンカーバイド
層上に形成されたゲートと、前記シリコンカーバイド層
内に配置され、前記ゲートから横方向に離間したソース
領域とドレイン領域とを有することを特徴とする横型Ｍ
ＯＳＦＥＴ。
ーコンバータとその製造方法を提供すること。 【解決手段】 半導体ウェハの基板上または中に配置さ
れたシリコンカーバイド層と、前記シリコンカーバイド
層上に形成されたゲートと、前記シリコンカーバイド層
内に配置され、前記ゲートから横方向に離間したソース
領域とドレイン領域とを有することを特徴とする横型Ｍ
ＯＳＦＥＴ。
Description
【０００１】
【発明の属する技術分野】本発明は、高い破壊電圧を有
するＳｉＣ ＭＯＳＦＥＴとその製造方法に関し、さら
にＳｉＣ ＭＯＳＦＥＴを組み込んだ半導体デバイスと
その製造方法に関する。
するＳｉＣ ＭＯＳＦＥＴとその製造方法に関し、さら
にＳｉＣ ＭＯＳＦＥＴを組み込んだ半導体デバイスと
その製造方法に関する。
【０００２】
【従来の技術】パワーコンバータは、入力電圧波形を特
定の出力電圧波形に変換するパワー処理回路である。安
定しよく調整された出力を必要とするような多くのアプ
リケーションにおいては、切り換えモード（switched-m
ode ）パワーコンバータがしばしば用いられている。通
常、切り換えモードパワーコンバータは、インバータと
このインバータに接続された一次巻き線を有するトラン
スと、このトランスの二次巻き線に接続された出力整流
器と出力フィルタとコントローラとを有する。
定の出力電圧波形に変換するパワー処理回路である。安
定しよく調整された出力を必要とするような多くのアプ
リケーションにおいては、切り換えモード（switched-m
ode ）パワーコンバータがしばしば用いられている。通
常、切り換えモードパワーコンバータは、インバータと
このインバータに接続された一次巻き線を有するトラン
スと、このトランスの二次巻き線に接続された出力整流
器と出力フィルタとコントローラとを有する。
【０００３】インバータはＦＥＴ（電界効果型トランジ
スタ）のようなパワースイッチを有し、入力電圧をトラ
ンスにかかる切り換え電圧に変換する。トランスはある
電圧を別の電圧値に変換し、出力回路はコンバータの出
力点に所望の電圧を生成する。出力フィルタは、インダ
クタと出力キャパシタとを有する。この出力キャパシタ
は出力電圧を平滑化しフィルタ処理して負荷に与える。
スタ）のようなパワースイッチを有し、入力電圧をトラ
ンスにかかる切り換え電圧に変換する。トランスはある
電圧を別の電圧値に変換し、出力回路はコンバータの出
力点に所望の電圧を生成する。出力フィルタは、インダ
クタと出力キャパシタとを有する。この出力キャパシタ
は出力電圧を平滑化しフィルタ処理して負荷に与える。
【０００４】多くのパワーコンバータのアプリケーショ
ンにおいては、パワースイッチの出力電圧の要件および
出力処理要件は厳しい。従来のシリコン製の半導体ウェ
ハにおいては、大きな電圧処理能力は、横方向に構成さ
れたＦＥＴ内で達成することは困難である。その理由
は、ソースとドレインが近づきすぎてしまうからであ
る。そのためこの構成によりデバイスの破壊電圧の値が
小さくなってしまう。
ンにおいては、パワースイッチの出力電圧の要件および
出力処理要件は厳しい。従来のシリコン製の半導体ウェ
ハにおいては、大きな電圧処理能力は、横方向に構成さ
れたＦＥＴ内で達成することは困難である。その理由
は、ソースとドレインが近づきすぎてしまうからであ
る。そのためこの構成によりデバイスの破壊電圧の値が
小さくなってしまう。
【０００５】このため垂直方向のＭＯＳＦＥＴ（ＶＤＭ
ＯＳＦＥＴ）と称するパワーコンバータの使用が必要と
なる。ＶＤＭＯＳＦＥＴは、ドレインがデバイスの底部
に配置され、ソースが上部に配置され、ゲートがソース
とドレインとの間の垂直方向に挟まれた構造である。こ
の垂直方向の配列により、ＶＤＭＯＳＦＥＴはより大き
な破壊電圧が達成可能となり、そのためこのＶＤＭＯＳ
ＦＥＴは従来のシリコン製半導体ウェハ技術を用いなが
らより大きな動作電圧が得られることになる。
ＯＳＦＥＴ）と称するパワーコンバータの使用が必要と
なる。ＶＤＭＯＳＦＥＴは、ドレインがデバイスの底部
に配置され、ソースが上部に配置され、ゲートがソース
とドレインとの間の垂直方向に挟まれた構造である。こ
の垂直方向の配列により、ＶＤＭＯＳＦＥＴはより大き
な破壊電圧が達成可能となり、そのためこのＶＤＭＯＳ
ＦＥＴは従来のシリコン製半導体ウェハ技術を用いなが
らより大きな動作電圧が得られることになる。
【０００６】ところが、ＶＤＭＯＳＦＥＴはスイッチと
して使用するときには重要となるより大きなオン抵抗
（on-resistance ）を本質的に有し、同時にまたより大
きなキャパシタンスも有する。ソースとドレインの分離
が大きくなることによりオン抵抗とキャパシタンスが大
きくなるにつれて、より大きな破壊電圧および動作電圧
を得るためには、層を追加する必要がある。ＶＤＭＯＳ
ＦＥＴのオン抵抗が大きくなると、ＶＤＭＯＳＦＥＴに
起因する損失も大きくなり、そのためＶＤＭＯＳＦＥＴ
を採用するパワーコンバータの全体効率が低下すること
になる。さらにまたキャパシタンスが増加することによ
り切り換え速度が減少し、そのため切り換え損失も増加
する。
して使用するときには重要となるより大きなオン抵抗
（on-resistance ）を本質的に有し、同時にまたより大
きなキャパシタンスも有する。ソースとドレインの分離
が大きくなることによりオン抵抗とキャパシタンスが大
きくなるにつれて、より大きな破壊電圧および動作電圧
を得るためには、層を追加する必要がある。ＶＤＭＯＳ
ＦＥＴのオン抵抗が大きくなると、ＶＤＭＯＳＦＥＴに
起因する損失も大きくなり、そのためＶＤＭＯＳＦＥＴ
を採用するパワーコンバータの全体効率が低下すること
になる。さらにまたキャパシタンスが増加することによ
り切り換え速度が減少し、そのため切り換え損失も増加
する。
【０００７】電子デバイスが小型化し、実装密度が大き
くなるにつれて別の問題が発生する。ＶＤＭＯＳＦＥＴ
が小さくなるにつれ、デバイスの実装密度が高まるにつ
れ、２つの隣接するＰ型ウェルの垂直領域の接合型電界
効果型トランジスタ抵抗もまた増加し、これによりデバ
イスの性能が向上するのが妨げられる。かくして、この
ようなパワーコンバータにＶＤＭＯＳＦＥＴを使用する
ことは、その物理的制約に起因して近い将来使用が制限
されることになる。
くなるにつれて別の問題が発生する。ＶＤＭＯＳＦＥＴ
が小さくなるにつれ、デバイスの実装密度が高まるにつ
れ、２つの隣接するＰ型ウェルの垂直領域の接合型電界
効果型トランジスタ抵抗もまた増加し、これによりデバ
イスの性能が向上するのが妨げられる。かくして、この
ようなパワーコンバータにＶＤＭＯＳＦＥＴを使用する
ことは、その物理的制約に起因して近い将来使用が制限
されることになる。
【０００８】
【発明が解決しようとする課題】したがって本発明の目
的は、スイッチとしてオン抵抗を低く保ちながら破壊電
圧特性を改善すたＭＯＳＦＥＴを提供することである。
的は、スイッチとしてオン抵抗を低く保ちながら破壊電
圧特性を改善すたＭＯＳＦＥＴを提供することである。
【０００９】
【課題を解決するための手段】本発明の一実施例におい
ては、本発明のＭＯＳＦＥＴはシリコンカーバイド層の
上に形成されたゲートを有する基板の上にまたはその中
に好ましくはその表面上に配置されたシリコンカーバイ
ド層を有する。ソース領域とドレイン領域がこのシリコ
ンカーバイド層内に、ゲートから横方向にずれて配置さ
れている。本発明の一実施例においては、シリコンカー
バイドの破壊電圧はシリコンの破壊電界よりも大きい。
例えば、本発明の一実施例においては、シリコンカーバ
イドを濃くドープしたｐ−ｎ接合部の破壊電圧は、１０
Ｖ以上である。
ては、本発明のＭＯＳＦＥＴはシリコンカーバイド層の
上に形成されたゲートを有する基板の上にまたはその中
に好ましくはその表面上に配置されたシリコンカーバイ
ド層を有する。ソース領域とドレイン領域がこのシリコ
ンカーバイド層内に、ゲートから横方向にずれて配置さ
れている。本発明の一実施例においては、シリコンカー
バイドの破壊電圧はシリコンの破壊電界よりも大きい。
例えば、本発明の一実施例においては、シリコンカーバ
イドを濃くドープしたｐ−ｎ接合部の破壊電圧は、１０
Ｖ以上である。
【００１０】本発明は、ＭＯＳＦＥＴの破壊電圧を増加
させるために、横型のＭＯＳＦＥＴデバイス内にシリコ
ンカーバイドを採用する広い概念を含む。破壊電圧は、
ＭＯＳＦＥＴデバイスのアプリケーションに影響を及ぼ
す重要なパラメータである。破壊電圧は、パワーコンバ
ータのようなパワー関連のアプリケーションのスイッチ
として用いられるＭＯＳＦＥＴデバイスにとっては、特
に重要である。
させるために、横型のＭＯＳＦＥＴデバイス内にシリコ
ンカーバイドを採用する広い概念を含む。破壊電圧は、
ＭＯＳＦＥＴデバイスのアプリケーションに影響を及ぼ
す重要なパラメータである。破壊電圧は、パワーコンバ
ータのようなパワー関連のアプリケーションのスイッチ
として用いられるＭＯＳＦＥＴデバイスにとっては、特
に重要である。
【００１１】横方向に延びる（横型の）ＭＯＳＦＥＴデ
バイスは、パワー関連のアプリケーションにおいて、特
に利点を有する。その理由は、スイッチとしてのオン抵
抗が垂直構造のデバイスよりも本質的に低いからであ
る。この本質的に低いオン抵抗によりパワーコンバータ
の効率および横型ＭＯＳＦＥＴを採用する他の切り換え
デバイスの効率を向上させる。さらにまた、同一の半導
体ウェハ上にシリコンカーバイドの横型ＭＯＳＦＥＴデ
バイスとＣＭＯＳデバイスを集積化できることにより電
源をその回路近傍に配置することができるようになる。
バイスは、パワー関連のアプリケーションにおいて、特
に利点を有する。その理由は、スイッチとしてのオン抵
抗が垂直構造のデバイスよりも本質的に低いからであ
る。この本質的に低いオン抵抗によりパワーコンバータ
の効率および横型ＭＯＳＦＥＴを採用する他の切り換え
デバイスの効率を向上させる。さらにまた、同一の半導
体ウェハ上にシリコンカーバイドの横型ＭＯＳＦＥＴデ
バイスとＣＭＯＳデバイスを集積化できることにより電
源をその回路近傍に配置することができるようになる。
【００１２】ＭＯＳＦＥＴのソース領域とドレイン領域
は、Ｎ型ドーパントでドーピングされ、好ましくはＰ型
ドーパントでドーピングされたタブ（ウェル）内に形成
される。
は、Ｎ型ドーパントでドーピングされ、好ましくはＰ型
ドーパントでドーピングされたタブ（ウェル）内に形成
される。
【００１３】本発明の他の実施例においては、ＭＯＳＦ
ＥＴはさらに埋設酸化物層を含む。この埋設された酸化
物層は基板内に形成してもよい。しかし、本発明の一実
施例においては、埋設型酸化物層は基板内に形成され
る。ゲートと基板は、従来の材料、例えばそれぞれポリ
シリコンとシリコンからなる。シリコンカーバイドがシ
リコン製基板上に形成される実施例においては、３Ｃの
シリコンカーバイド構造が形成される。本発明の他の実
施例においては、ＭＯＳＦＥＴはＣＭＯＳデバイスを含
む半導体ウェハ上に形成され、ある種の実施例において
は、パワーコンバータ用に駆動コントローラを構成す
る。
ＥＴはさらに埋設酸化物層を含む。この埋設された酸化
物層は基板内に形成してもよい。しかし、本発明の一実
施例においては、埋設型酸化物層は基板内に形成され
る。ゲートと基板は、従来の材料、例えばそれぞれポリ
シリコンとシリコンからなる。シリコンカーバイドがシ
リコン製基板上に形成される実施例においては、３Ｃの
シリコンカーバイド構造が形成される。本発明の他の実
施例においては、ＭＯＳＦＥＴはＣＭＯＳデバイスを含
む半導体ウェハ上に形成され、ある種の実施例において
は、パワーコンバータ用に駆動コントローラを構成す
る。
【００１４】本発明によるＭＯＳＦＥＴデバイスは、様
々な応用例を有する。ある有効なアプリケーションは、
ＭＯＳＦＥＴがパワーコンバータのパワートレイン内に
採用されるパワースイッチである。
々な応用例を有する。ある有効なアプリケーションは、
ＭＯＳＦＥＴがパワーコンバータのパワートレイン内に
採用されるパワースイッチである。
【００１５】本発明の他の態様によれば、半導体ウェハ
の基板の上あるいはその中に横型ＭＯＳＦＥＴを形成す
る方法を提供する。本発明の一実施例においては、本発
明の方法は、基板上にシリコンカーバイド層を形成する
ステップと、このシリコンカーバイド層の上にゲートを
形成するステップと、ゲートから横方向に離れてシリコ
ンカーバイド層内にソース領域とドレイン領域を形成す
るステップとを含む。本発明の方法は、さらにソース領
域とドレイン領域を１２００℃でアニールするステップ
を含む。
の基板の上あるいはその中に横型ＭＯＳＦＥＴを形成す
る方法を提供する。本発明の一実施例においては、本発
明の方法は、基板上にシリコンカーバイド層を形成する
ステップと、このシリコンカーバイド層の上にゲートを
形成するステップと、ゲートから横方向に離れてシリコ
ンカーバイド層内にソース領域とドレイン領域を形成す
るステップとを含む。本発明の方法は、さらにソース領
域とドレイン領域を１２００℃でアニールするステップ
を含む。
【００１６】デバイスの場合には、本発明の方法は、基
板内に埋込型酸化物層を形成するステップを含む。しか
し、本発明の一実施例においては、埋込型酸化物層は、
基板内に形成される。さらにまたソース領域とドレイン
領域を形成するステップは、Ｐ型ドーパントでドーピン
グされたシリコンカーバイド層内にＮ型ドーパントを注
入するステップを含む。
板内に埋込型酸化物層を形成するステップを含む。しか
し、本発明の一実施例においては、埋込型酸化物層は、
基板内に形成される。さらにまたソース領域とドレイン
領域を形成するステップは、Ｐ型ドーパントでドーピン
グされたシリコンカーバイド層内にＮ型ドーパントを注
入するステップを含む。
【００１７】本発明の一実施例においては、シリコンカ
ーバイド層は基板上に形成され、そしてこの基板はシリ
コン製基板でもよい。本発明の一実施例においては、３
Ｃシリコンカーバイド層が形成される。
ーバイド層は基板上に形成され、そしてこの基板はシリ
コン製基板でもよい。本発明の一実施例においては、３
Ｃシリコンカーバイド層が形成される。
【００１８】本発明の他の実施例においては、本発明の
方法は、ＭＯＳＦＥＴをパワースイッチとして構成し、
このＭＯＳＦＥＴをパワーコンバータ内に集積する。
方法は、ＭＯＳＦＥＴをパワースイッチとして構成し、
このＭＯＳＦＥＴをパワーコンバータ内に集積する。
【００１９】本発明の他の態様においては、本発明は絶
縁トランスと、この絶縁トランスの一次巻き線に接続さ
れた主サイドパワースイッチと絶縁トランスの二次巻き
線に接続された副サイドパワースイッチとを含む。パワ
ーコンバータに採用されるスイッチは、本発明の横型Ｍ
ＯＳＦＥＴを含むことができる。パワーコンバータは、
さらに副サイドパワースイッチに接続された駆動回路を
含む。この駆動回路は、シリコン製基板上に形成された
ＣＭＯＳデバイスを有し、ＭＯＳＦＥＴの破壊電圧より
も低い動作電圧を有する。副サイドパワースイッチに接
続された出力インダクタと、この出力インダクタに接続
された出力キャパシタとがパワーコンバータの一部を構
成する。
縁トランスと、この絶縁トランスの一次巻き線に接続さ
れた主サイドパワースイッチと絶縁トランスの二次巻き
線に接続された副サイドパワースイッチとを含む。パワ
ーコンバータに採用されるスイッチは、本発明の横型Ｍ
ＯＳＦＥＴを含むことができる。パワーコンバータは、
さらに副サイドパワースイッチに接続された駆動回路を
含む。この駆動回路は、シリコン製基板上に形成された
ＣＭＯＳデバイスを有し、ＭＯＳＦＥＴの破壊電圧より
も低い動作電圧を有する。副サイドパワースイッチに接
続された出力インダクタと、この出力インダクタに接続
された出力キャパシタとがパワーコンバータの一部を構
成する。
【００２０】パワーコンバータに、組み込まれたＭＯＳ
ＦＥＴは、基板内あるいは基板上に配置されたシリコン
カーバイド層とこのシリコンカーバイド層上に形成され
たゲートと、シリコンカーバイド層内に形成され、ゲー
トから横方向に離れたソース領域とドレイン領域とを有
する。この実施例においては、動作電圧は３Ｖから５Ｖ
の範囲にあり、破壊電圧は１０Ｖから３０Ｖの範囲にあ
る。
ＦＥＴは、基板内あるいは基板上に配置されたシリコン
カーバイド層とこのシリコンカーバイド層上に形成され
たゲートと、シリコンカーバイド層内に形成され、ゲー
トから横方向に離れたソース領域とドレイン領域とを有
する。この実施例においては、動作電圧は３Ｖから５Ｖ
の範囲にあり、破壊電圧は１０Ｖから３０Ｖの範囲にあ
る。
【００２１】前述した実施例と同様に、ＭＯＳＦＥＴは
埋設された酸化物層を有し、これが基板内に配置され
る。さらにまたソース領域とドレイン領域は、Ｎ型ドー
パンドでドーピングされ、一方、ソース領域とドレイン
領域がその中に形成されるタブ（ウェル）は、Ｐ型ドー
パントでドーピングされる。シリコンカーバイドがシリ
コン製基板上に形成される実施例においては、３Ｃシリ
コンカーバイドが形成される。
埋設された酸化物層を有し、これが基板内に配置され
る。さらにまたソース領域とドレイン領域は、Ｎ型ドー
パンドでドーピングされ、一方、ソース領域とドレイン
領域がその中に形成されるタブ（ウェル）は、Ｐ型ドー
パントでドーピングされる。シリコンカーバイドがシリ
コン製基板上に形成される実施例においては、３Ｃシリ
コンカーバイドが形成される。
【００２２】本発明の他の態様によれば、本発明はパワ
ーコンバータを形成する方法を提供する。本発明の一実
施例においては、本発明の方法は、絶縁トランスを形成
するステップと、この絶縁トランスの一次巻き線に接続
された主サイドパワースイッチを形成するステップと、
前記絶縁トランスの二次巻き線に接続された副サイドパ
ワースイッチを形成するステップとを含む。パワーコン
バータに採用されるスイッチは、本発明の横型ＭＯＳＦ
ＥＴを含むことができる。
ーコンバータを形成する方法を提供する。本発明の一実
施例においては、本発明の方法は、絶縁トランスを形成
するステップと、この絶縁トランスの一次巻き線に接続
された主サイドパワースイッチを形成するステップと、
前記絶縁トランスの二次巻き線に接続された副サイドパ
ワースイッチを形成するステップとを含む。パワーコン
バータに採用されるスイッチは、本発明の横型ＭＯＳＦ
ＥＴを含むことができる。
【００２３】本発明の方法は、さらにシリコン製基板上
に形成されたＣＭＯＳデバイスを含み、副サイドパワー
スイッチに接続された駆動回路を形成するステップを含
み、このＭＯＳＦＥＴはＣＭＯＳデバイスの動作電圧よ
りも高い破壊電圧を有し、副サイドパワースイッチに接
続された出力インダクタを形成するステップと、前記出
力インダクタと副サイドパワースイッチに接続された出
力キャパシタとを形成するステップを含む。
に形成されたＣＭＯＳデバイスを含み、副サイドパワー
スイッチに接続された駆動回路を形成するステップを含
み、このＭＯＳＦＥＴはＣＭＯＳデバイスの動作電圧よ
りも高い破壊電圧を有し、副サイドパワースイッチに接
続された出力インダクタを形成するステップと、前記出
力インダクタと副サイドパワースイッチに接続された出
力キャパシタとを形成するステップを含む。
【００２４】本発明の他の態様によれば、本発明の方法
は、ソース領域とドレイン領域を１２００℃でアニール
するステップを含み、さらにＣＶＤを用いてシリコンカ
ーバイド層上に酸化物層を形成するステップを含む。好
ましくはこの酸化物層も９５０℃でアニールされる。
は、ソース領域とドレイン領域を１２００℃でアニール
するステップを含み、さらにＣＶＤを用いてシリコンカ
ーバイド層上に酸化物層を形成するステップを含む。好
ましくはこの酸化物層も９５０℃でアニールされる。
【００２５】
【発明の実施の形態】図１に本発明により構成された横
型ＭＯＳＦＥＴ１０７の実施例を含む半導体ウェハ１０
０を示す。半導体ウェハ１００は、基板１０５と基板１
０５上に形成された横型ＭＯＳＦＥＴ１０７とを有す
る。本発明の一実施例においては、横型ＭＯＳＦＥＴ１
０７は、基板１０５上に形成されたシリコンカーバイド
層１１０を有する。横型ＭＯＳＦＥＴ１０７はゲート構
造１２１を有する。ゲート層１２０を有するゲート構造
１２１がゲート酸化物層１１５の上に形成され、そして
ゲート酸化物層１１５はシリコンカーバイド層１１０の
上に形成される。ソース領域とドレイン領域１２５，１
３０は、従来の方法によりシリコンカーバイド層１１０
内に形成される。ソース領域およびドレイン領域１２
５，１３０は、ゲート構造１２１と接触しながらゲート
構造１２１とは横方向にずれている。
型ＭＯＳＦＥＴ１０７の実施例を含む半導体ウェハ１０
０を示す。半導体ウェハ１００は、基板１０５と基板１
０５上に形成された横型ＭＯＳＦＥＴ１０７とを有す
る。本発明の一実施例においては、横型ＭＯＳＦＥＴ１
０７は、基板１０５上に形成されたシリコンカーバイド
層１１０を有する。横型ＭＯＳＦＥＴ１０７はゲート構
造１２１を有する。ゲート層１２０を有するゲート構造
１２１がゲート酸化物層１１５の上に形成され、そして
ゲート酸化物層１１５はシリコンカーバイド層１１０の
上に形成される。ソース領域とドレイン領域１２５，１
３０は、従来の方法によりシリコンカーバイド層１１０
内に形成される。ソース領域およびドレイン領域１２
５，１３０は、ゲート構造１２１と接触しながらゲート
構造１２１とは横方向にずれている。
【００２６】一実施例においては、基板１０５とシリコ
ンカーバイド層１１０はＰ型ドーパント、例えばアルミ
またはボロンとでドーピングされる。このゲート構造１
２１は、従来設計のもので二酸化シリコン製のゲート酸
化物の上に形成されたポリシリコンゲートを有する。ソ
ース領域およびドレイン領域１２５，１３０はシリコン
カーバイド層１１０内に形成される。ソース領域および
ドレイン領域１２５，１３０はＮ型ドーパント、例えば
窒素、砒素、リン等でドーピングされる。他の材料もＮ
型ドーパントあるいはＰ型ドーパントとして用いること
ができる。
ンカーバイド層１１０はＰ型ドーパント、例えばアルミ
またはボロンとでドーピングされる。このゲート構造１
２１は、従来設計のもので二酸化シリコン製のゲート酸
化物の上に形成されたポリシリコンゲートを有する。ソ
ース領域およびドレイン領域１２５，１３０はシリコン
カーバイド層１１０内に形成される。ソース領域および
ドレイン領域１２５，１３０はＮ型ドーパント、例えば
窒素、砒素、リン等でドーピングされる。他の材料もＮ
型ドーパントあるいはＰ型ドーパントとして用いること
ができる。
【００２７】本発明は横型ＭＯＳＦＥＴ１０７内にシリ
コンカーバイド層を形成して、横型ＭＯＳＦＥＴ１０７
の破壊電圧を増加させている。横型ＭＯＳＦＥＴ１０７
の破壊電圧は、１０Ｖから３０Ｖの範囲もしくはそれ以
上である。破壊電圧のこの範囲は、シリコンカーバイド
層１１０のドーピングパラメータとゲート形状の大きさ
により決定される。横型ＭＯＳＦＥＴ１０７の破壊電圧
は、従来のデバイス、例えば半導体ウェハ１００内に採
用されるＣＭＯＳ等により決定される動作電圧よりも高
く選択される。
コンカーバイド層を形成して、横型ＭＯＳＦＥＴ１０７
の破壊電圧を増加させている。横型ＭＯＳＦＥＴ１０７
の破壊電圧は、１０Ｖから３０Ｖの範囲もしくはそれ以
上である。破壊電圧のこの範囲は、シリコンカーバイド
層１１０のドーピングパラメータとゲート形状の大きさ
により決定される。横型ＭＯＳＦＥＴ１０７の破壊電圧
は、従来のデバイス、例えば半導体ウェハ１００内に採
用されるＣＭＯＳ等により決定される動作電圧よりも高
く選択される。
【００２８】破壊電圧は、横型ＭＯＳＦＥＴ１０７のア
プリケーションに影響を及ぼす重要なパラメータであ
る。重要なアプリケーションとしては、パワーコンバー
タのようなパワー関連のアプリケーションで横型ＭＯＳ
ＦＥＴ１０７がスイッチとして採用されるようなアプリ
ケーションを含む。横型ＭＯＳＦＥＴ１０７は高い破壊
電圧と共にさらに別の利点を有する。
プリケーションに影響を及ぼす重要なパラメータであ
る。重要なアプリケーションとしては、パワーコンバー
タのようなパワー関連のアプリケーションで横型ＭＯＳ
ＦＥＴ１０７がスイッチとして採用されるようなアプリ
ケーションを含む。横型ＭＯＳＦＥＴ１０７は高い破壊
電圧と共にさらに別の利点を有する。
【００２９】スイッチとして用いられたときに、横型Ｍ
ＯＳＦＥＴ１０７の全オン抵抗は、同一の破壊電圧のシ
リコン上で垂直構造のデバイスあるいは横型のデバイス
の全抵抗よりも低い。横型ＭＯＳＦＥＴ１０７の全オン
抵抗は、ソース領域１２５とドレイン領域１３０との間
のチャネル抵抗（ＲCHと称する）のみからなる。オン抵
抗が本来的に低いことにより、他のスイッチングアプリ
ケーションや垂直構造のデバイスに比較してパワースイ
ッチとしては、横型ＭＯＳＦＥＴ１０７の効率が上昇す
る。
ＯＳＦＥＴ１０７の全オン抵抗は、同一の破壊電圧のシ
リコン上で垂直構造のデバイスあるいは横型のデバイス
の全抵抗よりも低い。横型ＭＯＳＦＥＴ１０７の全オン
抵抗は、ソース領域１２５とドレイン領域１３０との間
のチャネル抵抗（ＲCHと称する）のみからなる。オン抵
抗が本来的に低いことにより、他のスイッチングアプリ
ケーションや垂直構造のデバイスに比較してパワースイ
ッチとしては、横型ＭＯＳＦＥＴ１０７の効率が上昇す
る。
【００３０】以下に説明する実施例においては、横型Ｍ
ＯＳＦＥＴ１０７とＣＭＯＳデバイスを半導体ウェハ１
００内に集積できることにより、電源をその負荷回路に
近接して配置することができる。この機能は極めて重要
であるが、その理由は異なる動作電圧を有するＣＭＯＳ
デバイスの群に対する様々なパワー要件を半導体ウェハ
１００上で受け入れることができるからである。同一の
動作電圧を有するＣＭＯＳデバイスの群に対する別々の
電源によりＣＭＯＳデバイスのグループは、電気的によ
りよく絶縁され、これにより半導体ウェハ１００上の固
有のノイズ干渉を減らすことができる。
ＯＳＦＥＴ１０７とＣＭＯＳデバイスを半導体ウェハ１
００内に集積できることにより、電源をその負荷回路に
近接して配置することができる。この機能は極めて重要
であるが、その理由は異なる動作電圧を有するＣＭＯＳ
デバイスの群に対する様々なパワー要件を半導体ウェハ
１００上で受け入れることができるからである。同一の
動作電圧を有するＣＭＯＳデバイスの群に対する別々の
電源によりＣＭＯＳデバイスのグループは、電気的によ
りよく絶縁され、これにより半導体ウェハ１００上の固
有のノイズ干渉を減らすことができる。
【００３１】図２のＡ−Ｄに本発明の製造方法による様
々な段階のＭＯＳＦＥＴ２００の断面図を示す。図２Ａ
には、基板２０５とシリコンカーバイド層２１０を示
す。Ｐ型ドーパント（例、アルミまたはボロン）の存在
下で立法結晶（cubic crystalline ）シリコンカーバイ
ドを成長させ、さらに注入用にタブを形成することによ
り、シリコンカーバイド層２１０が基板２０５の上に形
成される。本発明の一実施例においては、シリコンカー
バイド層２１０の体積は、約９００℃でソースガスとし
てトリメソイシレン（trimethoisilane ）を用いるかあ
るいは他の従来方法により水晶製の反応チューブ内で体
積が行われる。
々な段階のＭＯＳＦＥＴ２００の断面図を示す。図２Ａ
には、基板２０５とシリコンカーバイド層２１０を示
す。Ｐ型ドーパント（例、アルミまたはボロン）の存在
下で立法結晶（cubic crystalline ）シリコンカーバイ
ドを成長させ、さらに注入用にタブを形成することによ
り、シリコンカーバイド層２１０が基板２０５の上に形
成される。本発明の一実施例においては、シリコンカー
バイド層２１０の体積は、約９００℃でソースガスとし
てトリメソイシレン（trimethoisilane ）を用いるかあ
るいは他の従来方法により水晶製の反応チューブ内で体
積が行われる。
【００３２】前述したように、シリコンカーバイド層１
１０は従来技術の材料、例えばシリコンに対し遙かに高
い破壊電界（電圧）を提供できる点で明白な利点があ
る。さらにまたその構造によりＭＯＳＦＥＴは、ＮＭＯ
Ｓデバイスとして機能できるが、通常のＮＭＯＳデバイ
スよりも遙かに高い電圧を保持できる（holding off
）。これらの態様によりＭＯＳＦＥＴは、高い破壊電
圧を必要とするような様々な技術、例えばパワーコンバ
ータ等のアプリケーションでＣＭＯＳデバイス内に容易
に組み込むことができる。
１０は従来技術の材料、例えばシリコンに対し遙かに高
い破壊電界（電圧）を提供できる点で明白な利点があ
る。さらにまたその構造によりＭＯＳＦＥＴは、ＮＭＯ
Ｓデバイスとして機能できるが、通常のＮＭＯＳデバイ
スよりも遙かに高い電圧を保持できる（holding off
）。これらの態様によりＭＯＳＦＥＴは、高い破壊電
圧を必要とするような様々な技術、例えばパワーコンバ
ータ等のアプリケーションでＣＭＯＳデバイス内に容易
に組み込むことができる。
【００３３】シリコンカーバイド層２１０を形成した
後、ホトレジスト層２１５をシリコンカーバイド層２１
０の上に従来技術により堆積し、パターン化する（図２
Ｂ）。図２Ｃはシリコンカーバイド層２１０の不要な部
分がエッチングで除去され、ホトレジスト層２１５が除
去され、それによりシリコンカーバイドの横型ＭＯＳＦ
ＥＴを形成する領域を規定するようなＭＯＳＦＥＴ２０
０を示す。
後、ホトレジスト層２１５をシリコンカーバイド層２１
０の上に従来技術により堆積し、パターン化する（図２
Ｂ）。図２Ｃはシリコンカーバイド層２１０の不要な部
分がエッチングで除去され、ホトレジスト層２１５が除
去され、それによりシリコンカーバイドの横型ＭＯＳＦ
ＥＴを形成する領域を規定するようなＭＯＳＦＥＴ２０
０を示す。
【００３４】図２ＤはＭＯＳＦＥＴ２００を示し、ソー
ス領域２２５とドレイン領域２３０がシリコンカーバイ
ド層２１０内にＮ型ドーパントを注入することにより形
成される。Ｎ型ドーパントは、リンが好ましい。勿論、
窒素あるいは他のＮ型ドーパントも用いることができ
る。ソース領域２２５とドレイン領域２３０をその後１
２００℃でアニールしてドーパントを活性化させる。か
くしてシリコンカーバイドのベースが形成され、その上
に高い破壊電圧が必要とされるデバイス内で使用される
横型ＭＯＳＦＥＴ１０７がその後形成される。
ス領域２２５とドレイン領域２３０がシリコンカーバイ
ド層２１０内にＮ型ドーパントを注入することにより形
成される。Ｎ型ドーパントは、リンが好ましい。勿論、
窒素あるいは他のＮ型ドーパントも用いることができ
る。ソース領域２２５とドレイン領域２３０をその後１
２００℃でアニールしてドーパントを活性化させる。か
くしてシリコンカーバイドのベースが形成され、その上
に高い破壊電圧が必要とされるデバイス内で使用される
横型ＭＯＳＦＥＴ１０７がその後形成される。
【００３５】図２Ｅは他の実施例を示す。ＭＯＳＦＥＴ
２００が絶縁層２４０を有する基板上に形成され、これ
は埋込型酸化物層あるいはシリコン−オン−絶縁帯とも
称する。絶縁層２４０は、シリコンカーバイド層２１０
を形成する前に形成される。絶縁層２４０は、集積回路
デバイス内に存在する浮遊キャパシタンスを低減させる
利点がある。
２００が絶縁層２４０を有する基板上に形成され、これ
は埋込型酸化物層あるいはシリコン−オン−絶縁帯とも
称する。絶縁層２４０は、シリコンカーバイド層２１０
を形成する前に形成される。絶縁層２４０は、集積回路
デバイス内に存在する浮遊キャパシタンスを低減させる
利点がある。
【００３６】図２Ｆはさらに別の実施例を示し、同図に
おいてＭＯＳＦＥＴ２００は絶縁層２４０がその中に形
成された基板２０５内に形成される。この実施例におい
ては、シリコントレンチ２０９がシリコンカーバイド層
２１０を形成する前に基板２０５内に形成される。その
後シリコンカーバイド層２１０をシリコントレンチ２０
９内に堆積させる。本発明の他の実施例は、絶縁層２４
０を有さない基板内にシリコントレンチ２０９とシリコ
ンカーバイド層２１０を形成する。シリコンカーバイド
層２１０を形成した後、ゲートがシリコンカーバイド層
２１０上に形成される。
おいてＭＯＳＦＥＴ２００は絶縁層２４０がその中に形
成された基板２０５内に形成される。この実施例におい
ては、シリコントレンチ２０９がシリコンカーバイド層
２１０を形成する前に基板２０５内に形成される。その
後シリコンカーバイド層２１０をシリコントレンチ２０
９内に堆積させる。本発明の他の実施例は、絶縁層２４
０を有さない基板内にシリコントレンチ２０９とシリコ
ンカーバイド層２１０を形成する。シリコンカーバイド
層２１０を形成した後、ゲートがシリコンカーバイド層
２１０上に形成される。
【００３７】図３Ａには、本発明により構成されたシリ
コンカーバイド製横型ＭＯＳＦＥＴ３０７とシリコンＣ
ＭＯＳデバイス３３４，３４５を採用した集積構造を示
す半導体ウェハの実施例が示されている。この実施例に
おいては、半導体ウェハ３００は第１と第２のＣＭＯＳ
デバイス３３４，３４５を有するＰ型ドープシリコン製
基板３０５と本発明によるシリコンカーバイド製横型Ｍ
ＯＳＦＥＴ３０７とを有する。第１ＣＭＯＳデバイス３
３４はＰＭＯＳトランジスタであり、第２ＣＭＯＳデバ
イス３４５はＮＭＯＳトランジスタである。この両者と
も従来設計のもので、従来プロセスにより形成される。
コンカーバイド製横型ＭＯＳＦＥＴ３０７とシリコンＣ
ＭＯＳデバイス３３４，３４５を採用した集積構造を示
す半導体ウェハの実施例が示されている。この実施例に
おいては、半導体ウェハ３００は第１と第２のＣＭＯＳ
デバイス３３４，３４５を有するＰ型ドープシリコン製
基板３０５と本発明によるシリコンカーバイド製横型Ｍ
ＯＳＦＥＴ３０７とを有する。第１ＣＭＯＳデバイス３
３４はＰＭＯＳトランジスタであり、第２ＣＭＯＳデバ
イス３４５はＮＭＯＳトランジスタである。この両者と
も従来設計のもので、従来プロセスにより形成される。
【００３８】かくして第１ＣＭＯＳデバイス３３４は、
Ｎドープタブ領域３３５とゲート３３８とこのゲート３
３８に接触してＰ型ソース領域３３６、Ｐ型ドレイン領
域３３９を有する。第２ＣＭＯＳデバイス３４５はＰド
ープタブ領域３４０とゲート３４３とこのゲート３４３
に接触するＮドープソース領域３４１、Ｎドープドレイ
ン領域３４４を有する。この実施例においては、シリコ
ンカーバイド製横型ＭＯＳＦＥＴ３０７はＰ型ドーパン
トを含むシリコンカーバイド層３１０とゲート３２１と
このゲート３２１に接触するＮドープソース領域３２
５、Ｎドープドレイン領域３３０を有する。ゲート３３
８，３４３，３２１は、ゲート酸化物、例えば二酸化シ
リコンの上に形成されたポリシリコン製である。
Ｎドープタブ領域３３５とゲート３３８とこのゲート３
３８に接触してＰ型ソース領域３３６、Ｐ型ドレイン領
域３３９を有する。第２ＣＭＯＳデバイス３４５はＰド
ープタブ領域３４０とゲート３４３とこのゲート３４３
に接触するＮドープソース領域３４１、Ｎドープドレイ
ン領域３４４を有する。この実施例においては、シリコ
ンカーバイド製横型ＭＯＳＦＥＴ３０７はＰ型ドーパン
トを含むシリコンカーバイド層３１０とゲート３２１と
このゲート３２１に接触するＮドープソース領域３２
５、Ｎドープドレイン領域３３０を有する。ゲート３３
８，３４３，３２１は、ゲート酸化物、例えば二酸化シ
リコンの上に形成されたポリシリコン製である。
【００３９】この構成においては、横型ＭＯＳＦＥＴ３
０７は１０Ｖ−３０Ｖあるいはそれ以上の破壊電圧を有
し、これは第１と第２のＣＭＯＳデバイス３３４，３４
５に対する３Ｖ−５Ｖの動作電圧より遙かに高い。この
実施例においては、横型ＭＯＳＦＥＴ３０７はパワーコ
ンバータ内のパワースイッチとして採用できる。本発明
の態様をさらに詳述する。
０７は１０Ｖ−３０Ｖあるいはそれ以上の破壊電圧を有
し、これは第１と第２のＣＭＯＳデバイス３３４，３４
５に対する３Ｖ−５Ｖの動作電圧より遙かに高い。この
実施例においては、横型ＭＯＳＦＥＴ３０７はパワーコ
ンバータ内のパワースイッチとして採用できる。本発明
の態様をさらに詳述する。
【００４０】半導体ウェハ３００を製造する本発明の方
法は、図２Ａ−Ｄに示したものであり、シリコンカーバ
イド製横型ＭＯＳＦＥＴ３０７をシリコンカーバイド層
のゲートレベルまで構成する。シリコンカーバイド層３
１０が形成された後、第１と第２のＣＭＯＳデバイス３
３４，３４５を基板３０５の上に構成し、基板３０５の
上でオーミック接点を構成する。ＣＭＯＳデバイス３３
４，３４５の形成後、プラズマ強化テトラエチルオルソ
シリケート酸化物（plasma enhanced tetraethyl ortho
silciate oxide（ＰＥＴＥＯＳ））の層３４６をＣＭＯ
Ｓデバイス３３４，３４５の上に従来通り堆積し、それ
らをＭＯＳＦＥＴ３０７のゲート酸化物とゲート形成プ
ロセスから切り離す。
法は、図２Ａ−Ｄに示したものであり、シリコンカーバ
イド製横型ＭＯＳＦＥＴ３０７をシリコンカーバイド層
のゲートレベルまで構成する。シリコンカーバイド層３
１０が形成された後、第１と第２のＣＭＯＳデバイス３
３４，３４５を基板３０５の上に構成し、基板３０５の
上でオーミック接点を構成する。ＣＭＯＳデバイス３３
４，３４５の形成後、プラズマ強化テトラエチルオルソ
シリケート酸化物（plasma enhanced tetraethyl ortho
silciate oxide（ＰＥＴＥＯＳ））の層３４６をＣＭＯ
Ｓデバイス３３４，３４５の上に従来通り堆積し、それ
らをＭＯＳＦＥＴ３０７のゲート酸化物とゲート形成プ
ロセスから切り離す。
【００４１】ＭＯＳＦＥＴ３０７のゲート酸化物層は、
９５０℃の再酸化アニールプロセスの後堆積される。そ
の後、ＭＯＳＦＥＴ３０７のゲート層、例えばポリシリ
コン層をゲート酸化物層の上に堆積する。これらの層を
従来通りパターン化し、エッチングしてゲート酸化物層
３１５とゲート３２０を形成する（図３Ａ）。金属製の
オーミック接点（図示せず）が、その後横型ＭＯＳＦＥ
Ｔ３０７に対し形成され、アルゴン中で９００℃でもっ
てアニールされ、その後約４５０℃でアニールされるＣ
ＭＯＳデバイスのオーミック接点を形成する。図３Ｂ
は、絶縁層３５０が、ＭＯＳＦＥＴデバイス３０７がＣ
ＭＯＳ回路内に集積される実施例でいかに表れるかを示
したものである。
９５０℃の再酸化アニールプロセスの後堆積される。そ
の後、ＭＯＳＦＥＴ３０７のゲート層、例えばポリシリ
コン層をゲート酸化物層の上に堆積する。これらの層を
従来通りパターン化し、エッチングしてゲート酸化物層
３１５とゲート３２０を形成する（図３Ａ）。金属製の
オーミック接点（図示せず）が、その後横型ＭＯＳＦＥ
Ｔ３０７に対し形成され、アルゴン中で９００℃でもっ
てアニールされ、その後約４５０℃でアニールされるＣ
ＭＯＳデバイスのオーミック接点を形成する。図３Ｂ
は、絶縁層３５０が、ＭＯＳＦＥＴデバイス３０７がＣ
ＭＯＳ回路内に集積される実施例でいかに表れるかを示
したものである。
【００４２】図４には、前に議論したＭＯＳＦＥＴとＣ
ＭＯＳデバイスが組み込まれたパワーコンバータ４００
のブロック図を示す。この実施例においては、パワーコ
ンバータ４００は絶縁トランス４１０と、この絶縁トラ
ンス４１０の一次巻き線４２０に接続された主サイドパ
ワースイッチ４１５を有する。パワーコンバータ４００
は、さらに副サイド制御駆動回路４２５を有し、この副
サイド制御駆動回路４２５は絶縁トランス４１０の二次
巻き線４３０に接続されている。パワーコンバータ４０
０内で用いられるスイッチは、本発明のＭＯＳＦＥＴを
用いることができる。
ＭＯＳデバイスが組み込まれたパワーコンバータ４００
のブロック図を示す。この実施例においては、パワーコ
ンバータ４００は絶縁トランス４１０と、この絶縁トラ
ンス４１０の一次巻き線４２０に接続された主サイドパ
ワースイッチ４１５を有する。パワーコンバータ４００
は、さらに副サイド制御駆動回路４２５を有し、この副
サイド制御駆動回路４２５は絶縁トランス４１０の二次
巻き線４３０に接続されている。パワーコンバータ４０
０内で用いられるスイッチは、本発明のＭＯＳＦＥＴを
用いることができる。
【００４３】本発明の一実施例によれば、パワーコンバ
ータ４００はさらに主サイドパワースイッチ４１５に接
続された主サイド制御駆動回路４３５と、副サイド制御
駆動回路４２５に接続された副サイド制御駆動回路４４
０とを有する。本発明の一実施例によれば、主サイド制
御駆動回路４３５，副サイド制御駆動回路４４０の一方
または両方はＣＭＯＳデバイスを含み、これは同一のシ
リコン製基板上にＭＯＳＦＥＴとして形成されたもので
ある。このＣＭＯＳデバイスは、ＭＯＳＦＥＴの破壊電
圧よりも遙かに低い動作電圧を有する。前に議論したよ
うにＭＯＳＦＥＴの破壊電圧はＣＭＯＳデバイスの動作
電圧よりも遙かに高い。パワーコンバータ４００はさら
に副サイド制御駆動回路４２５に接続された出力インダ
クタ４４５と、出力インダクタ４４５に接続された出力
キャパシタ４５０とを有する。
ータ４００はさらに主サイドパワースイッチ４１５に接
続された主サイド制御駆動回路４３５と、副サイド制御
駆動回路４２５に接続された副サイド制御駆動回路４４
０とを有する。本発明の一実施例によれば、主サイド制
御駆動回路４３５，副サイド制御駆動回路４４０の一方
または両方はＣＭＯＳデバイスを含み、これは同一のシ
リコン製基板上にＭＯＳＦＥＴとして形成されたもので
ある。このＣＭＯＳデバイスは、ＭＯＳＦＥＴの破壊電
圧よりも遙かに低い動作電圧を有する。前に議論したよ
うにＭＯＳＦＥＴの破壊電圧はＣＭＯＳデバイスの動作
電圧よりも遙かに高い。パワーコンバータ４００はさら
に副サイド制御駆動回路４２５に接続された出力インダ
クタ４４５と、出力インダクタ４４５に接続された出力
キャパシタ４５０とを有する。
【００４４】個別の磁気あるいは集積された磁気を用い
た他のパワーコンバータ、例えばハーフブリッジ、フル
ブリッジ、フライバック、ブーストコンバータも本発明
の範囲内に入る。本発明の変形例としては、１つの構成
要素を複数の構成要素で置換することおよびその逆を行
うこともできる。
た他のパワーコンバータ、例えばハーフブリッジ、フル
ブリッジ、フライバック、ブーストコンバータも本発明
の範囲内に入る。本発明の変形例としては、１つの構成
要素を複数の構成要素で置換することおよびその逆を行
うこともできる。
【図１】本発明により構成された横型ＭＯＳＦＥＴの実
施例を含む半導体ウェハ
施例を含む半導体ウェハ
【図２】Ａ 本発明の製造方法の第１ステップにおける
ＭＯＳＦＥＴの断面図 Ｂ 本発明の製造方法の第２ステップにおけるＭＯＳＦ
ＥＴの断面図 Ｃ 本発明の製造方法の第３ステップにおけるＭＯＳＦ
ＥＴの断面図 Ｄ 本発明の製造方法の第４ステップにおけるＭＯＳＦ
ＥＴの断面図 Ｅ 本発明のＭＯＳＦＥＴの他の実施例の断面図 Ｆ 本発明のＭＯＳＦＥＴの他の実施例の断面図
ＭＯＳＦＥＴの断面図 Ｂ 本発明の製造方法の第２ステップにおけるＭＯＳＦ
ＥＴの断面図 Ｃ 本発明の製造方法の第３ステップにおけるＭＯＳＦ
ＥＴの断面図 Ｄ 本発明の製造方法の第４ステップにおけるＭＯＳＦ
ＥＴの断面図 Ｅ 本発明のＭＯＳＦＥＴの他の実施例の断面図 Ｆ 本発明のＭＯＳＦＥＴの他の実施例の断面図
【図３】Ａ 本発明により構成されたシリコンカーバイ
ドの横型ＭＯＳＦＥＴとＣＭＯＳデバイスを採用した集
積構造の断面図 Ｂ 本発明により構成されたシリコンカーバイドの横型
ＭＯＳＦＥＴとＣＭＯＳデバイスと絶縁層を採用した集
積回路構造の断面図
ドの横型ＭＯＳＦＥＴとＣＭＯＳデバイスを採用した集
積構造の断面図 Ｂ 本発明により構成されたシリコンカーバイドの横型
ＭＯＳＦＥＴとＣＭＯＳデバイスと絶縁層を採用した集
積回路構造の断面図
【図４】ＭＯＳＦＥＴとＣＭＯＳデバイスを組み込んだ
パワーコンバータのブロック図
パワーコンバータのブロック図
１００ 半導体ウェハ １０５ 基板 １０７ 横型ＭＯＳＦＥＴ １１０ シリコンカーバイド層 １１５ ゲート酸化物層 １２０ ゲート層 １２１ ゲート構造 １２５ ソース領域 １３０ ドレイン領域 ２００ ＭＯＳＦＥＴ ２０５ 基板 ２０９ シリコントレンチ ２１０ シリコンカーバイド層 ２１５ ホトレジスト層 ２２５ ソース領域 ２３０ ドレイン領域 ２４０ 絶縁層 ３００ 半導体ウェハ ３０５ Ｐ型ドープシリコン製基板 ３０７ シリコンカーバイド製横型ＭＯＳＦＥＴ ３１０ シリコンカーバイド層 ３１５ ゲート酸化物層 ３２０，３２１，３３８，３４３ ゲート ３２５，３４１ Ｎドープソース領域 ３３０，３４４ Ｎドープドレイン領域 ３３４ 第１ＣＭＯＳデバイス ３３５ Ｎドープタブ領域 ３３６ Ｐ型ソース領域 ３３９ Ｐ型ドレイン領域 ３４０ Ｐドープタブ領域 ３４５ 第２ＣＭＯＳデバイス ３５０ 絶縁層 ４００ パワーコンバータ ４１０ 絶縁トランス ４１５ 主サイドパワースイッチ ４２０ 一次巻き線 ４２５ 副サイドパワースイッチ ４３０ 二次巻き線 ４３５ 主サイド制御駆動回路 ４４０ 副サイド制御駆動回路 ４４５ 出力インダクタ ４５０ 出力キャパシタ
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１８Ｂ (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ジャン タン アメリカ合衆国、07974 ニュージャージ ー、バーナーズビル、アンダーソン ヒル ロード 73Ｂ (72)発明者 アシュラフ ワギー ロトフィ アメリカ合衆国、08807 ニュージャージ ー、ブリッジウォーター、シャフター ロ ード 48
Claims (43)
- 【請求項１】 半導体ウェハの基板（１０５）上または
中に配置されたシリコンカーバイド層（１１０）と、 前記シリコンカーバイド層（１１０）上に形成されたゲ
ート（１２１）と、 前記シリコンカーバイド層内に配置され、前記ゲートか
ら横方向に離間したソース領域（１２５）とドレイン領
域（１３０）とを有することを特徴とする横型ＭＯＳＦ
ＥＴ。 - 【請求項２】 前記シリコンカーバイド層の破壊電圧
は、シリコンの破壊電圧よりも高いことを特徴とする請
求項１記載のＭＯＳＦＥＴ。 - 【請求項３】 前記シリコンカーバイド層は、１０Ｖ以
上の破壊電圧を有することを特徴とする請求項２記載の
ＭＯＳＦＥＴ。 - 【請求項４】 前記ソース領域とドレイン領域は、Ｎ型
ドーパントでドーピングされていることを特徴とする請
求項１記載のＭＯＳＦＥＴ。 - 【請求項５】 前記ソース領域とドレイン領域は、Ｐ型
ドーパントでドーピングされたタブ（ウェル）内に形成
されていることを特徴とする請求項１記載のＭＯＳＦＥ
Ｔ。 - 【請求項６】 前記基板内に形成された埋込型酸化物層
をさらに有することを特徴とする請求項１記載のＭＯＳ
ＦＥＴ。 - 【請求項７】 前記シリコンカーバイド層は基板上に形
成されていることを特徴とする請求項１記載のＭＯＳＦ
ＥＴ。 - 【請求項８】 前記基板は、シリコン製であり、 前記シリコンカーバイドは、３Ｃシリコンカーバイドで
あることを特徴とする請求項７記載のＭＯＳＦＥＴ。 - 【請求項９】 前記ＭＯＳＦＥＴはＣＭＯＳデバイスを
含む半導体ウェハ上に配置されていることを特徴とする
請求項１記載のＭＯＳＦＥＴ。 - 【請求項１０】 前記ＭＯＳＦＥＴはパワーコンバータ
のパワートレイン内に用いられるパワースイッチである
ことを特徴とする請求項１記載のＭＯＳＦＥＴ。 - 【請求項１１】 （Ａ） 基板上にシリコンカーバイド
層を形成するステップと、（Ｂ） 前記シリコンカーバ
イド層の上にゲートを形成するステップと、（Ｃ） 前
記シリコンカーバイド層内でかつ横方向にゲートから離
間したソース領域とドレイン領域を形成するステップと
を有することを特徴とする横型ＭＯＳＦＥＴの製造方
法。 - 【請求項１２】 （Ｄ） 前記ソース領域とドレイン領
域を１２００℃でアニールするステップをさらに有する
ことを特徴とする請求項１１記載の方法。 - 【請求項１３】 （Ｅ） 埋込型酸化物層を形成するス
テップをさらに有することを特徴とする請求項１１記載
の方法。 - 【請求項１４】 前記（Ｅ）ステップは、基板内に埋込
型酸化物層を形成することを特徴とする請求項１３記載
の方法。 - 【請求項１５】 前記（Ｃ）ステップは、シリコンカー
バイド層内にＮ型ドーパントを注入するステップを含む
ことを特徴とする請求項１１記載の方法。 - 【請求項１６】 前記（Ｃ）ステップは、Ｐ型ドーパン
トをドーピングしたタブ（ウェル）内にソース領域とド
レイン領域を形成するステップを含むことを特徴とする
請求項１１記載の方法。 - 【請求項１７】 前記（Ａ）ステップは、シリコンカー
バイド層を基板上に形成するステップを含むことを特徴
とする請求項１１記載の方法。 - 【請求項１８】 前記シリコンカーバイド層を基板上に
形成するステップは、３Ｃシリコンカーバイド層をシリ
コン製基板上に形成するステップを含むことを特徴とす
る請求項１７記載の方法。 - 【請求項１９】 （Ｆ） ＭＯＳＦＥＴをパワースイッ
チとして構成し、このＭＯＳＦＥＴをパワーコンバータ
内に集積するステップをさらに有することを特徴とする
請求項１１記載の方法。 - 【請求項２０】 ＣＭＯＳデバイスを含む半導体ウェハ
上にＭＯＳＦＥＴを形成することを特徴とする請求項１
１記載の方法。 - 【請求項２１】 絶縁トランスと、 前記絶縁トランスの一次巻き線に接続された主サイドパ
ワースイッチと、前記絶縁トランスの二次巻き線に接続
された副サイドパワースイッチと、 前記主サイドパワースイッチと副サイドパワースイッチ
の少なくとも一方は、シリコンウェハの基板上または中
に形成されたＭＯＳＦＥＴであり、 前記副サイドパワースイッチに接続され、シリコン基板
上に形成されたＣＭＯＳデバイスを有する駆動回路と、 前記ＭＯＳＦＥＴはＣＭＯＳデバイスの動作電圧よりも
高い破壊電圧を有し、 前記副サイドパワースイッチに接続された出力インダク
タと、 前記出力インダクタに接続された出力キャパシタとを有
することを特徴とするパワーコンバータ。 - 【請求項２２】 前記ＭＯＳＦＥＴは、 前記基板上または中に配置されたシリコンカーバイド層
と、 前記シリコンカーバイド層上に形成されたゲートと、 前記シリコンカーバイド層内に配置され、前記ゲートか
ら横方向に離間したソース領域とドレイン領域とを有す
ることを特徴とする請求項２１記載のパワーコンバー
タ。 - 【請求項２３】 動作電圧が３Ｖ−５Ｖの範囲で、破壊
電圧が１０Ｖ−３０Ｖの範囲であることを特徴とする請
求項２１記載のパワーコンバータ。 - 【請求項２４】 埋込型酸化物層をさらに有することを
特徴とする請求項２１記載のパワーコンバータ。 - 【請求項２５】 前記埋込型酸化物層は、基板内に配置
されることを特徴とする請求項２４記載のパワーコンバ
ータ。 - 【請求項２６】 前記ソース領域とドレイン領域はＮ型
ドーパントでドーピングされていることを特徴とする請
求項２１記載のパワーコンバータ。 - 【請求項２７】 前記シリコンカーバイドは３Ｃシリコ
ンカーバイドであることを特徴とする請求項２１記載の
パワーコンバータ。 - 【請求項２８】 前記ソース領域とドレイン領域はＰ型
ドーパントでドーピングされたタブ（ウェル）内に形成
されていることを特徴とする請求項２１記載のパワーコ
ンバータ。 - 【請求項２９】 前記シリコンカーバイド層はシリコン
製基板上に形成されることを特徴とする請求項２１記載
のパワーコンバータ。 - 【請求項３０】 前記ゲートはポリシリコンを有し、 前記基板はＰ型ドーパントでドーピングされたシリコン
製であることを特徴とする請求項２１記載のパワーコン
バータ。 - 【請求項３１】 （Ａ） 絶縁トランスを形成するステ
ップと、 （Ｂ） 前記絶縁トランスの一次巻き線に接続された主
サイドパワースイッチを形成するステップと、 （Ｃ） 前記絶縁トランスの二次巻き線に接続された副
サイドパワースイッチと、前記主サイドパワースイッチ
と副サイドパワースイッチの少なくとも一方は、シリコ
ンウェハの基板上または中に形成されたＭＯＳＦＥＴで
あり、 （Ｄ） 前記副サイドパワースイッチに接続され、シリ
コン基板上に形成されたＣＭＯＳデバイスを有する駆動
回路と、前記ＭＯＳＦＥＴはＣＭＯＳデバイスの動作電
圧よりも高い破壊電圧を有し、 （Ｅ） 前記副サイドパワースイッチに接続された出力
インダクタを形成するステップと、 （Ｆ） 前記出力インダクタに接続された出力キャパシ
タを形成するステップとを有することを特徴とするパワ
ーコンバータの製造方法。 - 【請求項３２】 前記ＭＯＳＦＥＴを形成するステップ
は、 （Ｇ） 前記基板上または中に配置されたシリコンカー
バイド層を形成するステップと、 （Ｈ） 前記シリコンカーバイド層上に形成されたゲー
トを形成するステップと、 （Ｉ） 前記シリコンカーバイド層内に配置され、前記
ゲートから横方向に離間したソース領域とドレイン領域
を形成するステップとを有することを特徴とする請求項
３１記載の方法。 - 【請求項３３】 （Ｊ） 前記ソース領域とドレイン領
域を１２００℃でアニールするステップをさらに有する
ことを特徴とする請求項３１記載の方法。 - 【請求項３４】 （Ｋ） 埋込型酸化物層を形成するス
テップをさらに有することを特徴とする請求項３１記載
の方法。 - 【請求項３５】 前記（Ｋ）ステップは、基板内に埋込
型酸化物層を形成することを特徴とする請求項３４記載
の方法。 - 【請求項３６】 前記（Ｉ）ステップは、シリコンカー
バイド層内にＮ型ドーパントを注入するステップを含む
ことを特徴とする請求項３１記載の方法。 - 【請求項３７】 前記（Ｉ）ステップは、Ｐ型ドーパン
トをドーピングしたタブ（ウェル）内にソース領域とド
レイン領域を形成するステップを含むことを特徴とする
請求項３１記載の方法。 - 【請求項３８】 前記（Ｇ）ステップは、シリコンカー
バイド層を基板上に形成するステップを含むことを特徴
とする請求項３１記載の方法。 - 【請求項３９】 前記シリコンカーバイド層を基板上に
形成するステップは、３Ｃシリコンカーバイド層をシリ
コン製基板上に形成するステップを含むことを特徴とす
る請求項３１記載の方法。 - 【請求項４０】 （Ｌ） ＣＶＤプロセスを用いてシリ
コンカーバイド層の上に酸化物層を形成するステップを
さらに有することを特徴とする請求項３１記載の方法。 - 【請求項４１】 （Ｍ） 前記酸化物層を９５０℃でア
ニールするステップをさらに有することを特徴とする請
求項４０記載の方法。 - 【請求項４２】 前記（Ｇ）ステップは、３Ｃシリコン
カーバイド層を形成するステップをさらに有することを
特徴とする請求項３１記載の方法。 - 【請求項４３】 ＣＭＯＳデバイスを形成するステップ
は、３Ｖから５Ｖの範囲の動作電圧を有するＣＭＯＳデ
バイスを形成し、 前記ＭＯＳＦＥＴを形成するステップは、１０Ｖから３
０Ｖの範囲の破壊電圧を有するＭＯＳＦＥＴを形成する
ことを特徴とする請求項３１記載の方法。
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