JPH07254706A

JPH07254706A - 高電圧デバイス構造およびその製造方法

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Publication number: JPH07254706A
Application number: JP6295181A
Authority: JP
Inventors: Satwinder Malhi; マルヒサットウィンダー
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1993-11-29
Filing date: 1994-11-29
Publication date: 1995-10-03
Also published as: US5589695A

Abstract

(57)【要約】【目的】シリコンを基盤にするパワーデバイスよりも
優れた特性を有する高電圧パワーデバイスを得る。【構成】本高電圧デバイス構造（１０）はシリコンを
基盤にするパワーデバイスと非シリコンを基盤にするパ
ワーデバイスとのハイブリッドデバイスであって、シリ
コン基板のみを使用して形成されるデバイスと比較して
低いＲ_ds(ON)を有し、シリコン基板領域（１２）上に形
成された制御回路（１４）を含んでいる。高電圧回路
（１６）は非シリコン基板領域（１８）中に形成され
る。接続回路（３４）は制御回路（１４）を高電圧回路
（１６）と接続し、シリコン基板のみまたは非シリコン
基板のみから形成されるデバイスと比較して、進歩した
制御回路特性および進歩した高電圧回路特性を有する高
電圧デバイス構造（１０）を形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に半導体デバイス
およびそのプロセスに関するものであり、更に詳細には
高性能の高電圧デバイス構造とそのような構造を作製す
るための方法とに関する。

【０００２】

【従来の技術】半導体産業の中で成長を続ける分野は高
電圧／大電力用のパワーデバイスおよび集積回路の製造
分野にある。この発展する技術分野において重要な要素
となるのはパワーＭＯＳＦＥＴである。パワーＭＯＳＦ
ＥＴのようなパワーデバイスはメカニカルリレーと同様
な動作をし、メカニカルリレーと比較してより小型でよ
り信頼できる点で優れている。パワーＭＯＳＦＥＴは、
自動車、通信、消費財、データ処理、工業用・軍需用製
品および装置等の幅広い分野にわたる用途を有してい
る。例えば、パワーＭＯＳＦＥＴは電動機、ランプ、お
よび表示装置に対する駆動手段として使用できる。ほと
んどのパワーＭＯＳＦＥＴはシリコン中に作製される。
しかし、シリコン中に構築されるパワーＭＯＳＦＥＴの
魅力的な動作特性については既に理論的な性能限界に近
づいている。

【０００３】

【発明の概要】従って、シリコンを基盤にするパワーデ
バイスに付随する限界を克服する、進歩した高電圧パワ
ーデバイスに対する需要が存在する。

【０００４】高電圧、大電力デバイスの価格を更に低減
するために、進歩した動作特性を提供する進歩した高電
圧デバイスに対する需要が存在する。

【０００５】従って、本発明は、既知の高電圧デバイス
構造およびそのような構造を作製するための方法に付随
する欠点や限界を克服ないしは低減化する、高性能の高
電圧パワーデバイスおよびそのようなデバイスを作製す
る方法を提供する。

【０００６】本発明の１つの実施態様は、シリコン基板
のみを用いて形成されるデバイスと比較して低いオン状
態のドレイン−ソース間抵抗Ｒ_ds(ON)を有し、シリコン
基板領域中に形成された制御回路を含む進歩した高電圧
パワーデバイスである。高電圧回路は非シリコンの基板
領域上に形成され、その基板は良好な良度指数（ｆｉｇ
ｕｒｅ−ｏｆ−ｍｅｒｉｔ）を有し、高電圧ドリフト領
域において低いＲ_ds(O _N)を有する。接続回路が、制御回
路を高電圧回路へ接続して、シリコン基板領域のみから
作製されるデバイスや非シリコン基板領域のみから作製
されるデバイスと比べて進歩した制御回路特性を有し、
進歩した高電圧回路特性を有する高電圧デバイス構造を
形成する。

【０００７】本発明の技術的な特長は、既知のパワーデ
バイスよりも低いＲ_ds(ON)を有する、進歩した、高性能
の高電圧デバイスを提供することである。Ｒ_ds(ON)が低
いことによってこの高電圧デバイスの”良度指数”は増
大する。デバイスの良度指数は、そのデバイスの固有の
オン状態抵抗Ｒｓｐに関連しており、デバイスのＲ_ds
_(ON)に直接影響する。デバイスの良度指数が高いこと
は、そのデバイスがより効率的で、従って、パワーデバ
イス応用に関してより経済的であることを意味する。

【０００８】本発明の別の技術的特長は、本発明がシリ
コン基板上に制御回路を作製するために確立された技術
を使用できること、および、シリコン基板を有するデバ
イスが有するよりも高い良度指数を、従ってより低いＲ
_ds(ON)を有する材料から高電圧回路を形成するために確
立された技術を使用できるということである。この高電
圧材料は、例えば、ＧａＡＳあるいはＳｉＣでよい。上
記の２つの確立された技術を組み合わせることの結果、
制御回路と高電圧回路の両方を作製するためのハイブリ
ッド製造プロセスが得られ、それは協同的に既知のデバ
イスプロセス技術の特長を活用したものとなる。

【０００９】本発明およびそれの利用形態と特長とは以
下の図面を参照した詳細な説明から最もよく理解でき
る。

【００１０】

【実施例】本発明の例示実施例は図面を参照することで
最も良く理解できる。図面において、対応する要素に対
して同じ符号を用いてある。

【００１１】もし、半導体パワーデバイスをコスト的に
大した犠牲を払うことなく、進歩した論理およびアナロ
グプロセスと一体化することができれば、高性能の制御
システムが可能となる。そのような高機能の制御システ
ムは、複数のセンサー入力を受け取り、アナログ信号の
判断および処理を実行し、決定および制御機能を提供
し、そして同一チップ上のパワー入力で以て複数の負荷
を駆動する。そのようなシステムが動作するためには、
半導体パワーデバイスは低い固有オン抵抗（Ｒ_sp）を持
たなければならない。例えば、本発明の実施例は、進歩
した論理およびアナログプロセスと両立し、好ましいＲ
_spを有する先端的な６０ボルト・パワーデバイスモジュ
ールを開発することを可能にする。これは、最大化すべ
き便利な”良度指数”表現として１／Ｒ_spという表現に
結びつく。

【００１２】１９９３年２月２２日付けで出願され、テ
キサスインスツルメンツ社に譲渡された”高性能、高電
圧動作のためのデバイスおよび方法（Ｄｅｖｉｃｅａ
ｎｄＭｅｔｈｏｄｆｏｒＨｉｇｈ−Ｐｅｒｆｏｒ
ｍａｎｃｅＨｉｇｈ−ＶｏｌｔａｇｅＯｐｅｒａｔ
ｉｏｎ）”と称する、ＳａｔｗｉｎｄｅｒＭａｌｈｉ
による米国特許出願第（ＴＩ−１７７１４）号（以下で
Ｍａｌｈｉと呼ぶ）はＭＯＳ入力特性を持った高電圧デ
バイスについて述べている。Ｍａｌｈｉはここに参考の
ために引用する。これはＧａＡｓおよびＳｉＣ等の基板
用の材料の性質や良度指数について述べている。特にＭ
ａｌｈｉは、次の関係式に従って良度指数を最大化でき
ると説明している。

【数１】ここで、εは誘電率、μはキャリアの移動度、そしてＥ
ｃ³はアバランシェ電界強度である。次の表１は、高電
圧パワーデバイス動作にとって魅力的であると考えられ
る数種類の材料候補について性質をリストアップしたも
のである。

【００１３】

【表１】

【００１４】表１に示されたように、ＧａＡｓおよびＳ
ｉＣは、高電圧デバイスを作製するうえで、それぞれ、
１桁および２桁程度の性能改善を可能とする能力を有し
ている。しかし、ＧａＡＳまたはＳｉＣ中にエンハンス
メントモードのＭＯＳＦＥＴを作製することは困難であ
る。例えば、ＧａＡｓ技術では高品質のゲート絶縁体を
作成することに問題がある。同様な問題点はＳｉＣの使
用を制限する。

【００１５】低電圧側での応用を意図した、進歩したＣ
ＭＯＳおよびＢｉＣＭＯＳプロセス中に統合するのに適
した、進歩した、最適化された表面電界低減（ＲＥＳＵ
ＲＦ）、低濃度ドープの金属酸化物半導体（ＬＤＭＯ
Ｓ）デバイスについて、Ｔ．Ｅｆｌａｎｄ等が１９９２
年の国際電子デバイス会議（ＩＥＤＭ）で発表した論
文”進歩した論理プロセスと両立する最適化されたＲＥ
ＳＵＲＦＬＤＭＯＳ論理デバイスモジュール（Ａｎ
ＯｐｔｉｍｉｚｅｄＲＥＳＵＲＦＬＤＭＯＳＬｏｇ
ｉｃＤｅｖｉｃｅＭｏｄｕｌｅＣｏｍｐａｔｉｂ
ｌｅｗｉｔｈＡｄｖａｎｃｅＬｏｇｉｃＰｒｏｃ
ｅｓｓｅｓ）”ｐｐ．２３７−４１の中で述べている
（以下、Ｅｆｌａｎｄとして引用する）。それらのデバ
イスは８４ボルトおよび９７ボルトという降伏電圧とＣ
ＭＯＳレベルのゲート駆動において優れたＲｓｐ特性を
有している。Ｅｆｌａｎｄの説明をここに参考のために
引用する。Ｅｆｌａｎｄのデバイスは、本発明の実施例
が示すように、ＬＤＭＯＳデバイスのＲ_ds(ON)を改善す
るためにＧａＡｓやＳｉＣを用いて優れた移動度や降伏
電界強度を得るように更に改善することができる。しか
し、ＧａＡｓやＳｉＣ上に良好なゲート酸化物を成長さ
せるプロセス技術は現時点では存在せず、その開発のた
めには更に１０ないし２０年は掛かるであろう。

【００１６】従って、本発明の実施例は、ＧａＡｓまた
はＳｉＣパワーデバイスの初期的な実現化の最良の選択
として、それらのハイブリッド構造を包含している。そ
れらのパワーデバイスは、例えば、バルクシリコン中に
エピタキシャル成長させたＧａＡｓまたはＳｉＣの中に
作製された高電圧（ＨＶ）ドリフト領域を有し、バルク
シリコン中に作製された真性の低電圧（ＬＶ）ＭＯＳＦ
ＥＴを含むようなものであってよい。図１はこの実施例
を示している。別の１つの実施例では、ＧａＡｓまたは
ＳｉＣを、図２に示すように、ＳｉＯ₂層の上に堆積さ
せても構わない。あるいは、図３に示すように、２チッ
プ方式も可能である。これらの実現化については、図１
ないし図３に関連して以下に詳細に説明する。

【００１７】図１を更に詳細に参照すると、パワーデバ
イス１０のいくつかの実施例のうちの１つが示されてい
る。シリコン基板１２上で、ＬＶＭＯＳＦＥＴ領域１
４はシリコン基板１２中へ直接的に構築されており、一
方、ＨＶドリフト領域１６は、例えば、シリコン基板１
２内のトレンチ１９中の、ＧａＡｓやＳｉＣのような高
い良度指数を有する材料から形成されたＮ層１８中に構
築される。ＬＶＭＯＳＦＥＴ領域１４はＰ基板領域１
２を含み、その中にはドープされたＰ＋領域２０、Ｎ＋
領域２２、およびＮ＋領域２４が含まれる。ソースコネ
クタ２６がＰ＋領域２０とＮ＋領域２２とをつないでい
る。ゲート領域２８はゲート酸化物層３０とＮ＋層３２
とを含んでいる。共通コネクタ３４はＮ層１８のＮ＋領
域３８とＮ＋領域２４とをつないでいる。酸化物層４０
はドレイン４４へつながるＮ＋領域４２とＮ＋領域３８
とをつないでいる。

【００１８】図２は本発明の別の実施例を示しており、
それは図１のパワーデバイス１０のものと類似の材料で
構成された、パワーデバイス５０の形態となっている。
パワーデバイス５０とパワーデバイス１０との差は、ド
リフト領域１６がトレンチ１９中のエピタキシャルに成
長させたものではなく、ＳｉＯ₂層５２上へ堆積させた
ものである点である。ＳｉＯ₂層５２は信頼性のある各
種の製造方法を用いて形成することができる。従って、
パワーデバイス５０はシリコン基板１２上に形成され、
図１に関連して上述したようなＬＶＭＯＳＦＥＴ１
４’を含む。ドリフト領域１６’がＳｉＯ₂層５２上に
形成され、ＬＶＭＯＳＦＥＴ１４’のＮ＋領域２４と
共通につながるＮ＋領域３８を含む。ドレイン４４のＮ
＋領域４２はＮ領域１８中に埋め込まれる。パワーデバ
イス５０がパワーデバイス１０よりも優れている点は、
ドリフト領域１６’のＮ領域１８を分離するためにＳｉ
Ｏ₂層５２を形成する時には、トレンチ１９を形成して
基板領域１８をエピタキシャル成長させることに付随す
る材料の質の問題が生じないということである。

【００１９】図３は、２個の異なるチップを使用するパ
ワーデバイス６０という形態の別の実施例を示す。パワ
ーデバイス６０は、シリコン基板６２上のＬＶＭＯＳ
ＦＥＴ１４’’という形態の制御回路と、ＧａＡｓまた
はＳｉＣ基板６４上に形成されたドリフト領域１６’’
とを提供する。ドリフト領域１６’’はそれぞれ図１お
よび図２のドリフト領域１６および１６’と本質的に同
じように機能するが、ＧａＡｓやＳｉＣあるいはその他
の高良度指数を有する材料基板上に形成されている。接
続６６がＰ基板６４をソース接続２６へつなぎ、パワー
デバイス６０のためのパワーデバイス動作を引き起こ
す。制御回路１４’’およびドリフト領域１６’’はリ
ード６６を介してパッケージレベルで接続され互いに配
線されよう。

【００２０】図４ａないし図４ｆおよび図５ａないし図
５ｃは図３のパワーデバイス６０を作製する１つの方式
を示す。ＬＶＭＯＳＦＥＴ制御回路１４’’に対する
製造プロセスは、図４ａに示されたようなシリコン基板
６２から始まり、その上にフィールド酸化物層３６が形
成される。本発明を実施するために、寸法および層の厚
さは厳密なものを要求されるものではないが、それらは
本発明の実施例の各構成要素の相対的な寸法関係を示す
ように選ばれている。従って、図４ｂはフィールド酸化
物層３６が例えば、約１ミクロンの厚さのＬＯＣＯＳフ
ィールド酸化物であることを示している。次に図４ｃに
示すように、ゲート酸化物層３０が約５００Åの厚さに
形成される。次に、５０００Åの多結晶シリコン層３２
が形成され、これはオキシ三塩化リンガスを用いてＮ＋
ドープされる。図４ｄはこの工程を示す。図４ｅでは、
多結晶シリコン層３２がエッチされて、ゲート酸化物層
３０上にＮ＋領域３２が形成される。ゲート酸化物層３
０は次にエッチされてシリコン基板６２が露出される。
次にシリコン基板６２がドープされ、Ｎ＋領域２２およ
び２４が形成される。最後に、Ｐ＋領域２０が基板６２
中へパターン形成されて、ＬＶＭＯＳＦＥＴチップ１
４’’が形成される。これによってＬＶＭＯＳＦＥＴ
チップ１４’’の各材料部分の形成が完了する。この形
成のためにソース接続２６、ゲート接続２８、および共
通接続３４が設けられる。

【００２１】図５ａは、ドリフト領域１６の形成がＧａ
ＡｓまたはＳｉＣ基板６４から始まることを示してい
る。基板６４上でＮ形拡散が行われてＮ領域１８が形成
される。Ｎ領域１８上を覆って、図５ｂに示すように、
フィールド酸化物層４０がパターン形成される。次に、
図５ｃに示すように、Ｎ領域１８がＮ＋材料でドープさ
れてＮ＋領域３８および４２が形成され、それらは最終
的にはパワーデバイス６０のドリフト領域チップ１
６’’をもたらす。これによってドリフト領域チップ１
６’’の各材料部分の形成が完了する。この形成のため
に、共通接続３４およびドレイン接続４４が設けられ
る。

【００２２】図１ないし図３の例示実施例は数多くの技
術的な特長を有している。特に、１つの技術的な特長
は、既知の技術によってＬＶＭＯＳＦＥＴ領域１４、
１４’、および１４’’の制御回路の形成が可能であ
り、他方、既知のもっと簡単な製造プロセスによってド
リフト領域１６、１６’、および１６’’の作製が可能
であるということである。ＧａＡｓまたはＳｉＣ材料に
対する製造プロセスはシリコンを基盤にする技術の技術
的な洗練さ、または技量を有していない。しかし、ドリ
フト領域１６、１６’、および１６’’の作製にはゲー
ト酸化物が必要ではない。これらの例示実施例は、従っ
て、高性能、高電圧パワーデバイスの形成において、半
導体デバイスのための製造技術の現在の段階を最適化す
るものである。

【００２３】例示実施例はシリコン技術の技術的な洗練
さの特長を利用しており、ＧａＡｓおよびＳｉＣ等の高
い良度指数を持つ材料の低減化されたドレイン抵抗を利
用している。この結果は、Ｒ_ds(ON)を１０倍程度に低減
化できるハイブリッドデバイスとなる。従って、本発明
の実施例は、バルクシリコン基板デバイスが必要とする
のと同じ結果をもたらすために必要な面積の１０分の１
しか要求しない。これによってシリコン基板パワーデバ
イスの１０倍の性能を持ったパワーデバイスが得られ
る。この結果は大幅なコスト削減につながる。

【００２４】

【動作】例示実施例の構造と製造とについて説明したの
で、それらの動作は容易に理解できよう。しかし、完全
を期するため、図６は実施例をより完全に説明するため
の回路図を提供している。図６を参照すると、回路図７
０は、図３のＬＶＭＯＳＦＥＴ部分１４’’に関する
回路図が、ドリフト領域１６’’につながるＭＯＳＦＥ
Ｔとしての動作を表していることが分かる。図６のドリ
フト領域１６’’は図３の単一チップ構成に関連してお
り、本質的にＪＦＥＴとして動作する。実際、図１およ
び図２のＭＯＳＦＥＴ部分１４および１４’は、それぞ
れ図３のＬＶＭＯＳＦＥＴ１４’’と同じように動作
する。同様に、図１および図２のドリフト領域１６およ
び１６’は図３のドリフト領域１６’’と同じように動
作する。ゲート接続２８は、ソース接続２６へつながる
とともに、ドリフト領域１６’’およびＬＶＭＯＳＦ
ＥＴ領域１４’’へつながっている。ドレイン４２は、
本発明の実施例が協同的に動作する他の回路へつなが
る。この結果、パワーデバイス６０はシリコンを基盤に
するパワーデバイスの好ましい制御特性を持ち、またＧ
ａＡｓまたはＳｉＣパワーデバイスのみが提供できる低
Ｒ_ds(ON)という特性も持つことになる。

【００２５】要約すると、例示の実施例は、シリコン基
板のみを使用して形成されるデバイスと比較して低いＲ
_ds(ON)を有する、進歩した高電圧パワーデバイスを提供
する。本パワーデバイスはシリコン基板領域に形成され
た低電圧制御デバイスを含む制御回路を含む。高電圧回
路は高電圧ドリフト領域を含み、非シリコンの基板領域
中に形成される。高電圧回路は、シリコン基板を基盤に
して等価的な構成に作製された高電圧回路と比較してよ
り低いＲ_ds(ON)を有する。接続回路が前記制御回路を前
記高電圧回路と接続し、シリコン基板デバイスの制御回
路動作特性を有し、高い良度指数を有する材料で形成さ
れた高電圧デバイスのＲ_ds(ON)特性を有する高電圧デバ
イス構造を形成する。

【００２６】本発明は上述のように特定の実施例に関し
て説明してきたが、この説明は限定的な意図のものでは
ない。本発明のその他の実施例とともに、開示された実
施例に対する各種の修正が可能であることは、本明細書
を参照することで当業者には明らかであろう。従って、
本発明の特許請求の範囲はそのような修正や実施例を本
発明の範囲に包含されるものと解釈されるべきである。

【００２７】以上の説明に関して更に以下の項を開示す
る。（１）シリコン基板のみを使用して形成されるデバイス
と比較して低いＲ_ds(ON)を有する高電圧パワーデバイス
であって、シリコン基板領域上に形成されて、前記高電
圧パワーデバイスの動作を制御するための低電圧制御デ
バイスを含む制御回路、非シリコンの基板領域中に形成
されて、シリコン基板を基盤にして等価的な構成に作製
される高電圧回路のＲ_ds(ON)と比較してより低いＲ
_ds(ON)を有し、前記高電圧パワーデバイスからの高電圧
を供給するための高電圧ドリフト領域を含む高電圧回
路、および前記制御回路を前記高電圧回路と接続して、
シリコンを基盤にするパワーデバイスの制御回路動作特
性を有し、純粋にシリコンを基盤にするパワーデバイス
よりも高い良度指数を有する材料で作製されたパワーデ
バイスの高電圧回路動作特性を有する高電圧デバイス構
造を形成する接続回路、を含む高電圧パワーデバイス。

【００２８】（２）第１項記載のデバイスであって、前
記非シリコン基板領域がＧａＡｓ基板領域を含んでいる
デバイス。

【００２９】（３）第１項記載のデバイスであって、前
記非シリコン基板領域がＳｉＣ基板領域を含んでいるデ
バイス。

【００３０】（４）第１項記載のデバイスであって、前
記高電圧ドリフト領域が前記シリコン領域のトレンチ中
に形成されたデバイス。

【００３１】（５）第１項記載のデバイスであって、前
記高電圧ドリフト領域が、前記シリコン基板領域を前記
高電圧ドリフト領域から分離するＳｉＯ₂領域の上に形
成されたデバイス。

【００３２】（６）第１項記載のデバイスであって、前
記シリコン基板領域が第１のチップ上に形成され、前記
非シリコン基板領域が第２のチップ上に形成され、前記
第１のチップが前記第２のチップとが互いに別個のもの
であるデバイス。

【００３３】（７）第１項記載のデバイスであって、前
記制御回路が低電圧ＭＯＳＦＥＴを含んでいるデバイ
ス。

【００３４】（８）高電圧パワーデバイスのＲ_ds(ON)を
低下させるための方法であって、シリコン基板領域上に
形成された低電圧制御デバイスを含む制御回路を使用し
て前記高電圧パワーデバイスの動作を制御すること、シ
リコン基板を基盤にして等価的な構成に作製される高電
圧回路よりも低いＲ _ds(ON)を有する非シリコン基板領域
中に形成され、高電圧ドリフト領域を含む高電圧回路を
使用して、前記高電圧パワーデバイスから高電圧を供給
すること、および前記制御回路を前記高電圧回路と接続
して、シリコンを基盤にするパワーデバイスの制御回路
動作特性を有し、純粋にシリコンを基盤にするパワーデ
バイスよりも高い良度指数を有する材料で作製されたパ
ワーデバイスの高電圧回路動作特性を有する高電圧デバ
イス構造を形成すること、の工程を含む方法。

【００３５】（９）第８項記載の方法であって、前記高
電圧を供給する工程が更に、ＧａＡｓ基板領域を含む非
シリコン基板領域から前記高電圧を供給する工程を含ん
でいる方法。

【００３６】（１０）第８項記載の方法であって、前記
高電圧を供給する工程が更に、ＳｉＣ基板領域を含む非
シリコン基板領域から前記高電圧を供給する工程を含ん
でいる方法。

【００３７】（１１）第８項記載の方法であって、前記
高電圧を供給する工程が更に、前記シリコン領域のトレ
ンチ中に形成された高電圧ドリフト領域から前記高電圧
を供給する工程を含んでいる方法。

【００３８】（１２）第８項記載の方法であって、前記
高電圧を供給する工程が更に、高電圧ドリフト領域であ
って、前記シリコン基板領域を前記高電圧ドリフト領域
から分離するＳｉＯ₂領域の上に形成された高電圧ドリ
フト領域を有する高電圧回路から前記高電圧を供給する
工程を含んでいる方法。

【００３９】（１３）第８項記載の方法であって、前記
制御工程が更に第１のチップ上に形成されたシリコン基
板領域上に形成された制御回路を使用して前記高電圧パ
ワーデバイスの動作を制御する工程を含み、また前記高
電圧を供給する工程が更に第２のチップ上に形成された
非シリコン基板領域上に形成された高電圧回路から前記
高電圧を供給する工程を含み、前記第１のチップと前記
第２のチップとが互いに別個のものである方法。

【００４０】（１４）第８項記載の方法であって、前記
制御工程が更に、前記制御回路を低電圧ＭＯＳＦＥＴと
して制御する工程を含んでいる方法。

【００４１】（１５）シリコン基板のみを用いて形成さ
れるデバイスと比較して低いＲ_ds(ON)を有する高電圧パ
ワーデバイスを作製する方法であって、シリコン基板領
域上に、前記高電圧パワーデバイスの動作を制御するた
めの低電圧制御デバイスを含む制御回路を形成するこ
と、シリコン基板を基盤にして等価的な構成に作製され
る高電圧回路のＲ_ds(ON)よりも低いＲ_ds(ON)を有する非
シリコン基板領域中に、前記高電圧パワーデバイスから
高電圧を供給するための高電圧ドリフト領域を含む高電
圧回路を形成すること、および前記制御回路を前記高電
圧回路と接続して、シリコンを基盤にするパワーデバイ
スの制御回路動作特性を有し、純粋にシリコンを基盤に
するパワーデバイスよりも高い良度指数を有する材料で
作製されたパワーデバイスの高電圧回路動作特性を有す
る高電圧デバイス構造を形成するための接続回路を形成
すること、の工程を含む方法。

【００４２】（１６）第１５項記載の方法であって、前
記高電圧回路を形成する工程が更に、ＧａＡｓ基板領域
から前記非シリコン基板領域を形成する工程を含んでい
る方法。

【００４３】（１７）第１５項記載の方法であって、前
記高電圧回路を形成する工程が更に、ＳｉＣ基板領域か
ら前記非シリコン基板領域を形成する工程を含んでいる
方法。

【００４４】（１８）第１５項記載の方法であって、前
記高電圧回路を形成する工程が更に、前記シリコン領域
のトレンチ中に前記高電圧ドリフト領域を形成する工程
を含んでいる方法。

【００４５】（１９）第１５項記載の方法であって、前
記高電圧回路を形成する工程が更に、前記シリコン基板
領域を前記高電圧ドリフト領域から分離するＳｉＯ₂領
域の上に前記高電圧ドリフト領域を形成する工程を含ん
でいる方法。

【００４６】（２０）第１５項記載の方法であって、前
記制御回路を形成する工程が更に、第１のチップ上に前
記シリコン基板領域を形成し、第２のチップ上に前記非
シリコン基板領域を形成する工程を含み、前記第１のチ
ップと前記第２のチップとが互いに別個のものである方
法。

【００４７】（２１）進歩した高電圧デバイス構造（１
０、５０、または６０）はシリコンを基盤にするパワー
デバイスと非シリコンを基盤にするパワーデバイスとの
ハイブリッドデバイスであって、シリコン基板のみを使
用して形成されるデバイスと比較して低いＲ_ds(ON)を有
し、シリコン基板領域（１２または６２）上に形成され
た制御回路（１４、１４’、または１４’’）を含んで
いる。高電圧回路（１６、１６’、または１６’’）は
非シリコン基板領域（１８）中に形成される。接続回路
（３４および６６）は制御回路（１４、１４’、または
１４’’）を高電圧回路（１６、１６’、または１
６’’）と接続し、シリコン基板のみまたは非シリコン
基板のみから形成されるデバイスと比較して、進歩した
制御回路特性および進歩した高電圧回路特性を有する高
電圧デバイス構造（１０、５０、または６０）を形成す
る。

【図面の簡単な説明】

【図１】本発明に従って形成された高電圧デバイス。

【図２】本発明の別の１つの実施例。

【図３】本発明の２チップ構成例であり、シリコンの低
電圧ＭＯＳＦＥＴと、高電圧ドリフトＧａＡｓまたはＳ
ｉＣチップとの組み合わせ。

【図４】ａないしｆは図３のシリコンを基盤にする低電
圧ＭＯＳＦＥＴに関する製造プロセス。

【図５】ａないしｃは図３の高電圧チップに関する製造
プロセス。

【図６】図３の実施例の動作を示す電気回路図。

【符号の説明】

１０パワーデバイス１２シリコン基板１４，１４’，１４’’ ＬＶＭＯＳＦＥＴ領域１６，１６’，１６’’ ＨＶドリフト領域１８Ｎ層１９トレンチ２０Ｐ＋領域２２Ｎ＋領域２４Ｎ＋領域２６ソースコネクタ２８ゲート領域３０ゲート酸化物層３２Ｎ＋層３４共通コネクタ３６フィールド酸化物層３８Ｎ＋領域４０酸化物層４２Ｎ＋領域４４ドレイン５０パワーデバイス５２ＳｉＯ₂層６０パワーデバイス６２シリコン基板６４ＧａＡｓまたはＳｉＣ基板６６接続

Claims

【特許請求の範囲】

【請求項１】シリコン基板のみを使用して形成される
デバイスと比較して低いドレインソース抵抗Ｒ_ds(ON)を
有する高電圧パワーデバイスであって、シリコン基板領域上に形成されて、前記高電圧パワーデ
バイスの動作を制御するための低電圧制御デバイスを含
む制御回路、非シリコンの基板領域中に形成されて、シリコン基板を
基盤にして等価的な構成に作製される高電圧回路のドレ
インソース抵抗Ｒ_ds(ON)と比較してより低いドレインソ
ース抵抗Ｒ_ds(ON)を有し、前記高電圧パワーデバイスか
らの高電圧を供給するための高電圧ドリフト領域を含む
高電圧回路、および前記制御回路を前記高電圧回路と接
続して、シリコンを基盤にするパワーデバイスの制御回
路動作特性を有し、純粋にシリコンを基盤にするパワー
デバイスよりも高い良度指数を有する材料で作製された
パワーデバイスの高電圧回路動作特性を有する高電圧デ
バイス構造を形成する接続回路、を含む高電圧パワーデ
バイス。
【請求項２】高電圧パワーデバイスのドレインソース
抵抗Ｒ_ds(ON)を低下させるための方法であって、シリコン基板領域上に形成された低電圧制御デバイスを
含む制御回路を使用して前記高電圧パワーデバイスの動
作を制御すること、シリコン基板を基盤にして等価的な構成に作製される高
電圧回路よりも低いドレインソース抵抗Ｒ_ds(ON)を有す
る非シリコン基板領域中に形成され、高電圧ドリフト領
域を含む高電圧回路を使用して、前記高電圧パワーデバ
イスから高電圧を供給すること、および前記制御回路を
前記高電圧回路と接続して、シリコンを基盤にするパワ
ーデバイスの制御回路動作特性を有し、純粋にシリコン
を基盤にするパワーデバイスよりも高い良度指数を有す
る材料で作製されたパワーデバイスの高電圧回路動作特
性を有する高電圧デバイス構造を形成すること、の工程
を含む方法。