JP2001160577A - 半導体装置の製造方法と半導体ウェハ - Google Patents
半導体装置の製造方法と半導体ウェハInfo
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Abstract
(57)【要約】
【課題】 半導体装置の製造工程で用いられるレジスト
パターンの特性ばらつきを防止することが可能な半導体
装置の製造方法を提供する。 【解決手段】 シリコンウェハ上に第１のチップ領域と
第２のチップ領域を設ける第１の工程と、ここで、前記
第２のチップ領域は、複数の特性評価領域からなり、前
記第１のチップ領域に形成される第１のレジストパター
ンのパターン密度に基づいて、前記特性評価領域（のサ
イズを決定する第２の工程とからなり、ここで、前記パ
ターン密度は、所定の領域に形成されるレジストパター
ンの占める面積と前記所定の領域の面積との面積比を示
す半導体装置の製造方法を提供する。
パターンの特性ばらつきを防止することが可能な半導体
装置の製造方法を提供する。 【解決手段】 シリコンウェハ上に第１のチップ領域と
第２のチップ領域を設ける第１の工程と、ここで、前記
第２のチップ領域は、複数の特性評価領域からなり、前
記第１のチップ領域に形成される第１のレジストパター
ンのパターン密度に基づいて、前記特性評価領域（のサ
イズを決定する第２の工程とからなり、ここで、前記パ
ターン密度は、所定の領域に形成されるレジストパター
ンの占める面積と前記所定の領域の面積との面積比を示
す半導体装置の製造方法を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法と半導体ウェハに関し、特に、シリコンウェハ上に
レジストマスクを用いてレジストパターンが形成される
工程を含む半導体装置の製造方法と半導体ウェハに関す
る。
方法と半導体ウェハに関し、特に、シリコンウェハ上に
レジストマスクを用いてレジストパターンが形成される
工程を含む半導体装置の製造方法と半導体ウェハに関す
る。
【０００２】
【従来の技術】従来、半導体装置を製造する場合、半導
体チップ（シリコンウェハ）上に形成されたトランジス
タなどの素子は、その半導体チップ上に形成された配線
を用いて相互に接続され、所望の回路が実現される。
体チップ（シリコンウェハ）上に形成されたトランジス
タなどの素子は、その半導体チップ上に形成された配線
を用いて相互に接続され、所望の回路が実現される。
【０００３】ここで、半導体チップ上に形成されるゲー
ト電極や配線のパターンの密度には疎密が存在する。例
えば、半導体チップ外周部には、ボンディングパッドが
形成される。ボンディングパッドが形成される領域やそ
の近傍には回路素子が配置されない。このように、半導
体チップ外周部には、パターン密度が小さい（疎であ
る）空き領域が存在する。
ト電極や配線のパターンの密度には疎密が存在する。例
えば、半導体チップ外周部には、ボンディングパッドが
形成される。ボンディングパッドが形成される領域やそ
の近傍には回路素子が配置されない。このように、半導
体チップ外周部には、パターン密度が小さい（疎であ
る）空き領域が存在する。
【０００４】シリコンウェハ上に形成されるゲート電極
や配線のパターン密度に疎密が存在する場合、本来設計
されたゲート電極や配線の寸法よりも、シリコンウェハ
上に形成されるゲート電極や配線の寸法が小さく（細
く）なる。その結果、シリコンウェハ上に形成されるゲ
ート電極や配線のサイズにばらつきが発生する。その理
由は以下のように考えられる。
や配線のパターン密度に疎密が存在する場合、本来設計
されたゲート電極や配線の寸法よりも、シリコンウェハ
上に形成されるゲート電極や配線の寸法が小さく（細
く）なる。その結果、シリコンウェハ上に形成されるゲ
ート電極や配線のサイズにばらつきが発生する。その理
由は以下のように考えられる。
【０００５】半導体装置の製造工程において、ゲート電
極や配線の形成など微細加工が行われる場合、フォトレ
ジストが用いられる。以下にフォトレジストの例とし
て、ポジ形フォトレジストパターンの形成方法を説明す
る。まずシリコンウェハ上にレジスト材料を塗布してレ
ジスト層が形成される。次に、所定のマスクを用いてそ
のレジスト層が露光される。露光された部分にあるレジ
スト材料が光反応を起こし、レジスト現像用の溶媒に対
して可溶となる。そのレジスト現像用の溶媒を用いてレ
ジスト層が現像される。そして、露光されない部分のレ
ジスト材料のみが残存しレジストパターンとして形成さ
れる。
極や配線の形成など微細加工が行われる場合、フォトレ
ジストが用いられる。以下にフォトレジストの例とし
て、ポジ形フォトレジストパターンの形成方法を説明す
る。まずシリコンウェハ上にレジスト材料を塗布してレ
ジスト層が形成される。次に、所定のマスクを用いてそ
のレジスト層が露光される。露光された部分にあるレジ
スト材料が光反応を起こし、レジスト現像用の溶媒に対
して可溶となる。そのレジスト現像用の溶媒を用いてレ
ジスト層が現像される。そして、露光されない部分のレ
ジスト材料のみが残存しレジストパターンとして形成さ
れる。
【０００６】一般的に、シリコンウェハ上に形成された
レジストパターンは疎密を有する。この場合、そのレジ
ストパターン現像時において、レジストパターンが疎な
部分ではレジストパターンが密な部分と比べて現像が早
く進む。この現像速度の違いは、レジストパターンの疎
な部分では相対的に現像液が過剰となり、現像が速くす
すむものと思われる。結果として、レジストパターンが
疎な部分ではレジストパターンが密な部分よりも過剰に
現像される。上記のレジストパターンをマスクとしてゲ
ート電極や配線が形成される。このため、形成されるゲ
ート電極や配線のサイズにばらつきが発生する。
レジストパターンは疎密を有する。この場合、そのレジ
ストパターン現像時において、レジストパターンが疎な
部分ではレジストパターンが密な部分と比べて現像が早
く進む。この現像速度の違いは、レジストパターンの疎
な部分では相対的に現像液が過剰となり、現像が速くす
すむものと思われる。結果として、レジストパターンが
疎な部分ではレジストパターンが密な部分よりも過剰に
現像される。上記のレジストパターンをマスクとしてゲ
ート電極や配線が形成される。このため、形成されるゲ
ート電極や配線のサイズにばらつきが発生する。
【０００７】ゲート電極で特性のばらつきが発生した場
合、しきい値電圧が変化する。また、配線で特性のばら
つきが発生した場合、配線容量および配線抵抗が変化す
る。いずれの場合においても、製造された半導体回路の
動作に支障をきたす。最悪の場合、配線の断線、さらに
それらの接続部分における断線などが引き起こされる。
その結果、形成される素子自体が不良となることがあ
る。
合、しきい値電圧が変化する。また、配線で特性のばら
つきが発生した場合、配線容量および配線抵抗が変化す
る。いずれの場合においても、製造された半導体回路の
動作に支障をきたす。最悪の場合、配線の断線、さらに
それらの接続部分における断線などが引き起こされる。
その結果、形成される素子自体が不良となることがあ
る。
【０００８】また、シリコンウェハ上に製品となるべき
製品チップ以外にテスト用にテグチップ（ＴＥＧ（Ｔｅ
ｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）チップ）が形成さ
れる。このＴＥＧチップを用いて、プロセス、デバイ
ス、及び回路の評価、解析が行われる。このＴＥＧチッ
プは、ＴＥＧを含むＴＥＧ領域を有する。ここで、ＴＥ
Ｇは、シリコンウェハ上に形成される素子の特性や配線
の形成状態をモニタするために、互いにサイズが異なる
複数の素子や互いに線幅や長さが異なる配線パターンか
ら構成される。
製品チップ以外にテスト用にテグチップ（ＴＥＧ（Ｔｅ
ｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）チップ）が形成さ
れる。このＴＥＧチップを用いて、プロセス、デバイ
ス、及び回路の評価、解析が行われる。このＴＥＧチッ
プは、ＴＥＧを含むＴＥＧ領域を有する。ここで、ＴＥ
Ｇは、シリコンウェハ上に形成される素子の特性や配線
の形成状態をモニタするために、互いにサイズが異なる
複数の素子や互いに線幅や長さが異なる配線パターンか
ら構成される。
【０００９】ＴＥＧチップを構成するＴＥＧ領域には複
数のパッドも設けられている。ＴＥＧを構成する各素子
や各配線はパッドと接続される。検査装置の探針をその
パッドに当てることによって、ＴＥＧを構成する各素子
や各配線の特性がモニタされる。そのパッドのサイズは
素子や配線よりも大きい。このため、パッドがＴＥＧ領
域の面積の大半を占める。
数のパッドも設けられている。ＴＥＧを構成する各素子
や各配線はパッドと接続される。検査装置の探針をその
パッドに当てることによって、ＴＥＧを構成する各素子
や各配線の特性がモニタされる。そのパッドのサイズは
素子や配線よりも大きい。このため、パッドがＴＥＧ領
域の面積の大半を占める。
【００１０】従って、このＴＥＧチップは、製品チップ
に比べてパターン密度が低い。製造される製品チップが
６４ＭＤＲＡＭの場合、ゲート電極における製品チップ
のパターン密度は３６．３％、ＴＥＧチップのパターン
密度は１５．３％である。今後製品チップの集積度が向
上しても、ＴＥＧチップのパターン密度の向上は難し
い。これは、ＴＥＧチップを構成するＴＥＧ領域のパタ
ーン密度は、ＴＥＧ領域の面積の大半を占める複数のパ
ッドのサイズによって制約を受けるためである。
に比べてパターン密度が低い。製造される製品チップが
６４ＭＤＲＡＭの場合、ゲート電極における製品チップ
のパターン密度は３６．３％、ＴＥＧチップのパターン
密度は１５．３％である。今後製品チップの集積度が向
上しても、ＴＥＧチップのパターン密度の向上は難し
い。これは、ＴＥＧチップを構成するＴＥＧ領域のパタ
ーン密度は、ＴＥＧ領域の面積の大半を占める複数のパ
ッドのサイズによって制約を受けるためである。
【００１１】このように、シリコンウェハ上で、製品チ
ップとＴＥＧチップに素子や配線を形成する場合、製品
チップとＴＥＧチップのパターン密度に疎密が生じる。
このため、製品チップとＴＥＧチップに形成される素子
や配線のサイズにばらつきが生じる。
ップとＴＥＧチップに素子や配線を形成する場合、製品
チップとＴＥＧチップのパターン密度に疎密が生じる。
このため、製品チップとＴＥＧチップに形成される素子
や配線のサイズにばらつきが生じる。
【００１２】特に、ＴＥＧチップの素子や配線は、上述
のように製品チップの素子や配線よりもパターン密度が
疎である領域に配置される。従って、ＴＥＧチップの素
子や配線は、予め設計されていたサイズとは異なるサイ
ズで形成される。その結果、形成されたＴＥＧチップの
素子や配線を用いて、予定された素子の特性を正確にモ
ニタすることができないという不都合が生じる。特に、
ＴＥＧチップに形成されるゲート電極で、上記に示す不
都合が生じ易い。
のように製品チップの素子や配線よりもパターン密度が
疎である領域に配置される。従って、ＴＥＧチップの素
子や配線は、予め設計されていたサイズとは異なるサイ
ズで形成される。その結果、形成されたＴＥＧチップの
素子や配線を用いて、予定された素子の特性を正確にモ
ニタすることができないという不都合が生じる。特に、
ＴＥＧチップに形成されるゲート電極で、上記に示す不
都合が生じ易い。
【００１３】このようなゲート電極や配線の特性に発生
するばらつきを防止するための技術が、特開平４−１３
０７０９号公報（第１の従来技術）に開示されている。
第１の従来技術では、半導体チップ内の空き領域に、回
路接続とは無関係の配線パターン（ダミーパターン）が
配置されている。図１３は、第１の従来技術における半
導体記憶装置およびその製造方法を示す断面図である。
図１３によると、半導体基板１０１上には、実パターン
１０２が形成される領域と、実パターン１０２が形成さ
れない領域がある。実パターン１０２が形成されない領
域には、ダミーパターン１０３が形成される。これによ
り、半導体基板１０１に形成されるパターンの疎密が緩
和される。この結果、半導体基板１０１に形成される配
線のサイズのばらつきが防止される。
するばらつきを防止するための技術が、特開平４−１３
０７０９号公報（第１の従来技術）に開示されている。
第１の従来技術では、半導体チップ内の空き領域に、回
路接続とは無関係の配線パターン（ダミーパターン）が
配置されている。図１３は、第１の従来技術における半
導体記憶装置およびその製造方法を示す断面図である。
図１３によると、半導体基板１０１上には、実パターン
１０２が形成される領域と、実パターン１０２が形成さ
れない領域がある。実パターン１０２が形成されない領
域には、ダミーパターン１０３が形成される。これによ
り、半導体基板１０１に形成されるパターンの疎密が緩
和される。この結果、半導体基板１０１に形成される配
線のサイズのばらつきが防止される。
【００１４】他に、上記に示されるゲート電極や配線の
特性に発生するばらつきを防止するための技術が、特開
平９−３１１４３２号公報（第２の従来技術）に開示さ
れている。第２の従来技術では、半導体チップ上にフォ
トレジストをマスクとしてパターンが形成される。この
パターン形成方法では、実パターンの形成されていない
空き領域に、実パターンと同程度のパターン幅を有する
ダミーパターンが形成される。ダミーパターンが形成さ
れた空き領域のパターン密度は、実パターンの形成され
ている領域のパターン密度とほぼ同じである。
特性に発生するばらつきを防止するための技術が、特開
平９−３１１４３２号公報（第２の従来技術）に開示さ
れている。第２の従来技術では、半導体チップ上にフォ
トレジストをマスクとしてパターンが形成される。この
パターン形成方法では、実パターンの形成されていない
空き領域に、実パターンと同程度のパターン幅を有する
ダミーパターンが形成される。ダミーパターンが形成さ
れた空き領域のパターン密度は、実パターンの形成され
ている領域のパターン密度とほぼ同じである。
【００１５】図１４は、第２の従来技術における半導体
装置のパターン形成方法によって形成されたパターンを
示す平面図である。図１４では、製品チップ１１１とＴ
ＥＧチップ１１２が隣接して設けられている。製品チッ
プ１１１はゲート電極１１３を含む。ＴＥＧチップ１１
２はゲート電極１１３、不純物領域１１４、及びダミー
パターン１１６を含む。不純物領域１１４はＴＥＧの一
部を構成する。製品チップ１１１とＴＥＧチップ１１２
は、スクライブ領域１１５で隔てられている。このスク
ライブ領域１１５は、チップの分離時に使用される。こ
こで、ダミーパターン１１６のパターン幅はゲート電極
１１３のパターン幅とほぼ等しい。ダミーパターン１１
６のパターン密度はゲート電極１１３のパターン密度と
ほぼ等しい。このように、図１４に示すように、第２の
従来技術では、製品チップ１１１とＴＥＧチップ１１２
でパターン密度がほぼ一様化されている。第２の従来技
術は、ゲート電極や配線のサイズのばらつきを防止す
る。
装置のパターン形成方法によって形成されたパターンを
示す平面図である。図１４では、製品チップ１１１とＴ
ＥＧチップ１１２が隣接して設けられている。製品チッ
プ１１１はゲート電極１１３を含む。ＴＥＧチップ１１
２はゲート電極１１３、不純物領域１１４、及びダミー
パターン１１６を含む。不純物領域１１４はＴＥＧの一
部を構成する。製品チップ１１１とＴＥＧチップ１１２
は、スクライブ領域１１５で隔てられている。このスク
ライブ領域１１５は、チップの分離時に使用される。こ
こで、ダミーパターン１１６のパターン幅はゲート電極
１１３のパターン幅とほぼ等しい。ダミーパターン１１
６のパターン密度はゲート電極１１３のパターン密度と
ほぼ等しい。このように、図１４に示すように、第２の
従来技術では、製品チップ１１１とＴＥＧチップ１１２
でパターン密度がほぼ一様化されている。第２の従来技
術は、ゲート電極や配線のサイズのばらつきを防止す
る。
【００１６】
【発明が解決しようとする課題】第２の従来技術による
と、ＴＥＧチップ領域において、ＴＥＧが形成される領
域にＴＥＧの設計の他にダミーパターンの設計が必要と
なる。このため、ＴＥＧチップ領域の設計が複雑にな
る。
と、ＴＥＧチップ領域において、ＴＥＧが形成される領
域にＴＥＧの設計の他にダミーパターンの設計が必要と
なる。このため、ＴＥＧチップ領域の設計が複雑にな
る。
【００１７】従って、本発明の課題は、ＴＥＧが形成さ
れるＴＥＧ領域の密度が、製品チップ領域のパターン密
度に調整された半導体装置の製造方法と半導体ウェハを
提供することにある。
れるＴＥＧ領域の密度が、製品チップ領域のパターン密
度に調整された半導体装置の製造方法と半導体ウェハを
提供することにある。
【００１８】本発明の他の課題は、レジストパターンの
サイズのばらつきを防止することが可能な半導体装置の
製造方法と半導体ウェハを提供することにある。
サイズのばらつきを防止することが可能な半導体装置の
製造方法と半導体ウェハを提供することにある。
【００１９】本発明のさらに他の課題は、ＴＥＧチップ
領域の密度の局所的なばらつきが防止されるように調整
された半導体装置の製造方法と半導体ウェハを提供する
ことにある。
領域の密度の局所的なばらつきが防止されるように調整
された半導体装置の製造方法と半導体ウェハを提供する
ことにある。
【００２０】
【課題を解決するための手段】その課題を解決するため
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）付きで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうち少なくとも１つ
の技術的事項との一致・対応関係を明白にしているが、
その請求項対応の技術的事項が実施の形態の技術的事項
に限定されることを示すためのものではない。
の手段が、下記のように表現される。その表現中の請求
項対応の技術的事項には、括弧（）付きで、番号、記号
等が添記されている。その番号、記号等は、請求項対応
の技術的事項と実施の複数・形態のうち少なくとも１つ
の技術的事項との一致・対応関係を明白にしているが、
その請求項対応の技術的事項が実施の形態の技術的事項
に限定されることを示すためのものではない。
【００２１】上記の課題を解決するために、（ａ）シリ
コンウェハ上に第１のチップ領域（２）と第２のチップ
領域（３）を設けるステップと、ここで、第２のチップ
領域は、複数の特性評価領域（３６，３７）からなり、
（ｂ）第１のチップ領域（２）に形成される第１のレジ
ストパターン（５４）のパターン密度に基づいて、特性
評価領域（３６，３７）のサイズを決定するステップ
と、ここで、パターン密度は、所定の領域に形成される
レジストパターンの占める面積と所定の領域の面積との
面積比を示す、半導体装置の製造方法を提供する。
コンウェハ上に第１のチップ領域（２）と第２のチップ
領域（３）を設けるステップと、ここで、第２のチップ
領域は、複数の特性評価領域（３６，３７）からなり、
（ｂ）第１のチップ領域（２）に形成される第１のレジ
ストパターン（５４）のパターン密度に基づいて、特性
評価領域（３６，３７）のサイズを決定するステップ
と、ここで、パターン密度は、所定の領域に形成される
レジストパターンの占める面積と所定の領域の面積との
面積比を示す、半導体装置の製造方法を提供する。
【００２２】上記の半導体装置の製造方法において、
（ｂ）ステップは、第１のチップ領域（２）に形成され
る第１のレジストパターン（４３，５４）のパターン密
度が、第２のチップ領域（３）に形成される第２のレジ
ストパターン（４４，５５）のパターン密度の１／４倍
以上かつ４倍以下となるように、特性評価領域（３６，
３７）のサイズを決定するステップからなることが可能
である。
（ｂ）ステップは、第１のチップ領域（２）に形成され
る第１のレジストパターン（４３，５４）のパターン密
度が、第２のチップ領域（３）に形成される第２のレジ
ストパターン（４４，５５）のパターン密度の１／４倍
以上かつ４倍以下となるように、特性評価領域（３６，
３７）のサイズを決定するステップからなることが可能
である。
【００２３】上記の半導体装置の製造方法において、複
数の特性評価領域（３６，３７）の各々は、第１の領域
（３１）と、第２の領域（３２，３３）からなり、第１
の領域（３１）のサイズと第１の領域（３１）のパター
ン密度が予め定められており、第２の領域（３２，３
３）のパターン密度が一定であって、第１のチップ領域
（２）に形成される第１のレジストパターン（４３，５
４）のパターン密度に基づいて、第２の領域（３２，３
３）のサイズが決定されることが可能である。
数の特性評価領域（３６，３７）の各々は、第１の領域
（３１）と、第２の領域（３２，３３）からなり、第１
の領域（３１）のサイズと第１の領域（３１）のパター
ン密度が予め定められており、第２の領域（３２，３
３）のパターン密度が一定であって、第１のチップ領域
（２）に形成される第１のレジストパターン（４３，５
４）のパターン密度に基づいて、第２の領域（３２，３
３）のサイズが決定されることが可能である。
【００２４】上記の半導体装置の製造方法において、第
２の領域（３２）のパターン密度が１であることが可能
である。
２の領域（３２）のパターン密度が１であることが可能
である。
【００２５】上記の半導体装置の製造方法において、複
数の特性評価領域（３７）の各々は、第１の領域（３
１）と、第２の領域（３３）からなり、第１の領域（３
１）のサイズと第１の領域（３１）のパターン密度が予
め定められており、第１のチップ領域（２）に形成され
る第１のレジストパターン（５４）のパターン密度に基
づいて、第２の領域（３３）のサイズと第２の領域（３
３）のパターン密度とが決定されることが可能である。
数の特性評価領域（３７）の各々は、第１の領域（３
１）と、第２の領域（３３）からなり、第１の領域（３
１）のサイズと第１の領域（３１）のパターン密度が予
め定められており、第１のチップ領域（２）に形成され
る第１のレジストパターン（５４）のパターン密度に基
づいて、第２の領域（３３）のサイズと第２の領域（３
３）のパターン密度とが決定されることが可能である。
【００２６】上記の半導体装置の製造方法において、第
２の領域（３３）のパターン密度は、予め定められた複
数の密度値から選択されることが可能である。
２の領域（３３）のパターン密度は、予め定められた複
数の密度値から選択されることが可能である。
【００２７】上記の半導体装置の製造方法において、第
２の領域（３３）に形成されるレジストパターンは、予
め定められた複数のレジストパターンから、第２の領域
（３３）のパターン密度に基づいて選択されることが可
能である。
２の領域（３３）に形成されるレジストパターンは、予
め定められた複数のレジストパターンから、第２の領域
（３３）のパターン密度に基づいて選択されることが可
能である。
【００２８】上記の半導体装置の製造方法において、第
１の領域（３１）は、特性評価用デバイスのみからな
り、第２の領域（３２，３３）は、特性評価用デバイス
を含まないことが可能である。
１の領域（３１）は、特性評価用デバイスのみからな
り、第２の領域（３２，３３）は、特性評価用デバイス
を含まないことが可能である。
【００２９】また、上記の課題を解決するために、
（ａ）シリコンウェハ上に第１のチップ領域（２）と第
２のチップ領域（３）を設けるステップと、ここで、第
２のチップ領域（３）は、複数の特性評価領域（３６，
３７）からなり、（ｂ）第１のチップ領域（２）に複数
プロセスの各々において形成される第１のレジストパタ
ーン（４３，５４）のパターン密度に基づいて、特性評
価領域（３６，３７）のサイズを決定するステップと、
パターン密度は、所定の領域に形成されるレジストパタ
ーンの占める面積と所定の領域の面積との面積比を示
す、半導体装置の製造方法を提供する。
（ａ）シリコンウェハ上に第１のチップ領域（２）と第
２のチップ領域（３）を設けるステップと、ここで、第
２のチップ領域（３）は、複数の特性評価領域（３６，
３７）からなり、（ｂ）第１のチップ領域（２）に複数
プロセスの各々において形成される第１のレジストパタ
ーン（４３，５４）のパターン密度に基づいて、特性評
価領域（３６，３７）のサイズを決定するステップと、
パターン密度は、所定の領域に形成されるレジストパタ
ーンの占める面積と所定の領域の面積との面積比を示
す、半導体装置の製造方法を提供する。
【００３０】上記の半導体装置の製造方法において、
（ｂ）ステップは、第２のチップ領域（３）に形成され
る第２のレジストパターン（４４，５５）のパターン密
度が、複数のプロセスに渡って第１のレジストパターン
（４３，５４）のパターン密度の１／４倍以上かつ４倍
以下となるように、特性評価領域（３６，３７）のサイ
ズを決定するステップからなることが可能である。
（ｂ）ステップは、第２のチップ領域（３）に形成され
る第２のレジストパターン（４４，５５）のパターン密
度が、複数のプロセスに渡って第１のレジストパターン
（４３，５４）のパターン密度の１／４倍以上かつ４倍
以下となるように、特性評価領域（３６，３７）のサイ
ズを決定するステップからなることが可能である。
【００３１】上記の半導体装置の製造方法において、複
数の特性評価領域（３６）の各々は、第１の領域（３
１）と、第２の領域（３２）からなり、第１の領域（３
１）のサイズと第１の領域（３１）のパターン密度が予
め定められており、第２の領域（３２）のパターン密度
が１であって、第１のレジストパターン（４３）の形成
時に、第１のレジストパターン（４３）のパターン密度
が、特性評価領域に形成される各第３のレジストパター
ン（４４）のパターン密度の１／４倍以上かつ４倍以下
となるように、第２の領域（３２）のサイズが決定され
ることが可能である。
数の特性評価領域（３６）の各々は、第１の領域（３
１）と、第２の領域（３２）からなり、第１の領域（３
１）のサイズと第１の領域（３１）のパターン密度が予
め定められており、第２の領域（３２）のパターン密度
が１であって、第１のレジストパターン（４３）の形成
時に、第１のレジストパターン（４３）のパターン密度
が、特性評価領域に形成される各第３のレジストパター
ン（４４）のパターン密度の１／４倍以上かつ４倍以下
となるように、第２の領域（３２）のサイズが決定され
ることが可能である。
【００３２】上記の半導体装置の製造方法において、複
数の特性評価領域（３７）の各々は、第１の領域（３
１）と、第２の領域（３３）からなり、第１の領域（３
１）のサイズと第１の領域（３１）のパターン密度が予
め定められており、第１のレジストパターン（５４）の
形成時に、複数のプロセスの各々において形成される第
１のレジストパターン（５４）のパターン密度が、特性
評価領域（３７）に形成される第３のレジストパターン
（５５）のパターン密度の１／４倍以上かつ４倍以下と
なるように、第２の領域（３３）のサイズと、第２の領
域（３３）の各パターン密度が定められることが可能で
ある。
数の特性評価領域（３７）の各々は、第１の領域（３
１）と、第２の領域（３３）からなり、第１の領域（３
１）のサイズと第１の領域（３１）のパターン密度が予
め定められており、第１のレジストパターン（５４）の
形成時に、複数のプロセスの各々において形成される第
１のレジストパターン（５４）のパターン密度が、特性
評価領域（３７）に形成される第３のレジストパターン
（５５）のパターン密度の１／４倍以上かつ４倍以下と
なるように、第２の領域（３３）のサイズと、第２の領
域（３３）の各パターン密度が定められることが可能で
ある。
【００３３】上記の半導体装置の製造方法において、第
２の領域（３３）のパターン密度は、予め定められた複
数の値から選択されることが可能である。
２の領域（３３）のパターン密度は、予め定められた複
数の値から選択されることが可能である。
【００３４】上記の半導体装置の製造方法において、第
２の領域（３３）に形成される第４のレジストパターン
は、予め定められた複数のレジストパターンの中から、
第２の領域（３３）のパターン密度に基づいて選択され
ることが可能である。
２の領域（３３）に形成される第４のレジストパターン
は、予め定められた複数のレジストパターンの中から、
第２の領域（３３）のパターン密度に基づいて選択され
ることが可能である。
【００３５】上記の半導体装置の製造方法において、第
１の領域（３１）は、特性評価用デバイスのみからな
り、第２の領域（３２，３３）は、特性評価用デバイス
を含まないことが可能である。
１の領域（３１）は、特性評価用デバイスのみからな
り、第２の領域（３２，３３）は、特性評価用デバイス
を含まないことが可能である。
【００３６】さらに、上記の課題を解決するために、製
品となるべき回路パターンが形成される第１のチップ領
域（２）と、複数の特性評価領域（３６，３７）から構
成される第２のチップ領域（３）からなり、第１のチッ
プ領域（２）に形成される第１のレジストパターン（４
３，５４）のパターン密度に基づいて、特性評価領域の
サイズが決定され、ここで、パターン密度は、所定の領
域に形成されるレジストパターンの占める面積と所定の
領域の面積との面積比を示す半導体ウェハを提供する。
品となるべき回路パターンが形成される第１のチップ領
域（２）と、複数の特性評価領域（３６，３７）から構
成される第２のチップ領域（３）からなり、第１のチッ
プ領域（２）に形成される第１のレジストパターン（４
３，５４）のパターン密度に基づいて、特性評価領域の
サイズが決定され、ここで、パターン密度は、所定の領
域に形成されるレジストパターンの占める面積と所定の
領域の面積との面積比を示す半導体ウェハを提供する。
【００３７】上記の半導体ウェハにおいて、第１のチッ
プ領域（２）に形成される第１のレジストパターン（４
３，５４）のパターン密度が、第２のチップ領域（３）
に形成される第２のレジストパターン（４４，５５）の
パターン密度の１／４倍以上かつ４倍以下となるよう
に、各特性評価領域（３６，３７）のサイズが決定され
ることが可能である。
プ領域（２）に形成される第１のレジストパターン（４
３，５４）のパターン密度が、第２のチップ領域（３）
に形成される第２のレジストパターン（４４，５５）の
パターン密度の１／４倍以上かつ４倍以下となるよう
に、各特性評価領域（３６，３７）のサイズが決定され
ることが可能である。
【００３８】上記の半導体ウェハにおいて、複数の特性
評価領域（３６，３７）の各々は、第１の領域（３１）
と、第２の領域（３２，３３）からなり、第１の領域
（３１）のサイズと第１の領域（３１）のパターン密度
が予め定められており、第２の領域（３３）のパターン
密度が予め定められており、第１のチップ領域（２）に
形成される第１のレジストパターン（４３，５４）のパ
ターン密度に基づいて、第２の領域（３３）のサイズが
決定されることが可能である。
評価領域（３６，３７）の各々は、第１の領域（３１）
と、第２の領域（３２，３３）からなり、第１の領域
（３１）のサイズと第１の領域（３１）のパターン密度
が予め定められており、第２の領域（３３）のパターン
密度が予め定められており、第１のチップ領域（２）に
形成される第１のレジストパターン（４３，５４）のパ
ターン密度に基づいて、第２の領域（３３）のサイズが
決定されることが可能である。
【００３９】上記の半導体ウェハにおいて、複数の特性
評価領域（３６，３７）の各々は、第１の領域（３１）
と、第２の領域（３２，３３）からなり、第１の領域
（３１）のサイズと第１の領域（３１）のパターン密度
が予め定められており、第１のチップ領域（２）に形成
される第１のレジストパターン（４３，５４）のパター
ン密度に基づいて、第２の領域（３３）のサイズと第２
の領域（３３）のパターン密度とが決定されることが可
能である。
評価領域（３６，３７）の各々は、第１の領域（３１）
と、第２の領域（３２，３３）からなり、第１の領域
（３１）のサイズと第１の領域（３１）のパターン密度
が予め定められており、第１のチップ領域（２）に形成
される第１のレジストパターン（４３，５４）のパター
ン密度に基づいて、第２の領域（３３）のサイズと第２
の領域（３３）のパターン密度とが決定されることが可
能である。
【００４０】上記の半導体ウェハにおいて、第１の領域
（３１）は、特性評価用デバイスのみからなり、第２の
領域（３２，３３）は、特性評価用デバイスを含まない
ことが可能である。
（３１）は、特性評価用デバイスのみからなり、第２の
領域（３２，３３）は、特性評価用デバイスを含まない
ことが可能である。
【００４１】
【発明の実施の形態】以下、図面を参照して、本発明に
おける半導体装置の製造方法を説明する。
おける半導体装置の製造方法を説明する。
【００４２】まず、本発明における半導体装置の第１の
実施形態を以下に示す。
実施形態を以下に示す。
【００４３】図１によると、シリコンウェハ１上に、メ
ッシュに切られた複数のチップ領域が設けられる。チッ
プ領域の形状は、Ｘ軸方向にＸｒ、Ｙ軸方向にＹｒの長
さを持った矩形である。この複数のチップ領域は、製品
チップ領域２とＴＥＧチップ領域３からなる。製品チッ
プ領域２には、所望の半導体回路が形成される。ＴＥＧ
チップ領域３には、特性評価用のデバイスが形成され
る。ここで、図１に示されるように、メッシュの横方向
がＸ軸である。また、メッシュの縦方向がＹ軸である。
ッシュに切られた複数のチップ領域が設けられる。チッ
プ領域の形状は、Ｘ軸方向にＸｒ、Ｙ軸方向にＹｒの長
さを持った矩形である。この複数のチップ領域は、製品
チップ領域２とＴＥＧチップ領域３からなる。製品チッ
プ領域２には、所望の半導体回路が形成される。ＴＥＧ
チップ領域３には、特性評価用のデバイスが形成され
る。ここで、図１に示されるように、メッシュの横方向
がＸ軸である。また、メッシュの縦方向がＹ軸である。
【００４４】図２によると、製品チップ領域２とＴＥＧ
チップ領域３がＹ軸方向を境界として隣接して配置され
ている。
チップ領域３がＹ軸方向を境界として隣接して配置され
ている。
【００４５】ＴＥＧチップ領域３は、複数のデータ率調
整領域３６からなる。データ率調整領域３６には、１つ
のＴＥＧ領域３１が含まれている。本実施形態では、デ
ータ率調整領域３６は、１組のＴＥＧ領域３１と空き領
域３２からなる。
整領域３６からなる。データ率調整領域３６には、１つ
のＴＥＧ領域３１が含まれている。本実施形態では、デ
ータ率調整領域３６は、１組のＴＥＧ領域３１と空き領
域３２からなる。
【００４６】上述のように、ＴＥＧ領域３１には、特性
評価用のデバイスが形成される。この実施形態では、Ｔ
ＥＧ領域３１には、製品チップ領域２とのパターン密度
を調整するためのダミーパターンは形成されない。ＴＥ
Ｇ領域３１は、Ｘ軸方向にＸｒ、Ｙ軸方向にＹｔの長さ
を持った矩形の領域である。ＴＥＧ領域３１のサイズ
は、 Ｙｒ＝ｎ×Ｙｔ（ｎはある自然数） を満たすように予め定められている。ここで、ＴＥＧチ
ップ領域３には、特性評価を行うために必要な数以上の
ＴＥＧ領域３１が設けられていれば良い。必ずしもＴＥ
Ｇチップ領域３がＴＥＧ領域３１のみからなる必要はな
い。
評価用のデバイスが形成される。この実施形態では、Ｔ
ＥＧ領域３１には、製品チップ領域２とのパターン密度
を調整するためのダミーパターンは形成されない。ＴＥ
Ｇ領域３１は、Ｘ軸方向にＸｒ、Ｙ軸方向にＹｔの長さ
を持った矩形の領域である。ＴＥＧ領域３１のサイズ
は、 Ｙｒ＝ｎ×Ｙｔ（ｎはある自然数） を満たすように予め定められている。ここで、ＴＥＧチ
ップ領域３には、特性評価を行うために必要な数以上の
ＴＥＧ領域３１が設けられていれば良い。必ずしもＴＥ
Ｇチップ領域３がＴＥＧ領域３１のみからなる必要はな
い。
【００４７】空き領域３２には、パターンが形成されな
い。空き領域３２は、Ｘ軸方向にＸｒ、Ｙ軸方向にＹｖ
の長さを持った矩形の領域である。空き領域３２のサイ
ズは、後述するように、データ率調整領域３６のデータ
率に基づいて決定される。
い。空き領域３２は、Ｘ軸方向にＸｒ、Ｙ軸方向にＹｖ
の長さを持った矩形の領域である。空き領域３２のサイ
ズは、後述するように、データ率調整領域３６のデータ
率に基づいて決定される。
【００４８】製品チップ領域２とＴＥＧチップ領域３上
で行われる複数の工程を経て、製品チップ領域２とＴＥ
Ｇチップ領域３に所望の半導体装置が形成される。その
複数の工程の中に、両チップ領域上にレジストパターン
を形成する工程が複数含まれる。形成されるレジストパ
ターンに対する、製品チップ領域２のデータ率（パター
ン密度と同義）と、ＴＥＧ領域３１のデータ率は予め定
められている。また、空き領域３２のデータ率は０また
は１となる。ここで、ある領域のデータ率は、ある領域
にレジストパターンが形成される時、レジスト材料が残
存する面積を該領域全体の面積で割った値として表され
る。ここで、該領域とは、製品チップ領域２、ＴＥＧ領
域３１、空き領域３２等である。
で行われる複数の工程を経て、製品チップ領域２とＴＥ
Ｇチップ領域３に所望の半導体装置が形成される。その
複数の工程の中に、両チップ領域上にレジストパターン
を形成する工程が複数含まれる。形成されるレジストパ
ターンに対する、製品チップ領域２のデータ率（パター
ン密度と同義）と、ＴＥＧ領域３１のデータ率は予め定
められている。また、空き領域３２のデータ率は０また
は１となる。ここで、ある領域のデータ率は、ある領域
にレジストパターンが形成される時、レジスト材料が残
存する面積を該領域全体の面積で割った値として表され
る。ここで、該領域とは、製品チップ領域２、ＴＥＧ領
域３１、空き領域３２等である。
【００４９】データ率調整領域３６と製品チップ領域２
のデータ率の比がある範囲内の場合、製品チップ領域２
とＴＥＧチップ領域３に形成されるレジストパターンの
サイズばらつきが発生しない。この場合のデータ率の比
は１／４以上４以下であることが望ましい。このデータ
率の比がほぼ１となることがさらに望ましい。データ率
調整領域３６のデータ率は、製品チップ領域２のデータ
率との比が１／４以上４以下になるように設定される。
この時、製品チップ領域２のデータ率とＴＥＧチップ領
域３のデータ率の比も、１／４以上４以下に収まる。
のデータ率の比がある範囲内の場合、製品チップ領域２
とＴＥＧチップ領域３に形成されるレジストパターンの
サイズばらつきが発生しない。この場合のデータ率の比
は１／４以上４以下であることが望ましい。このデータ
率の比がほぼ１となることがさらに望ましい。データ率
調整領域３６のデータ率は、製品チップ領域２のデータ
率との比が１／４以上４以下になるように設定される。
この時、製品チップ領域２のデータ率とＴＥＧチップ領
域３のデータ率の比も、１／４以上４以下に収まる。
【００５０】次に、本発明における半導体装置の第１の
実施形態の製造方法を以下に示す。本実施形態は、ポジ
形フォトレジストを用いたレジストパターンの形成方法
である。なお、本実施形態で用いるレジストパターン
は、ポジ形フォトレジストに限定されない。
実施形態の製造方法を以下に示す。本実施形態は、ポジ
形フォトレジストを用いたレジストパターンの形成方法
である。なお、本実施形態で用いるレジストパターン
は、ポジ形フォトレジストに限定されない。
【００５１】図４、図５、図６は、本発明における半導
体装置の製造方法の第１の実施形態を説明するための断
面図である。上記断面図は、図３で示される製品チップ
領域２とＴＥＧチップ領域３のＡ−Ａ’断面で示され
る。
体装置の製造方法の第１の実施形態を説明するための断
面図である。上記断面図は、図３で示される製品チップ
領域２とＴＥＧチップ領域３のＡ−Ａ’断面で示され
る。
【００５２】ＴＥＧチップ領域３でのＴＥＧ領域３１の
配置が予め定められている。ＴＥＧ領域３１の配置決定
方法は後述する。
配置が予め定められている。ＴＥＧ領域３１の配置決定
方法は後述する。
【００５３】次に、図４に示すように、製品チップ領域
２とＴＥＧチップ領域３上にレジスト材料を塗布してレ
ジスト層４０を形成する。
２とＴＥＧチップ領域３上にレジスト材料を塗布してレ
ジスト層４０を形成する。
【００５４】次に、図５に示すように、製品チップ領域
２用のマスク４１を用いて、製品チップ領域２上に形成
されたレジスト層４０が露光される。ＴＥＧ領域３１用
のマスク４２を用いて、予め配置が決定されているＴＥ
Ｇ領域３１上のレジスト層４０が露光される。ここで、
空き領域３２は露光されない。
２用のマスク４１を用いて、製品チップ領域２上に形成
されたレジスト層４０が露光される。ＴＥＧ領域３１用
のマスク４２を用いて、予め配置が決定されているＴＥ
Ｇ領域３１上のレジスト層４０が露光される。ここで、
空き領域３２は露光されない。
【００５５】最後に、図６に示すように、レジスト層４
０が現像液を用いて現像される。現像処理後、製品チッ
プ領域２にレジストパターン４３が、またＴＥＧチップ
領域３にレジストパターン４４が形成される。空き領域
３２は、レジスト材料はすべて残存したレジストパター
ン４５が形成される。
０が現像液を用いて現像される。現像処理後、製品チッ
プ領域２にレジストパターン４３が、またＴＥＧチップ
領域３にレジストパターン４４が形成される。空き領域
３２は、レジスト材料はすべて残存したレジストパター
ン４５が形成される。
【００５６】ここで、ＴＥＧ領域３１の配置決定方法を
以下に示す。
以下に示す。
【００５７】特性検査のために必要なＴＥＧチップ領域
３上のＴＥＧ領域３１の数が予め定められている。
３上のＴＥＧ領域３１の数が予め定められている。
【００５８】製品チップ領域２で用いられるマスク４１
と、ＴＥＧ領域３１で用いられるマスク４２は、予め設
計されている。製品チップ領域２とＴＥＧ領域３１で
は、これらのマスク４１，４２を用いてレジストパター
ンが形成される。このことから、製品チップ領域２のデ
ータ率Ｄｒ（０≦Ｄｒ≦１）とＴＥＧ領域３１のデータ
率Ｄｔ（０≦Ｄｔ≦１）も予め定められている。
と、ＴＥＧ領域３１で用いられるマスク４２は、予め設
計されている。製品チップ領域２とＴＥＧ領域３１で
は、これらのマスク４１，４２を用いてレジストパター
ンが形成される。このことから、製品チップ領域２のデ
ータ率Ｄｒ（０≦Ｄｒ≦１）とＴＥＧ領域３１のデータ
率Ｄｔ（０≦Ｄｔ≦１）も予め定められている。
【００５９】本実施形態では、空き領域３２全面にレジ
ストパターンが残存するので、空き領域３２のデータ率
は１とされる。また、空き領域３２全面ににレジストパ
ターンが形成されない場合には、空き領域３２のデータ
率は０とされる。
ストパターンが残存するので、空き領域３２のデータ率
は１とされる。また、空き領域３２全面ににレジストパ
ターンが形成されない場合には、空き領域３２のデータ
率は０とされる。
【００６０】本実施例において、ＴＥＧチップ領域３に
設けられるべきＴＥＧ領域３１の数はＳｔ（Ｓｔ：自然
数）である。このＴＥＧ領域３１の数Ｓｔは、特性検査
のために必要なＴＥＧ領域３１の数以上である。このＴ
ＥＧ領域３１の数Ｓｔは、製品チップ領域２のデータ率
とＴＥＧチップ領域３のデータ率に基づいて定められ
る。
設けられるべきＴＥＧ領域３１の数はＳｔ（Ｓｔ：自然
数）である。このＴＥＧ領域３１の数Ｓｔは、特性検査
のために必要なＴＥＧ領域３１の数以上である。このＴ
ＥＧ領域３１の数Ｓｔは、製品チップ領域２のデータ率
とＴＥＧチップ領域３のデータ率に基づいて定められ
る。
【００６１】ＴＥＧチップ領域３のデータ率は、 （（ＴＥＧ領域の面積）×（ＴＥＧ領域のデータ率）＋
（空き領域の面積）×（空き領域のデータ率））÷（Ｔ
ＥＧチップ領域の面積） となる。これは、［数１］で表される。
（空き領域の面積）×（空き領域のデータ率））÷（Ｔ
ＥＧチップ領域の面積） となる。これは、［数１］で表される。
【００６２】
【数１】
【００６３】本発明では、製品チップ領域２のデータ率
と、ＴＥＧチップ領域３のデータ率との比は、１／４倍
以上４倍以下である。製品チップ領域２のデータ率と、
ＴＥＧチップ領域３のデータ率との関係は、 （１／４）×（製品チップ領域２のデータ率）≦（ＴＥ
Ｇチップ領域３のデータ率）≦４×（製品チップ領域２
のデータ率） を満たす。上記関係式は、［数２］に示される。
と、ＴＥＧチップ領域３のデータ率との比は、１／４倍
以上４倍以下である。製品チップ領域２のデータ率と、
ＴＥＧチップ領域３のデータ率との関係は、 （１／４）×（製品チップ領域２のデータ率）≦（ＴＥ
Ｇチップ領域３のデータ率）≦４×（製品チップ領域２
のデータ率） を満たす。上記関係式は、［数２］に示される。
【００６４】
【数２】 ［数２］を変形して、ＴＥＧチップ領域３に設けられる
べきＴＥＧ領域３１の数Ｓｔを求める。このＴＥＧ領域
３１の数Ｓｔを求める式が［数３］に示される。
べきＴＥＧ領域３１の数Ｓｔを求める。このＴＥＧ領域
３１の数Ｓｔを求める式が［数３］に示される。
【００６５】
【数３】 ［数３］を満たすＳｔのうち、特性検査のために必要な
ＴＥＧ領域３１の数以上のものが、ＴＥＧチップ領域３
に設けられるＴＥＧ領域３１の数となる。
ＴＥＧ領域３１の数以上のものが、ＴＥＧチップ領域３
に設けられるＴＥＧ領域３１の数となる。
【００６６】ここで、製品チップ領域２とＴＥＧチップ
領域３のデータ率がほぼ等しいことが望ましい。この場
合の式が、［数４］に示される。
領域３のデータ率がほぼ等しいことが望ましい。この場
合の式が、［数４］に示される。
【００６７】
【数４】 ［数４］を変形して、ＴＥＧチップ領域３に設けられる
べきＴＥＧ領域３１の数Ｓｔを求める。このＴＥＧ領域
３１の数Ｓｔを求める式が［数５］に示される。
べきＴＥＧ領域３１の数Ｓｔを求める。このＴＥＧ領域
３１の数Ｓｔを求める式が［数５］に示される。
【００６８】
【数５】 ［数５］を満たす数Ｓｔが、特性検査のために必要なＴ
ＥＧ領域３１の数以上の場合、ＴＥＧチップ領域３に設
けられるＴＥＧ領域３１の数は、その［数５］を満たす
数Ｓｔとなる。
ＥＧ領域３１の数以上の場合、ＴＥＧチップ領域３に設
けられるＴＥＧ領域３１の数は、その［数５］を満たす
数Ｓｔとなる。
【００６９】次に、ＴＥＧチップ領域３でのＴＥＧ領域
３１の配置が定められる。上記求められた数ＳｔのＴＥ
Ｇ領域３１が、ＴＥＧチップ領域３に配置される。本実
施例では、図２に示されるように、データ率調整領域３
６は１組のＴＥＧ領域３１と空き領域３２からなる。Ｔ
ＥＧチップ領域３は、上記求められた数の、即ちＳｔ個
のデータ率調整領域３６からなる。ＴＥＧ領域３１は、
空き領域３２のＹ軸方向の長さをＴＥＧ領域３１間の間
隔として配置される。空き領域３２のＹ軸方向の長さ
は、［数６］で求められる。
３１の配置が定められる。上記求められた数ＳｔのＴＥ
Ｇ領域３１が、ＴＥＧチップ領域３に配置される。本実
施例では、図２に示されるように、データ率調整領域３
６は１組のＴＥＧ領域３１と空き領域３２からなる。Ｔ
ＥＧチップ領域３は、上記求められた数の、即ちＳｔ個
のデータ率調整領域３６からなる。ＴＥＧ領域３１は、
空き領域３２のＹ軸方向の長さをＴＥＧ領域３１間の間
隔として配置される。空き領域３２のＹ軸方向の長さ
は、［数６］で求められる。
【００７０】
【数６】 本実施例の第１の変形例として、ＴＥＧ領域３１間の間
隔が等間隔である場合を考える。１例として、空き領域
３２がＴＥＧチップ領域３の両端に配置される。この場
合、ＴＥＧ領域３１間の間隔は空き領域３２のＹ軸方向
の長さＹｖである。Ｙｖは［数７］で求められる。
隔が等間隔である場合を考える。１例として、空き領域
３２がＴＥＧチップ領域３の両端に配置される。この場
合、ＴＥＧ領域３１間の間隔は空き領域３２のＹ軸方向
の長さＹｖである。Ｙｖは［数７］で求められる。
【００７１】
【数７】
【００７２】他の例として、ＴＥＧ領域３１がＴＥＧチ
ップ領域３の両端に配置される。この場合、ＴＥＧ領域
３１間の間隔は空き領域３２のＹ軸方向の長さＹｖであ
る。Ｙｖは［数８］で求められる。
ップ領域３の両端に配置される。この場合、ＴＥＧ領域
３１間の間隔は空き領域３２のＹ軸方向の長さＹｖであ
る。Ｙｖは［数８］で求められる。
【００７３】
【数８】 さらに他の例として、ＴＥＧチップ領域３の少なくとも
１端に空き領域３２が配置される。その配置された空き
領域３２のＹ軸方向の長さがＴＥＧ領域３１間の間隔よ
りも短い。この場合、ＴＥＧ領域３１間の間隔は、［数
７］で求められたＹｖ以上であって、［数８］で求めら
れたＹｖ以下である。
１端に空き領域３２が配置される。その配置された空き
領域３２のＹ軸方向の長さがＴＥＧ領域３１間の間隔よ
りも短い。この場合、ＴＥＧ領域３１間の間隔は、［数
７］で求められたＹｖ以上であって、［数８］で求めら
れたＹｖ以下である。
【００７４】本実施例の第２の変形例として、ＴＥＧ領
域３１がデータ率調整領域３６内の任意の場所に配置さ
れる場合を考える。例えば、データ率調整領域３６の上
部、中央部、または下部のみに１つのＴＥＧ領域３１が
配置される場合である。この場合、上記求められた数
の、即ちＳｔ個のデータ率調整領域３６がＴＥＧチップ
領域３に配置される。ＴＥＧ領域３１は、その配置が定
められたデータ率調整領域３６内の任意の場所に配置さ
れる。
域３１がデータ率調整領域３６内の任意の場所に配置さ
れる場合を考える。例えば、データ率調整領域３６の上
部、中央部、または下部のみに１つのＴＥＧ領域３１が
配置される場合である。この場合、上記求められた数
の、即ちＳｔ個のデータ率調整領域３６がＴＥＧチップ
領域３に配置される。ＴＥＧ領域３１は、その配置が定
められたデータ率調整領域３６内の任意の場所に配置さ
れる。
【００７５】ここで、ＴＥＧ領域３１は、一度その配置
が決定されると、全製造工程で固定される。このため、
ＴＥＧ領域３１の配置は、現像ばらつきが最も防止され
るレジストパターンに着目して決定される。また、ＴＥ
Ｇ領域３１の配置の決定は、上記着目すべきレジストパ
ターンが複数でも可能である。
が決定されると、全製造工程で固定される。このため、
ＴＥＧ領域３１の配置は、現像ばらつきが最も防止され
るレジストパターンに着目して決定される。また、ＴＥ
Ｇ領域３１の配置の決定は、上記着目すべきレジストパ
ターンが複数でも可能である。
【００７６】本発明の半導体装置の製造方法の第１の実
施形態では、製品チップ領域２のデータ率と、ＴＥＧチ
ップ領域３のデータ率との比が、ある所定の範囲内（即
ち１／４以上４以下）に収まる。また、製品チップ領域
２のデータ率と、データ率調整領域３６のデータ率との
比も、ある所定の範囲内（即ち１／４以上４以下）に収
まる。このため、ＴＥＧチップ領域３のデータ率の局所
的なばらつきがない。製品チップ領域２と、ＴＥＧチッ
プ領域３で形成されるレジストパターンは、ばらつきな
く形成される。
施形態では、製品チップ領域２のデータ率と、ＴＥＧチ
ップ領域３のデータ率との比が、ある所定の範囲内（即
ち１／４以上４以下）に収まる。また、製品チップ領域
２のデータ率と、データ率調整領域３６のデータ率との
比も、ある所定の範囲内（即ち１／４以上４以下）に収
まる。このため、ＴＥＧチップ領域３のデータ率の局所
的なばらつきがない。製品チップ領域２と、ＴＥＧチッ
プ領域３で形成されるレジストパターンは、ばらつきな
く形成される。
【００７７】次に、本発明における半導体装置の第２の
実施形態を以下に示す。
実施形態を以下に示す。
【００７８】図７を参照すると、製品チップ領域２とＴ
ＥＧチップ領域３とがＹ軸方向を境界として隣接して配
置されている。
ＥＧチップ領域３とがＹ軸方向を境界として隣接して配
置されている。
【００７９】製品チップ領域２は、本発明における半導
体装置の第１の実施形態と同様である。
体装置の第１の実施形態と同様である。
【００８０】ＴＥＧチップ領域３は、複数のデータ率調
整領域３７からなる。データ率調整領域３７は、１組の
ＴＥＧ領域３１とダミー領域３３からなる。ＴＥＧ領域
３１は、本発明における半導体装置の第１の実施形態と
同様である。ダミー領域３３は、ＴＥＧ領域３１に隣接
して設けられる。ダミー領域３３は、Ｘ方向にＸｔ、Ｙ
方向にＹｄ（Ｙｄ＜Ｙｒ）の長さを持った矩形である。
ダミー領域３３には、ダミーパターンが形成される。ダ
ミー領域３３は、そのデータ率Ｄｄが０≦Ｄｄ≦１であ
る。ダミー領域３３のサイズとデータ率は、後述するよ
うに、データ率調整領域３７のデータ率に基づいて決定
される。
整領域３７からなる。データ率調整領域３７は、１組の
ＴＥＧ領域３１とダミー領域３３からなる。ＴＥＧ領域
３１は、本発明における半導体装置の第１の実施形態と
同様である。ダミー領域３３は、ＴＥＧ領域３１に隣接
して設けられる。ダミー領域３３は、Ｘ方向にＸｔ、Ｙ
方向にＹｄ（Ｙｄ＜Ｙｒ）の長さを持った矩形である。
ダミー領域３３には、ダミーパターンが形成される。ダ
ミー領域３３は、そのデータ率Ｄｄが０≦Ｄｄ≦１であ
る。ダミー領域３３のサイズとデータ率は、後述するよ
うに、データ率調整領域３７のデータ率に基づいて決定
される。
【００８１】図８、図９にダミー領域３３のレジストパ
ターンの具体例を示す。
ターンの具体例を示す。
【００８２】図８に示すように、ダミー領域３３に、格
子状のパターン領域３４が配置される。ここで、パター
ン領域３４はレジストパターン形成時にレジスト材料が
残存する。パターン領域３４は、Ｘ方向にＸ１、Ｙ方向
にＹ１の長さを持った矩形の領域である。Ｘ１，Ｙ１は
［数９］を満たす。
子状のパターン領域３４が配置される。ここで、パター
ン領域３４はレジストパターン形成時にレジスト材料が
残存する。パターン領域３４は、Ｘ方向にＸ１、Ｙ方向
にＹ１の長さを持った矩形の領域である。Ｘ１，Ｙ１は
［数９］を満たす。
【００８３】
【数９】 ここで、［数９］の左辺は、レジストパターン形成時
に、ダミー領域３３に残存するレジスト材料の面積を表
す。
に、ダミー領域３３に残存するレジスト材料の面積を表
す。
【００８４】また、このパターン領域３４は１つのダミ
ー領域３３内に複数配置されてもよい。この場合、その
複数のパターン領域３４の総面積が、［数９］の左辺と
等しくなるように、各パターン領域３４のサイズが定め
られる。
ー領域３３内に複数配置されてもよい。この場合、その
複数のパターン領域３４の総面積が、［数９］の左辺と
等しくなるように、各パターン領域３４のサイズが定め
られる。
【００８５】他に、図９に示すように、ダミー領域３３
に、線状のパターン領域３５が配置される。この線状の
パターン領域３５は、Ｘ軸方向にＸ２、Ｙ軸方向にＹｄ
長さを持った矩形の領域である。Ｘ２は［数１０］を満
たす。
に、線状のパターン領域３５が配置される。この線状の
パターン領域３５は、Ｘ軸方向にＸ２、Ｙ軸方向にＹｄ
長さを持った矩形の領域である。Ｘ２は［数１０］を満
たす。
【００８６】
【数１０】 ここで、［数１０］の左辺は、レジストパターン形成時
に、ダミー領域３３に残存するレジスト材料の面積を表
す。
に、ダミー領域３３に残存するレジスト材料の面積を表
す。
【００８７】また、このパターン領域３５は１つのダミ
ー領域３３内に複数存在してもよい。この場合、その複
数のパターン領域３５の総面積が、［数１０］の左辺と
等しくなるように、各パターン領域３５のサイズが定め
られる。
ー領域３３内に複数存在してもよい。この場合、その複
数のパターン領域３５の総面積が、［数１０］の左辺と
等しくなるように、各パターン領域３５のサイズが定め
られる。
【００８８】次に、本発明における半導体装置の第２の
実施形態の製造方法を以下に示す。本実施形態は、ホト
形フォトレジストを用いたレジストパターンの形成方法
である。なお、本実施形態で用いるレジストパターン
は、ホト形フォトレジストに限定されない。
実施形態の製造方法を以下に示す。本実施形態は、ホト
形フォトレジストを用いたレジストパターンの形成方法
である。なお、本実施形態で用いるレジストパターン
は、ホト形フォトレジストに限定されない。
【００８９】図１０、図１１、図１２は、本発明におけ
る半導体装置の第２の実施形態の製造方法を説明するた
めの断面図である。上記断面図は、図３で示される製品
チップ領域２とＴＥＧチップ領域３のＡ−Ａ’断面で示
される。
る半導体装置の第２の実施形態の製造方法を説明するた
めの断面図である。上記断面図は、図３で示される製品
チップ領域２とＴＥＧチップ領域３のＡ−Ａ’断面で示
される。
【００９０】ＴＥＧチップ領域３でのＴＥＧ領域３１の
配置とダミー領域３３のデータ率とが予め定められてい
る。ＴＥＧ領域３１の配置とダミー領域３３のデータ率
の決定方法は後述する。
配置とダミー領域３３のデータ率とが予め定められてい
る。ＴＥＧ領域３１の配置とダミー領域３３のデータ率
の決定方法は後述する。
【００９１】次に、ダミー領域３３のデータ率に基づい
て、図８または図９で示されるダミー領域３３のマスク
５３が形成される。
て、図８または図９で示されるダミー領域３３のマスク
５３が形成される。
【００９２】また、ダミー領域３３のマスク５３は、以
下に示すものでもよい。予め、データ率が異なる複数の
マスクが用意されている。ダミー領域３３のデータ率が
決定されると、ダミー領域３３のマスク５３として、そ
の複数のマスクから、そのデータ率がダミー領域３３の
データ率とほぼ等しいものが選択される。
下に示すものでもよい。予め、データ率が異なる複数の
マスクが用意されている。ダミー領域３３のデータ率が
決定されると、ダミー領域３３のマスク５３として、そ
の複数のマスクから、そのデータ率がダミー領域３３の
データ率とほぼ等しいものが選択される。
【００９３】次に、図１０に示すように、製品チップ領
域２とＴＥＧチップ領域３上に塗布されたレジスト材料
からなるレジスト層５０を形成する。
域２とＴＥＧチップ領域３上に塗布されたレジスト材料
からなるレジスト層５０を形成する。
【００９４】次に、図１１に示すように、製品チップ領
域２用のマスク５１を用いて、製品チップ領域２上に形
成されたレジスト層５０が露光される。ＴＥＧ領域３１
用のマスク５２を用いて、ＴＥＧ領域３１上のレジスト
層５０が露光される。ダミー領域３３用のマスク５３を
用いて、ダミー領域３３上のレジスト層５０が露光され
る。
域２用のマスク５１を用いて、製品チップ領域２上に形
成されたレジスト層５０が露光される。ＴＥＧ領域３１
用のマスク５２を用いて、ＴＥＧ領域３１上のレジスト
層５０が露光される。ダミー領域３３用のマスク５３を
用いて、ダミー領域３３上のレジスト層５０が露光され
る。
【００９５】最後に、図１２に示すように、露光された
レジスト層５０を現像する。その結果、製品チップ領域
２にレジストパターン５４が、またＴＥＧチップ領域３
にレジストパターン５５が形成される。
レジスト層５０を現像する。その結果、製品チップ領域
２にレジストパターン５４が、またＴＥＧチップ領域３
にレジストパターン５５が形成される。
【００９６】ここで、ＴＥＧ領域３１の配置とダミー領
域３３のデータ率の決定方法を以下に示す。
域３３のデータ率の決定方法を以下に示す。
【００９７】特性検査のために必要なＴＥＧチップ領域
３上のＴＥＧ領域３１の数が予め定められている。
３上のＴＥＧ領域３１の数が予め定められている。
【００９８】製品チップ領域２で用いられるマスク５１
と、ＴＥＧ領域３１で用いられるマスク５２は、予め設
計されている。製品チップ領域２とＴＥＧ領域３１で
は、これらのマスク５１，５２を用いてレジストパター
ンが形成される。このことから、製品チップ領域２のデ
ータ率Ｄｒ（０≦Ｄｒ≦１）とＴＥＧ領域３１のデータ
率Ｄｔ（０≦Ｄｔ≦１）も予め定められている。
と、ＴＥＧ領域３１で用いられるマスク５２は、予め設
計されている。製品チップ領域２とＴＥＧ領域３１で
は、これらのマスク５１，５２を用いてレジストパター
ンが形成される。このことから、製品チップ領域２のデ
ータ率Ｄｒ（０≦Ｄｒ≦１）とＴＥＧ領域３１のデータ
率Ｄｔ（０≦Ｄｔ≦１）も予め定められている。
【００９９】ダミー領域３３のデータ率はＤｄ（０≦Ｄ
ｄ≦１）に仮決定される。
ｄ≦１）に仮決定される。
【０１００】本実施形態において、ＴＥＧチップ領域３
に設けられるべきＴＥＧ領域３１の数はＳｔ（Ｓｔ：自
然数）である。このＴＥＧ領域３１の数Ｓｔは、特性検
査のために必要なＴＥＧ領域３１の数以上である。この
ＴＥＧ領域３１の数Ｓｔは、製品チップ領域２のデータ
率とＴＥＧチップ領域３のデータ率に基づいて定められ
る。
に設けられるべきＴＥＧ領域３１の数はＳｔ（Ｓｔ：自
然数）である。このＴＥＧ領域３１の数Ｓｔは、特性検
査のために必要なＴＥＧ領域３１の数以上である。この
ＴＥＧ領域３１の数Ｓｔは、製品チップ領域２のデータ
率とＴＥＧチップ領域３のデータ率に基づいて定められ
る。
【０１０１】ＴＥＧチップ領域３のデータ率は、 （（ＴＥＧ領域の面積）×（ＴＥＧ領域のデータ率）＋
（ダミー領域の面積）×（ダミー領域のデータ率））÷
（ＴＥＧチップ領域の面積） となる。これは、［数１１］で表される。
（ダミー領域の面積）×（ダミー領域のデータ率））÷
（ＴＥＧチップ領域の面積） となる。これは、［数１１］で表される。
【０１０２】
【数１１】
【０１０３】本発明では、製品チップ領域２のデータ率
と、ＴＥＧチップ領域３のデータ率との比は、１／４倍
以上４倍以下である。製品チップ領域２のデータ率と、
ＴＥＧチップ領域３のデータ率との関係は、 （１／４）×（製品チップ領域２のデータ率）≦（ＴＥ
Ｇチップ領域３のデータ率）≦４×（製品チップ領域２
のデータ率） を満たす。上記関係式は、［数１２］に示される。
と、ＴＥＧチップ領域３のデータ率との比は、１／４倍
以上４倍以下である。製品チップ領域２のデータ率と、
ＴＥＧチップ領域３のデータ率との関係は、 （１／４）×（製品チップ領域２のデータ率）≦（ＴＥ
Ｇチップ領域３のデータ率）≦４×（製品チップ領域２
のデータ率） を満たす。上記関係式は、［数１２］に示される。
【０１０４】
【数１２】 ［数１２］を変形して、ＴＥＧチップ領域３に設けられ
るべきＴＥＧ領域３１の数Ｓｔを求める。このＴＥＧ領
域３１の数Ｓｔを求める式が［数１３］に示される。
るべきＴＥＧ領域３１の数Ｓｔを求める。このＴＥＧ領
域３１の数Ｓｔを求める式が［数１３］に示される。
【０１０５】
【数１３】 ［数１３］を満たすＳｔのうち、特性検査のために必要
なＴＥＧ領域３１の数以上のものが、ＴＥＧチップ領域
３に設けられるＴＥＧ領域３１の数となる。
なＴＥＧ領域３１の数以上のものが、ＴＥＧチップ領域
３に設けられるＴＥＧ領域３１の数となる。
【０１０６】ここで、製品チップ領域２とＴＥＧチップ
領域３のデータ率がほぼ等しいことが望ましい。この場
合の式が、［数１４］に示される。
領域３のデータ率がほぼ等しいことが望ましい。この場
合の式が、［数１４］に示される。
【０１０７】
【数１４】 ［数１４］を変形して、ＴＥＧチップ領域３に設けられ
るべきＴＥＧ領域３１の数Ｓｔを求める。このＴＥＧ領
域３１の数Ｓｔを求める式が［数１５］に示される。
るべきＴＥＧ領域３１の数Ｓｔを求める。このＴＥＧ領
域３１の数Ｓｔを求める式が［数１５］に示される。
【０１０８】
【数１５】 ［数１５］を満たす数Ｓｔが、特性検査のために必要な
ＴＥＧ領域３１の数以上の場合、ＴＥＧチップ領域３に
設けられるＴＥＧ領域３１の数が、その［数１５］を満
たす数Ｓｔとなる。
ＴＥＧ領域３１の数以上の場合、ＴＥＧチップ領域３に
設けられるＴＥＧ領域３１の数が、その［数１５］を満
たす数Ｓｔとなる。
【０１０９】次に、［数１２］を変形して、ダミー領域
３３のデータ率Ｄｄが決定される。ダミー領域３３のデ
ータ率Ｄｄを求める式は、［数１６］に示される。
３３のデータ率Ｄｄが決定される。ダミー領域３３のデ
ータ率Ｄｄを求める式は、［数１６］に示される。
【０１１０】
【数１６】
【０１１１】ここで、製品チップ２とＴＥＧチップ３の
データ率がほぼ等しくなることが望ましい。この場合、
ダミー領域３３のデータ率Ｄｄは、［数１５］を変形し
て求められる。この場合のダミー領域３３のデータ率Ｄ
ｄを求める式は、［数１７］に示される。
データ率がほぼ等しくなることが望ましい。この場合、
ダミー領域３３のデータ率Ｄｄは、［数１５］を変形し
て求められる。この場合のダミー領域３３のデータ率Ｄ
ｄを求める式は、［数１７］に示される。
【０１１２】
【数１７】
【０１１３】次に、ＴＥＧチップ領域３でのＴＥＧ領域
３１の配置が定められる。上記求められた数ＳｔのＴＥ
Ｇ領域３１が、ＴＥＧチップ領域３に配置される。本実
施形態では、図７に示されるように、データ率調整領域
３７は１組のＴＥＧ領域３１とダミー領域３３からな
る。ＴＥＧチップ領域３は、上記求められた数の、即ち
Ｓｔ個のデータ率調整領域３７からなる。ＴＥＧ領域３
１は、ダミー領域３３のＹ軸方向の長さをＴＥＧ領域３
１間の間隔として配置される。ダミー領域３３のＹ軸方
向の長さは、［数１８］で求められる。
３１の配置が定められる。上記求められた数ＳｔのＴＥ
Ｇ領域３１が、ＴＥＧチップ領域３に配置される。本実
施形態では、図７に示されるように、データ率調整領域
３７は１組のＴＥＧ領域３１とダミー領域３３からな
る。ＴＥＧチップ領域３は、上記求められた数の、即ち
Ｓｔ個のデータ率調整領域３７からなる。ＴＥＧ領域３
１は、ダミー領域３３のＹ軸方向の長さをＴＥＧ領域３
１間の間隔として配置される。ダミー領域３３のＹ軸方
向の長さは、［数１８］で求められる。
【０１１４】
【数１８】 本実施形態の第１の変形例として、ＴＥＧ領域３１間の
間隔が等間隔である場合を考える。まず、ダミー領域３
３がＴＥＧチップ領域３の両端に配置される場合であ
る。この場合、ＴＥＧ領域３１間の間隔はダミー領域３
３のＹ軸方向の長さＹｄである。Ｙｄは［数１９］で求
められる。
間隔が等間隔である場合を考える。まず、ダミー領域３
３がＴＥＧチップ領域３の両端に配置される場合であ
る。この場合、ＴＥＧ領域３１間の間隔はダミー領域３
３のＹ軸方向の長さＹｄである。Ｙｄは［数１９］で求
められる。
【０１１５】
【数１９】
【０１１６】次に、ＴＥＧ領域３１がＴＥＧチップ領域
３の両端に配置される場合である。この場合、ＴＥＧ領
域３１間の間隔はダミー領域３３のＹ軸方向の長さＹｄ
である。Ｙｄは［数２０］で求められる。
３の両端に配置される場合である。この場合、ＴＥＧ領
域３１間の間隔はダミー領域３３のＹ軸方向の長さＹｄ
である。Ｙｄは［数２０］で求められる。
【０１１７】
【数２０】 さらに、ＴＥＧチップ領域３の少なくとも１端にダミー
領域３３が配置され、その配置されたダミー領域３３の
Ｙ軸方向の長さがＴＥＧ領域３１間の間隔よりも短い場
合である。この場合、ＴＥＧ領域３１間の間隔は、［数
１９］で求められたＹｄ以上であって、［数２０］で求
められたＹｄ以下である。
領域３３が配置され、その配置されたダミー領域３３の
Ｙ軸方向の長さがＴＥＧ領域３１間の間隔よりも短い場
合である。この場合、ＴＥＧ領域３１間の間隔は、［数
１９］で求められたＹｄ以上であって、［数２０］で求
められたＹｄ以下である。
【０１１８】本実施形態の第２の変形例として、ＴＥＧ
領域３１がデータ率調整領域３７内の任意の場所に配置
される場合を考える。例えば、データ率調整領域３７の
上部、中央部、または下部のみに１つのＴＥＧ領域３１
が配置される場合である。この場合、上記求められた数
の、即ちＳｔ個のデータ率調整領域３７がＴＥＧチップ
領域３に配置される。ＴＥＧ領域３１は、その配置が定
められたデータ率調整領域３７内の任意の場所に配置さ
れる。
領域３１がデータ率調整領域３７内の任意の場所に配置
される場合を考える。例えば、データ率調整領域３７の
上部、中央部、または下部のみに１つのＴＥＧ領域３１
が配置される場合である。この場合、上記求められた数
の、即ちＳｔ個のデータ率調整領域３７がＴＥＧチップ
領域３に配置される。ＴＥＧ領域３１は、その配置が定
められたデータ率調整領域３７内の任意の場所に配置さ
れる。
【０１１９】ここで、ＴＥＧ領域３１は、一度その配置
が決定されると、全製造工程で固定される。このため、
ＴＥＧ領域３１の配置は、現像ばらつきが最も防止され
るべきレジストパターンに着目して決定される。また、
ＴＥＧ領域３１の配置の決定は、上記着目すべきレジス
トパターンが複数でも可能である。
が決定されると、全製造工程で固定される。このため、
ＴＥＧ領域３１の配置は、現像ばらつきが最も防止され
るべきレジストパターンに着目して決定される。また、
ＴＥＧ領域３１の配置の決定は、上記着目すべきレジス
トパターンが複数でも可能である。
【０１２０】本発明の半導体装置の製造方法の第２の実
施形態では、製品チップ領域２のデータ率と、ＴＥＧチ
ップ領域３のデータ率との比が、ある所定の範囲内（即
ち１／４以上４以下）に収まる。また、ＴＥＧ領域３１
間の間隔が等間隔である。このため、ＴＥＧチップ領域
３のデータ率の局所的なばらつきがない。製品チップ領
域２と、ＴＥＧチップ領域３で形成されるレジストパタ
ーンは、ばらつきなく形成される。
施形態では、製品チップ領域２のデータ率と、ＴＥＧチ
ップ領域３のデータ率との比が、ある所定の範囲内（即
ち１／４以上４以下）に収まる。また、ＴＥＧ領域３１
間の間隔が等間隔である。このため、ＴＥＧチップ領域
３のデータ率の局所的なばらつきがない。製品チップ領
域２と、ＴＥＧチップ領域３で形成されるレジストパタ
ーンは、ばらつきなく形成される。
【０１２１】
【発明の効果】本発明における半導体装置の製造方法と
半導体ウェハは、ＴＥＧ領域の密度が製品チップ領域の
パターン密度に調整される効果を有する。
半導体ウェハは、ＴＥＧ領域の密度が製品チップ領域の
パターン密度に調整される効果を有する。
【０１２２】また、本発明における半導体装置の製造方
法と半導体ウェハは、半導体装置の製造工程で用いられ
るレジストパターンのサイズのばらつきを防止する効果
を有する。
法と半導体ウェハは、半導体装置の製造工程で用いられ
るレジストパターンのサイズのばらつきを防止する効果
を有する。
【０１２３】さらに、本発明における半導体装置の製造
方法と半導体ウェハは、ＴＥＧチップ領域の密度の局所
的なばらつきを防止する効果を有する。
方法と半導体ウェハは、ＴＥＧチップ領域の密度の局所
的なばらつきを防止する効果を有する。
【図１】本発明における半導体装置での、シリコンウェ
ハ上でのチップ配置を示す。
ハ上でのチップ配置を示す。
【図２】本発明における半導体装置の第１の実施形態に
おける、シリコンウェハ上に設けられた、製品チップと
その製品チップに隣接するＴＥＧチップを示した図であ
る。
おける、シリコンウェハ上に設けられた、製品チップと
その製品チップに隣接するＴＥＧチップを示した図であ
る。
【図３】本発明における半導体装置の製品チップとその
製品チップに隣接するＴＥＧチップを示した図である。
製品チップに隣接するＴＥＧチップを示した図である。
【図４】本発明における半導体装置の第１の実施形態に
用いられるレジストパターンの形成方法を説明するため
の断面図である。
用いられるレジストパターンの形成方法を説明するため
の断面図である。
【図５】本発明における半導体装置の第１の実施形態に
用いられるレジストパターンの形成方法を説明するため
の断面図である。
用いられるレジストパターンの形成方法を説明するため
の断面図である。
【図６】本発明における半導体装置の第１の実施形態に
用いられるレジストパターンの形成方法を説明するため
の断面図である。
用いられるレジストパターンの形成方法を説明するため
の断面図である。
【図７】本発明における半導体装置の第２の実施形態に
おける、シリコンウェハ上に設けられた、製品チップと
その製品チップに隣接するＴＥＧチップを示した図であ
る。
おける、シリコンウェハ上に設けられた、製品チップと
その製品チップに隣接するＴＥＧチップを示した図であ
る。
【図８】ダミー領域のレジストパターンの具体例を示す
平面図である。
平面図である。
【図９】ダミー領域のレジストパターンの具体例を示す
平面図である。
平面図である。
【図１０】本発明における半導体装置の第２の実施形態
に用いられるレジストパターンの形成方法を説明するた
めの断面図である。
に用いられるレジストパターンの形成方法を説明するた
めの断面図である。
【図１１】本発明における半導体装置の第２の実施形態
に用いられるレジストパターンの形成方法を説明するた
めの断面図である。
に用いられるレジストパターンの形成方法を説明するた
めの断面図である。
【図１２】本発明における半導体装置の第２の実施形態
に用いられるレジストパターンの形成方法を説明するた
めの断面図である。
に用いられるレジストパターンの形成方法を説明するた
めの断面図である。
【図１３】第１の従来技術における半導体記憶装置およ
びその製造方法を示す断面図である。
びその製造方法を示す断面図である。
【図１４】第２の従来技術における半導体装置のパター
ン形成方法によって形成されたパターンを示す平面図で
あって、製品チップとＴＥＧチップが隣接して設けられ
た部分の構成を示す。
ン形成方法によって形成されたパターンを示す平面図で
あって、製品チップとＴＥＧチップが隣接して設けられ
た部分の構成を示す。
１ シリコンウェハ ２ 製品チップ ３ ＴＥＧチップ ３１ ＴＥＧ領域 ３２ 空き領域 ３３ ダミー領域 ３４，３５ パターン領域 ３６，３７ データ率調整領域 ４０ レジスト層 ４１，４２ マスク ４３，４４，４５ レジストパターン ５０ レジスト層 ５１，５２，５３ マスク ５４，５５ レジストパターン １０１ 半導体基板 １０２ 実パターン １０３ ダミーパターン １１１ 製品チップ １１２ ＴＥＧチップ １１３ ゲート電極 １１４ 不純物領域 １１５ スクライブ領域 １１６ ダミーパターン
Claims (20)
- 【請求項１】 （ａ）シリコンウェハ上に第１のチップ
領域と第２のチップ領域を設けるステップと、ここで、
前記第２のチップ領域は、複数の特性評価領域からな
り、 （ｂ）前記第１のチップ領域に形成される第１のレジス
トパターンのパターン密度に基づいて、前記特性評価領
域のサイズを決定するステップと、ここで、前記パター
ン密度は、所定の領域に形成されるレジストパターンの
占める面積と前記所定の領域の面積との面積比を示す、 半導体装置の製造方法。 - 【請求項２】 前記（ｂ）ステップは、 前記第１のチップ領域に形成される前記第１のレジスト
パターンのパターン密度が、前記第２のチップ領域に形
成される第２のレジストパターンのパターン密度の１／
４倍以上かつ４倍以下となるように、前記特性評価領域
のサイズを決定するステップからなる、 請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記複数の特性評価領域の各々は、第１
の領域と、第２の領域からなり、 前記第１の領域のサイズと前記第１の領域のパターン密
度が予め定められており、 前記第２の領域のパターン密度が一定であって、前記第
１のチップ領域に形成される第１のレジストパターンの
パターン密度に基づいて、前記第２の領域のサイズが決
定される、 請求項１または２に記載の半導体装置の製造方法。 - 【請求項４】 前記第２の領域のパターン密度が１であ
る、 請求項３に記載の半導体装置の製造方法。 - 【請求項５】 前記複数の特性評価領域の各々は、第１
の領域と、第２の領域からなり、 前記第１の領域のサイズと前記第１の領域のパターン密
度が予め定められており、 前記第１のチップ領域に形成される第１のレジストパタ
ーンのパターン密度に基づいて、前記第２の領域のサイ
ズと前記第２の領域のパターン密度とが決定される、 請求項１または２に記載の半導体装置の製造方法。 - 【請求項６】 前記第２の領域のパターン密度は、予め
定められた複数の密度値から選択される、 請求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記第２の領域に形成されるレジストパ
ターンは、予め定められた複数のレジストパターンか
ら、前記第２の領域のパターン密度に基づいて選択され
る、 請求項３、５または６に記載の半導体装置の製造方法。 - 【請求項８】 前記第１の領域は、特性評価用デバイス
のみからなり、 前記第２の領域は、前記特性評価用デバイスを含まな
い、 請求項３から７のいずれかに記載の半導体装置の製造方
法。 - 【請求項９】 （ａ）シリコンウェハ上に第１のチップ
領域と第２のチップ領域を設けるステップと、ここで、
前記第２のチップ領域は、複数の特性評価領域からな
り、 （ｂ）前記第１のチップ領域に、複数プロセスの各々に
おいて形成される第１のレジストパターンのパターン密
度に基づいて、前記特性評価領域のサイズを決定するス
テップと、ここで、前記パターン密度は、所定の領域に
形成されるレジストパターンの占める面積と前記所定の
領域の面積との面積比を示す、 半導体装置の製造方法。 - 【請求項１０】 前記（ｂ）ステップは、 前記第２のチップ領域に形成される第２のレジストパタ
ーンのパターン密度が、前記複数のプロセスに渡って前
記第１のレジストパターンのパターン密度の１／４倍以
上かつ４倍以下となるように、前記特性評価領域のサイ
ズを決定するステップからなる、 請求項９に記載の半導体装置の製造方法。 - 【請求項１１】 前記複数の特性評価領域の各々は、第
１の領域と、第２の領域からなり、 前記第１の領域のサイズと前記第１の領域のパターン密
度が予め定められており、 前記第２の領域のパターン密度が１であって、前記第１
のレジストパターンの形成時に、前記第１のレジストパ
ターンのパターン密度が、前記特性評価領域に形成され
る各第３のレジストパターンのパターン密度の１／４倍
以上かつ４倍以下となるように、前記第２の領域のサイ
ズが決定される、 請求項９に記載の半導体装置の製造方法。 - 【請求項１２】 前記特性評価領域は、第１の領域と、
第２の領域からなり、 前記第１の領域のサイズと前記第１の領域のパターン密
度が予め定められており、 前記第１のレジストパターンの形成時に、前記複数のプ
ロセスの各々において形成される前記第１のレジストパ
ターンのパターン密度が、前記特性評価領域に形成され
る第３のレジストパターンのパターン密度の１／４倍以
上かつ４倍以下となるように、前記第２の領域のサイズ
と、前記第２の領域のパターン密度が定められる、 請求項９に記載の半導体装置の製造方法。 - 【請求項１３】 前記第２の領域のパターン密度は、予
め定められた複数の値から選択される、 請求項１２に記載の半導体装置の製造方法。 - 【請求項１４】 前記第２の領域に形成される各第４の
レジストパターンは、予め定められた複数のレジストパ
ターンの中から、前記第２の領域のパターン密度に基づ
いて選択される、 請求項１２または１３に記載の半導体装置の製造方法。 - 【請求項１５】 前記第１の領域は、特性評価用デバイ
スのみからなり、 前記第２の領域は、前記特性評価用デバイスを含まな
い、 請求項１１から１４のいずれかに記載の半導体装置の製
造方法。 - 【請求項１６】 製品となるべき回路パターンが形成さ
れる第１のチップ領域と複数の特性評価領域から構成さ
れる第２のチップ領域からなり、 前記第１のチップ領域に形成される第１のレジストパタ
ーンのパターン密度に基づいて、前記特性評価領域のサ
イズが決定される、 半導体ウェハ。 - 【請求項１７】 前記第１のチップ領域に形成される前
記第１のレジストパターンのパターン密度が、前記第２
のチップ領域に形成される第２のレジストパターンのパ
ターン密度の１／４倍以上かつ４倍以下となるように、
前記各特性評価領域のサイズが決定される、 半導体ウェハ。 - 【請求項１８】 前記複数の特性評価領域の各々は、第
１の領域と、第２の領域からなり、 前記第１の領域のサイズと前記第１の領域のパターン密
度が予め定められており、 前記第２の領域のパターン密度が予め定められており、
前記第１のチップ領域に形成される第１のレジストパタ
ーンのパターン密度に基づいて、前記第２の領域のサイ
ズが決定される、 請求項１６または１７に記載の半導体ウェハ。 - 【請求項１９】 前記複数の特性評価領域の各々は、第
１の領域と、第２の領域からなり、 前記第１の領域のサイズと前記第１の領域のパターン密
度が予め定められており、 前記第１のチップ領域に形成される第１のレジストパタ
ーンのパターン密度に基づいて、前記第２の領域のサイ
ズと前記第２の領域のパターン密度とが決定される、 請求項１６または１７に記載の半導体ウェハ。 - 【請求項２０】 前記第１の領域は、特性評価用デバイ
スのみからなり、 前記第２の領域は、前記特性評価用デバイスを含まな
い、 請求項１８または１９に記載の半導体ウェハ。
Priority Applications (4)
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|---|---|---|---|
| JP34378699A JP2001160577A (ja) | 1999-12-02 | 1999-12-02 | 半導体装置の製造方法と半導体ウェハ |
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| Application Number | Priority Date | Filing Date | Title |
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|---|---|
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Family Applications (1)
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|---|---|---|---|
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| KR (1) | KR20010062035A (ja) |
| TW (1) | TW522458B (ja) |
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