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JP2002217258A - 半導体装置およびその測定方法、ならびに半導体装置の製造方法 - Google Patents

半導体装置およびその測定方法、ならびに半導体装置の製造方法

Info

Publication number
JP2002217258A
JP2002217258A JP2001013028A JP2001013028A JP2002217258A JP 2002217258 A JP2002217258 A JP 2002217258A JP 2001013028 A JP2001013028 A JP 2001013028A JP 2001013028 A JP2001013028 A JP 2001013028A JP 2002217258 A JP2002217258 A JP 2002217258A
Authority
JP
Japan
Prior art keywords
electrode pad
semiconductor device
wiring
region
protective film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001013028A
Other languages
English (en)
Inventor
Masaichiro Asayama
匡一郎 朝山
Yasuhiro Mitsui
泰裕 三井
Fumiko Arakawa
史子 荒川
Shiro Kanbara
史朗 蒲原
Yuzuru Oji
譲 大路
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001013028A priority Critical patent/JP2002217258A/ja
Priority to US10/051,056 priority patent/US6881597B2/en
Publication of JP2002217258A publication Critical patent/JP2002217258A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

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  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Automation & Control Theory (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 スクライブ領域に多数配置されたＴＥＧを測
定することにより、半導体装置の歩留まりを向上するこ
とのできる技術を提供する。 【解決手段】 ＴＥＧの各々の端子に接続される第１電
極パッドＢＰ１を、半導体基板上の最上層配線で構成さ
れた一辺が約０.５μｍ以下の微小な矩形の孤立パター
ンとすることにより、第１スクライブ領域ＳＬ１に多数
のＴＥＧを敷き詰め、第１電極パッドＢＰ１に、先端の
曲率半径が０.０５μｍ〜０.８μｍ程度のナノプローブ
を接触させることによって、ＴＥＧの特性評価または不
良解析を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、特性評価または不良解析を
行う半導体素子を備えた半導体装置に適用して有効な技
術に関する。
【０００２】
【従来の技術】従来の半導体素子の特性評価または不良
解析は、プローブと呼ばれる探針を評価用の試料（以
下、ＴＥＧ（testelement group）と称す）の表面上に
形成された電極にあて、半導体素子の特定部分との電気
的接触をはかる装置、いわゆるプローバを用いて行われ
ている。
【０００３】プローバを用いた測定には、幾つかの方法
が提案されており、たとえば富松らの特開平９−３２６
４２５号公報には、走査型電子顕微鏡で観察しながら、
探針移動制御回路による制御で、探針移動機構により鋭
利な先端を有する複数の探針をそれぞれ試料電極に接触
電流が飽和するまで接近させ、確実に接触させた後、電
気特性測定回路により探針間の電流電圧特性を測定する
方法が開示されている。
【０００４】また、長谷川らの特開平９−２６４３６号
公報には、鋭利な先端を有する複数本の探針を、試料表
面の法線から傾け、かつ方位各３０°以上の間隔で配置
する方法が開示されている。
【０００５】また、山口らの特開平８−８８２５８号公
報には、電子ビームまたはイオンビームを半導体材料片
の表面または断面の動作領域、あるいはその近傍に的を
絞って照射することで得られた電流の一部が、プローブ
の微細な探針に流れるように探針を動作領域に相当する
部位に接触させて走査して電流を測定し、動作領域内で
の電流の変化を検出する方法が開示されている。
【０００６】また、吉田の特開平８−１５３７６３号公
報には、ＭＯＳＦＥＴなどの縦型半導体装置において、
ドレイン電極の電位を測定するために設けられた測定電
極に接触させたドレイン側測定プローブと、ソース電極
に接触させたソース側測定プローブにて電圧を検出する
方法が述べられている。
【０００７】また、村上らの特開平９−１９６９７０号
公報には、複数の探針と、それらの探針にそれぞれ接続
された配線パターンを有するリング状のプリント配線板
と、そのプリント配線板の中心孔に係合して同心状に取
付けられ、探針を保持するリング状の保持台とを具備す
るプローブカードに関して述べられている。
【０００８】また、本間の特開昭５４−１１１２８６号
公報には、半導体ウエハの裏面に導電性物質を付着させ
た後、ウエハプローバのステージに半導体ウエハを載
せ、ステージに電圧を印加した後、半導体装置を検査す
る方法が述べられている。
【０００９】また、国政の特開平１１−１３３０６１号
公報には、ウエハ上の複数のペレット領域に形成された
半導体集積回路の電極パッドに接触する複数のプローブ
針と、プローブ針が電極パッドに接触するときにこの電
極パッドを有するペレット領域周辺のスクライブ線に接
触する複数のダミー針とを備えたプローブカードが記載
されている。
【００１０】
【発明が解決しようとする課題】ところで、ウエハ上の
半導体製品を評価するＴＥＧは、通常スクライブ領域と
呼ばれるチップに切り取る領域に配置されているが、ウ
エハ一枚あたりのチップ獲得数を増やすために、チップ
面積の縮小に加えてスクライブ領域は狭くなる傾向にあ
る。一方、スクライブ領域は、たとえばフォトターゲッ
トや合わせマークなど製造プロセスにおいて必要なパタ
ーンが数多く含まれており、収容できるＴＥＧの数が制
限される。しかもＴＥＧが配置される領域の７０〜８０
％程度は、探針を接触させるための一辺が１００μｍ程
度の電極パッドによって占められているため、チップの
良・不良を判定するウエハ検査用のＴＥＧを除いて、配
置できる評価用のＴＥＧの数はわずかである。
【００１１】このため、半導体製品において不良や歩留
まり低下が起きても、これを解析できる有効なＴＥＧが
なく、迅速な不良対策ができないという問題が生ずるこ
とが本発明者によって明らかとなった。
【００１２】さらに、半導体製品の実デバイスにおいて
も、チップ面積の縮小に伴い不良解析用の電極パッドを
削除する傾向にある。特に、特定用途向き集積回路、い
わゆるＡＳＩＣ（application specific integrated ci
rcuit）では、チップにテストパターン発生器を組み込
んだＢＩＳＴ（built in self test）法と呼ばれる診断
方式が使用されており、回路機能やデバイス機能を検査
するための信号入出力用のパッドさえ省略されている。
【００１３】このため、半導体製品において歩留まりの
低下が生じても、これを解析するための外部からの任意
の計測ができず、不具合の原因を特定することが難しい
という問題が生ずる。
【００１４】本発明の目的は、スクライブ領域に多数配
置されたＴＥＧを測定することにより、半導体装置の歩
留まりを向上することのできる技術を提供することにあ
る。
【００１５】また、本発明の目的は、半導体製品の実デ
バイスの特性評価または不良解析を行うことにより、半
導体装置の歩留まりを向上することのできる技術を提供
することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。 （１）本発明の半導体装置は、最上層配線で構成される
一辺が０.５μｍ以下の矩形の第１電極パッドを備えた
複数のＴＥＧが、スクライブ領域に配置されているもの
である。 （２）本発明の半導体装置は、最上層配線で構成される
一辺が１μｍ以下の矩形の第１電極パッドを備えた複数
のＴＥＧが、スクライブ領域に配置されているものであ
る。 （３）本発明の半導体装置は、最上層配線で構成される
一辺が１０μｍ以下の矩形の第１電極パッドを備えた複
数のＴＥＧが、スクライブ領域に配置されているもので
ある。 （４）本発明の半導体装置の測定方法は、最上層配線で
構成される一辺が１０μｍ以下の矩形の第１電極パッド
を備えた複数のＴＥＧが、第１電極パッドの表面を保護
膜で覆われてスクライブ領域に配置されており、第１電
極パッド上の保護膜を除去して第１電極パッドの表面の
一部を露出させた後、先端の曲率半径が約０.０５〜０.
８μｍ程度の探針を第１電極パッドに接触させてＴＥＧ
を測定するものである。 （５）本発明の半導体装置の測定方法は、最上層を保護
膜で覆われた製品回路領域に論理回路が配置されてお
り、所定の領域の保護膜を除去して最上層配線で構成さ
れる引き出し電極の表面を露出させた後、先端の曲率半
径が約０.０５〜０.８μｍ程度の探針を引き出し電極に
接触させて論理回路の論理値を評価するものである。 （６）本発明の半導体装置の測定方法は、最上層を保護
膜で覆われた製品回路領域にＴＥＧが配置されており、
所定の領域の保護膜を除去して最上層配線で構成される
引き出し電極の表面の一部を露出させた後、先端の曲率
半径が約０.０５〜０.８μｍ程度の探針を引き出し電極
に接触させてＴＥＧを測定するものである。
【００１８】上記した手段によれば、スクライブ領域に
多数のＴＥＧを配置することができ、これらＴＥＧの特
性を評価することによって多くのデータを得ることがで
きる。これにより、開発および量産段階における半導体
製品の歩留まりの維持、向上を実現することができる。
【００１９】さらに、半導体製品の任意の引き出し電極
に先端が鋭利な探針を接触させることで、実デバイスの
特性評価または不良解析を行うことができる。これによ
り、たとえば基本回路単位で諸特性や不良箇所の同定を
明らかにすることができ、また、半導体製品における不
良個所、不良回路等を短期間に絞りこむことができて、
半導体製品の歩留まりを向上することができる。
【００２０】本願のその他の発明を箇条書きで示せば以
下のごとくである。すなわち、 １．最上層配線で構成される一辺が１０μｍ以下の矩形
の第１電極パッドを備えた複数のＴＥＧと、最上層配線
で構成される一辺が２０μｍ以上の矩形の第２電極パッ
ドを備えた複数のＴＥＧとがスクライブ領域に配置され
ている。 ２．最上層配線で構成される一辺が１０μｍ以下の矩形
の第１電極パッドを備えた複数のＴＥＧと、最上層配線
で構成される一辺が２０μｍ以上の矩形の第２電極パッ
ドを備えた複数のＴＥＧとがスクライブ領域に配置され
ており、第２電極パッドは複数のＴＥＧに共有接続され
ている。 ３．最上層配線で構成される一辺が１０μｍ以下の矩形
の第１電極パッドと、最上層配線で構成される一辺が２
０μｍ以上の矩形の第２電極パッドとを備えた複数のＴ
ＥＧがスクライブ領域に配置されている。 ４．最上層配線で構成される一辺が１０μｍ以下の矩形
の第１電極パッドと、最上層配線で構成される一辺が２
０μｍ以上の矩形の第２電極パッドとを備えた複数のＴ
ＥＧがスクライブ領域に配置されており、第２電極パッ
ドは複数のＴＥＧに共有接続されている。 ５．最上層配線で構成される一辺が１０μｍ以下の矩形
の第１電極パッドを備えた複数のＴＥＧがスクライブ領
域に配置されており、第１電極パッドの一辺が、第１電
極パッドとその下層の配線とをつなぐ接続孔の径に第１
電極パッドと接続孔との合わせ余裕を加えた寸法を越え
ないものである。 ６．最上層配線で構成される一辺が１０μｍ以下の矩形
の第１電極パッドを備えた複数のＴＥＧがスクライブ領
域に配置されており、第１電極パッドの一辺が、第１電
極パッドとその下層の配線とをつなぐ接続孔の径の約４
／３倍程度である。 ７．最上層配線で構成される一辺が１０μｍ以下の矩形
の第１電極パッドを備えた複数のＴＥＧがスクライブ領
域に配置されており、スクライブ領域は保護膜によって
覆われている。 ８．最上層配線で構成される一辺が１０μｍ以下の矩形
の第１電極パッドを備えた複数のＴＥＧがスクライブ領
域に配置されており、第１電極パッドが島状に露出して
いる。 ９．最上層配線で構成される一辺が１０μｍ以下の矩形
の第１電極パッドを備えた複数のＴＥＧが第１スクライ
ブ領域に配置され、最上層配線で構成される一辺が２０
μｍ以上の矩形の第２電極パッドを備えた複数のＴＥＧ
が第２スクライブ領域に配置されており、第１電極パッ
ドの表面は保護膜によって覆われ、第２電極パッドの表
面の一部は保護膜が除去されて露出している。 １０．最上層配線で構成される引き出し電極を備えた複
数のＴＥＧが、製品回路領域に配置されている。 １１．最上層配線で構成される一辺が１０μｍ以下の矩
形の第１電極パッドを備えた複数のＴＥＧが、第１電極
パッドの表面を保護膜で覆われてスクライブ領域に配置
されており、第１電極パッド上の保護膜を除去して第１
電極パッドの表面の一部を露出させた後、先端の曲率半
径が約０.０５〜０.８μｍ程度の探針を第１電極パッド
に接触させてＴＥＧを測定し、半導体製品の歩留まりを
向上させる。 １２．最上層配線で構成される一辺が１０μｍ以下の矩
形の第１電極パッドを備えた複数のＴＥＧが、第１電極
パッドの表面を保護膜で覆われてスクライブ領域に配置
されており、第１電極パッド上の保護膜を集束イオンビ
ーム法または選択エッチング法で除去して第１電極パッ
ドの表面の一部を露出させた後、先端の曲率半径が約
０.０５〜０.８μｍ程度の探針を第１電極パッドに接触
させてＴＥＧを測定する。 １３．最上層配線で構成される一辺が１０μｍ以下の矩
形の第１電極パッドを備えた複数のＴＥＧが、第１電極
パッドの表面を保護膜で覆われて第１スクライブ領域に
配置され、最上層配線で構成される一辺が２０μｍ以上
の矩形の第２電極パッドを備えた複数のＴＥＧが、第２
電極パッド上の保護膜を除去することによって第２電極
パッドの表面の一部を露出させて第２スクライブ領域に
配置されており、第１電極パッド上の保護膜を除去して
第１電極パッドの表面の一部を露出させた後、先端の曲
率半径が約０.０５〜０.８μｍ程度の探針を第１電極パ
ッドに接触させてＴＥＧを測定する。 １４．最上層を保護膜で覆われた製品回路領域に論理回
路が配置されており、所定の領域の保護膜を除去して最
上層配線で構成される引き出し電極の表面の一部を露出
させた後、先端の曲率半径が約０.０５〜０.８μｍ程度
の探針を引き出し電極に接触させて論理回路の論理値を
評価し、半導体製品の歩留まりを向上させる。 １５．最上層を保護膜で覆われた製品回路領域に論理回
路が配置されており、所定の領域の保護膜を集束イオン
ビーム法または選択エッチング法で除去して最上層配線
で構成される引き出し電極の表面の一部を露出させた
後、先端の曲率半径が約０.０５〜０.８μｍ程度の探針
を引き出し電極に接触させて論理回路の論理値を評価す
る。 １６．最上層を保護膜で覆われた製品回路領域にｎ本の
入力端子とｍ本の出力端子とを有する論理回路が配置さ
れており、所定の領域の保護膜を除去して最上層配線で
構成される引き出し電極の表面の一部を露出させた後、
先端の曲率半径が約０.０５〜０.８μｍ程度のｎ＋ｍ＋
３本の探針を引き出し電極に接触させて論理回路の論理
値を評価する。 １７．最上層を保護膜で覆われた製品回路領域にｎ本の
入力端子とｍ本の出力端子とを有する論理回路が配置さ
れており、所定の領域の保護膜を除去して最上層配線で
構成される引き出し電極の表面の一部を露出させた後、
１本を接触確認用とする先端の曲率半径が約０.０５〜
０.８μｍ程度のｎ＋ｍ＋３本の探針を引き出し電極に
接触させて論理回路の論理値を評価する。 １８．最上層を保護膜で覆われた製品回路領域にＴＥＧ
が配置されており、所定の領域の保護膜を除去して最上
層配線で構成される引き出し電極の表面の一部を露出さ
せた後、先端の曲率半径が約０.０５〜０.８μｍ程度の
探針を引き出し電極に接触させてＴＥＧを測定し、半導
体製品の歩留まりを向上させる。 １９．最上層を保護膜で覆われた製品回路領域にＴＥＧ
が配置されており、所定の領域の保護膜を集束イオンビ
ーム法または選択エッチング法で除去して最上層配線で
構成される引き出し電極の表面の一部を露出させた後、
先端の曲率半径が約０.０５〜０.８μｍ程度の探針を引
き出し電極に接触させてＴＥＧを測定する。 ２０．最上層配線で一辺が１０μｍ以下の矩形の第１電
極パッドをスクライブ領域に形成し、最上層配線でボン
ディングパッドを製品回路領域に形成する工程と、最上
層配線の上層に保護膜を形成する工程と、保護膜の所定
の領域を除去し、ボンディングパッドの表面の一部を露
出させる工程とを有し、上記最上層配線を導電体の堆積
およびリソグラフィ法によるパターニングによって形成
する。 ２１．最上層配線で一辺が１０μｍ以下の矩形の第１電
極パッド、および一辺が２０μｍ以上の第２電極パッド
をスクライブ領域に形成し、最上層配線でボンディング
パッドを製品回路領域に形成する工程と、最上層配線の
上層に保護膜を形成する工程と、保護膜の所定の領域を
除去し、第２電極パッドの表面の一部およびボンディン
グパッドの表面の一部を露出させる工程とを有し、上記
最上層配線を導体膜の堆積およびリソグラフィ法による
パターニングによって形成する。 ２２．半導体基板上に第１絶縁膜、ストッパ絶縁膜およ
び第２絶縁膜を順次形成する工程と、第１絶縁膜に接続
孔を形成し、ストッパ絶縁膜および第２絶縁膜に配線溝
を形成する工程と、接続孔および配線溝内に導体膜を埋
め込み、接続孔および配線溝以外の領域の導体膜をＣＭ
Ｐ法により除去することによって、接続部材と一体に形
成された第１電極パッドをスクライブ領域に形成する工
程と、第１電極パッドの上層に保護膜を形成する工程
と、ストッパ絶縁膜をエッチングストッパ層として、ス
クライブ領域の保護膜および第２絶縁膜を除去して第１
電極パッドを露出させる工程とを有する。 ２３．半導体基板上に第１絶縁膜、ストッパ絶縁膜およ
び第２絶縁膜を順次形成する工程と、第１絶縁膜に接続
孔を形成し、ストッパ絶縁膜および第２絶縁膜に配線溝
を形成する工程と、接続孔および配線溝内に導体膜を埋
め込み、接続孔および配線溝以外の領域の導体膜をＣＭ
Ｐ法により除去することによって、接続部材と一体に形
成された第１電極パッドをスクライブ領域に形成し、同
時に接続部材と一体に形成されたボンディングパッドを
製品回路領域に形成する工程と、第１電極パッドおよび
ボンディングパッドの上層に保護膜を形成する工程と、
ストッパ絶縁膜をエッチングストッパ層として、スクラ
イブ領域の保護膜および第２絶縁膜を除去して第１電極
パッドを露出させ、同時に製品回路領域の保護膜の所定
の領域を除去してボンディングパッドの表面の一部を露
出させる工程とを有する。 ２４．半導体基板上に第１絶縁膜、ストッパ絶縁膜およ
び第２絶縁膜を順次形成する工程と、第１絶縁膜に接続
孔を形成し、ストッパ絶縁膜および第２絶縁膜に配線溝
を形成する工程と、接続孔および配線溝内に導体膜を埋
め込み、接続孔および配線溝以外の領域の導体膜をＣＭ
Ｐ法により除去することによって、接続部材と一体に形
成された第１電極パッドを第１スクライブ領域に形成
し、接続部材と一体に形成された第２電極パッドを第２
スクライブ領域に形成し、さらに接続部材と一体に形成
されたボンディングパッドを製品回路領域に形成する工
程と、第１電極パッド、第２電極パッドおよびボンディ
ングパッドの上層に保護膜を形成する工程と、ストッパ
絶縁膜をエッチングストッパ層として、第１スクライブ
領域の保護膜および第２絶縁膜を除去して第１電極パッ
ドを露出させ、第２スクライブ領域の保護膜の所定の領
域を除去して第２電極パッドの表面の一部を露出させ、
さらに製品回路領域の保護膜の所定の領域を除去してボ
ンディングパッドの表面の一部を露出させる工程とを有
する。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００２２】なお、本願において、半導体装置というと
きは、特に単結晶シリコン基板上に作られるものだけで
なく、特にそうでない旨が明示された場合を除き、ＳＯ
Ｉ（silicon on insulator）基板やＴＦＴ（thin film
transistor）液晶製造用基板などといった他の基板上に
作られるものを含むものとする。また、ウエハとは半導
体装置の製造に用いる単結晶シリコン基板（一般にほぼ
円盤形）、ＳＯＩ基板、ガラス基板その他の絶縁、半絶
縁または半導体基板などやそれらを複合した基板をい
う。
【００２３】チップまたはチップ領域は、ウエハを前工
程が終了したあとに、分割される部分に対応する単位集
積回路領域である。
【００２４】さらに、以下の実施の形態において、要素
の数等（個数、数値、量、範囲などを含む）に言及する
場合、特に明示したときおよび原理的に明らかに特定の
数に限定されるときを除き、その特定の数に限定される
ものではなく、特定の数以上でも以下でもよい。さら
に、以下の実施の形態において、その構成要素（要素ス
テップ等を含む）は、特に明示した場合および原理的に
明らかに必須であると考えられる場合を除き、必ずしも
必須のものではないことはいうまでもない。
【００２５】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合を除き、実質的にその形状などに近似または
類似するものなどを含むものとする。たとえば「矩形」
とは、長方形、正方形などの四角形であって、隅の丸い
四角形や斜め四角形も含むものである。このことは、上
記数値および範囲についても同様である。
【００２６】（実施の形態１）図１に、ウエハＳＷ内の
スクライブ領域ＳＬを示す。
【００２７】半導体集積回路が作り込まれるチップＣＰ
は、一つずつ別々に作られるのではなく、数十個から数
百個のチップＣＰが一枚のウエハＳＷ上に一括同時に製
造され、その後個々のチップＣＰに分割される。ウエハ
ＳＷを個々のチップＣＰに分割する工程はダイシングま
たはスクライビングと呼ばれ、幅約５０μｍ程度の円盤
型の切断刃を高速で回転させて、ウエハＳＷを完全切断
する方法である。この切断に使用される領域がスクライ
ブ領域（図中、網掛けのハッチングで示す）ＳＬであっ
て、たとえば約１００μｍ程度の幅を有している。
【００２８】また、半導体集積回路の周辺には、半導体
集積回路への水分の浸入を防ぐ機能を有するガードバン
ドが形成されており、隣接するガードバンドによって挟
まれた領域をスクライブ領域ＳＬとすることができる。
このガードバンドは、後に説明するように、たとえば配
線および上下配線間を接続するプラグ等を積み重ねた積
層構造からなる。
【００２９】図２（ａ）は、本実施の形態１である複数
のＴＥＧが配置されたスクライブ領域の一部（第１スク
ライブ領域ＳＬ１）の模式図を示し、図２（ｂ）は、複
数のＴＥＧが配置されたスクライブ領域の他の一部（第
２スクライブ領域ＳＬ２）の模式図を示す。第１スクラ
イブ領域ＳＬ１および第２スクライブ領域ＳＬ２の幅
は、共に約１００μｍ程度である。
【００３０】第１スクライブ領域ＳＬ１には、たとえば
走査型電子顕微鏡で観察しながら、先端の曲率半径が約
０.０５μｍ〜０.８μｍ程度の鋭利な探針（以下、ナノ
プローブと称す）を接触させることのできる第１電極パ
ッド（図示せず）を備えた複数のＴＥＧが敷き詰められ
ている。たとえば幅（Ｘ方向）が約１００μｍ程度、長
さ（Ｙ方向）が約２８０μｍ程度の領域には、４０個の
ＴＥＧが配置される。上記第１電極パッドは、図２
（ａ）中、矩形で示したＴＥＧの配置領域に置かれてい
る。
【００３１】第２スクライブ領域ＳＬ２には、たとえば
光学顕微鏡で観察しながら、先端の曲率半径が約１０〜
２０μｍ程度の探針（以下、プローブと称す）を接触さ
せることのできる第２電極パッドＢＰ２を備えた複数の
ＴＥＧが配置されている。たとえば幅（Ｘ方向）が約１
００μｍ程度、長さ（Ｙ方向）が約２８０μｍ程度の領
域には、３〜４個のＴＥＧが配置される。
【００３２】図３は、第１スクライブ領域ＳＬ１に配置
された複数のＴＥＧおよび第１電極パッドＢＰ１の一例
を示す要部平面図である。
【００３３】隣接するガードバンドＧＢに挟まれた第１
スクライブ領域ＳＬ１には、ＭＩＳＦＥＴ（metal insu
lator semiconductor field effect transistor）によ
って構成されたＴＥＧを例示することができる。ＭＩＳ
ＦＥＴのゲートＧ、ソースＳ、ドレインＤの各々には第
１電極パッドＢＰ１（図中、網掛けのハッチングで示
す）が接続されている。この第１電極パッドＢＰ１は、
半導体基板上の最上層配線で構成された一辺が０.５μ
ｍ以下の微小な矩形の電極であり、それぞれが他の電極
と結線されない孤立パターンである。第１電極パッドＢ
Ｐ１を微小な孤立パターンとすることにより、第１スク
ライブ領域ＳＬ１に多数のＴＥＧを敷き詰めることがで
きる。
【００３４】ＴＥＧの測定は、たとえば走査型電子顕微
鏡で観察しながら、第１電極パッドＢＰ１に、たとえば
ナノプローブを接触させることによって行われる。この
ナノプローブはタングステンからなり、電解研磨法を用
いて所望する曲率半径を有する先端に加工することがで
きる。
【００３５】なお、第１電極パッドＢＰ１の形状を一辺
が０.５μｍ以下の矩形としたが、第１スクライブ領域
ＳＬ１に配置されるＴＥＧの形状や寸法に応じて、第１
電極パッドＢＰ１の寸法を選ぶことができる。たとえ
ば、第１電極パッドＢＰ１の形状を一辺が１μｍ以下の
矩形としてもよく、あるいは一辺が１０μｍ以下の矩形
としてもよい。
【００３６】図４は、第２スクライブ領域ＳＬ２に配置
されたＴＥＧおよび複数の第２電極パッドＢＰ２の一例
を示す要部平面図である。
【００３７】第２スクライブ領域ＳＬ２には、ＭＩＳＦ
ＥＴによって構成されたＴＥＧを例示することができ
る。このＴＥＧは、光学顕微鏡により容易に位置合わせ
ができ、かつ確実に電気的接触をとることができるプロ
ーブを備えた装置を用いて測定することができる。すな
わち、ＴＥＧを構成するＭＩＳＦＥＴのゲートＧ、ソー
スＳ、ドレインＤの各々には、半導体基板上の最上層配
線で構成された一辺が約２０μｍ以上、たとえば約８０
μｍ程度の矩形の電極である第２電極パッドＢＰ２が接
続されている。第２スクライブ領域ＳＬ２の約７０％程
度は上記第２電極パッドＢＰ２によって占められる。
【００３８】図５は、第１スクライブ領域ＳＬ１におけ
るＴＥＧを示す半導体基板の要部断面図の一例を示す。
【００３９】第１スクライブ領域ＳＬ１は、隣接するガ
ードバンドＧＢで挟まれており、一方のガードバンドＧ
Ｂ近くの製品回路領域Ａには、たとえばＭＯＳ（metal
oxide semiconductor）回路、他方のガードバンドＧＢ
近くの製品回路領域Ｂには、たとえば容量素子Ｃおよび
抵抗素子Ｒが形成されている。第１スクライブ領域ＳＬ
１には、ＭＩＳＦＥＴで構成されるＴＥＧが複数個配置
されており、半導体基板の主面上に設けられた素子分離
領域で囲まれた領域を、一つのＴＥＧの領域とすること
ができる。なお、第１スクライブ領域ＳＬ１に配置され
たＴＥＧとして、ＭＩＳＦＥＴを例示したが、評価に必
要とされるその他の回路素子によってＴＥＧを構成して
もよい。
【００４０】たとえば、ｐ型の単結晶からなる半導体基
板１の主面にはｐウェル２およびｎウェル３，３ａが形
成されている。ｎウェル３は、相対的に浅い領域に形成
されたウェルであり、ｎウェル３ａは、相対的に深い領
域に形成された埋め込みウェルであって、たとえば入出
力回路などから半導体基板１を通じてノイズが浸入する
のを防止するために形成される。
【００４１】第１スクライブ領域ＳＬ１および製品回路
領域Ａには、ｎチャネルＭＩＳＦＥＴＱｎとｐチャネル
ＭＩＳＦＥＴＱｐとが形成されており、これらの間は素
子分離絶縁膜４で分離されている。
【００４２】ｎチャネルＭＩＳＦＥＴＱｎは、素子分離
絶縁膜４に囲まれた活性領域に形成されている。活性領
域の半導体基板１にはｐウェル２が形成されており、こ
のｐウェル２の表面には一対のｎ-型半導体領域５と一
対のｎ+型半導体領域６とからなるソース、ドレインが
形成されている。一対のｎ+型半導体領域６の表面には
自己整合シリサイド技術によってシリサイド層７が形成
されている。シリサイド層７は、たとえばチタン（Ｔ
ｉ）シリサイド、コバルト（Ｃｏ）シリサイド等であ
る。さらに、一対のｎ-型半導体領域５間のｐウェル２
上には、たとえば酸化シリコン膜で構成されるゲート絶
縁膜８が形成され、その上には、不純物が導入された多
結晶シリコン膜からなるゲート電極９ｎが形成されてい
る。ゲート電極９ｎの上面にはシリサイド層７が設けら
れ、ゲート電極９ｎの側壁には、たとえば酸化シリコン
膜からなるサイドウォールスペーサ１０が設けられてい
る。
【００４３】同様に、ｐチャネルＭＩＳＦＥＴＱｐは、
素子分離絶縁膜４に囲まれた活性領域に形成されてい
る。活性領域の半導体基板１にはｎウェル３が形成され
ており、このｎウェル３の表面には一対のｐ-型半導体
領域１１と一対のｐ+型半導体領域１２とからなるソー
ス、ドレインが形成されている。一対のｐ+型半導体領
域１２の表面にはシリサイド層７が形成されている。さ
らに、一対のｐ-型半導体領域１１間のｎウェル３上に
は、たとえば酸化シリコン膜で構成されるゲート絶縁膜
８が形成され、その上には、不純物が導入された多結晶
シリコン膜からなるゲート電極９ｐが形成されている。
ゲート電極９ｐの上面にはシリサイド層７が設けられ、
ゲート電極９ｐの側壁には、たとえば酸化シリコン膜か
らなるサイドウォールスペーサ１０が設けられている。
【００４４】容量素子Ｃは、素子分離絶縁膜４上に形成
されている。容量素子Ｃを構成する下部電極１３は、上
記ｎチャネルＭＩＳＦＥＴＱｎのゲート電極９ｎおよび
ｐチャネルＭＩＳＦＥＴＱｐのゲート電極９ｐを構成す
る多結晶シリコンと同一層の導電膜によって構成され、
下部電極１３の側壁にはサイドウォールスペーサ１０が
形成されている。下部電極１３の一部上面にはシリサイ
ド層７が形成されている。さらに、下部電極１３上には
容量絶縁膜１４を介して上部電極１５が形成されてい
る。容量絶縁膜１４は、たとえば酸化シリコン膜と窒化
シリコン膜とが下層から順に堆積された積層膜によって
構成されており、上部電極１５は、不純物が導入された
多結晶シリコン膜によって構成されている。上部電極１
５の上面にはシリサイド層７が設けられ、上部電極１５
の側壁には、たとえば酸化シリコン膜からなるサイドウ
ォールスペーサ１６が設けられている。
【００４５】抵抗素子Ｒは、素子分離絶縁膜４上に形成
されている。抵抗素子Ｒの抵抗体１７は、上記容量素子
Ｃの上部電極１５を構成する多結晶シリコン膜と同一層
の導電膜によって構成されている。抵抗体１７の一部上
面にはシリサイド層７が設けられ、抵抗体１７の側壁に
はサイドウォールスペーサ１６が設けられている。
【００４６】さらに、ｎチャネルＭＩＳＦＥＴＱｎ、ｐ
チャネルＭＩＳＦＥＴＱｐ、容量素子Ｃおよび抵抗素子
Ｒ上には、４層構造の配線が形成されている。なお、図
５では、４層配線を例示したが、５層以上または３層以
下の多層配線を形成してもよい。
【００４７】第１配線層Ｍ１は、たとえば酸化シリコン
膜で構成された第１層間絶縁膜１８上に形成され、第１
層間絶縁膜１８の必要部分に形成された接続孔１９に埋
め込まれたプラグ２０を介して、ｎチャネルＭＩＳＦＥ
ＴＱｎのソース、ドレイン、ｐチャネルＭＩＳＦＥＴＱ
ｐのソース、ドレイン、容量素子Ｃの下部電極１３、上
部電極１５および抵抗素子Ｒの抵抗体１７に接続されて
いる。なお、図示はしないが、第１配線層Ｍ１は、ｎチ
ャネルＭＩＳＦＥＴＱｎのゲート電極９ｎおよびｐチャ
ネルＭＩＳＦＥＴＱｐのゲート電極９ｐにも接続されて
いる。プラグ２０および第１配線層Ｍ１は、たとえばタ
ングステン等からなる。
【００４８】第２配線層Ｍ２は、たとえば酸化シリコン
膜で構成された第２層間絶縁膜２１上に形成され、第２
層間絶縁膜２１の必要部分に形成された接続孔２２に埋
め込まれたプラグ２３を介して、第１配線層Ｍ１に接続
されている。プラグ２３は、たとえばバリアメタル層お
よび主導電層である銅膜からなり、バリアメタル層は、
配線および接続部材の主成分である銅（Ｃｕ）の拡散を
防止するとともに、銅と絶縁膜との接着性を向上させる
機能を有し、たとえば窒化チタン（ＴｉＮ）、タンタル
（Ｔａ）、窒化タンタル（ＴａＮ）等である。第２配線
層Ｍ２は、たとえばバリアメタル層および主導電層であ
る銅膜からなり、第２層間絶縁膜２１に形成した溝上に
配線用金属を埋め込んだ後、溝外部の余分な金属をＣＭ
Ｐ（chemical mechanical polishing）法を用いて除去
することにより溝内に配線パターンを形成する方法、い
わゆるシングルダマシン（single damascene）法によっ
て形成することができる。
【００４９】第３配線層Ｍ３は、たとえば酸化シリコン
膜で構成された第３層間絶縁膜２４上に形成され、第３
層間絶縁膜２４の必要部分に形成された接続孔２５に埋
め込まれたプラグ２６を介して、第２配線層Ｍ２に接続
されている。プラグ２６は、たとえば上記プラグ２３と
同様に、バリアメタル層および主導電層である銅膜から
なり、第３配線層Ｍ３は、たとえば上記第２配線層Ｍ２
と同様にバリアメタル層および主導電層である銅膜から
なる。
【００５０】第４配線層Ｍ４は、たとえば酸化シリコン
膜で構成された第４層間絶縁膜２７上に形成され、第４
層間絶縁膜２７の必要部分に形成された接続孔２８に埋
め込まれたプラグ２９を介して、第３配線層Ｍ３に接続
されている。プラグ２９は、たとえばタングステン等か
らなり、第４配線層Ｍ４は、たとえばアルミニウム等か
らなる。さらに、半導体集積回路を保護するためのパッ
シベーション膜（保護膜）３０が半導体基板１のほぼ全
面を覆っている。
【００５１】最上層配線である第４配線層Ｍ４によっ
て、第１スクライブ領域ＳＬ１の第１電極パッドＢＰ
１、および製品回路に接続された信号入出力用等のボン
ディングパッドＢＰ３が構成されている。ボンディング
パッドＢＰ３は、チップＣＰの中央部またはチップＣＰ
の周辺部に配置することができる。ボンディングパッド
ＢＰ３上のパッシベーション膜３０には開孔部３１が形
成され、ボンディングパッドＢＰ３の表面の一部が、パ
ッケージの外部端子との接続のために露出している。し
かし、第１スクライブ領域ＳＬ１上ではパッシベーショ
ン膜３０は除去されず、第１スクライブ領域ＳＬ１の第
１電極パッドＢＰ１はパッシベーション膜３０によって
覆われている。後述するように、特性評価または不良解
析に用いられるＴＥＧの第１電極パッドＢＰ１上のパッ
シベーション膜３０は測定時に除去される。
【００５２】第１電極パッドＢＰ１は、第３配線層Ｍ３
と第４配線層Ｍ４とをつなぐ接続孔２８の孔径の設計寸
法に第４配線層Ｍ４と接続孔２８との合わせ余裕を加え
た寸法を一辺とする矩形の電極である。たとえば、接続
孔２８の孔径が０.１５μｍ（Ｌ）の場合、合わせ余裕
を考慮して、第１電極パッドＢＰ１の一辺は、約０.２
μｍ（Ｌ×４／３）程度となる。
【００５３】ガードバンドＧＢは、半導体基板１上に下
層からプラグ２０、第１配線層Ｍ１、プラグ２３、第２
配線層Ｍ２、プラグ２６、第３配線層Ｍ３、プラグ２９
および第４配線層Ｍ４を積層してなり、半導体集積回路
の周辺に設けられている。
【００５４】図６は、第１スクライブ領域ＳＬ１に配置
されたＴＥＧの一部を拡大して示す。（ａ）は、ＴＥＧ
の概略斜視図、（ｂ）は、ＴＥＧの概略断面図であり、
ＭＩＳＦＥＴによって構成され、２層構造の配線を有す
るＴＥＧが例示されている。
【００５５】半導体基板３２上に設けられたＭＩＳＦＥ
Ｔのゲート３３、ソース、ドレインは、プラグ３４を介
して第１配線層Ｍ１に接続されている。さらに、第１配
線層Ｍ１は、プラグ３５を介して最上層配線である第２
配線層Ｍ２に接続されている。第２配線層Ｍ２は、特性
評価または不良解析に用いられるＴＥＧの第１電極パッ
ドＢＰ１を構成し、その表面はパッシベーション膜３６
によって覆われている。また、第２配線層Ｍ２からなる
一個の第１電極パッドＢＰ１は、一個のプラグ３５に接
続され、複数のプラグ３５とは結線されていない孤立パ
ターンである。
【００５６】図７は、第１スクライブ領域ＳＬ１におけ
るＴＥＧを示す半導体基板の要部断面図の他の例であ
る。図には、第１スクライブ領域ＳＬ１に配置されたｎ
チャネルＭＩＳＦＥＴによって構成され、２層構造の配
線を有する複数のＴＥＧを示している。なお、第１スク
ライブ領域ＳＬ１に配置されたＴＥＧとして、ｎチャネ
ルＭＩＳＦＥＴを例示したが、評価に必要とされるその
他の回路素子によってＴＥＧを構成してもよい。
【００５７】前記図５に示した第１スクライブ領域ＳＬ
１と同様に、半導体基板１の主面上に設けられた素子分
離領域４ａで囲まれた領域を、一つのＴＥＧの領域とす
ることができる。第１スクライブ領域ＳＬ１に形成され
たＭＩＳＦＥＴは、前記図５で説明したｎチャネルＭＩ
ＳＦＥＴＱｎとほぼ同じ構造であることから、その説明
は省略する。
【００５８】第1配線層Ｍ１は、たとえば酸化シリコン
膜で構成された第１層間絶縁膜３７上に形成され、第１
層間絶縁膜３７の必要部分に形成された接続孔３８に埋
め込まれたプラグ３９を介して、ｎチャネルＭＩＳＦＥ
Ｔのソース、ドレインなどに接続されている。プラグ３
９は、たとえばタングステン等である。
【００５９】第１配線層Ｍ１は、プラグ３９の上層のス
トッパ絶縁膜４０および配線形成用の絶縁膜４１に形成
された配線溝４２に埋め込まれており、いわゆるシング
ルダマシン配線とすることができる。第１配線層Ｍ１
は、たとえばタングステン等である。ストッパ絶縁膜４
０は、絶縁膜４１への溝加工の際にエッチングストッパ
となる膜であり、絶縁膜４１に対してエッチング選択比
を有する材料を用いる。ストッパ絶縁膜４０は、たとえ
ば窒化シリコン膜、絶縁膜４１は、たとえば酸化シリコ
ン膜である。
【００６０】第２配線層Ｍ２は、第１配線層Ｍ１の上層
の第２層間絶縁膜４３に形成された接続孔４４と配線溝
（図示せず）とに同一部材が埋め込まれた、いわゆるデ
ュアルダマシン（dual damascene）配線とすることがで
きる。第２配線層Ｍ２は、たとえばバリアメタル層およ
び主導電層である銅膜からなり、バリアメタル層は、た
とえば窒化チタン、タンタル、窒化タンタル等である。
【００６１】第２層間絶縁膜４３は、たとえばキャップ
絶縁膜４３ａ、第１絶縁膜４３ｂ、配線形成用のストッ
パ絶縁膜４３ｃおよび配線形成用の第２絶縁膜４３ｄが
下層から順に堆積された積層膜によって構成され、キャ
ップ絶縁膜４３ａおよび第１絶縁膜４３ｂには、第１配
線層Ｍ１に達する接続孔４４、ストッパ絶縁膜４３ｃお
よび第２絶縁膜４３ｄには、第２配線層Ｍ２が埋め込ま
れる配線溝が形成される。
【００６２】キャップ絶縁膜４３ａは、第１絶縁膜４３
ｂに対してエッチング選択比を有する材料で構成され、
たとえば窒化シリコン膜であり、第１絶縁膜４３ｂは、
たとえば酸化シリコン膜である。また、ストッパ絶縁膜
４３ｃは、第１絶縁膜４３ｂまたは第２絶縁膜４３ｄに
対してエッチング選択比を有する材料で構成され、たと
えば窒化シリコン膜であり、第２絶縁膜４３ｄは、たと
えば酸化シリコン膜である。さらに、ストッパ絶縁膜４
３ｃは、第２配線層Ｍ２の上層に成膜されるパッシベー
ション膜４６のエッチングストッパ層としても機能す
る。
【００６３】最上層配線である第２配線層Ｍ２によっ
て、第１スクライブ領域ＳＬ１の第１電極パッドＢＰ１
が構成されている。第１スクライブ領域ＳＬ１上のパッ
シベーション膜４６には広く開孔部４７が設けられてお
り、パッシベーション膜４６をエッチングする際に配線
形成用の第２絶縁膜４３ｄも除去されて、第１電極パッ
ドＢＰ１が島状に露出している。
【００６４】図８は、第２スクライブ領域ＳＬ２におけ
るＴＥＧを示す半導体基板の要部断面図の一例である。
【００６５】第１スクライブ領域ＳＬ１と同様に、第２
スクライブ領域ＳＬ２は、隣接するガードバンドＧＢで
挟まれており、一方のガードバンドＧＢ近くの製品回路
領域Ａには、たとえばＭＯＳ回路、他方のガードバンド
ＧＢ近くの製品回路領域Ｂには、たとえば容量素子Ｃお
よび抵抗素子Ｒが形成されている。第２スクライブ領域
ＳＬ２には、ｎチャネルＭＩＳＦＥＴＱｎで構成される
ＴＥＧが配置されている。なお、図８では、第２スクラ
イブ領域ＳＬ２に配置されるＴＥＧとして、ｎチャネル
ＭＩＳＦＥＴＱｎを例示したが、評価に必要とされるそ
の他の回路素子によってＴＥＧを構成してもよい。ま
た、４層配線を例示したが、５層以上または３層以下の
多層配線を形成してもよい。
【００６６】第２スクライブ領域ＳＬ２に形成された第
１配線層Ｍ１、第２配線層Ｍ２および第３配線層Ｍ３に
ついては、各々第１スクライブ領域ＳＬ１に形成された
第１配線層Ｍ１、第２配線層Ｍ２および第３配線層Ｍ３
とほぼ同じであるので、その説明は省略する。
【００６７】最上層配線である第４配線層Ｍ４によっ
て、第２スクライブ領域ＳＬ２の第２電極パッドＢＰ
２、および製品回路に接続された信号入出力用等のボン
ディングパッドＢＰ３が構成されている。ボンディング
パッドＢＰ３は、チップＣＰの中央部またはチップＣＰ
の周辺部に配置することができる。ボンディングパッド
ＢＰ３上のパッシベーション膜３０には開孔部３１が形
成され、ボンディングパッドＢＰ３の表面の一部が、パ
ッケージの外部端子との接続のために露出している。
【００６８】同様に、第２スクライブ領域ＳＬ２に配置
された第２電極パッドＢＰ２上のパッシベーション膜３
０にも開孔部３１ａが形成され、第２電極パッドＢＰ２
の表面の一部が露出している。第２電極パッドＢＰ２上
の開孔部３１ａとボンディングパッドＢＰ３上の開孔部
３１とは同じリソグラフィ工程およびエッチング工程で
形成される。
【００６９】図９は、第２スクライブ領域ＳＬ２に配置
されたＴＥＧの一部を拡大して示す。（ａ）は、ＴＥＧ
の概略斜視図、（ｂ）は、ＴＥＧの概略断面図であり、
ＭＩＳＦＥＴによって構成され、２層構造の配線を有す
るＴＥＧが例示されている。
【００７０】半導体基板３２上に設けられたＭＩＳＦＥ
Ｔのゲート３３、ソース、ドレインは、プラグ３４を介
して第１配線層Ｍ１に接続されている。さらに、第１配
線層Ｍ１は、プラグ３５を介して最上層配線である第２
配線層Ｍ２に接続されている。第２配線層Ｍ２は、特性
評価または不良解析に用いられるＴＥＧの第２電極パッ
ドＢＰ２を構成し、その表面の一部は、パッシベーショ
ン膜３６を開孔することにより露出している。また、第
２配線層Ｍ２からなる一個の第２電極パッドＢＰ２は、
一個のプラグ３５に接続してもよく、または複数のプラ
グ３５に接続してもよい。たとえば複数のＭＩＳＦＥＴ
のゲートを一個の第２電極パッドＢＰ２に接続し、共通
ゲートの第２電極パッドＢＰ２を構成してもよく、同様
に、複数のＭＩＳＦＥＴのソースを一個の第２電極パッ
ドＢＰ２に接続し、共通ソースの第２電極パッドＢＰ２
を構成してもよい。
【００７１】次に、前記図７に示した第１スクライブ領
域ＳＬ１におけるＴＥＧの製造方法の一例を図１０〜図
１４に示した半導体基板の要部断面図を用いて工程順に
説明する。
【００７２】まず、図１０に示すように、たとえばｐ-
型の単結晶シリコンからなる半導体基板１を用意し、半
導体基板１の主面に素子分離領域４ａを形成する。素子
分離領域４ａは、たとえば以下のようにして形成でき
る。まず、半導体基板１の主面上に酸化シリコン膜およ
び窒化シリコン膜を順次形成し、この窒化シリコン膜を
パターニングされたフォトレジスト膜を用いてエッチン
グし、このエッチングされた窒化シリコン膜をマスクと
して半導体基板１に浅溝を形成する。その後、浅溝を埋
め込む絶縁膜、たとえば酸化シリコン膜を堆積し、ＣＭ
Ｐ法等を用いて浅溝以外の領域の酸化シリコン膜を除去
し、さらにウェットエッチング法等により窒化シリコン
膜を除去する。これより素子分離領域４ａが形成され
る。
【００７３】次に、パターニングされたフォトレジスト
膜をマスクとして不純物をイオン注入し、ｐウェル２お
よびｎウェル３ａを形成する。ｐウェル２にはｐ型の導
電型を示す不純物、たとえばボロン（Ｂ）をイオン注入
し、ｎウェル３ａにはｎ型の導電型を示す不純物、たと
えばリン（Ｐ）をイオン注入する。この後、各ウェル領
域にＭＩＳＦＥＴのしきい値を制御するための不純物を
イオン注入してもよい。
【００７４】次に、ゲート絶縁膜８となる酸化シリコン
膜、ゲート電極９ｎとなるｎ型不純物が導入された多結
晶シリコン膜、キャップ絶縁膜４８となる酸化シリコン
膜を順次堆積した後、パターニングされたフォトレジス
ト膜をマスクとしてこれらの膜を順次エッチングする。
これにより、ゲート絶縁膜８、ゲート電極９ｎおよびキ
ャップ絶縁膜４８を形成する。ゲート絶縁膜８は、たと
えばＣＶＤ（chemicalvapor deposition）法により形成
することができ、ゲート電極９ｎはＣＶＤ法により形成
することができる。
【００７５】次に、半導体基板１上に、たとえばＣＶＤ
法で酸化シリコン膜を堆積した後、この酸化シリコン膜
を異方性エッチングすることにより、ゲート電極９ｎの
側壁にサイドウォールスペーサ１０を形成する。その
後、フォトレジスト膜をマスクとして、ｐウェル２にｎ
型不純物（たとえばリン、ヒ素（Ａｓ））をイオン注入
し、ｐウェル２上のゲート電極９ｎの両側にｎ+型半導
体領域６を形成する。ｎ+型半導体領域６は、ゲート電
極９ｎおよびサイドウォールスペーサ１０に対して自己
整合的に形成され、ｎチャネルＭＩＳＦＥＴのソース、
ドレインとして機能する。
【００７６】なお、サイドウォールスペーサ１０の形成
前に相対的に低濃度のｎ-型半導体領域５を形成し、サ
イドウォールスペーサ１０の形成後に相対的に高濃度の
ｎ+型半導体領域６を形成して、いわゆるＬＤＤ（light
ly doped drain）構造としてもよい。
【００７７】また、半導体基板１上に、たとえばコバル
ト膜またはチタン膜をスパッタリング法で堆積し、次い
で熱処理を半導体基板１に施すことにより、ｎチャネル
ＭＩＳＦＥＴのゲート電極９ｎの表面およびソース、ド
レインを構成する一対のｎ+型半導体領域６に選択的に
シリサイド層を形成してもよい。シリサイド層は、たと
えばチタンシリサイド、コバルトシリサイド等である。
なお、この場合、ゲート電極９ｎ上のキャップ絶縁膜４
８は形成しない。
【００７８】次に、図１１に示すように、半導体基板１
上にスパッタ法またはＣＶＤ法で酸化シリコン膜を堆積
した後、その酸化シリコン膜を、たとえばＣＭＰ法で研
磨することにより、表面が平坦化された第１層間絶縁膜
３７を形成する。第１層間絶縁膜３７は、窒化シリコン
膜、ＳＯＧ（spin on glass）膜、ＢＰＳＧ（boron pho
sphor silicate glass）膜、ＰＳＧ（phosphor silicat
e glass）膜等の積層膜で形成してもよい。
【００７９】次に、リソグラフィ・エッチング技術を用
いて第１層間絶縁膜３７に接続孔３８を形成する。この
接続孔３８は、ｎ+型半導体領域６またはゲート電極９
ｎ上などの必要部分に形成する。
【００８０】次に、接続孔３８内にプラグ３９を、たと
えば以下のようにして形成する。まず、接続孔３８の内
部を含む半導体基板１の全面に窒化チタン膜を、たとえ
ばＣＶＤ法で形成し、さらに接続孔３８を埋め込むタン
グステン膜を、たとえばＣＶＤ法で形成する。その後、
接続孔３８以外の領域の窒化チタン膜およびタングステ
ン膜を、たとえばＣＭＰ法により除去してプラグ３９を
形成する。
【００８１】次に、第１層間絶縁膜３７およびプラグ３
９上にストッパ絶縁膜４０を形成し、さらに配線形成用
の絶縁膜４１を形成する。ストッパ絶縁膜４０は、絶縁
膜４１への溝加工の際にエッチングストッパとなる膜で
あり、絶縁膜４１に対してエッチング選択比を有する材
料を用いる。ストッパ絶縁膜４０は、たとえば窒化シリ
コン膜とし、絶縁膜４１は、たとえば酸化シリコン膜と
する。次いで、リソグラフィ・エッチング技術を用いて
ストッパ絶縁膜４０および絶縁膜４１の所定の領域に配
線溝４２を形成する。
【００８２】次に、配線溝４２の内部に第１配線層Ｍ１
を形成する。第１配線層Ｍ１は、タングステン膜からな
る。第１配線層Ｍ１の形成は、たとえば以下のようにし
て行う。まず、配線溝４２の内部を含む半導体基板１の
全面にタングステン膜を形成する。タングステン膜の形
成には、たとえばＣＶＤ法を用いる。その後、配線溝４
２以外の領域のタングステン膜を、たとえばＣＭＰ法に
より除去して第１配線層Ｍ１を形成する。
【００８３】次に、デュアルダマシン法により第２配線
層Ｍ２を形成する。まず、図１２に示すように、絶縁膜
４１および第１配線層Ｍ１上にキャップ絶縁膜４３ａ、
第１絶縁膜４３ｂ、配線形成用のストッパ絶縁膜４３
ｃ、配線形成用の第２絶縁膜４３ｄを順次形成する。
【００８４】キャップ絶縁膜４３ａおよび第１絶縁膜４
３ｂには、後に説明するように接続孔４４が形成され
る。キャップ絶縁膜４３ａは、第１絶縁膜４３ｂに対し
てエッチング選択比を有する材料で構成され、たとえば
窒化シリコン膜とすることができる。窒化シリコン膜
は、たとえばプラズマＣＶＤ法によって形成される。第
１絶縁膜４３ｂは、酸化シリコン膜からなり、たとえば
ＣＶＤ法によって形成される。
【００８５】ストッパ絶縁膜４３ｃおよび第２絶縁膜４
３ｄには、後に説明するように配線溝４５が形成され
る。ストッパ絶縁膜４３ｃは、第２絶縁膜４３ｄに対し
てエッチング選択比を有する材料で構成され、たとえば
窒化シリコン膜とすることができる。窒化シリコン膜
は、たとえばプラズマＣＶＤ法によって形成される。第
２絶縁膜４３ｄは、たとえば原料ガスとしてＴＥＯＳ
（tetra ethyl ortho silicate : Si(OC2H5)）ガスとオ
ゾン（Ｏ3）ガスとを用いたプラズマＣＶＤ法で形成さ
れたＴＥＯＳ酸化膜とすることができる。
【００８６】次に、キャップ絶縁膜４３ａおよび第１絶
縁膜４３ｂに接続孔４４を、ストッパ絶縁膜４３ｃおよ
び第２絶縁膜４３ｄに配線溝４５を形成する。デュアル
ダマシン法による接続孔４４および配線溝４５は、たと
えば以下のように形成できる。
【００８７】まず、孔パターンにパターニングされたフ
ォトレジスト膜をマスクとして、たとえばドライエッチ
ング法により第２絶縁膜４３ｄ、ストッパ絶縁膜４３ｃ
および第１絶縁膜４３ｂを順次エッチングする。この
際、キャップ絶縁膜４３ａはエッチングストッパ層とし
て機能する。次に、上記フォトレジスト膜を除去した
後、溝パターンにパターニングされたフォトレジスト膜
をマスクとして、たとえばドライエッチング法により第
２絶縁膜４３ｄをエッチングする。この際、ストッパ絶
縁膜４３ｃはエッチングストッパ層として機能する。そ
の後、露出しているキャップ絶縁膜４３ａをエッチング
除去する。
【００８８】次に、接続孔４４および配線溝４５の内部
に第２配線層Ｍ２を形成する。第２配線層Ｍ２はバリア
メタル層および主導電層である銅膜からなり、第１配線
層Ｍ１と第２配線層Ｍ２とを接続する接続部材は、第２
配線層Ｍ２と一体に形成される。第２配線層Ｍ２の形成
方法は、たとえば以下のように行う。
【００８９】まず、図１３に示すように、接続孔４４お
よび配線溝４５の内部を含む半導体基板１の全面にバリ
アメタル層４９ａを形成する。バリアメタル層４９ａ
は、たとえば窒化チタン、タンタル、窒化タンタル等で
ある。次に、バリアメタル層４９ａ上に銅のシード層
（図示せず）を、たとえばＣＶＤ法またはスパッタ法に
より形成した後、銅膜４９ｂをメッキ法により形成す
る。メッキ法は電解メッキ、無電解メッキのいずれの方
法を用いてもよい。また、銅膜４９ｂはメッキ法に限ら
ず、スパッタ法により形成してもよい。この場合、上記
シード層は必要ではない。スパッタ法により銅膜４９ｂ
を形成する場合には、接続孔４４および配線溝４５に銅
が埋め込まれるように熱処理を施して銅をリフローさせ
ることができる。
【００９０】次に、図１４に示すように、ＣＭＰ法を用
いて銅膜４９ｂおよびシード層を研磨する。銅は研磨速
度が大きいので、まず先に銅の部分が除去される。さら
に研磨を継続し、第２絶縁膜４３ｄ上のバリアメタル層
４９ａも除去する。これにより配線溝４５以外の領域の
銅膜４９ｂ（シード層を含む）およびバリアメタル層４
９ａが除外されて、接続部材と一体に形成された第２配
線層Ｍ２が形成される。その後、たとえば酸化シリコン
膜からなるパッシベーション膜４６で半導体基板１の全
面を覆う。酸化シリコン膜は、たとえばプラズマＣＶＤ
法で形成される。
【００９１】次に、リソグラフィ・エッチング技術を用
いて、第１スクライブ領域ＳＬ１のパッシベーション膜
４６を除去し、同時にストッパ絶縁膜４３ｃをエッチン
グストッパ層に用いて、第２絶縁膜４３ｄを除去する。
これにより、前記図７に示すように、第１スクライブ領
域ＳＬ１に、島状に露出した第２配線層Ｍ２によって構
成される第１電極パッドＢＰ１が形成される。
【００９２】次に、図１５〜図１８を用いて、前記図５
に示した半導体装置の第１スクライブ領域ＳＬ１に配置
されたＴＥＧの電気的特性を測定する方法について説明
する。図１５は、ＴＥＧ特性の測定方法を説明するため
の工程図、図１６は、ＴＥＧに備わる第１電極パッドＢ
Ｐ１の一部表面が露出した形態を示す半導体基板の拡大
断面図、図１７は、ＴＥＧに備わる第１電極パッドＢＰ
１にナノプローブＮＰが接触した形態を示す半導体基板
の拡大断面図、図１８は、独立に移動できる複数のナノ
プローブＮＰを走査型電子顕微鏡内に組み込んだ測定装
置ＭＳの概略図である。
【００９３】まず、図１６に示すように、測定するＴＥ
Ｇに備わった第１電極パッドＢＰ１上のパッシベーショ
ン膜３６を除去し、第１電極パッドＢＰ１の表面の一部
を露出させる（図１５の工程１００）。第１電極パッド
ＢＰ１上のパッシベーション膜３６は、たとえば集束イ
オンビーム（focused ion beam：ＦＩＢ）法または反応
性イオンエッチング（reactive ion etching：ＲＩＥ）
法によって除去される。上記ＦＩＢ法では、たとえばガ
リウムイオンを約３０ｋｅＶ程度で加速し、３０〜５０
ｎｍ程度のビーム径に集束して、パッシベーション膜３
６をスパッタ除去することができる。なお、第１電極パ
ッドＢＰ１上のパッシベーション膜３６を除去する際、
第１電極パッドＢＰ１が同時に除去されても、第１電極
パッドＢＰ１が接続しているプラグ３５が、第１電極パ
ッドＢＰ１の代わりの電極となり、ＴＥＧの特性測定を
行うことができる。
【００９４】なお、前記図７に示した半導体装置では、
すでに第１スクライブ領域ＳＬ１上のパッシベーション
膜４６が除去されて、第１電極パッドＢＰ１の表面が露
出しているので、上記工程１００は省略される。
【００９５】次に、図１７に示すように、測定装置ＭＳ
の試料台５０上にウエハを載せた後（図１５の工程１０
１）、ｎｍオーダの分解能を持つ、たとえば走査型電子
顕微鏡で観察しながら、図１８に示すように、複数のナ
ノプローブＮＰの先端を第１電極パッドＢＰ１に接触さ
せる（図１５の工程１０２）。
【００９６】測定装置ＭＳに組み込まれた走査型電子顕
微鏡は、電子源５１、偏向レンズ５２、２次電子検出器
５３から構成されており、１次電子ビーム５４が系統的
にウエハ上を掃引し、ウエハ表面から放出される２次電
子の強度を記録することで、ウエハ上のパターンが観察
される。走査型電子顕微鏡で観察しながらナノプローブ
ＮＰを接触させるべき第１電極パッドＢＰ１の上まで移
動させる。この移動は、ナノプローブＮＰそれぞれの粗
動機構５５ｘ，５５ｙ，５５ｚおよび微動機構５６から
なる探針移動機構を制御することにより行う。なお、図
１７では、３本のナノプローブＮＰを例示したが、探針
の数はこれに限るものではない。
【００９７】次に、たとえば接触電流の飽和等により正
確な接触確認を行う（図１５の工程１０３）。その後、
複数のナノプローブＮＰ間の電流−電圧特性を、たとえ
ば汎用テスター５７等で測定することで（図１５の工程
１０４）、ＴＥＧの電気的特性を得ることができる。
【００９８】なお、本実施の形態１では、スクライブ領
域ＳＬを第１電極パッドＢＰ１を備えたＴＥＧが配置さ
れた第１スクライブ領域ＳＬ１と、第２電極パッドＢＰ
２を備えたＴＥＧが配置された第２スクライブ領域ＳＬ
２とで構成したが、上記第１電極パッドＢＰ１を備えた
ＴＥＧ、または上記第２電極パッドＢＰ２を備えたＴＥ
Ｇのみをスクライブ領域ＳＬに配置してもよい。
【００９９】このように、本実施の形態１によれば、ウ
エハ上のスクライブ領域ＳＬに多数のＴＥＧを配置する
ことができ、上記ＴＥＧの特性を評価することによって
多くのデータを得ることができる。これにより、開発お
よび量産段階における半導体製品の歩留まりの維持、向
上を実現することができる。
【０１００】（実施の形態２）前記実施の形態１では、
一辺が、たとえば約０.５μｍ以下の矩形の第１電極パ
ッドＢＰ１が備わったＴＥＧと、一辺が、たとえば約２
０μｍ以上の矩形の第２電極パッドＢＰ２が備わったＴ
ＥＧについて説明したが、本実施の形態２では、一辺
が、たとえば約０.５μｍ以下の矩形の第１電極パッド
ＢＰ１と、一辺が、たとえば約２０μｍ以上の矩形の第
２電極パッドＢＰ２とが備わったＴＥＧについて説明す
る。
【０１０１】図１９は、第３のスクライブ領域ＳＬ３に
配置された複数のＴＥＧおよび電極パッドの一例を示す
要部平面図である。
【０１０２】第３のスクライブ領域ＳＬ３には、ＭＩＳ
ＦＥＴによって構成されたＴＥＧを例示することができ
る。ＭＩＳＦＥＴのソースＳ、ドレインＤの各々には、
一辺が０.５μｍ程度の微小な矩形の電極であって、そ
れぞれが他の電極と結線されない孤立パターンである第
１電極パッドＢＰ１（図中、網掛けのハッチングで示
す）が接続されている。一方、ＭＩＳＦＥＴのゲートＧ
およびウェル（または半導体基板）の給電には、一辺
が、たとえば約８０μｍ程度の矩形の電極である第２電
極パッドＢＰ２が接続されている。一つの第２電極パッ
ドＢＰ２は、複数のＭＩＳＦＥＴのゲートＧ、または複
数のＭＩＳＦＥＴのウェル（または半導体基板）に接続
されている。ゲートＧおよびウェル（または半導体基
板）に第２電極パッドＢＰ２を接続することによってイ
ンピーダンスが低減されるので、たとえば外部からの信
号電圧をＭＩＳＦＥＴに供給する場合、信号電圧の変動
等を抑えることができる。
【０１０３】図２０は、第３のスクライブ領域ＳＬ３に
配置された複数のＴＥＧをＭＩＳＦＥＴで構成した場合
のＴＥＧの配置領域（図中、網掛けのハッチングで示
す）および第２電極パッドＢＰ２の配置例の概略図であ
る。第１電極パッドＢＰ１は、図中、網掛けのハッチン
グで示したＴＥＧの配置領域に置かれている。
【０１０４】基板電位、ウェル電位およびドレインへ供
給される電源電圧は、各々第２電極パッドＢＰ２（ＳＵ
Ｂ），ＢＰ２（ＷＥＬ），ＢＰ２（Ｄ）を用いて給電さ
れ、一つの第２電極パッドＢＰ２は、複数のＭＩＳＦＥ
Ｔに共通に接続されている。これにより、たとえば基板
電位、ウェル電位等に十分な接地特性を提供することが
できる。一方、図示はしないが、ゲートへ供給される電
圧またはソースへ供給されるグランド電位は、第１電極
パッドＢＰ１を用いて給電されており、測定時は第１電
極パッドＢＰ１にナノプローブを接触させる。
【０１０５】図２１は、第３のスクライブ領域ＳＬ３に
配置された複数のＴＥＧをリングオシレータ等の高周波
回路で構成した場合のＴＥＧの配置領域（図中、網掛け
のハッチングで示す）および第２電極パッドＢＰ２の配
置例の概略図である。第１電極パッドＢＰ１は、図中、
網掛けのハッチングで示したＴＥＧの配置領域に置かれ
ている。
【０１０６】基板電位、電源電圧は、各々第２電極パッ
ドＢＰ２（ＳＵＢ），ＢＰ２（ＶＣ）を用いて給電さ
れ、一つの第２電極パッドＢＰ２は、複数の高周波回路
に共通に接続されている。これにより、たとえば基板電
位または高周波の電源電圧に十分な接地特性を提供する
ことができる。一方、図示はしないが、入力端子および
出力端子などは、第１電極パッドＢＰ１を用いて給電さ
れており、測定時は第１電極パッドＢＰ１にナノプロー
ブＮＰを接触させる。
【０１０７】このように、本実施の形態２によれば、Ｔ
ＥＧに安定した基板（またはウェル）電位または電源電
圧の供給を必要とする場合、一つのＴＥＧに備わる電極
パッドに第１電極パッドＢＰ１と第２電極パッドＢＰ２
とを併用する。第１電極パッドＢＰ１を用いることによ
り、ＴＥＧの高集積化を実現すると同時に、基板（また
はウェル）電位または電源電圧は、複数のＴＥＧに共有
される第２電極パッドＢＰ２から供給されて、ＴＥＧへ
の良好な接地特性を外部から供給することができる。
【０１０８】（実施の形態３）本実施の形態３であるナ
ノプローブを用いた半導体製品の実デバイスの特性評価
または不良解析を説明する。実デバイスとして、図２２
に示した基本論理回路の一つであるＣＭＯＳインバータ
回路を挙げて、その論理値の測定方法を説明する。図２
２（ａ）は、ＣＭＯＳインバータ回路の回路図、同図
（ｂ）は、ＣＭＯＳインバータ回路を構成するｎチャネ
ルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐ
を示す半導体基板の要部斜視図である。図２２（ｂ）で
は、第１配線層からなる引き出し電極にナノプローブが
接触した例を示しているが、多層配線の場合は、第２配
線層以上の最上層配線からなる引き出し電極にナノプロ
ーブを接触させることができる。図中、ＳＵＢは半導体
基板、ＰＷＥＬはｐウェル、ＮＷＥＬはｎウェルであ
る。
【０１０９】ｎ本の入力とｍ本の出力から構成される論
理回路においては（ｎ＋ｍ＋３）本のナノプローブを用
いて測定される。上記＋３本の内訳は基板電位用のナノ
プローブ、電源電位用のナノプローブ、および接触確認
用のナノプローブである。多入出力論理回路において不
良個所を特定使用とする場合、上記接触確認用のナノプ
ローブは、多入出力論理回路上の任意のノードの電圧を
記録する役目をはたすことが可能である。ここでは５本
のナノプローブＮＰ１〜ＮＰ５が使用される。
【０１１０】まず、測定に用いられる引き出し電極上の
パッシベーション膜の表面に開孔部を形成した後、ナノ
プローブＮＰ１〜ＮＰ５を、それぞれ引き出し電極に接
触させる。ナノプローブＮＰ１はｐチャネルＭＩＳＦＥ
ＴＱｐのソースＳ、ナノプローブＮＰ２はｎチャネルＭ
ＩＳＦＥＴＱｎのソースＳ、ナノプローブＮＰ３は共通
に接続されたｎチャネルＭＩＳＦＥＴＱｎのゲートＧと
ｐチャネルＭＩＳＦＥＴＱｐのゲートＧ、ナノプローブ
ＮＰ４は共通に接続されたｎチャネルＭＩＳＦＥＴＱｎ
のドレインＤとｐチャネルＭＩＳＦＥＴＱｐのドレイン
Ｄに接触させることができる。ナノプローブＮＰ５はオ
ーミックコンタクトを確認するための接触確認用の探針
である。
【０１１１】次に、ナノプローブＮＰ３とナノプローブ
ＮＰ５との間で電気抵抗を測定する。この抵抗が接触さ
せている材料から予想される固有抵抗に等しくなるまで
両ナノプローブＮＰ３，ＮＰ５を引き出し電極上に降下
させる。
【０１１２】次に、ナノプローブＮＰ１に電源電圧（Ｖ
ｃｃ）を印加し、ナノプローブＮＰ２にグランド電位
（Ｖｓｓ）を印加する。入力端子（ｉｎ）のナノプロー
ブＮＰ３にｈｉｇｈの電位（Ｖｇ）、たとえば５Ｖを印
加すると、出力端子（ｏｕｔ）のナノプローブＮＰ４に
はｌｏｗの電位（Ｖｄ）、たとえば０Ｖが観測される。
また、入力端子（ｉｎ）のナノプローブＮＰ３にｌｏｗ
の電位（Ｖｇ）、たとえば０Ｖを印加すると、出力端子
（ｏｕｔ）のナノプローブＮＰ４にはｈｉｇｈの電位
（Ｖｄ）、たとえば５Ｖが観測される。これにより、Ｃ
ＭＯＳインバータ回路の正常な論理的動作を確認するこ
とができる。
【０１１３】ＣＭＯＳインバータ回路が真理値表通りの
動作をしなかった場合は、何れかのＭＩＳＦＥＴ、配線
または接続部等における不良が考えられる。たとえば、
入力端子（ｉｎ）にｈｉｇｈの電位（Ｖｇ）を印加して
も、出力端子（ｏｕｔ）の電位（Ｖｄ）がｌｏｗになら
ず、ｐチャネルＭＩＳＦＥＴＱｐとｎチャネルＭＩＳＦ
ＥＴＱｎとの抵抗に比例する電位が出力する場合は、ｐ
チャネルＭＩＳＦＥＴＱｐのショートが考えられる。ま
た、入力端子（ｉｎ）にｌｏｗの電位（Ｖｇ）を印加し
ても、出力端子（ｏｕｔ）の電位（Ｖｄ）がｈｉｇｈに
ならず、ｐチャネルＭＩＳＦＥＴＱｐとｎチャネルＭＩ
ＳＦＥＴＱｎとの抵抗に比例する電位が出力する場合
は、ｎチャネルＭＩＳＦＥＴＱｎのショートが考えられ
る。
【０１１４】論理回路の基本は、インバータ回路、ＮＡ
ＮＤ回路、ＮＯＲ回路などの単位論理機能を有する回路
であることから、大規模な論理回路においても、これら
の基本論理回路に切り離して計測することにより、どの
基本論理回路が不良を起こしているかを同定することが
できる。さらに、基本論理回路内での素子の不良を検出
することができる。
【０１１５】このように、本実施の形態３によれば、半
導体製品の任意の引き出し電極にナノプローブＮＰを接
触させることで、実デバイスの特性評価または不良解析
を行うことができる。これにより、たとえば基本回路単
位で諸特性や不良箇所の同定を明らかにすることがで
き、また、半導体製品における不良個所、不良回路等を
短期間に絞りこむことができて、半導体製品の歩留まり
を向上することができる。
【０１１６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【０１１７】たとえば、前記実施の形態では、半導体製
品を評価するＴＥＧをスクライブ領域に配置したが、Ｔ
ＥＧを半導体回路領域に配置することができる。これに
より、チップ状の半導体製品においても、ＴＥＧの特性
評価または不良解析を行うことができる。従って、チッ
プ状の半導体製品からも不良解析等に要するデータを得
ることができて、半導体製品の歩留まりを向上すること
ができる。
【０１１８】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。
【０１１９】スクライブ領域に多数配置されたＴＥＧを
測定することにより、半導体装置の歩留まりを向上する
ことができる。
【０１２０】半導体製品の実デバイスの特性評価または
不良解析を行うことにより、半導体装置の歩留まりを向
上することができる。
【０１２１】半導体回路領域に配置されたＴＥＧの特性
評価または不良解析を行うことにより、半導体装置の歩
留まりを向上することができる。
【図面の簡単な説明】
【図１】本実施の形態１であるウエハ内のスクライブ領
域を示す平面図である
【図２】本実施の形態１である複数のＴＥＧが配置され
たスクライブ領域の模式図である。
【図３】第１スクライブ領域に配置された複数のＴＥＧ
および電極パッドの一例を示す要部平面図である。
【図４】第２スクライブ領域に配置されたＴＥＧの配置
領域および複数の電極パッドの一例を示す要部平面図で
ある。
【図５】第１スクライブ領域に配置されたＴＥＧを示す
半導体基板の要部断面図の一例である。
【図６】第１スクライブ領域に配置されたＴＥＧの一部
の拡大図であり、（ａ）は、ＴＥＧの概略斜視図、
（ｂ）は、ＴＥＧの概略断面図である。
【図７】第１スクライブ領域に配置されたＴＥＧを示す
半導体基板の要部断面図の他の例である。
【図８】第２スクライブ領域に配置されたＴＥＧを示す
半導体基板の要部断面図の一例である。
【図９】第２スクライブ領域に配置されたＴＥＧの一部
の拡大図であり、（ａ）は、ＴＥＧの概略斜視図、
（ｂ）は、ＴＥＧの概略断面図である。
【図１０】第１スクライブ領域に配置されたＴＥＧの製
造方法を工程順に示す半導体基板の要部断面図である。
【図１１】第１スクライブ領域に配置されたＴＥＧの製
造方法を工程順に示す半導体基板の要部断面図である。
【図１２】第１スクライブ領域に配置されたＴＥＧの製
造方法を工程順に示す半導体基板の要部断面図である。
【図１３】第１スクライブ領域に配置されたＴＥＧの製
造方法を工程順に示す半導体基板の要部断面図である。
【図１４】第１スクライブ領域に配置されたＴＥＧの製
造方法を工程順に示す半導体基板の要部断面図である。
【図１５】ＴＥＧ特性の測定方法を説明するための工程
図である。
【図１６】ＴＥＧに備わる電極パッドの一部表面が露出
した形態を示す半導体基板の拡大断面図である。
【図１７】ＴＥＧに備わる電極パッドに探針が接触した
形態を示す半導体基板の拡大断面図である。
【図１８】複数のナノプローブを備えた測定装置の概略
図である。
【図１９】第３のスクライブ領域に配置された複数のＴ
ＥＧおよび電極パッドの一例を示す要部平面図である。
【図２０】第３のスクライブ領域に配置された複数のＴ
ＥＧおよび電極パッドの配置例の概略図である。
【図２１】第３のスクライブ領域に配置された複数のＴ
ＥＧおよび電極パッドの配置例の概略図である。
【図２２】（ａ）は、ＣＭＯＳインバータ回路の回路
図、（ｂ）は、ＣＭＯＳインバータ回路を示す半導体基
板の要部斜視図である。
【符号の説明】
１ 半導体基板 ２ ｐウェル ３ ｎウェル ３ａ ｎウェル ４ 素子分離絶縁膜 ４ａ 素子分離領域 ５ ｎ-型半導体領域 ６ ｎ+型半導体領域 ７ シリサイド層 ８ ゲート絶縁膜 ９ｎ ゲート電極 ９ｐ ゲート電極 １０ サイドウォールスペーサ １１ ｐ-型半導体領域 １２ ｐ+型半導体領域 １３ 下部電極 １４ 容量絶縁膜 １５ 上部電極 １６ サイドウォールスペーサ １７ 抵抗体 １８ 第１層間絶縁膜 １９ 接続孔 ２０ プラグ ２１ 第２層間絶縁膜 ２２ 接続孔 ２３ プラグ ２４ 第３層間絶縁膜 ２５ 接続孔 ２６ プラグ ２７ 第４層間絶縁膜 ２８ 接続孔 ２９ プラグ ３０ パッシベーション膜 ３１ 開孔部 ３１ａ 開孔部 ３２ 半導体基板 ３３ ゲート ３４ プラグ ３５ プラグ ３６ パッシベーション膜 ３７ 第１層間絶縁膜 ３８ 接続孔 ３９ プラグ ４０ ストッパ絶縁膜 ４１ 絶縁膜 ４２ 配線溝 ４３ 第２層間絶縁膜 ４３ａ キャップ絶縁膜 ４３ｂ 第１絶縁膜 ４３ｃ ストッパ絶縁膜 ４３ｄ 第２絶縁膜 ４４ 接続孔 ４５ 配線溝 ４６ パッシベーション ４７ 開孔部 ４８ キャップ絶縁膜 ４９ａ バリアメタル層 ４９ｂ 銅膜 ５０ 試料台 ５１ 電子源 ５２ 偏向レンズ ５３ ２次電子検出器 ５４ １次電子ビーム ５５ｘ 粗動機構 ５５ｙ 粗動機構 ５５ｚ 粗動機構 ５６ 微動機構 ５７ 汎用テスター ＳＷ ウエハ ＣＰ チップ ＳＬ スクライブ領域 ＳＬ１ 第１スクライブ領域 ＳＬ２ 第２スクライブ領域 ＳＬ３ 第３のスクライブ領域 ＴＥＧ ＴＥＧ（評価用の試料） ＧＢ ガードバンド ＢＰ１ 第１電極パッド ＢＰ２ 第２電極パッド ＢＰ２（ＳＵＢ） 第２電極パッド ＢＰ２（ＷＥＬ） 第２電極パッド ＢＰ２（Ｄ） 第２電極パッド ＢＰ２（ＶＣ） 第２電極パッド ＢＰ３ ボンディングパッド Ｑｎ ｎチャネルＭＩＳＦＥＴ Ｑｐ ｐチャネルＭＩＳＦＥＴ Ｇ ゲート Ｓ ソース Ｄ ドレイン ＳＵＢ 半導体基板 ＰＷＥＬ ｐウェル ＮＷＥＬ ｎウェル Ｃ 容量素子 Ｒ 抵抗素子 Ｍ１ 第１配線層 Ｍ２ 第２配線層 Ｍ３ 第３配線層 Ｍ４ 第４配線層 ＭＳ 測定装置 ＮＰ ナノプローブ ＮＰ１ ナノプローブ ＮＰ２ ナノプローブ ＮＰ３ ナノプローブ ＮＰ４ ナノプローブ ＮＰ５ ナノプローブ Ａ 製品回路領域 Ｂ 製品回路領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 21/88 Ｋ 21/822 27/04 Ｅ Ｔ (72)発明者 荒川 史子 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 蒲原 史朗 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 大路 譲 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 2G132 AA00 AF01 AK02 AK07 4M104 BB01 BB17 BB20 BB25 BB30 BB32 DD02 DD04 DD16 FF13 FF14 FF18 FF22 FF37 GG09 GG10 GG13 GG19 HH20 4M106 AA01 AB01 AB15 AC05 AD02 AD06 AD09 BA01 BA03 DD03 DH50 DH55 5F033 HH04 HH08 HH11 HH19 HH26 HH27 JJ19 JJ21 JJ32 JJ33 KK01 KK11 KK19 KK26 KK27 MM01 MM02 NN06 NN07 PP06 PP15 PP27 PP28 QQ09 QQ10 QQ11 QQ13 QQ16 QQ19 QQ25 QQ37 QQ48 QQ58 RR04 RR06 RR09 RR14 RR15 SS04 SS08 SS11 SS15 TT08 VV07 VV09 VV10 WW01 XX37 5F038 BE05 CA13 DT04 DT12 DT15 EZ20

Claims (30)

    【特許請求の範囲】
  1. 【請求項１】 最上層配線で構成される一辺が０.５μ
    ｍ以下の矩形の第１電極パッドを備えた複数のＴＥＧ
    が、スクライブ領域に配置されていることを特徴とする
    半導体装置。
  2. 【請求項２】 最上層配線で構成される一辺が１μｍ以
    下の矩形の第１電極パッドを備えた複数のＴＥＧが、ス
    クライブ領域に配置されていることを特徴とする半導体
    装置。
  3. 【請求項３】 最上層配線で構成される一辺が１０μｍ
    以下の矩形の第１電極パッドを備えた複数のＴＥＧが、
    スクライブ領域に配置されていることを特徴とする半導
    体装置。
  4. 【請求項４】 最上層配線で構成される一辺が１０μｍ
    以下の矩形の第１電極パッドと、前記最上層配線で構成
    される一辺が２０μｍ以上の矩形の第２電極パッドとを
    備えた複数のＴＥＧが、スクライブ領域に配置されてい
    ることを特徴とする半導体装置。
  5. 【請求項５】 請求項３記載の半導体装置において、前
    記最上層配線で構成される一辺が２０μｍ以上の矩形の
    第２電極パッドを備えた複数のＴＥＧが、さらにスクラ
    イブ領域に配置されていることを特徴とする半導体装
    置。
  6. 【請求項６】 請求項３記載の半導体装置において、前
    記第１電極パッドの一辺が、前記第１電極パッドとその
    下層の配線とをつなぐ接続孔の径に前記第１電極パッド
    と前記接続孔との合わせ余裕を加えた寸法を越えないこ
    とを特徴とする半導体装置。
  7. 【請求項７】 請求項３記載の半導体装置において、前
    記第１電極パッドの一辺が、前記第１電極パッドとその
    下層の配線とをつなぐ接続孔の径の約４／３倍程度であ
    ることを特徴とする半導体装置。
  8. 【請求項８】 請求項３記載の半導体装置において、前
    記スクライブ領域は保護膜によって覆われていることを
    特徴とする半導体装置。
  9. 【請求項９】 請求項３記載の半導体装置において、前
    記第１電極パッドが島状に露出していることを特徴とす
    る半導体装置。
  10. 【請求項１０】 請求項５記載の半導体装置において、
    前記第１電極パッドの表面は保護膜によって覆われ、前
    記第２電極パッドの表面の一部は前記保護膜が除去され
    て露出していることを特徴とする半導体装置。
  11. 【請求項１１】 請求項４記載の半導体装置において、
    前記第２電極パッドは複数のＴＥＧに共有接続されてい
    ることを特徴とする半導体装置。
  12. 【請求項１２】 請求項５記載の半導体装置において、
    前記第２電極パッドは複数のＴＥＧに共有接続されてい
    ることを特徴とする半導体装置。
  13. 【請求項１３】 最上層配線で構成される引き出し電極
    を備えた複数のＴＥＧが、製品回路領域に配置されてい
    ることを特徴とする半導体装置。
  14. 【請求項１４】 最上層配線で構成される一辺が１０μ
    ｍ以下の矩形の第１電極パッドを備えた複数のＴＥＧ
    が、前記第１電極パッドの表面を保護膜で覆われて第１
    スクライブ領域に配置されており、 前記第１電極パッド上の前記保護膜を除去して前記第１
    電極パッドの表面の一部を露出させた後、先端の曲率半
    径が約０.０５〜０.８μｍ程度の探針を前記第１電極パ
    ッドに接触させて前記ＴＥＧを測定することを特徴とす
    る半導体装置の測定方法。
  15. 【請求項１５】 請求項１４記載の半導体装置の測定方
    法において、半導体製品の歩留まりを向上させることを
    特徴とする半導体装置の測定方法。
  16. 【請求項１６】 請求項１４記載の半導体装置の測定方
    法において、前記第１電極パッド上の前記保護膜は集束
    イオンビーム法または選択エッチング法によって除去さ
    れることを特徴とする半導体装置の測定方法。
  17. 【請求項１７】 請求項１４記載の半導体装置の測定方
    法において、さらに前記最上層配線で構成される一辺が
    ２０μｍ以上の矩形の第２電極パッドを備えた複数のＴ
    ＥＧが、前記第２電極パッド上の前記保護膜を除去する
    ことによって前記第２電極パッドの表面の一部を露出さ
    せて第２スクライブ領域に配置されていることを特徴と
    する半導体装置の測定方法。
  18. 【請求項１８】 最上層を保護膜で覆われた製品回路領
    域に論理回路が配置されており、 所定の領域の前記保護膜を除去して最上層配線で構成さ
    れる引き出し電極の表面の一部を露出させた後、先端の
    曲率半径が約０.０５〜０.８μｍ程度の探針を前記引き
    出し電極に接触させて前記論理回路の論理値を評価する
    ことを特徴とする半導体装置の測定方法。
  19. 【請求項１９】 請求項１８記載の半導体装置の測定方
    法において、半導体製品の歩留まりを向上させることを
    特徴とする半導体装置の測定方法。
  20. 【請求項２０】 請求項１８記載の半導体装置の測定方
    法において、所定の領域の前記保護膜は集束イオンビー
    ム法または選択エッチング法によって除去されることを
    特徴とする半導体装置の測定方法。
  21. 【請求項２１】 請求項１８記載の半導体装置の測定方
    法において、前記論理回路はｎ本の入力端子とｍ本の出
    力端子とを有し、ｎ＋ｍ＋３本の探針を前記引き出し電
    極に接触させて前記論理回路の論理値を評価することを
    特徴とする半導体装置の測定方法。
  22. 【請求項２２】 請求項２１記載の半導体装置の測定方
    法において、前記探針のうち１本は、接触確認用の探針
    であることを特徴とする半導体装置の測定方法。
  23. 【請求項２３】 最上層を保護膜で覆われた製品回路領
    域にＴＥＧが配置されており、 所定の領域の前記保護膜を除去して最上層配線で構成さ
    れる引き出し電極の表面の一部を露出させた後、先端の
    曲率半径が約０.０５〜０.８μｍ程度の探針を前記引き
    出し電極に接触させて前記ＴＥＧを測定することを特徴
    とする半導体装置の測定方法。
  24. 【請求項２４】 請求項２３記載の半導体装置の測定方
    法において、半導体製品の歩留まりを向上させることを
    特徴とする半導体装置の測定方法。
  25. 【請求項２５】 請求項２３記載の半導体装置の測定方
    法において、所定の領域の前記保護膜は集束イオンビー
    ム法または選択エッチング法によって除去されることを
    特徴とする半導体装置の測定方法。
  26. 【請求項２６】 （ａ）最上層配線で一辺が１０μｍ以
    下の矩形の第１電極パッドをスクライブ領域に形成し、
    前記最上層配線でボンディングパッドを製品回路領域に
    形成する工程と、（ｂ）前記最上層配線の上層に、保護
    膜を形成する工程と、（ｃ）前記保護膜の所定の領域を
    除去し、前記ボンディングパッドの表面の一部を露出さ
    せる工程とを有し、 前記最上層配線は、導電体の堆積およびリソグラフィ法
    によるパターニングにより形成されることを特徴とする
    半導体装置の製造方法。
  27. 【請求項２７】 請求項２６記載の半導体装置の製造方
    法において、前記（ａ）工程は、前記最上層配線で一辺
    が２０μｍ以上の第２電極パッドを前記スクライブ領域
    に形成する工程を含み、前記（ｃ）工程は、前記第２電
    極パッドの表面の一部を露出させる工程を含むことを特
    徴とする半導体装置の製造方法。
  28. 【請求項２８】 （ａ）半導体基板上に第１絶縁膜、ス
    トッパ絶縁膜および第２絶縁膜を順次形成する工程と、
    （ｂ）前記第１絶縁膜に接続孔を形成し、前記ストッパ
    絶縁膜および前記第２絶縁膜に配線溝を形成する工程
    と、（ｃ）前記接続孔および前記配線溝内に導体膜を埋
    め込み、前記接続孔および前記配線溝以外の領域の前記
    導体膜をＣＭＰ法により除去することによって、接続部
    材と一体に形成された第１電極パッドを第１スクライブ
    領域に形成する工程と、（ｄ）前記第１電極パッドの上
    層に保護膜を形成する工程と、（ｅ）前記ストッパ絶縁
    膜をエッチングストッパ層として、前記第１スクライブ
    領域の前記保護膜および前記第２絶縁膜を除去して前記
    第１電極パッドを露出させる工程とを有することを特徴
    とする半導体装置の製造方法。
  29. 【請求項２９】 請求項２８記載の半導体装置の製造方
    法において、前記（ｃ）工程は、接続部材と一体に形成
    されたボンディングパッドを製品回路領域に形成する工
    程を含み、前記（ｄ）工程は、前記ボンディングパッド
    の上層に保護膜を形成する工程を含み、前記（ｅ）工程
    は、前記製品回路領域の前記保護膜の所定の領域を除去
    して前記ボンディングパッドの表面の一部を露出させる
    工程を含むことを特徴とする半導体装置の製造方法。
  30. 【請求項３０】 請求項２８記載の半導体装置の製造方
    法において、前記（ｃ）工程は、接続部材と一体に形成
    された第２電極パッドを第２スクライブ領域に形成し、
    さらに接続部材と一体に形成されたボンディングパッド
    を製品回路領域に形成する工程を含み、前記（ｄ）工程
    は、前記第２電極パッドおよび前記ボンディングパッド
    の上層に保護膜を形成する工程を含み、前記（ｅ）工程
    は、前記第２スクライブ領域の前記保護膜の所定の領域
    を除去して前記第２電極パッドの表面の一部を露出さ
    せ、さらに前記製品回路領域の前記保護膜の所定の領域
    を除去して前記ボンディングパッドの表面の一部を露出
    させる工程を含むことを特徴とする半導体装置の製造方
    法。
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