JP2998832B2 - 半導体装置のパターン形成方法 - Google Patents
半導体装置のパターン形成方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置のパター
ン形成方法に関し、特にシリコンウェハ上にフォトレジ
スト膜をマスクにエッチングを行ってパターンを形成す
る方法に関するものである。
ン形成方法に関し、特にシリコンウェハ上にフォトレジ
スト膜をマスクにエッチングを行ってパターンを形成す
る方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置を製造する場合、半導
体チップ上に形成したトランジスタ等の素子を、同じく
半導体チップ上に形成した配線により相互に接続して所
望の回路を実現していく。ＭＯＳトランジスタを用いた
半導体装置を例に挙げると、図６に示すように、半導体
基板１上に、通常のＬＯＣＯＳ技術を用いて素子分離酸
化膜２を形成した後、ゲート酸化膜３を形成する。全面
に多結晶シリコンを形成して通常のリソグラフイ技術お
よびドライエッチング技術を用いてゲート電極４のパタ
ーンを形成する。そして、例えばｎ型不純物のイオン注
入を行い、ソースおよびドレインとなる不純物領域５を
形成する。その後、図示していないが、層間絶縁膜を形
成し、ゲート電極およびソース、ドレイン上の層間絶縁
膜を部分的に開孔してコンタクトホールを形成し、素子
間を接続するための配線を形成する。
体チップ上に形成したトランジスタ等の素子を、同じく
半導体チップ上に形成した配線により相互に接続して所
望の回路を実現していく。ＭＯＳトランジスタを用いた
半導体装置を例に挙げると、図６に示すように、半導体
基板１上に、通常のＬＯＣＯＳ技術を用いて素子分離酸
化膜２を形成した後、ゲート酸化膜３を形成する。全面
に多結晶シリコンを形成して通常のリソグラフイ技術お
よびドライエッチング技術を用いてゲート電極４のパタ
ーンを形成する。そして、例えばｎ型不純物のイオン注
入を行い、ソースおよびドレインとなる不純物領域５を
形成する。その後、図示していないが、層間絶縁膜を形
成し、ゲート電極およびソース、ドレイン上の層間絶縁
膜を部分的に開孔してコンタクトホールを形成し、素子
間を接続するための配線を形成する。
【０００３】ところで、実際の半導体チップ上に形成す
るゲート電極や配線のパターンの密度には疎密がある。
例えば、ボンディングパッドが配列された半導体チップ
外周部などでは、ボンディングパッド部およびその近傍
には回路素子が配置されていない空き領域が存在し、他
の領域に比較してパターン密度が小さくなっている。
るゲート電極や配線のパターンの密度には疎密がある。
例えば、ボンディングパッドが配列された半導体チップ
外周部などでは、ボンディングパッド部およびその近傍
には回路素子が配置されていない空き領域が存在し、他
の領域に比較してパターン密度が小さくなっている。
【０００４】また、半導体チップ上に形成されるトラン
ジスタ等の回路素子が所望の特性を有しているかをモニ
ターすることを目的として、シリコンウェハ上において
本来の半導体チップ（以下、本チップという）に隣接し
てＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐの
略）チップとよばれるテスト用チップを配置することが
あるが、このＴＥＧチップでは、パターン密度が極端に
小さい。一般に、ＴＥＧチップでは、測定の際に探針を
当てるパッドが多数設けられておりその部分がＴＥＧチ
ップの面積の大半を占めるからである。４ＭＤＲＡＭの
場合、例えばゲート電極を構成する多結晶シリコンのパ
ターン密度は本チップでは２０〜３０％であるが、一般
的なＴＥＧチップでのパターン密度は５％未満である。
さらに、半導体チップ間のスクライブ線領域上に、本チ
ップ上に形成されるパターンをモニターするためのテス
トパターンが形成されることがあるが、この領域におけ
るパターン密度もＴＥＧチップ上と同様に極めて小さく
なる。
ジスタ等の回路素子が所望の特性を有しているかをモニ
ターすることを目的として、シリコンウェハ上において
本来の半導体チップ（以下、本チップという）に隣接し
てＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐの
略）チップとよばれるテスト用チップを配置することが
あるが、このＴＥＧチップでは、パターン密度が極端に
小さい。一般に、ＴＥＧチップでは、測定の際に探針を
当てるパッドが多数設けられておりその部分がＴＥＧチ
ップの面積の大半を占めるからである。４ＭＤＲＡＭの
場合、例えばゲート電極を構成する多結晶シリコンのパ
ターン密度は本チップでは２０〜３０％であるが、一般
的なＴＥＧチップでのパターン密度は５％未満である。
さらに、半導体チップ間のスクライブ線領域上に、本チ
ップ上に形成されるパターンをモニターするためのテス
トパターンが形成されることがあるが、この領域におけ
るパターン密度もＴＥＧチップ上と同様に極めて小さく
なる。
【０００５】このようにシリコンウェハ上に形成される
パターン密度に疎密がある場合、パターンが疎に形成さ
れた領域では配線層は本来の寸法よりも細くなってしま
う。その理由は次のように考えられている。フォトレジ
スト膜をマスクとしてその下の材料（ポリシリコン、ア
ルミニウム等）をＲＩＥ（Reactive Ion Etching）法な
どのドライ法を用いてエッチングする場合、フォトレジ
スト膜はプラズマ中にある励起活性種と反応してエッチ
ングされ、被エッチング材料（ポリシリコン、アルミニ
ウム等）のエッチングにより形成された側壁に付着して
側壁保護膜となる。形成されるパターン密度が低い領域
では、フォトレジストの反応生成物の量が少ないため形
成される側壁保護膜の膜厚が薄くなりパターン密度の高
い領域に比較してエッチングの異方性が低下してパター
ンが細く形成される。図７は、実際に形成される本来の
パターン（以下、実パターンという）の配線間に空き領
域がある場合の空き領域付近での平面図であり、図８
は、図７のＣ−Ｃ′線での断面図である。図７、図８に
示すように、空き領域を挟んで、実パターン８ａ〜８
ｄ；８ｅ〜８ｈが形成される場合、空き領域に近い側に
配置された実パターン８ｃ〜８ｆが細くなってしまう。
パターン密度に疎密がある場合、パターンが疎に形成さ
れた領域では配線層は本来の寸法よりも細くなってしま
う。その理由は次のように考えられている。フォトレジ
スト膜をマスクとしてその下の材料（ポリシリコン、ア
ルミニウム等）をＲＩＥ（Reactive Ion Etching）法な
どのドライ法を用いてエッチングする場合、フォトレジ
スト膜はプラズマ中にある励起活性種と反応してエッチ
ングされ、被エッチング材料（ポリシリコン、アルミニ
ウム等）のエッチングにより形成された側壁に付着して
側壁保護膜となる。形成されるパターン密度が低い領域
では、フォトレジストの反応生成物の量が少ないため形
成される側壁保護膜の膜厚が薄くなりパターン密度の高
い領域に比較してエッチングの異方性が低下してパター
ンが細く形成される。図７は、実際に形成される本来の
パターン（以下、実パターンという）の配線間に空き領
域がある場合の空き領域付近での平面図であり、図８
は、図７のＣ−Ｃ′線での断面図である。図７、図８に
示すように、空き領域を挟んで、実パターン８ａ〜８
ｄ；８ｅ〜８ｈが形成される場合、空き領域に近い側に
配置された実パターン８ｃ〜８ｆが細くなってしまう。
【０００６】図９はシリコンウェハ１０上にＴＥＧチッ
プを設けた場合の平面図であり、パターン密度の極端に
小さなＴＥＧチップ１２を囲むように本チップ１３が配
置されている。この場合、ＴＥＧチップ１２内およびこ
れを囲む本チップ１３のパターンのでき上がり寸法が変
動する。図１０は、本チップとＴＥＧチップとの境界付
近の平面図であり、図１１はそのＤ−Ｄ′線での断面図
である。本チップとＴＥＧチップとはスクライブ線領域
６を挟んで配置されており、本チップでは、ワード線と
なるゲート電極４が平行に複数本形成され、ＴＥＧチッ
プでは孤立パターンのゲート電極４が形成される。ＴＥ
Ｇチップのゲート電極４の両サイドにはソース、ドレイ
ンとなる不純物領域５が形成される。図１０、図１１に
示されるように、本チップの最外部のパターンおよびＴ
ＥＧチップでのパターンは本チップ内の中央部のパター
ンに比較して細く形成される。
プを設けた場合の平面図であり、パターン密度の極端に
小さなＴＥＧチップ１２を囲むように本チップ１３が配
置されている。この場合、ＴＥＧチップ１２内およびこ
れを囲む本チップ１３のパターンのでき上がり寸法が変
動する。図１０は、本チップとＴＥＧチップとの境界付
近の平面図であり、図１１はそのＤ−Ｄ′線での断面図
である。本チップとＴＥＧチップとはスクライブ線領域
６を挟んで配置されており、本チップでは、ワード線と
なるゲート電極４が平行に複数本形成され、ＴＥＧチッ
プでは孤立パターンのゲート電極４が形成される。ＴＥ
Ｇチップのゲート電極４の両サイドにはソース、ドレイ
ンとなる不純物領域５が形成される。図１０、図１１に
示されるように、本チップの最外部のパターンおよびＴ
ＥＧチップでのパターンは本チップ内の中央部のパター
ンに比較して細く形成される。
【０００７】本出願人の調査によると、例えば、ゲート
長０．８μｍの４ＭＤＲＡＭのゲート電極の場合、周囲
を空き領域に囲まれた孤立パターンでは平均０．０２〜
０．０８μｍ程度の配線層の細りが確認されており、こ
の値はチヤネル長の２．５〜１０％に相当する。このよ
うに配線が細くなることによる悪影響としては、例えば
ゲート電極においては、しきい値電圧が低下し、一般の
配線においてはその配線容量および抵抗が変化すること
によって、いずれも回路動作に支障をきたす。また、最
悪の場合、下層配線の影響で配線層の下地に段差があっ
てパターン形成時に十分な製造マージンが確保できない
ような場所では、配線そのものが断線したりショートし
てしまうという問題が起こる。また、本チップ上での素
子の特性や配線の形成状態をモニターするＴＥＧチップ
上やスクライブ線領域でのテストパターンの場合、これ
らの領域のパターンが予定された寸法とは異なって形成
されることにより、正規のパターンの特性を正確にモニ
ターすることができなくなる。
長０．８μｍの４ＭＤＲＡＭのゲート電極の場合、周囲
を空き領域に囲まれた孤立パターンでは平均０．０２〜
０．０８μｍ程度の配線層の細りが確認されており、こ
の値はチヤネル長の２．５〜１０％に相当する。このよ
うに配線が細くなることによる悪影響としては、例えば
ゲート電極においては、しきい値電圧が低下し、一般の
配線においてはその配線容量および抵抗が変化すること
によって、いずれも回路動作に支障をきたす。また、最
悪の場合、下層配線の影響で配線層の下地に段差があっ
てパターン形成時に十分な製造マージンが確保できない
ような場所では、配線そのものが断線したりショートし
てしまうという問題が起こる。また、本チップ上での素
子の特性や配線の形成状態をモニターするＴＥＧチップ
上やスクライブ線領域でのテストパターンの場合、これ
らの領域のパターンが予定された寸法とは異なって形成
されることにより、正規のパターンの特性を正確にモニ
ターすることができなくなる。
【０００８】このような問題点を解決する方法として、
特開平４−１３０７０９号公報により、回路動作とは関
係のないダミーのパターンをチップ内の空き領域に配置
する方法が提案されている。この方法は、図１２の断面
図に示すように、半導体基板１上に形成される実パター
ン８の疎な部分にダミーパターン９を形成してパターン
の疎密を緩和させて配線の細りを防止しようとするもの
である。
特開平４−１３０７０９号公報により、回路動作とは関
係のないダミーのパターンをチップ内の空き領域に配置
する方法が提案されている。この方法は、図１２の断面
図に示すように、半導体基板１上に形成される実パター
ン８の疎な部分にダミーパターン９を形成してパターン
の疎密を緩和させて配線の細りを防止しようとするもの
である。
【０００９】
【発明が解決しようとする課題】しかしながら、図１２
のように、単にパターン密度の小さな領域にダミーパタ
ーンを配置するという方法では、ダミーパターンを挿入
することによってパターンの均一化を図ることは困難で
あり、実際にはパターン密度の差、あるいはダミーパタ
ーンの形状の違いなどから、パターンの疎密に差が生じ
前記エッチング時の悪影響を完全に取り除くことはでき
ない。例えば、パターン間に大きな隙間がありこの隙間
を埋めるように大きな面積のダミーパターンを挿入した
場合、実パターン部の中央付近のパターン密度がダミー
パターン近傍のパターン密度より小さくなってしまい、
逆に、空き領域に隣接する実パターンが太めにできてし
まう恐れがある。
のように、単にパターン密度の小さな領域にダミーパタ
ーンを配置するという方法では、ダミーパターンを挿入
することによってパターンの均一化を図ることは困難で
あり、実際にはパターン密度の差、あるいはダミーパタ
ーンの形状の違いなどから、パターンの疎密に差が生じ
前記エッチング時の悪影響を完全に取り除くことはでき
ない。例えば、パターン間に大きな隙間がありこの隙間
を埋めるように大きな面積のダミーパターンを挿入した
場合、実パターン部の中央付近のパターン密度がダミー
パターン近傍のパターン密度より小さくなってしまい、
逆に、空き領域に隣接する実パターンが太めにできてし
まう恐れがある。
【００１０】したがって、本発明の解決すべき課題は、
回路素子が形成された半導体チップを含むシリコンウェ
ハ上に形成するパターンに、パターンの疎密に応じた寸
法の変動が生じることのないようにすることである。
回路素子が形成された半導体チップを含むシリコンウェ
ハ上に形成するパターンに、パターンの疎密に応じた寸
法の変動が生じることのないようにすることである。
【００１１】
【課題を解決するための手段】上記の課題は、ウェハ上
に形成されるパターンに疎密がある場合、パターン密度
の疎の領域に、本来のパターンの代表的なパターンの線
幅とほぼ等しい線幅を有するダミーパターンを、疎密の
差がほぼ解消されるように形成することにより、解決す
ることができる。
に形成されるパターンに疎密がある場合、パターン密度
の疎の領域に、本来のパターンの代表的なパターンの線
幅とほぼ等しい線幅を有するダミーパターンを、疎密の
差がほぼ解消されるように形成することにより、解決す
ることができる。
【００１２】
【発明の実施の形態】本発明による半導体装置のパター
ン形成方法は、回路素子が形成される本来の半導体チッ
プを含むシリコンウェハ上に所定のパターンのフォトレ
ジスト膜を形成し、これをマスクとしてエッチングを行
って前記シリコンウェハ上に前記パターンを転写する半
導体装置のパターン形成方法において、シリコンウェハ
上に形成すべき本来のパターンのパターン密度が疎の部
分に本来の半導体チップ上の本来のパターンの代表的な
パターンの線幅とほぼ等しい線幅を有するダミーパター
ンを、前記本来の半導体チップ上の本来のパターンの平
均パターン密度と同等のパターン密度となるように設け
ることにより、少なくとも本来の半導体チップ上および
その周辺部においてはほぼ全領域のわたってフォトレジ
スト膜のパターン密度がほぼ一様になるようにしてパタ
ーン形成を行うことを特徴とするものである。
ン形成方法は、回路素子が形成される本来の半導体チッ
プを含むシリコンウェハ上に所定のパターンのフォトレ
ジスト膜を形成し、これをマスクとしてエッチングを行
って前記シリコンウェハ上に前記パターンを転写する半
導体装置のパターン形成方法において、シリコンウェハ
上に形成すべき本来のパターンのパターン密度が疎の部
分に本来の半導体チップ上の本来のパターンの代表的な
パターンの線幅とほぼ等しい線幅を有するダミーパター
ンを、前記本来の半導体チップ上の本来のパターンの平
均パターン密度と同等のパターン密度となるように設け
ることにより、少なくとも本来の半導体チップ上および
その周辺部においてはほぼ全領域のわたってフォトレジ
スト膜のパターン密度がほぼ一様になるようにしてパタ
ーン形成を行うことを特徴とするものである。
【００１３】そして、前記ダミーパターンが設けられる
領域は、本来の半導体チップ上の領域、本来の半導体チ
ップに隣接して設けられた、特性評価用デバイスを形成
したテストチップ上の領域、本来の半導体チップに隣接
して設けられた、該本来の半導体チップと一体的に切り
出されるダミーチップ上の領域、および、チップ間のス
クライブ線上の領域の中のいずれか一種若しくは複数種
の領域である。
領域は、本来の半導体チップ上の領域、本来の半導体チ
ップに隣接して設けられた、特性評価用デバイスを形成
したテストチップ上の領域、本来の半導体チップに隣接
して設けられた、該本来の半導体チップと一体的に切り
出されるダミーチップ上の領域、および、チップ間のス
クライブ線上の領域の中のいずれか一種若しくは複数種
の領域である。
【００１４】
【実施例】次に、本発明の実施例を図面を参照して詳細
に説明する。図１は、本発明の第１の実施例を示す平面
図であって、本チップ上にダミーパターンを配置した状
態を表しており、図２は、図１のＡ−Ａ′線での断面図
である。図１、図２に示されるように、半導体基板１上
には、空き領域をおいて実パターン８が形成されてお
り、その実パターン間の空き領域には実パターンとほぼ
等しいパターン幅を有するダミーパターン９が形成され
ている。図１２に示した従来例と相違する点は、配置し
たダミーパターンが実パターンの幅に近い寸法で複数に
分割されていることである。この点に関し以下に詳細に
説明する。
に説明する。図１は、本発明の第１の実施例を示す平面
図であって、本チップ上にダミーパターンを配置した状
態を表しており、図２は、図１のＡ−Ａ′線での断面図
である。図１、図２に示されるように、半導体基板１上
には、空き領域をおいて実パターン８が形成されてお
り、その実パターン間の空き領域には実パターンとほぼ
等しいパターン幅を有するダミーパターン９が形成され
ている。図１２に示した従来例と相違する点は、配置し
たダミーパターンが実パターンの幅に近い寸法で複数に
分割されていることである。この点に関し以下に詳細に
説明する。
【００１５】まず、実パターン８の本チップ上での平均
パターン密度を算出する。この場合、チップ全体の平均
値を求めてもよいが、ボンディングパッドの形成される
チップ周辺部などの空き領域をを除く部分での平均密度
を求めることがより好ましい。簡単なパターンの場合は
手計算でも可能であるが計算機を用いた図形処理により
容易に算出することもできる。このようにして求めたパ
ターン密度になるべく近くなるように、パターンの疎な
部分にダミーパターン９を配置する。この時、ダミーパ
ターンの幅は、例えば隣接する実パターンの平均的な幅
とし、間隔を調整することでパターンの密度を合わせて
いく。
パターン密度を算出する。この場合、チップ全体の平均
値を求めてもよいが、ボンディングパッドの形成される
チップ周辺部などの空き領域をを除く部分での平均密度
を求めることがより好ましい。簡単なパターンの場合は
手計算でも可能であるが計算機を用いた図形処理により
容易に算出することもできる。このようにして求めたパ
ターン密度になるべく近くなるように、パターンの疎な
部分にダミーパターン９を配置する。この時、ダミーパ
ターンの幅は、例えば隣接する実パターンの平均的な幅
とし、間隔を調整することでパターンの密度を合わせて
いく。
【００１６】ここで、ダミーパターンの幅について規定
するのは、その領域におけるフォトレジストの表面積お
よび被エッチング物のパターン側壁の面積を合わせるこ
とにより、エッチング時の反応生成物の付着状況を同等
にして、エッチングの異方性を合わせるためである。ま
たパターン密度の合わせ込みに関しては、実際のパター
ンの密度の、４分の１から４倍程度の範囲なら効果があ
るが、パターンの幅などによりこの範囲は変わってく
る。このような方法によって実パターンの存在しない空
き領域に、同等な密度および同等な配線形状にてダミー
パターンを配置してシリコンウェハ上にパターニングす
ることにより、パターンの疎密による配線層のエッチン
グ時における寸法変化を防止することができ、特性バラ
ツキの少ないより信頼性の高いデバイスを形成すること
ができる。また、このようなダミーパターンは、テスト
パターンが形成されている、あるいは形成されていない
スクライブ線領域に配置しても同様の効果が得られる。
するのは、その領域におけるフォトレジストの表面積お
よび被エッチング物のパターン側壁の面積を合わせるこ
とにより、エッチング時の反応生成物の付着状況を同等
にして、エッチングの異方性を合わせるためである。ま
たパターン密度の合わせ込みに関しては、実際のパター
ンの密度の、４分の１から４倍程度の範囲なら効果があ
るが、パターンの幅などによりこの範囲は変わってく
る。このような方法によって実パターンの存在しない空
き領域に、同等な密度および同等な配線形状にてダミー
パターンを配置してシリコンウェハ上にパターニングす
ることにより、パターンの疎密による配線層のエッチン
グ時における寸法変化を防止することができ、特性バラ
ツキの少ないより信頼性の高いデバイスを形成すること
ができる。また、このようなダミーパターンは、テスト
パターンが形成されている、あるいは形成されていない
スクライブ線領域に配置しても同様の効果が得られる。
【００１７】図３は、本発明の第２の実施例を示す平面
図であり、図４は図３のＢ−Ｂ′線での断面図である。
図３、図４に示すように、シリコンウェハ上において、
本チップとＴＥＧチップとがスクライブ線領域６を介し
て隣接して配置されており、チップ領域における半導体
基板１上には素子分離領域に素子分離酸化膜２が、また
素子領域にゲート酸化膜３が形成されている。そして、
素子領域においてはゲート電極４の両サイドの半導体基
板表面には不純物領域５が形成されている。そして、本
実施例においては、図１０、図１１に示した従来例の場
合とは異なって、ＴＥＧチップにおける素子分離酸化膜
２上にゲート電極と同等の幅を有するダミーパターン９
が形成されている。ＴＥＧチップ上にダミーパターン９
を設けた本実施例によれば、図１０、図１１に示した従
来例の場合のように本チップ上の最外部のゲート電極４
とＴＥＧチップ上のゲート電極４とが細く形成されるこ
とがなくなり、図３、図４に示すように、全面に渡って
所望の配線幅のゲート電極が得られる。ダミーパターン
の密度や形状に関しては、前記第１の実施例の場合と同
様に決めればよい。
図であり、図４は図３のＢ−Ｂ′線での断面図である。
図３、図４に示すように、シリコンウェハ上において、
本チップとＴＥＧチップとがスクライブ線領域６を介し
て隣接して配置されており、チップ領域における半導体
基板１上には素子分離領域に素子分離酸化膜２が、また
素子領域にゲート酸化膜３が形成されている。そして、
素子領域においてはゲート電極４の両サイドの半導体基
板表面には不純物領域５が形成されている。そして、本
実施例においては、図１０、図１１に示した従来例の場
合とは異なって、ＴＥＧチップにおける素子分離酸化膜
２上にゲート電極と同等の幅を有するダミーパターン９
が形成されている。ＴＥＧチップ上にダミーパターン９
を設けた本実施例によれば、図１０、図１１に示した従
来例の場合のように本チップ上の最外部のゲート電極４
とＴＥＧチップ上のゲート電極４とが細く形成されるこ
とがなくなり、図３、図４に示すように、全面に渡って
所望の配線幅のゲート電極が得られる。ダミーパターン
の密度や形状に関しては、前記第１の実施例の場合と同
様に決めればよい。
【００１８】図５は、本発明の第３の実施例を示す平面
図である。本実施例では、図５に示すように、シリコン
ウェハ１０上に、本チップ１１と、それぞれの本チップ
に隣接して設けられたダミーチップ１４が形成されてい
る。本チップの寸法の縦横比が極端に大きい場合には、
シリコンウェハから切り出す時に割れてしまう恐れがあ
り、本実施例のダミーチップ１４は、この割れを防止す
るため所望の機能を有する本チップに付設した状態で切
り出すために設けられた半導体片である。本実施例では
このダミーチップ１４上にダミーパターンが配置され
る。
図である。本実施例では、図５に示すように、シリコン
ウェハ１０上に、本チップ１１と、それぞれの本チップ
に隣接して設けられたダミーチップ１４が形成されてい
る。本チップの寸法の縦横比が極端に大きい場合には、
シリコンウェハから切り出す時に割れてしまう恐れがあ
り、本実施例のダミーチップ１４は、この割れを防止す
るため所望の機能を有する本チップに付設した状態で切
り出すために設けられた半導体片である。本実施例では
このダミーチップ１４上にダミーパターンが配置され
る。
【００１９】なお、第２および第３の実施例の場合、Ｔ
ＥＧチップやダミーチップの全領域にわたってダミーパ
ターンを配置してもよいが、本チップに近い領域のみ
に、あるいは本チップに近い領域と必要なテストパター
ンの近傍のみに配置することもできる。また、以上の実
施例では、ＭＯＳトランジスタを用いた半導体装置のパ
ターン形成方法を例に説明したが、本発明は、これに限
定されるものではなく、バイポーラトランジスタを用い
た半導体装置、あるいは、ＭＯＳトランジスタとバイポ
ーラトランジスタの両方を用いた半導体装置など、一般
の半導体装置のパターン形成に広く適用することができ
る。
ＥＧチップやダミーチップの全領域にわたってダミーパ
ターンを配置してもよいが、本チップに近い領域のみ
に、あるいは本チップに近い領域と必要なテストパター
ンの近傍のみに配置することもできる。また、以上の実
施例では、ＭＯＳトランジスタを用いた半導体装置のパ
ターン形成方法を例に説明したが、本発明は、これに限
定されるものではなく、バイポーラトランジスタを用い
た半導体装置、あるいは、ＭＯＳトランジスタとバイポ
ーラトランジスタの両方を用いた半導体装置など、一般
の半導体装置のパターン形成に広く適用することができ
る。
【００２０】
【発明の効果】以上説明したように、本発明によるパタ
ーン形成方法は、パターン密度の疎な領域の少なくとも
一部に実パターンとほぼ同等のパターン幅を有するダミ
ーパターンを設けてパターン密度をほぼ等しくするもの
であるので、本来は空き領域に隣接するパターン部にお
いても、空き領域のない実パターン部と同等なパターン
形状で同等のパターン密度を有するようになるため、配
線層のパターン形成の際のエッチング工程において、フ
ォトレジストが励起活性種と反応してエッチングされそ
の反応生成物がエッチングされた配線層の側壁に付着す
る現象が、空き領域の有無に関係なく一様に起こるよう
になる。したがって、本発明によれば、空き領域近くの
パターンにおいても、パターンの疎密による寸法変化の
懸念がないパターン内部と同等のエッチング環境が実現
され、ウェハ面内全体に渡って配線の寸法変化を防止で
き、特性バラツキが少なく信頼性の高いデバイスを形成
することができる。また、テストパターンでの寸法変化
を防止できることにより信頼性の高い評価を行うことが
可能になる。
ーン形成方法は、パターン密度の疎な領域の少なくとも
一部に実パターンとほぼ同等のパターン幅を有するダミ
ーパターンを設けてパターン密度をほぼ等しくするもの
であるので、本来は空き領域に隣接するパターン部にお
いても、空き領域のない実パターン部と同等なパターン
形状で同等のパターン密度を有するようになるため、配
線層のパターン形成の際のエッチング工程において、フ
ォトレジストが励起活性種と反応してエッチングされそ
の反応生成物がエッチングされた配線層の側壁に付着す
る現象が、空き領域の有無に関係なく一様に起こるよう
になる。したがって、本発明によれば、空き領域近くの
パターンにおいても、パターンの疎密による寸法変化の
懸念がないパターン内部と同等のエッチング環境が実現
され、ウェハ面内全体に渡って配線の寸法変化を防止で
き、特性バラツキが少なく信頼性の高いデバイスを形成
することができる。また、テストパターンでの寸法変化
を防止できることにより信頼性の高い評価を行うことが
可能になる。
【図１】 本発明の第１の実施例の平面図。
【図２】 図１のＡ−Ａ′線に沿った断面図。
【図３】 本発明の第２の実施例の平面図。
【図４】 図３のＢ−Ｂ′線に沿った断面図。
【図５】 本発明の第３の実施例の平面図。
【図６】 半導体装置の形成手順を示す断面図。
【図７】 従来例の平面図。
【図８】 図７のＣ−Ｃ′線に沿った断面図。
【図９】 シリコンウェハ上に本チップに隣接してＴＥ
Ｇチップを設けた状態を示す平面図。
Ｇチップを設けた状態を示す平面図。
【図１０】 他の従来例の平面図。
【図１１】 図１０のＤ−Ｄ′線に沿った断面図。
【図１２】 空き領域にダミーパターンを設けた従来例
の断面図。
の断面図。
１ 半導体基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 不純物領域 ６ スクライブ線領域 ８、８ａ〜８ｈ 実パターン ９ ダミーパターン １０ シリコンウェハ １１ 半導体チップ（本チップ） １２ ＴＥＧチップ １３ ＴＥＧチップに隣接する本チップ １４ 半導体チップに隣接するダミーチップ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−291344（ＪＰ，Ａ) 特開 平４−101146（ＪＰ，Ａ) 特開 平５−190791（ＪＰ，Ａ) 特開 平６−275492（ＪＰ，Ａ) 特開 平４−100043（ＪＰ，Ａ) 特開 平６−242594（ＪＰ，Ａ) 特開 平９−288347（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G03F 1/08 H01L 21/027
Claims (4)
- 【請求項１】 回路素子が形成される本来の半導体チッ
プを含むシリコンウェハ上に所定のパターンのフォトレ
ジスト膜を形成し、これをマスクとしてエッチングを行
って前記シリコンウェハ上に前記パターンを転写する半
導体装置のパターン形成方法において、シリコンウェハ
上に形成すべき本来のパターンのパターン密度が疎の部
分に本来の半導体チップ上の本来のパターンの代表的な
パターンの線幅とほぼ等しい線幅を有するダミーパター
ンを、前記本来の半導体チップ上の本来のパターンの平
均パターン密度と同等のパターン密度となるように設け
ることにより、少なくとも本来の半導体チップ上および
その周辺部においてはほぼ全領域のわたってフォトレジ
スト膜のパターン密度がほぼ一様になるようにしてパタ
ーン形成を行うことを特徴とする半導体装置のパターン
形成方法。 - 【請求項２】 前記ダミーパターンが設けられる領域
が、本来の半導体チップ上の領域、本来の半導体チップ
に隣接して設けられた、特性評価用デバイスを形成した
テストチップ上の領域、本来の半導体チップに隣接して
設けられた、該本来の半導体チップと一体的に切り出さ
れるダミーチップ上の領域、および、チップ間のスクラ
イブ線上の領域の中のいずれか一種若しくは複数種の領
域であることを特徴とする請求項１記載の半導体装置の
パターン形成方法。 - 【請求項３】 前記テストチップ上または前記ダミーチ
ップ上に設けられるダミーパターンが、本来の半導体チ
ップの近傍のみに、または、本来の半導体チップの近傍
および必要なテストパターンの近傍のみに形成されるこ
とを特徴とする請求項２記載の半導体装置のパターン形
成方法。 - 【請求項４】 前記ダミーパターンの密度が本来のパタ
ーンの平均密度の４分の１乃至４倍であることを特徴と
する請求項１または２記載の半導体装置のパターン形成
方法。
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| TW086107129A TW402755B (en) | 1996-05-23 | 1997-06-13 | Method of forming interconnection patterns with a uniform density |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12805196A JP2998832B2 (ja) | 1996-05-23 | 1996-05-23 | 半導体装置のパターン形成方法 |
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| JP2998832B2 true JP2998832B2 (ja) | 2000-01-17 |
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ID=14975290
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12805196A Expired - Fee Related JP2998832B2 (ja) | 1996-05-23 | 1996-05-23 | 半導体装置のパターン形成方法 |
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| KR (1) | KR100266761B1 (ja) |
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| JP2000349145A (ja) * | 1999-04-02 | 2000-12-15 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP2001160577A (ja) | 1999-12-02 | 2001-06-12 | Nec Corp | 半導体装置の製造方法と半導体ウェハ |
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| KR100480453B1 (ko) * | 2002-07-18 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
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| KR100789614B1 (ko) * | 2006-08-11 | 2007-12-27 | 동부일렉트로닉스 주식회사 | 더미 패턴 및 그 형성방법 |
| KR100959440B1 (ko) * | 2007-11-30 | 2010-05-25 | 주식회사 동부하이텍 | 마스크, 마스크의 제조 방법 및 이를 이용하여 제조된 반도체 소자 |
| DE102007057709A1 (de) * | 2007-11-30 | 2009-06-04 | Qimonda Ag | Verfahren zur Platzierung von Mess-Strukturen auf einem Halbleiterwafer, Mess-Struktur und deren Verwendung |
| JP5210052B2 (ja) * | 2008-06-02 | 2013-06-12 | ルネサスエレクトロニクス株式会社 | 半導体デバイスの製造方法 |
| JP5235936B2 (ja) | 2010-05-10 | 2013-07-10 | パナソニック株式会社 | 半導体装置及びそのレイアウト作成方法 |
| JP5530804B2 (ja) | 2010-05-17 | 2014-06-25 | パナソニック株式会社 | 半導体装置、半導体装置製造用マスク及び光近接効果補正方法 |
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| JP7094344B2 (ja) * | 2020-10-27 | 2022-07-01 | 合肥晶合集成電路股▲ふん▼有限公司 | 半導体テスト構造 |
| KR20230082948A (ko) * | 2021-12-02 | 2023-06-09 | 삼성전자주식회사 | 반도체 칩 및 그의 제조 방법 |
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- 1996-05-23 JP JP12805196A patent/JP2998832B2/ja not_active Expired - Fee Related
-
1997
- 1997-05-23 KR KR1019970021250A patent/KR100266761B1/ko not_active IP Right Cessation
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| TW402755B (en) | 2000-08-21 |
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