JP2003347405A

JP2003347405A - 半導体装置

Info

Publication number: JP2003347405A
Application number: JP2002148692A
Authority: JP
Inventors: Takeo Okamoto; 武郎岡本; Tetsuichiro Ichiguchi; 哲一郎市口; Hideki Yonetani; 英樹米谷; Tsutomu Nagasawa; 勉長澤; Tadaaki Yamauchi; 忠昭山内; Masato Suwa; 真人諏訪; Junko Matsumoto; 淳子松本; Masunari Den; 増成田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2002-05-23
Filing date: 2002-05-23
Publication date: 2003-12-05

Abstract

(57)【要約】【課題】ダミーフィールドに行列状に配置するだけで
レイアウトに関する所定の設計ルールが満たされる単位
セルを備える半導体装置を提供する。【解決手段】ダミーフィールドに配列されるセルブロ
ック１０は、デカップリングコンデンサとして機能する
単位セル１２Ａ，１２Ｂと、ウェル電位を固定するため
のウェル固定部１２Ｃとを備える。単位セル１２Ａ，１
２Ｂは、不純物領域１４およびチャネル形成領域１６に
よって構成されるフィールド拡散領域と、ゲート電極１
８によって構成されるゲート形成領域とを含む。ウェル
固定部１２Ｃは、不純物領域２４によって構成されるフ
ィールド拡散領域を含む。そして、セルブロック１０
は、半導体装置においてフィールド拡散領域およびゲー
ト形成領域並びにウェルの電位固定に課される所定の設
計ルールを満たす。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に、ダミー形成領域のレイアウト設計を容易に行
なうことができる半導体装置に関する。

【０００２】

【従来の技術】半導体加工技術の微細化に伴い、現在、
広く用いられるＭＯＳトランジスタにおいては、最小加
工寸法が０.１８μｍから０.１５μｍに縮小されてきて
いる。そして、これに伴って、半導体基板上に形成され
る素子のレイアウトパターンの疎密が、素子の仕上り形
状に大きく影響するようになってきている。

【０００３】すなわち、素子のレイアウトパターンに疎
密があると、レジストを施してエッチングを行なった際
に、疎の部分のエッチングが密の部分に比べて早く進行
し、素子の形状が均一に仕上らないといった問題が生じ
る。また、レイアウトパターンの疎密は、ウェハ表面に
段差を生じさせ、段差の部分にエッチング残りやパター
ンの形状不良などを生じさせる。

【０００４】そこで、このようなレイアウトパターンの
疎密により生じる問題を防止するため、疎の部分をデカ
ップリングコンデンサやダミーパターンで埋めるという
処理が行なわれている。なお、以下、疎の部分を埋める
ためにデカップリングコンデンサやダミーパターンが形
成される領域をダミーフィールドと称する。

【０００５】図１０は、ダミーフィールドを備えた従来
の半導体装置の全体レイアウトを概略的に示す図であ
る。

【０００６】図１０を参照して、半導体装置１００は、
ロジック形成領域１０２Ａ〜１０２Ｃと、ダミーフィー
ルド１０４，１０６とを備える。ロジック形成領域１０
２Ａ〜１０２Ｃには、この半導体装置の本来の機能を果
たす素子が形成される。ダミーフィールド１０４には、
半導体装置１００において用いられる電源を安定化する
ため、セルベースで構成されたデカップリングコンデン
サが行列状に配置される。ダミーフィールド１０６は、
デカップリングコンデンサを配置できない領域であっ
て、個別にダミーパターンが形成される。

【０００７】このように、レイアウトパターンの疎の部
分がデカップリングコンデンサおよびダミーパターンに
よってパターン形成され、上述した問題が解消されてい
る。

【０００８】図１１は、ダミーフィールド１０４に配列
される単位セルの構成を示す平面図である。

【０００９】図１１を参照して、単位セル１１２は、不
純物領域１１４と、チャネル形成領域１１６と、ゲート
電極１１８と、コンタクトホール１２０，１２２とから
構成される。不純物領域１１４は、半導体基板の主表面
に形成されるＰ型ウェル内に設けられるＮ型の不純物領
域である。チャネル形成領域１１６は、コンタクトホー
ル１２０に接地電圧または負の基板電圧が印加され、か
つ、コンタクトホール１２２に電源電圧または昇圧され
た電圧が印加されるとＰ型ウェル内にチャネルが形成さ
れる領域であり、絶縁膜を介してゲート電極１１８とコ
ンデンサの電極を構成する。

【００１０】ゲート電極１１８は、チャネル形成領域１
１６上に絶縁膜を介して形成される。なお、説明の関係
上、図においてゲート電極１１８はチャネル形成領域１
１６の周囲のみに形成されているように示されている
が、後ほど断面図において説明するように、実際には、
ゲート電極１１８は、チャネル形成領域１１６の上部に
も形成されている。

【００１１】コンタクトホール１２０は、不純物領域１
１４に接続され、コンタクトホール１２０を介して不純
物領域１１４に接地電圧または負の基板電圧が印加され
る。コンタクトホール１２２は、ゲート電極１１８に接
続され、コンタクトホール１２２を介してゲート電極１
１８に電源電圧または昇圧された電圧が印加される。

【００１２】なお、上述した説明では、Ｐ型ウェル内の
ダミーフィールドに配置される単位セルの構成について
説明したが、Ｎ型ウェル内のダミーフィールドに配置さ
れる単位セルについては、不純物領域１１４はＰ型とさ
れ、コンタクトホール１２０を介して不純物領域１１４
に電源電圧または昇圧された電圧が印加され、コンタク
トホール１２２を介してゲート電極１１８に接地電圧ま
たは負の基板電圧が印加される。以下の説明において
は、ダミーフィールドは、Ｐ型ウェル内のダミーフィー
ルドとして説明するが、Ｎ型ウェル内のダミーフィール
ドであっても、上述したように基本的な構成は同じであ
るので、その説明は繰り返さない。

【００１３】図１２は、図１１に示した単位セル１１２
の断面Ａ−Ａ’の構造を示す断面図である。

【００１４】図１２を参照して、Ｐ型半導体基板１３２
上にＰ型ウェル１３４が設けられ、Ｐ型ウェル１３４内
に、不純物領域１１４と、それに隣接するチャネル形成
領域１１６とが設けられる。チャネル形成領域１１６上
には、絶縁膜１３６を介してゲート電極１１８が設けら
れる。不純物領域１１４は、コンタクトホール１２０と
接続され、ゲート電極１１８は、コンタクトホール１２
２と接続される。そして、ゲート電極１１８、チャネル
形成領域１１６およびその間の薄い絶縁膜３６によって
コンデンサが構成される。

【００１５】図１３は、図１１に示した単位セル１１２
がダミーフィールド１０４に配置される様子を示した図
である。

【００１６】図１３を参照して、ダミーフィールド１０
４内に単位セル１１２が整列して配置され、図示されな
いが、コンタクトホール１２０，１２２上にそれぞれ電
源電圧または接地電圧を印加するための金属配線が形成
される。

【００１７】上述したように、ダミーフィールドにおい
てパターンを形成するための単位セル１１２が配置さ
れ、レイアウトパターンの疎密により生じる素子の形状
不良の防止が図られているが、この単位セル１１２の構
成および配置については、以下に示すようなレイアウト
に関する所定の設計ルールが満たされるように構成およ
び配置がなされている。なお、以下の説明では、ウェル
内に形成される素子形成領域（図１１に示したチャネル
形成領域１１６および不純物領域１１４のような領域）
を総じてフィールド拡散領域と称し、ウェル上に形成さ
れるゲート電極が占める領域をゲート形成領域と称す
る。

【００１８】（１）無データ部許容面積ルールフィールド拡散領域およびゲート形成領域が存在しない
面積が所定値よりも小さくなるようにパターンがレイア
ウトされなければならない。

【００１９】これによって、レイアウトパターンの疎密
が無くなり、素子形状の不良の防止が図られる。

【００２０】図１４は、この無データ部許容面積ルール
を説明するための半導体装置の平面図である。

【００２１】図１４を参照して、領域１５２は、フィー
ルド拡散領域を表わし、領域１５４は、ゲート形成領域
を表わす。辺の長さがＬ１１，Ｌ１２で示される点線で
囲まれた領域は、フィールド拡散領域が存在しない領域
である。また、辺の長さがＬ２１，Ｌ２２で示される一
点鎖線で囲まれた領域は、ゲート形成領域が存在しない
領域である。無データ部許容面積ルールを遵守するた
め、これらの領域の面積がそれぞれ所定値よりも小さく
なるようにフィールド拡散領域およびゲート形成領域が
レイアウトされる。

【００２２】

【発明が解決しようとする課題】冒頭に述べたように、
近年、ＭＯＳトランジスタにおける最小加工寸法は０．
１５μｍに縮小されており、この加工寸法を有する半導
体装置においては、上述した設計ルール（１）に加え
て、さらに、下記のような設計ルールが満たされる必要
がある。

【００２３】（２）面積占有率ルール所定の面積からなる任意の領域におけるフィールド拡散
領域の面積率が所定の範囲となるようにフィールド拡散
領域が形成されなければならない。

【００２４】（３）ウェル固定ルールウェルの電位変動によるラッチアップ現象を防止するた
め、ウェルの電位固定が所定の間隔ごとに行なわれなけ
ればならない。

【００２５】再び図１４を参照して、面積占有率ルール
を遵守するためには、辺の長さがＬ３で示される二点鎖
線で囲まれた所定の面積からなる領域において、フィー
ルド拡散領域の占める面積率が所定の範囲になるように
フィールド拡散領域が形成される必要がある。また、図
示されないが、ウェル固定ルールを遵守するためには、
所定の間隔以下でウェル電位を固定するためのウェル固
定領域およびその領域に所定の電圧を印加するためのコ
ンタクトホールが形成される必要がある。

【００２６】このように、最小加工寸法が小さくなるに
伴い、レイアウト設計に要求される設計ルールが厳しく
なっており、設計者の作業負荷が増大している。特に、
高機能を有する半導体装置のような大規模なレイアウト
においては、レイアウトにかかる作業負荷は著しく増大
し、製造コストが増大するという問題が生じていた。

【００２７】そこで、この発明は、かかる課題を解決す
るためになされたものであり、その目的は、ダミーフィ
ールドに配置するだけで、レイアウトに関する所定の設
計ルールが満たされる単位セルを備える半導体装置を提
供することである。

【００２８】

【課題を解決するための手段】この発明によれば、半導
体装置は、少なくとも１つのトランジスタが形成される
少なくとも１つのロジック形成領域と、少なくとも１つ
のダミー形成領域とを備え、少なくとも１つのダミー形
成領域の各々は、行列状に配置される少なくとも１つの
セルブロックを含み、少なくとも１つのセルブロックの
各々は、少なくとも１つのキャパシタと、ウェルの電位
変動を抑えるための少なくとも１つのウェル固定領域と
からなり、少なくとも１つのキャパシタおよび少なくと
も１つのウェル固定領域の各々は、少なくとも１つのセ
ルブロックの各々において所定の設計ルールが満たさ
れ、かつ、隣接して配置されるセルブロックに対して所
定の設計ルールが満たされるように配置される。

【００２９】この発明による半導体装置においては、ダ
ミー形成領域に配列されるセルブロックの各々は、少な
くとも１つのキャパシタと、少なくとも１つのウェル固
定領域とからなり、このセルブロックが配列されたダミ
ー形成領域では、所定の設計ルールが満たされる。

【００３０】したがって、この発明によれば、レイアウ
ト設計における作業負荷が軽減され、製造コストを削減
することができる。

【００３１】好ましくは、少なくとも１つのキャパシタ
の各々は、第１および第２の電極と、第１の電極に第１
の電源電圧を印加するための第１のコンタクト部と、第
２の電極に第２の電源電圧を印加するための第２のコン
タクト部とからなり、第１の電極は、ウェルの表面に形
成されるチャネル形成領域と、チャネル形成領域に隣接
して設けられ、第１のコンタクト部を介して第１の電源
電圧が印加される第１の不純物領域とからなり、第２の
電極は、チャネル形成領域の上部に絶縁膜を介して設け
られ、少なくとも１つのウェル固定領域の各々は、ウェ
ルの表面に形成される第２の不純物領域と、第２の不純
物領域に所定の電圧を印加するための第３のコンタクト
部とからなる。

【００３２】好ましくは、第１および第３のコンタクト
部は、セルブロックが行列状に配置されたときに行方向
または／および列方向に整列するように、少なくとも１
つのキャパシタおよび少なくとも１つのウェル固定領域
の各々においてそれぞれ配置される。

【００３３】好ましくは、第２のコンタクト部は、セル
ブロックが行列状に配置されたときに行方向または／お
よび列方向に整列するように、少なくとも１つのキャパ
シタの各々において配置される。

【００３４】好ましくは、所定の設計ルールは、ウェル
の表面に形成されるチャネル形成領域および第１の不純
物領域並びに第２の不純物領域の存在しない領域を所定
の第１の面積よりも小さくし、かつ、ウェルの表面上に
絶縁膜を介して形成される第２の電極の存在しない領域
を所定の第２の面積よりも小さくする第１のルールと、
所定の第３の面積を有する任意の領域におけるチャネル
形成領域および第１の不純物領域並びに第２の不純物領
域の合計占有率を所定の範囲内とする第２のルールと、
第２の不純物領域を所定の間隔ごとに設ける第３のルー
ルとからなり、チャネル形成領域、第１の不純物領域お
よび第２の電極並びに第２の不純物領域は、所定の設計
ルールが満たされるように配置される。

【００３５】好ましくは、第２の電極は、第２の不純物
領域の外周にさらに配置される。好ましくは、少なくと
も１つのダミー形成領域の各々は、セルブロックよりも
面積が小さい少なくとも１つのもう１つのセルブロック
をさらに含み、少なくとも１つのもう１つのセルブロッ
クの各々は、ウェルの表面に形成される不純物領域と、
ウェルの電位を固定するための所定の電圧を不純物領域
に印加するためのコンタクト部と、ウェルの表面上に絶
縁膜を介して設けられる電極配線とからなり、少なくと
も１つのもう１つのセルブロックの各々は、隣接して配
置されるもう１つのセルブロックおよび／または隣接し
て配置されるセルブロックに対して所定の設計ルールが
満たされるように配置される。

【００３６】好ましくは、電極配線は、不純物領域の外
周に配置される。好ましくは、電極配線は、不純物領域
の両側に配置される。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照しながら詳細に説明する。なお、図中同
一または相当部分には同一符号を付してその説明は繰返
さない。

【００３８】［実施の形態１］図１は、この発明による
半導体装置の全体レイアウトを概略的に示す図である。

【００３９】図１を参照して、半導体装置１は、ロジッ
ク形成領域２Ａ〜２Ｃと、ダミーフィールド４，６とを
備える。ロジック形成領域２Ａ〜２Ｃには、この半導体
装置の本来の機能を果たす素子が形成される。ダミーフ
ィールド４には、レイアウトに関する所定の設計ルール
が満たされるように、後述するセルブロックが行列状に
配置される。ダミーフィールド６は、セルブロックを配
置できない領域であって、個別にダミーパターンが形成
される。

【００４０】図２は、ダミーフィールド４に配列される
セルブロックの構成を示す平面図である。

【００４１】図２を参照して、セルブロック１０は、２
つの単位セル１２Ａと、単位セル１２Ｂと、ウェル固定
部１２Ｃとを含む。単位セル１２Ａ，１２Ｂは、デカッ
プリングコンデンサを構成し、ウェル固定部１２Ｃは、
半導体基板の主表面に形成されるＰ型ウェルの電位を固
定するために設けられる。単位セル１２Ａ，１２Ｂは、
コンタクトホール２２の配置が異なるだけで、その他の
部分の構成は同じである。

【００４２】単位セル１２Ａ，１２Ｂは、不純物領域１
４と、チャネル形成領域１６と、ゲート電極１８と、コ
ンタクトホール２０，２２とから構成される。不純物領
域１４は、半導体基板の主表面に形成されるＰ型ウェル
内に設けられるＮ型の不純物領域である。チャネル形成
領域１６は、コンタクトホール２０に接地電圧または負
の基板電圧が印加され、かつ、コンタクトホール２２に
電源電圧または昇圧された電圧が印加されるとＰ型ウェ
ル内にチャネルが形成される領域であり、絶縁膜を介し
てゲート電極１８とコンデンサの電極を構成する。

【００４３】ゲート電極１８は、チャネル形成領域１６
上に絶縁膜を介して形成される。なお、説明の関係上、
図においてゲート電極１８はチャネル形成領域１６の周
囲のみに形成されているように示されているが、後ほど
断面図において説明するように、実際には、ゲート電極
１８は、チャネル形成領域１６の上部にも形成されてい
る。

【００４４】コンタクトホール２０は、不純物領域１４
に接続され、コンタクトホール２０を介して不純物領域
１４に接地電圧または負の基板電圧が印加される。コン
タクトホール２２は、ゲート電極１８に接続され、コン
タクトホール２２を介してゲート電極１８に電源電圧ま
たは昇圧された電圧が印加される。

【００４５】ウェル固定部１２Ｃは、不純物領域２４
と、コンタクトホール２６とを含む。不純物領域２４
は、半導体基板の主表面に形成されるＰ型ウェル内に設
けられるＰ型の不純物領域である。不純物領域２４は、
コンタクトホール２６と接続され、コンタクトホール２
６を介して所定のウェル電圧が印加される。

【００４６】なお、上述した説明では、Ｐ型ウェル内の
ダミーフィールドに配置されるブロックセルの構成につ
いて説明したが、Ｎ型ウェル内のダミーフィールドに配
置されるブロックセルについては、単位セル１２Ａ，１
２Ｂにおける不純物領域１４はＰ型とされ、コンタクト
ホール２０を介して不純物領域１４に電源電圧または昇
圧された電圧が印加され、コンタクトホール２２を介し
てゲート電極１８に接地電圧または負の基板電圧が印加
される。また、Ｎ型ウェルに対応して、ウェル固定部１
２Ｃにおける不純物領域２４は、Ｎ型とされる。以下の
説明においては、ダミーフィールドは、Ｐ型ウェル内の
ダミーフィールドとして説明するが、Ｎ型ウェル内のダ
ミーフィールドであっても、上述したように基本的な構
成は同じであるので、その説明は繰り返さない。

【００４７】このセルブロック１０においては、上述し
た設計ルール（１）〜（３）が満たされるように、各単
位セル１２Ａ，１２Ｂおよびウェル固定部１２Ｃが構成
されている。すなわち、ウェル固定部１２Ｃは、セルブ
ロック１０が行列状に配置されたとき、設計ルール
（３）（ウェル固定ルール）が満たされるために設けら
れる。また、単位セル１２Ａ，１２Ｂの各々の不純物領
域１４と、チャネル形成領域１６と、ウェル固定部１２
Ｃの不純物領域２４とからなるフィールド拡散領域は、
設計ルール（１）（無データ部許容面積ルール）および
（２）（面積占有率ルール）が満たされるように形成さ
れる。さらに、フィールド拡散領域は、セルブロック１
０が行列状に配置されたとき、隣接するセルブロックと
の関係において設計ルール（１），（２）が満たされる
ように形成される。

【００４８】このセルブロック１０が行列状に配置され
た後、コンタクトホール２０，２６は、セルブロック１
０上に配線される金属配線と接続されるが、この金属配
線についても、上述した設計ルール（１）が満たされる
必要があり、また、レイアウト効率の観点から整然と配
線されるのが望ましい。そこで、これを考慮して、コン
タクトホール２０，２６も、図に示すように整列して設
けられる。さらに、コンタクトホール２２についても同
様であり、コンタクトホール２２は、セルブロック１０
の中央部に集約して設けられる。

【００４９】図３は、図２に示したセルブロック１０の
断面Ａ−Ａ’の構造を示す断面図である。

【００５０】図３を参照して、Ｐ型半導体基板３２上に
Ｐ型ウェル３４が設けられ、Ｐ型ウェル３４内に、不純
物領域１４と、それに隣接するチャネル形成領域１６と
が設けられる。チャネル形成領域１６の上部には、絶縁
膜３６を介してゲート電極１８が設けられる。不純物領
域１４は、コンタクトホール２０と接続され、ゲート電
極１８は、図示されないコンタクトホール２２と接続さ
れる。そして、ゲート電極１８、チャネル形成領域１６
およびその間の薄い絶縁膜３６によって、デカップリン
グコンデンサが構成される。

【００５１】また、Ｐ型ウェル３４内に、さらに、Ｐ型
ウェルの電位を固定するためのウェル固定部１２Ｃの不
純物領域２４が設けられる。不純物領域２４は、コンタ
クトホール２６と接続され、コンタクトホール２６を介
して所定のウェル電圧が印加される。

【００５２】図２に示したように、セルブロック１０
は、面積的に若干大きくなるため、ダミーフィールド４
において、セルブロック１０が面積的に配置できないよ
うな箇所には、セルブロック１０よりも面積が小さいセ
ルブロック５０，５０Ａが設けられる。

【００５３】図４は、セルブロック１０よりも面積が小
さいセルブロック５０の構成を示す平面図である。

【００５４】図４を参照して、セルブロック５０は、不
純物領域５２と、ゲート電極５４と、コンタクトホール
５６とを含む。不純物領域５２は、半導体基板の主表面
に形成されるＰ型ウェル内に設けられるＰ型の不純物領
域である。不純物領域５２は、コンタクトホール５６と
接続され、コンタクトホール５６を介してウェル電位が
印加される。これによって、セルブロック５０は、ウェ
ル固定部として機能し、セルブロック５０が配列される
ことによって、上述した設計ルール（２），（３）が満
たされる。また、ゲート電極５４は、上述した設計ルー
ル（１）を満たすために設けられたものである。

【００５５】図５は、セルブロック１０よりも面積が小
さいセルブロック５０Ａの構成を示す平面図である。

【００５６】図５を参照して、セルブロック５０Ａも、
セルブロック５０と同様に、不純物領域５２と、ゲート
電極５４と、コンタクトホール５６とを含む。セルブロ
ック５０Ａは、不純物領域５２およびゲート電極５４の
配置が異なるだけで、セルブロック５０と機能的には同
じであり、ウェル固定部として機能する。

【００５７】セルブロック５０，５０Ａは、配置された
ときに上述した設計ルールが満たされるように、配置さ
れる箇所に応じて適宜適切な方が選択されて配置され
る。

【００５８】図６は、図１に示した半導体装置１の一部
を拡大して示した平面図である。図６を参照して、セル
ブロック１０は、ダミーフィールド４に行列状に配置さ
れる。金属配線６２は、電源電圧または昇圧された電圧
が印加された電源線であって、各セルブロック１０のコ
ンタクトホール２２と接続される。金属配線６４は、接
地電圧または負の基板電圧が印加された電源線であっ
て、各セルブロック１０のコンタクトホール２０，２６
と接続される。

【００５９】各セルブロック１０のコンタクトホール２
２およびコンタクトホール２０，２６は、それぞれ金属
配線６２，６４がくし状に配線できるように各セルブロ
ック１０内において整列して配置されており、これによ
って、金属配線６２，６４がくし状に整然と配線されて
いる。

【００６０】また、セルブロック１０が配置できない箇
所には、セルブロック５０が配置されている。セルブロ
ック５０は、ウェル固定部として機能し、セルブロック
１０のウェル固定部１２Ｃと同じ金属配線６４にコンタ
クトホール５６を介して接続される。なお、セルブロッ
ク５０のゲート電極５４には、金属配線６４に接続され
るコンタクトホール６６を介して接地電圧または負の基
板電圧が印加される。

【００６１】以上のように、この実施の形態１による半
導体装置１によれば、セルブロック１０および／または
セルブロック５０，５０Ａが配列されたダミーフィール
ドにおいては、レイアウトに関する所定の設計ルールが
満たされるので、レイアウト設計時の作業負荷が軽減さ
れる。

【００６２】［実施の形態２］実施の形態１による半導
体装置１に備えられたセルブロック１０は、所定のサイ
ズ以下に設計する必要がある。

【００６３】図７は、セルブロック１０の許容サイズに
ついて説明するためのセルブロック１０の平面図であ
る。

【００６４】図７を参照して、ウェル固定部１２Ｃの不
純物領域２４は、フィールド拡散領域を構成する。しか
しながら、ウェル固定部１２Ｃは、ゲート形成領域を備
えないので、セルブロック１０のサイズが所定値を超え
ると、図に示すＬ１，Ｌ２の長さが所定値を超え、設計
ルール（１）（無データ部許容面積ルール）および／ま
たは設計ルール（２）（面積占有率ルール）が満たされ
なくなる。

【００６５】そこで、実施の形態２による半導体装置１
Ａが備えるセルブロックは、セルブロックのサイズを所
定値以下に設計できなくても、設計ルール（１），
（２）を満たすことができる。

【００６６】実施の形態２による半導体装置１Ａの全体
構成は、図１に示した実施の形態１による半導体装置１
の全体構成と同じであるので、その説明は繰り返さな
い。

【００６７】図８は、実施の形態２による半導体装置１
Ａのダミーフィールド４に配列されるセルブロックの構
成を示す平面図である。

【００６８】図８を参照して、セルブロック１０Ａにお
いては、図２に示したセルブロック１０と比較して、ウ
ェル固定部１２Ｃの周囲が単位セル１２Ａの一方のゲー
ト電極１８で囲まれている。ゲート電極１８における、
このウェル固定部１２Ｃの周囲に設けられた部分は、も
っぱら設計ルール（１），（２）のルール違反を回避す
るためのものであって、ウェル固定部１２Ｃの機能は、
設計ルール（３）（ウェル固定ルール）を満たすため
に、ウェルの電位を固定することである。

【００６９】セルブロック１０Ａのその他の部分の構成
については、図２に示したセルブロック１０と同じであ
るので、その説明は繰り返さない。

【００７０】図９は、図８に示したセルブロック１０Ａ
の断面Ａ−Ａ’の構造を示す断面図である。

【００７１】図９を参照して、ゲート電極１８は、Ｐ型
半導体基板３２の主表面上に絶縁膜３６を介して設けら
れており、ゲート電極１８の不純物領域２４を囲う部分
は、チャネル形成領域１６とともにコンデンサを構成す
る部分における絶縁膜の膜厚よりも厚い膜厚を介して設
けられている。ゲート電極１８は、不純物領域２４と上
下の位置関係において重なっておらず、また、不純物領
域２４を囲う部分は膜厚の厚い絶縁膜を介して主表面上
に設けられているので、不純物領域２４との間にコンデ
ンサは構成されず、不純物領域２４は、コンタクトホー
ル２６を介して印加されるウェル電圧によってＰ型ウェ
ル３４の電位を固定するための領域として機能する。

【００７２】セルブロック１０Ａの断面構造におけるそ
の他の部分の構成については、図３に示したセルブロッ
ク１０の断面構造と同じであるので、その説明は繰り返
さない。

【００７３】以上のように、この実施の形態２による半
導体装置１Ａによれば、セルブロック１０Ａのサイズが
所定値より大きくなっても、セルブロック１０Ａが配列
されたダミーフィールドにおいては、レイアウトに関す
る所定の設計ルールが満たされるので、レイアウト設計
時の作業負荷が軽減される。

【００７４】今回開示された実施の形態は、すべての点
で例示であって制限的なものではないと考えられるべき
である。本発明の範囲は、上記した実施の形態の説明で
はなくて特許請求の範囲によって示され、特許請求の範
囲と均等の意味および範囲内でのすべての変更が含まれ
ることが意図される。

【図面の簡単な説明】

【図１】この発明による半導体装置の全体レイアウト
を概略的に示す図である。

【図２】実施の形態１による半導体装置のダミーフィ
ールドに配列されるセルブロックの構成を示す平面図で
ある。

【図３】図２に示すセルブロックの断面Ａ−Ａ’の構
造を示す断面図である。

【図４】図２に示すセルブロックよりも面積が小さい
セルブロックの構成を示す平面図である。

【図５】図２に示すセルブロックよりも面積が小さい
セルブロックの他の構成を示す平面図である。

【図６】図１に示す半導体装置の一部を拡大して示し
た平面図である。

【図７】図２に示すセルブロックの許容サイズについ
て説明するためのセルブロックの平面図である。

【図８】実施の形態２による半導体装置のダミーフィ
ールドに配列されるセルブロックの構成を示す平面図で
ある。

【図９】図８に示すセルブロックの断面Ａ−Ａ’の構
造を示す断面図である。

【図１０】ダミーフィールドを備えた従来の半導体装
置の全体レイアウトを概略的に示す図である。

【図１１】図１０に示すダミーフィールドに配列され
る単位セルの構成を示す平面図である。

【図１２】図１１に示す単位セルの断面Ａ−Ａ’の構
造を示す断面図である。

【図１３】図１１に示す単位セルがダミーフィールド
に配置される様子を示す図である。

【図１４】無データ部許容面積ルールを説明するため
の半導体装置の平面図である。

【符号の説明】

１，１Ａ，１００半導体装置、２Ａ〜２Ｃ，１０２Ａ
〜１０２Ｃロジック形成領域、４，６，１０４，１０
６ダミーフィールド、１０，１０Ａ，５０，５０Ａ
セルブロック、１２Ａ，１２Ｂ，１１２単位セル、１
２Ｃウェル固定部、１４，２４，５２，１１４不純
物領域、１６，１１６チャネル形成領域、１８，５
４，１１８ゲート電極、２０，２２，２６，５６，６
６，１２０，１２２コンタクトホール、３２，１３２
Ｐ型半導体基板、３４，１３４Ｐ型ウェル、３６，１
３６絶縁膜、６２，６４金属配線、１５２，１５４
領域。

───────────────────────────────────────────────────── フロントページの続き (72)発明者米谷英樹東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者長澤勉東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者山内忠昭東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者諏訪真人東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者松本淳子東京都千代田区丸の内二丁目２番３号三菱電機株式会社内 (72)発明者田増成兵庫県伊丹市荻野１丁目132番地大王電機株式会社内Ｆターム(参考） 5F038 AC03 CA02 CA05 CA17 CA18 CD14 EZ09 5F064 CC23 DD02 DD10 DD18 DD19 DD26 DD50 EE60

Claims

【特許請求の範囲】

【請求項１】少なくとも１つのトランジスタが形成さ
れる少なくとも１つのロジック形成領域と、少なくとも１つのダミー形成領域とを備え、前記少なくとも１つのダミー形成領域の各々は、行列状
に配置される少なくとも１つのセルブロックを含み、前記少なくとも１つのセルブロックの各々は、少なくとも１つのキャパシタと、ウェルの電位変動を抑えるための少なくとも１つのウェ
ル固定領域とからなり、前記少なくとも１つのキャパシタおよび前記少なくとも
１つのウェル固定領域の各々は、前記少なくとも１つの
セルブロックの各々において所定の設計ルールが満たさ
れ、かつ、隣接して配置されるセルブロックに対して前
記所定の設計ルールが満たされるように配置される、半
導体装置。
【請求項２】前記少なくとも１つのキャパシタの各々
は、第１および第２の電極と、前記第１の電極に第１の電源電圧を印加するための第１
のコンタクト部と、前記第２の電極に第２の電源電圧を印加するための第２
のコンタクト部とからなり、前記第１の電極は、前記ウェルの表面に形成されるチャネル形成領域と、前記チャネル形成領域に隣接して設けられ、前記第１の
コンタクト部を介して前記第１の電源電圧が印加される
第１の不純物領域とからなり、前記第２の電極は、前記チャネル形成領域の上部に絶縁
膜を介して設けられ、前記少なくとも１つのウェル固定領域の各々は、前記ウェルの表面に形成される第２の不純物領域と、前記第２の不純物領域に所定の電圧を印加するための第
３のコンタクト部とからなる、請求項１に記載の半導体
装置。
【請求項３】前記第１および第３のコンタクト部は、
前記セルブロックが行列状に配置されたときに行方向ま
たは／および列方向に整列するように、前記少なくとも
１つのキャパシタおよび前記少なくとも１つのウェル固
定領域の各々においてそれぞれ配置される、請求項２に
記載の半導体装置。
【請求項４】前記第２のコンタクト部は、前記セルブ
ロックが行列状に配置されたときに行方向または／およ
び列方向に整列するように、前記少なくとも１つのキャ
パシタの各々において配置される、請求項２に記載の半
導体装置。
【請求項５】前記所定の設計ルールは、前記ウェルの表面に形成される前記チャネル形成領域お
よび前記第１の不純物領域並びに前記第２の不純物領域
の存在しない領域を所定の第１の面積よりも小さくし、
かつ、前記ウェルの表面上に絶縁膜を介して形成される
前記第２の電極の存在しない領域を所定の第２の面積よ
りも小さくする第１のルールと、所定の第３の面積を有する任意の領域における前記チャ
ネル形成領域および前記第１の不純物領域並びに前記第
２の不純物領域の合計占有率を所定の範囲内とする第２
のルールと、前記第２の不純物領域を所定の間隔ごとに設ける第３の
ルールとからなり、前記チャネル形成領域、前記第１の不純物領域および前
記第２の電極並びに前記第２の不純物領域は、前記所定
の設計ルールが満たされるように配置される、請求項２
に記載の半導体装置。
【請求項６】前記第２の電極は、前記第２の不純物領
域の外周にさらに配置される、請求項５に記載の半導体
装置。
【請求項７】前記少なくとも１つのダミー形成領域の
各々は、前記セルブロックよりも面積が小さい少なくと
も１つのもう１つのセルブロックをさらに含み、前記少なくとも１つのもう１つのセルブロックの各々
は、前記ウェルの表面に形成される不純物領域と、前記ウェルの電位を固定するための所定の電圧を前記不
純物領域に印加するためのコンタクト部と、前記ウェルの表面上に絶縁膜を介して設けられる電極配
線とからなり、前記少なくとも１つのもう１つのセルブロックの各々
は、隣接して配置されるもう１つのセルブロックおよび
／または隣接して配置されるセルブロックに対して前記
所定の設計ルールが満たされるように配置される、請求
項１に記載の半導体装置。
【請求項８】前記電極配線は、前記不純物領域の外周
に配置される、請求項７に記載の半導体装置。
【請求項９】前記電極配線は、前記不純物領域の両側
に配置される、請求項７に記載の半導体装置。