JP2625368B2 - 半導体基板 - Google Patents
半導体基板Info
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Electroplating Methods And Accessories (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその選別
方法に関し、特に、ＰＨＳ（プレーテッド・ヒート・シ
ンク：Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）構造を有す
る半導体装置と、ＰＨＳ構造の複数種類のチップを含む
半導体基板から特定種類のチップだけを選び出すための
選別方法に関する。
方法に関し、特に、ＰＨＳ（プレーテッド・ヒート・シ
ンク：Ｐｌａｔｅｄ Ｈｅａｔ Ｓｉｎｋ）構造を有す
る半導体装置と、ＰＨＳ構造の複数種類のチップを含む
半導体基板から特定種類のチップだけを選び出すための
選別方法に関する。
【０００２】
【従来の技術】従来、ＰＨＳ構造を有する高出力型の半
導体装置の製造に当って、ウェーハをチップに分離した
後の製品チップ（半導体装置として完成させたとき、実
用の信号処理機能を持つチップを後出のＴＥＧチップと
区別して、このように呼ぶこととする）の選別は、ピン
セット等を用いて行われている。ところがこの方法は、
作業性が悪く、かなりの工数を必要とする。特に、一枚
のウェハー内にいくつかの種類の製品チップやＴＥＧ
（テスト・エレメント・グループ：Ｔｅｓｔ Ｅｌｅｍ
ｅｎｔ Ｇｒｏｕｐ。ウェーハ内のトランジスタなどの
素子特性を検査するための評価用素子グループ）チップ
が混在している場合、特定の製品チップを区別するため
に顕微鏡等による外観選別が必要となり、選別工数が増
大する。
導体装置の製造に当って、ウェーハをチップに分離した
後の製品チップ（半導体装置として完成させたとき、実
用の信号処理機能を持つチップを後出のＴＥＧチップと
区別して、このように呼ぶこととする）の選別は、ピン
セット等を用いて行われている。ところがこの方法は、
作業性が悪く、かなりの工数を必要とする。特に、一枚
のウェハー内にいくつかの種類の製品チップやＴＥＧ
（テスト・エレメント・グループ：Ｔｅｓｔ Ｅｌｅｍ
ｅｎｔ Ｇｒｏｕｐ。ウェーハ内のトランジスタなどの
素子特性を検査するための評価用素子グループ）チップ
が混在している場合、特定の製品チップを区別するため
に顕微鏡等による外観選別が必要となり、選別工数が増
大する。
【０００３】このような問題を改善し選別工程を簡略化
するために、不用チップに強磁性体入りの粘着テープを
張りつけたり、あるいは強磁性体入りのインクを塗布し
それを磁気的に選別除去するという方法が提案されてい
る（例えば、特開昭５９−８８８４３号公報あるいは特
開昭５９−２１５７３９号公報参照）。図５は、これら
公報記載の選別方法を示すものである。図５（ａ）は、
半導体チップ５１に不合格の目印として表面に強磁性体
入り粘着テープ５２をつけた状態を示し、図５（ｂ）
は、選別時の状態を示す。図５（ｂ）を参照して、合格
半導体チップ５３と不合格半導体チップ５４とをそれぞ
れベルト５５にのせて移送し、磁石５６で不合格半導体
チップ５４だけを選び除去する。
するために、不用チップに強磁性体入りの粘着テープを
張りつけたり、あるいは強磁性体入りのインクを塗布し
それを磁気的に選別除去するという方法が提案されてい
る（例えば、特開昭５９−８８８４３号公報あるいは特
開昭５９−２１５７３９号公報参照）。図５は、これら
公報記載の選別方法を示すものである。図５（ａ）は、
半導体チップ５１に不合格の目印として表面に強磁性体
入り粘着テープ５２をつけた状態を示し、図５（ｂ）
は、選別時の状態を示す。図５（ｂ）を参照して、合格
半導体チップ５３と不合格半導体チップ５４とをそれぞ
れベルト５５にのせて移送し、磁石５６で不合格半導体
チップ５４だけを選び除去する。
【０００４】
【発明が解決しようとする課題】上述した選別方法を用
いると、不用チップを簡単に効率よく取り除くことがで
きる。しかし、同一ウェハー内に複数種類の製品チップ
が混在し、それらの中から特定種類の製品チップだけを
無傷で良品レベルで選別したい場合は当然のことなが
ら、チップ表面に磁性テープを貼り付けたり磁性インク
を塗布することはできない。また、裏面にそれらを装着
する方法も考えられるが、磁性体はＧａＡｓＦＥＴなど
のトランジスタを用いたチップでは、回路の誤動作を引
き起こすことから製品チップに対しては適当でない。
いると、不用チップを簡単に効率よく取り除くことがで
きる。しかし、同一ウェハー内に複数種類の製品チップ
が混在し、それらの中から特定種類の製品チップだけを
無傷で良品レベルで選別したい場合は当然のことなが
ら、チップ表面に磁性テープを貼り付けたり磁性インク
を塗布することはできない。また、裏面にそれらを装着
する方法も考えられるが、磁性体はＧａＡｓＦＥＴなど
のトランジスタを用いたチップでは、回路の誤動作を引
き起こすことから製品チップに対しては適当でない。
【０００５】本発明は、上記に示した従来の技術による
選別の問題点をなくし、ＰＨＳ構造の複数種類の製品チ
ップが混在するウェーハから特定種類の製品チップだけ
を、簡単に、しかもチップに傷をつけたり特性に悪影響
を与えることなく選別し、作業性を向上させることが可
能な半導体装置とその選別方法を提供することを目的と
する。
選別の問題点をなくし、ＰＨＳ構造の複数種類の製品チ
ップが混在するウェーハから特定種類の製品チップだけ
を、簡単に、しかもチップに傷をつけたり特性に悪影響
を与えることなく選別し、作業性を向上させることが可
能な半導体装置とその選別方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明の半導体基板は、
プレーテッド・ヒート・シンク構造の複数のチップを形
成した半導体基板であって、特定の属性を共有する複数
のチップと前記特定の属性を共有しない他の種類のチッ
プとを混在させた半導体基板において、前記特定の属性
を共有するチップの前記プレーテッド・ヒート・シンク
の表面又は表面近傍の内層にＮｉめっき層を設けたこと
を特徴とする。
プレーテッド・ヒート・シンク構造の複数のチップを形
成した半導体基板であって、特定の属性を共有する複数
のチップと前記特定の属性を共有しない他の種類のチッ
プとを混在させた半導体基板において、前記特定の属性
を共有するチップの前記プレーテッド・ヒート・シンク
の表面又は表面近傍の内層にＮｉめっき層を設けたこと
を特徴とする。
【０００７】本発明の半導体基板によれば、プレーテッ
ド・ヒート・シンク構造を有する複数種類の半導体チッ
プを含む半導体基板から特定種類の半導体チップを選別
するときに、選別すべき特定種類の半導体チップに限っ
てその構造を請求項１に記載の構造にすることにより、
半導体基板を各半導体チップに切断し分離した後、選別
すべき半導体チップだけを磁石に吸着させ選び出すこと
ができる。
ド・ヒート・シンク構造を有する複数種類の半導体チッ
プを含む半導体基板から特定種類の半導体チップを選別
するときに、選別すべき特定種類の半導体チップに限っ
てその構造を請求項１に記載の構造にすることにより、
半導体基板を各半導体チップに切断し分離した後、選別
すべき半導体チップだけを磁石に吸着させ選び出すこと
ができる。
【０００８】
【実施例】以下、本発明の好適な実施例を、図面を用い
て説明する。図１（ａ）は本発明の一実施例による半導
体チップを上方から見た斜視図であり、図１（ｂ）は下
方から見た斜視図である。図１（ａ），（ｂ）を参照し
て、半導体チップ１はＰＨＳ２を備えており、そのＰＨ
Ｓ２の裏面にＮｉめっき層４が設けられている。
て説明する。図１（ａ）は本発明の一実施例による半導
体チップを上方から見た斜視図であり、図１（ｂ）は下
方から見た斜視図である。図１（ａ），（ｂ）を参照し
て、半導体チップ１はＰＨＳ２を備えており、そのＰＨ
Ｓ２の裏面にＮｉめっき層４が設けられている。
【０００９】次に、図２は、図１に示す構造のチップと
通常のＰＨＳ構造のチップとが同一ウェーハ上に混在し
ている状態を示す図である。図２を参照すると、半導体
ウェーハ２１には、繰り返し単位としてのブロック２４
が縦・横にアレー状に配列されている。ブロック２４中
には、同図中の拡大図に示すように、斜線を施して示し
た或る製品チップ２２が３個と、これとは種類の異る別
製品チップ２３が９個含まれている。本実施例は、製品
チップ２２だけをウェーハから取り出そうとするもので
ある。製品チップ２２には、図１で示したＮｉめっきが
ＰＨＳ部分に施されている。
通常のＰＨＳ構造のチップとが同一ウェーハ上に混在し
ている状態を示す図である。図２を参照すると、半導体
ウェーハ２１には、繰り返し単位としてのブロック２４
が縦・横にアレー状に配列されている。ブロック２４中
には、同図中の拡大図に示すように、斜線を施して示し
た或る製品チップ２２が３個と、これとは種類の異る別
製品チップ２３が９個含まれている。本実施例は、製品
チップ２２だけをウェーハから取り出そうとするもので
ある。製品チップ２２には、図１で示したＮｉめっきが
ＰＨＳ部分に施されている。
【００１０】次に、図３（ａ）〜（ｃ）は、図１に示し
た半導体チップの製造方法を示す図であって、図２に示
すブロック２４のＡ−ａ断面を製造工程順に示す図であ
る。図３を参照して、まず図３（ａ）で、通常の製造工
程により半導体ウェーハ２１の裏面にＡｕめっきを施こ
して、例えば厚さ３０μｍのＰＨＳ２を形成する。次
に、選別しない方の別製品チップ２３のＰＨＳ（Ａｕめ
っき）２をフォトレジスト３５でマスクし、選別する方
の製品チップ２２のＰＨＳにＮｉめっき３６を例えば５
μｍ施す（図３（ｂ））。最後にスクライブ部分３７を
エッチングによりカットしてチップを分離する（図３
（ｃ））。
た半導体チップの製造方法を示す図であって、図２に示
すブロック２４のＡ−ａ断面を製造工程順に示す図であ
る。図３を参照して、まず図３（ａ）で、通常の製造工
程により半導体ウェーハ２１の裏面にＡｕめっきを施こ
して、例えば厚さ３０μｍのＰＨＳ２を形成する。次
に、選別しない方の別製品チップ２３のＰＨＳ（Ａｕめ
っき）２をフォトレジスト３５でマスクし、選別する方
の製品チップ２２のＰＨＳにＮｉめっき３６を例えば５
μｍ施す（図３（ｂ））。最後にスクライブ部分３７を
エッチングによりカットしてチップを分離する（図３
（ｃ））。
【００１１】次に、図４は、本実施例の選別工程を示す
模式的断面図である。分離してばらばらになったチップ
に電磁石４１を近ずけ、必要な製品チップ２２のみを抜
き取る。
模式的断面図である。分離してばらばらになったチップ
に電磁石４１を近ずけ、必要な製品チップ２２のみを抜
き取る。
【００１２】本実施例は、ＰＨＳ部分に設けためっき層
の表面が露出した構造となっているが、Ｎｉめっき層４
を形成した後、さらにその上からＡｕめっき層を形成す
る工程を追加すれば、ＰＨＳ表面にＮｉを出さずにす
む。従って、チップのマウント性を損なうことなくしか
も上述した実施例と同様な効果をもつ半導体装置を形成
することができる。
の表面が露出した構造となっているが、Ｎｉめっき層４
を形成した後、さらにその上からＡｕめっき層を形成す
る工程を追加すれば、ＰＨＳ表面にＮｉを出さずにす
む。従って、チップのマウント性を損なうことなくしか
も上述した実施例と同様な効果をもつ半導体装置を形成
することができる。
【００１３】
【発明の効果】以上述べたように、本発明によれば、従
来ピンセット等による選別作業で例えば１時間かかって
いた作業を５分程度に短縮することができる。また、磁
気テープや磁性マーカをチップ表面に付着させる方法と
は違って、機械的にも電磁気的にも素子特性を損なうこ
となく磁気的な選別が可能であり、作業能率の向上に効
果に大である。
来ピンセット等による選別作業で例えば１時間かかって
いた作業を５分程度に短縮することができる。また、磁
気テープや磁性マーカをチップ表面に付着させる方法と
は違って、機械的にも電磁気的にも素子特性を損なうこ
となく磁気的な選別が可能であり、作業能率の向上に効
果に大である。
【図１】本発明の一実施例による半導体チップを上方か
ら見た斜視図および、下方から見た斜視図である。
ら見た斜視図および、下方から見た斜視図である。
【図２】本発明の一実施例における半導体ウェーハのチ
ップ配列を示す図である。
ップ配列を示す図である。
【図３】本発明の一実施例の半導体装置の断面を、製造
工程順に示す図である。
工程順に示す図である。
【図４】本発明の一実施例におけるチップ選別時の状態
を示す図である。
を示す図である。
【図５】従来の技術による半導体チップの選別方法を説
明するためのチップの斜視図および、選別装置の模式的
断面図である。
明するためのチップの斜視図および、選別装置の模式的
断面図である。
１ 半導体チップ ２ ＰＨＳ ４ Ｎｉめっき層 ２１ 半導体ウェーハ ２２，２３ 製品チップ ２４ ブロック ３５ フォトレジスト ３６ Ｎｉめっき層 ３７ スクライブ部分 ４１ 電磁石 ５１ 半導体チップ ５２ 粘着テープ ５３ 合格半導体チップ ５４ 不合格半導体チップ ５５ ベルト ５６ 磁石
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/68 Ｈ０１Ｌ 21/78 Ｑ Ｒ Ｙ
Claims (1)
- 【請求項１】 プレーテッド・ヒート・シンク構造の複
数のチップを形成した半導体基板であって、特定の属性
を共有する複数のチップと前記特定の属性を共有しない
他の種類のチップとを混在させた半導体基板において、 前記特定の属性を共有するチップの前記プレーテッド・
ヒート・シンクの表面又は表面近傍の内層にＮｉめっき
層を設けたことを特徴とする半導体基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317006A JP2625368B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体基板 |
| US08/651,128 US5596223A (en) | 1993-12-16 | 1996-05-21 | Semiconductor device and method of selecting the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5317006A JP2625368B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169816A JPH07169816A (ja) | 1995-07-04 |
| JP2625368B2 true JP2625368B2 (ja) | 1997-07-02 |
Family
ID=18083365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5317006A Expired - Lifetime JP2625368B2 (ja) | 1993-12-16 | 1993-12-16 | 半導体基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5596223A (ja) |
| JP (1) | JP2625368B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001160577A (ja) * | 1999-12-02 | 2001-06-12 | Nec Corp | 半導体装置の製造方法と半導体ウェハ |
| DE102005022780B4 (de) * | 2005-05-12 | 2017-12-28 | Infineon Technologies Ag | Halbleiterchips für Tag-Anwendungen und Verfahren zur Packung von Halbleiterchips |
| JP5414219B2 (ja) * | 2008-08-21 | 2014-02-12 | ラピスセミコンダクタ株式会社 | ウエハレベルｃｓｐにおける絶縁性テスト方法及びこれに用いるｔｅｇパターン |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5587447A (en) * | 1978-12-25 | 1980-07-02 | Nec Corp | Semiconductor device |
| JPS5988843A (ja) * | 1982-11-12 | 1984-05-22 | Nec Corp | 半導体装置の選別方法 |
| JPS59215739A (ja) * | 1983-05-24 | 1984-12-05 | Nec Corp | 半導体装置の選別方法 |
| US4577398A (en) * | 1984-09-07 | 1986-03-25 | Trilogy Computer Development Partners, Ltd. | Method for mounting a semiconductor chip |
| DE3883873T2 (de) * | 1987-06-30 | 1994-01-05 | Sumitomo Electric Industries | Trägerelement für Halbleiterapparat. |
| JPH065699B2 (ja) * | 1987-09-16 | 1994-01-19 | 日本電気株式会社 | 半導体装置 |
| JPH0215652A (ja) * | 1988-07-01 | 1990-01-19 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH02271558A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2606940B2 (ja) * | 1990-02-07 | 1997-05-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5250845A (en) * | 1990-11-30 | 1993-10-05 | Hughes Aircraft Company | Totally enclosed hermetic electronic module |
| JPH06209058A (ja) * | 1993-01-12 | 1994-07-26 | Mitsubishi Electric Corp | 半導体装置及びその製造方法，並びにその実装方法 |
| JPH06268112A (ja) * | 1993-03-10 | 1994-09-22 | Mitsubishi Electric Corp | 半導体装置、及びその製造方法 |
-
1993
- 1993-12-16 JP JP5317006A patent/JP2625368B2/ja not_active Expired - Lifetime
-
1996
- 1996-05-21 US US08/651,128 patent/US5596223A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169816A (ja) | 1995-07-04 |
| US5596223A (en) | 1997-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970212 |