JP2606940B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置およびその製造方法に関し、特
にPHSを有する高周波高出力GaAsICおよびその製造方法
に関するものである。
にPHSを有する高周波高出力GaAsICおよびその製造方法
に関するものである。
第３図は従来の高周波高出力半導体装置の製造方法を
示す断面図、第４図は従来の高周波高出力半導体装置の
構成を示す概観断面図であり、図において１は半導体基
板、1aはチップ分離溝、２は電界効果トランジスタ（以
下、FETと称す）などの素子部、３は分離溝1aに形成し
た電解Auメッキ層、４は貼り付け用ワックス、５は支持
板、６はPHS、6aはダイシングカットによるバリをそれ
ぞれ表わしている。
示す断面図、第４図は従来の高周波高出力半導体装置の
構成を示す概観断面図であり、図において１は半導体基
板、1aはチップ分離溝、２は電界効果トランジスタ（以
下、FETと称す）などの素子部、３は分離溝1aに形成し
た電解Auメッキ層、４は貼り付け用ワックス、５は支持
板、６はPHS、6aはダイシングカットによるバリをそれ
ぞれ表わしている。
次に製造方法について説明する。
第３図（ａ）に示したようにFETなどの素子部２を形
成した半導体基板１の第１の面側から深さ約40μｍのチ
ップ分離溝1aを形成し、前記分離溝1aの内壁部に約３μ
ｍ厚の電解Auメッキ層３を形成する。その後この状態
で、ワックス４などにより前記基板１の第１の面と支持
板５とを貼り付け、前記基板１の第１の面とは反対側の
第２の面側を前記基板１厚が約40μｍとなるまで研磨
し、前記分離溝1aの内壁部に形成した電解Auメッキ層３
を前記基板１の第２の面側に露出させる（第３図
（ｂ））。
成した半導体基板１の第１の面側から深さ約40μｍのチ
ップ分離溝1aを形成し、前記分離溝1aの内壁部に約３μ
ｍ厚の電解Auメッキ層３を形成する。その後この状態
で、ワックス４などにより前記基板１の第１の面と支持
板５とを貼り付け、前記基板１の第１の面とは反対側の
第２の面側を前記基板１厚が約40μｍとなるまで研磨
し、前記分離溝1aの内壁部に形成した電解Auメッキ層３
を前記基板１の第２の面側に露出させる（第３図
（ｂ））。
次に、前記基板１の第２の面上に電解Auメッキにより
約50μｍ厚のプレーティッドヒートシンク（以下、PHS
と称す）６を形成し（第３図（ｃ））、続いて前記基板
１を支持板５から剥がし、ワックス４などを洗浄除去し
た後、ダイサーでカットし（第３図（ｄ））、第４図に
その概観を示すような半導体チップを得る。
約50μｍ厚のプレーティッドヒートシンク（以下、PHS
と称す）６を形成し（第３図（ｃ））、続いて前記基板
１を支持板５から剥がし、ワックス４などを洗浄除去し
た後、ダイサーでカットし（第３図（ｄ））、第４図に
その概観を示すような半導体チップを得る。
上記のように構成された従来の半導体装置では、PHS6
は、半導体基板１の第１の面側に形成したFETなどの素
子部２から発生する熱をチップキャリア側に逃がすため
の放熱体としての機能、及び支持板５から剥がした薄い
半導体基板１のハンドリングを容易にするための機能を
有している。また分離溝1aの内壁部に形成された電解Au
メッキ層３チップ実装時において、半導体チップのハン
ドリングによるかけ（チッピング）を防止する機能を有
している。
は、半導体基板１の第１の面側に形成したFETなどの素
子部２から発生する熱をチップキャリア側に逃がすため
の放熱体としての機能、及び支持板５から剥がした薄い
半導体基板１のハンドリングを容易にするための機能を
有している。また分離溝1aの内壁部に形成された電解Au
メッキ層３チップ実装時において、半導体チップのハン
ドリングによるかけ（チッピング）を防止する機能を有
している。
上記のように構成された従来の半導体装置およびその
製造方法では、PHS6のダイシングカット時にPHS6側の裏
面側にバリ6aが発生し、チップキャリアへのチップ実装
時の障害となり、実装歩留まり低下の原因となるばかり
か、ボンディングワイヤの長さが不均一となり、インダ
クタンスのばらつきが大きくなるため、特に高周波デバ
イスでは入出力整合が取りにくくなるという性能上の問
題を引き起こす原因となっていた。
製造方法では、PHS6のダイシングカット時にPHS6側の裏
面側にバリ6aが発生し、チップキャリアへのチップ実装
時の障害となり、実装歩留まり低下の原因となるばかり
か、ボンディングワイヤの長さが不均一となり、インダ
クタンスのばらつきが大きくなるため、特に高周波デバ
イスでは入出力整合が取りにくくなるという性能上の問
題を引き起こす原因となっていた。
この発明は上記のような問題点を解決するためになさ
れたもので、ダイサーカット時に発生するPHS金属層の
バリを防止することができ、これによりチップの実装及
び入出力整合を容易に行うことのできる高周波高出力半
導体装置およびその製造方法を得ることを目的とするも
のである。
れたもので、ダイサーカット時に発生するPHS金属層の
バリを防止することができ、これによりチップの実装及
び入出力整合を容易に行うことのできる高周波高出力半
導体装置およびその製造方法を得ることを目的とするも
のである。
この発明にかかるPHSを有する高周波高出力半導体装
置の製造方法は、FETなどを形成する基板の第１の面側
のチップ分離ライン部をエッチングし、深さ約40μｍの
分離溝を形成する工程と、分離溝を無電解Niメッキで選
択的に埋め込む工程と、基板をワックスなどで支持板に
貼り付けた後、基板第１の面とは反対側の第２の面側を
基板厚が約40μｍになるまで研磨し分離溝の底部を基板
の第２の面側に露出する工程と、Auなどの選択電解メッ
キによって基板の第２の面のチップ分離ラインを除く部
分上に約40μｍ厚のPHSを形成する工程と、基板を支持
板から剥がし洗浄した後、ダイシングによりチップに分
離する工程とを含むことを特徴とするものである。
置の製造方法は、FETなどを形成する基板の第１の面側
のチップ分離ライン部をエッチングし、深さ約40μｍの
分離溝を形成する工程と、分離溝を無電解Niメッキで選
択的に埋め込む工程と、基板をワックスなどで支持板に
貼り付けた後、基板第１の面とは反対側の第２の面側を
基板厚が約40μｍになるまで研磨し分離溝の底部を基板
の第２の面側に露出する工程と、Auなどの選択電解メッ
キによって基板の第２の面のチップ分離ラインを除く部
分上に約40μｍ厚のPHSを形成する工程と、基板を支持
板から剥がし洗浄した後、ダイシングによりチップに分
離する工程とを含むことを特徴とするものである。
また、この発明にかかる半導体装置は、上記方法で製
造し、チップを、その半導体部の分離側壁をNiメッキ層
で囲いこんだ構造としたことを特徴とするものである。
造し、チップを、その半導体部の分離側壁をNiメッキ層
で囲いこんだ構造としたことを特徴とするものである。
この発明においては、チップ分離溝内部にレベリング
作用を有する無電解Niメッキ層を充填し、PHSを選択電
解メッキで形成するようにしたから、ダイサーカット時
にAuメッキPHSをカットせずに前記チップ分離溝内部に
充填した無電解Niメッキ層のみをカットできる。またAu
メッキPHSと無電解Niメッキ層がチップの半導体基板部
周囲に接合部を有するので、支持板から剥がした薄いウ
エハでも割ることなくハンドリングできる。
作用を有する無電解Niメッキ層を充填し、PHSを選択電
解メッキで形成するようにしたから、ダイサーカット時
にAuメッキPHSをカットせずに前記チップ分離溝内部に
充填した無電解Niメッキ層のみをカットできる。またAu
メッキPHSと無電解Niメッキ層がチップの半導体基板部
周囲に接合部を有するので、支持板から剥がした薄いウ
エハでも割ることなくハンドリングできる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による高周波高出力半導
体装置の製造方法を示す断面図、第２図はその半導体装
置の構成を示す概観断面図であり、図において１はGaAs
基板、1aはチップ分離溝、２はFETなどの素子部、４は
貼り付け用ワックス、５は支持板、６はPHS、７はNi無
電解メッキ層、８はフォトレジスト層をそれぞれ表わし
ている。また、第２図に示すように上記GaAs基板１部は
チップ状態ではその周囲にNiメッキ層７を有し、該メッ
キ層７と上記PHS6とが上記基板１の周囲で接合した構造
となっている。
体装置の製造方法を示す断面図、第２図はその半導体装
置の構成を示す概観断面図であり、図において１はGaAs
基板、1aはチップ分離溝、２はFETなどの素子部、４は
貼り付け用ワックス、５は支持板、６はPHS、７はNi無
電解メッキ層、８はフォトレジスト層をそれぞれ表わし
ている。また、第２図に示すように上記GaAs基板１部は
チップ状態ではその周囲にNiメッキ層７を有し、該メッ
キ層７と上記PHS6とが上記基板１の周囲で接合した構造
となっている。
次に半導体装置形成のプロセスフローについて説明す
る。
る。
第１図（ａ）はFETなどの素子部２を形成したGaAs基
板１の第１の面側から深さ約40μｍのチップ分離溝1aを
形成し、前記分離溝1aの内部に選択的に無電解Niメッキ
層７を充填した状態である。この無電解Niメッキ層７は
所望の部分、つまり前記分離溝1aの内部をPdなどの触媒
金属で活性化しておき、所望の部分以外の領域にシリコ
ン窒化膜，シリコン酸化膜などの絶縁膜を形成しておけ
ば、選択成長が可能である。
板１の第１の面側から深さ約40μｍのチップ分離溝1aを
形成し、前記分離溝1aの内部に選択的に無電解Niメッキ
層７を充填した状態である。この無電解Niメッキ層７は
所望の部分、つまり前記分離溝1aの内部をPdなどの触媒
金属で活性化しておき、所望の部分以外の領域にシリコ
ン窒化膜，シリコン酸化膜などの絶縁膜を形成しておけ
ば、選択成長が可能である。
第１図（ａ）の状態の後、前記GaAs基板１の第１の面
をワックス４などにより支持板５に貼り付け、前記GaAs
基板１の第１の面とは反対側の第２の面側を前記GaAs基
板１厚が約40μｍとなるまで研磨し、前記分離溝1aの内
部に形成した無電解Niメッキ層７を前記GaAs基板１の第
２の面側に露出する（第１図（ｂ））。
をワックス４などにより支持板５に貼り付け、前記GaAs
基板１の第１の面とは反対側の第２の面側を前記GaAs基
板１厚が約40μｍとなるまで研磨し、前記分離溝1aの内
部に形成した無電解Niメッキ層７を前記GaAs基板１の第
２の面側に露出する（第１図（ｂ））。
次に、前記GaAs基板１の第２の面上にフォトレジスト
層８をマスクとした選択電解Auメッキにより約50μｍ厚
のPHS6を形成する（第１図（ｃ））。この時、Auメッキ
PHS6と無電解Niメッキ層７がチップの半導体基板部周囲
で接合部を有するように選択電解Auメッキを行う。
層８をマスクとした選択電解Auメッキにより約50μｍ厚
のPHS6を形成する（第１図（ｃ））。この時、Auメッキ
PHS6と無電解Niメッキ層７がチップの半導体基板部周囲
で接合部を有するように選択電解Auメッキを行う。
続いて上記GaAs基板１を支持板５から剥がし、ワック
ス４などを洗浄除去した後、ダイサーでカットし、第２
図にその概観を示すような半導体チップを得る。
ス４などを洗浄除去した後、ダイサーでカットし、第２
図にその概観を示すような半導体チップを得る。
上記のように構成した本実施例の半導体装置では、チ
ップのGaAs基板１部周囲にNiメッキ層７を有するので、
実装工程においてコレットあるいはピンセットなどでハ
ンドリングをしても、チップの欠けが発生しない。
ップのGaAs基板１部周囲にNiメッキ層７を有するので、
実装工程においてコレットあるいはピンセットなどでハ
ンドリングをしても、チップの欠けが発生しない。
また、AuメッキPHS6と無電解Niメッキ層７がチップの
半導体基板１部周囲で接合部を有するように選択電解Au
メッキを行ったので、支持板５から剥がした薄いウエハ
でも割ることなくハンドリングできる。
半導体基板１部周囲で接合部を有するように選択電解Au
メッキを行ったので、支持板５から剥がした薄いウエハ
でも割ることなくハンドリングできる。
また本実施例の製造方法では、チップ分離溝内部にレ
ベリング作用を有する無電解Niメッキ層を充填し、PHS
を選択電解メッキで形成するようにしたので、ダイサー
カット時にAuメッキPHSをカットせずに前記チップ分離
溝内部に充填した無電解Niメッキ層のみをカットでき
る。これによりPHS金属層のダイサーカットによるバリ
をなくしてチップ底面を平坦化でき、チップの実装及び
入出力整合が容易となる。
ベリング作用を有する無電解Niメッキ層を充填し、PHS
を選択電解メッキで形成するようにしたので、ダイサー
カット時にAuメッキPHSをカットせずに前記チップ分離
溝内部に充填した無電解Niメッキ層のみをカットでき
る。これによりPHS金属層のダイサーカットによるバリ
をなくしてチップ底面を平坦化でき、チップの実装及び
入出力整合が容易となる。
なお、上記実施例ではPHSとしてAuメッキを用いた
が、これにはCuなど熱伝導の良好な他の金属材料あるい
は合金を用いたものでも良い。また半導体基板としては
GaAs基板を用いたが、これはSi基板,InP基板,Si基板上
にGaAs基板層をエピタキシャル成長したものなど半導体
基板であればいずれでもよい。
が、これにはCuなど熱伝導の良好な他の金属材料あるい
は合金を用いたものでも良い。また半導体基板としては
GaAs基板を用いたが、これはSi基板,InP基板,Si基板上
にGaAs基板層をエピタキシャル成長したものなど半導体
基板であればいずれでもよい。
以上のように、この発明にかかる半導体装置によれ
ば、チップをその半導体部分離側壁をNiメッキ層で囲
い、PHSと接合した構造としたので、実装工程において
コレットあるいはピンセットなどでハンドリングをして
も、チップの欠けが発生することはなく、また支持板か
ら剥がした薄いウエハでも割ることなくハンドリングで
きる効果がある。
ば、チップをその半導体部分離側壁をNiメッキ層で囲
い、PHSと接合した構造としたので、実装工程において
コレットあるいはピンセットなどでハンドリングをして
も、チップの欠けが発生することはなく、また支持板か
ら剥がした薄いウエハでも割ることなくハンドリングで
きる効果がある。
また本発明の半導体装置の製造方法によれば、ダイサ
ーカット時にAuメッキPHSをカットせず、前記チップ分
離溝内部に充填した無電解Niメッキ層のみをカットする
ようにしたので、PHSの裏面におけるバリの発生を防止
でき、チップ底面を平坦化して実装や特性整合の作業性
を改善できる効果がある。
ーカット時にAuメッキPHSをカットせず、前記チップ分
離溝内部に充填した無電解Niメッキ層のみをカットする
ようにしたので、PHSの裏面におけるバリの発生を防止
でき、チップ底面を平坦化して実装や特性整合の作業性
を改善できる効果がある。
第１図はこの発明の一実施例による高周波高出力半導体
装置の製造方法を示す断面図、第２図は上記半導体装置
の構成を示す概観断面図、第３図は従来の高周波高出力
半導体装置の製造方法を示す断面図、第４図は従来の高
周波高出力半導体装置の構成を示す概観断面図である。 図において、１はGaAs基板、1aはチップ分離溝、２はFE
Tなどの素子部、４は貼り付け用ワックス、５は支持
板、６はPHS、７はNi無電解メッキ層、８はフォトレジ
スト層である。 なお図中同一符号は同一又は相当部分を示す。
装置の製造方法を示す断面図、第２図は上記半導体装置
の構成を示す概観断面図、第３図は従来の高周波高出力
半導体装置の製造方法を示す断面図、第４図は従来の高
周波高出力半導体装置の構成を示す概観断面図である。 図において、１はGaAs基板、1aはチップ分離溝、２はFE
Tなどの素子部、４は貼り付け用ワックス、５は支持
板、６はPHS、７はNi無電解メッキ層、８はフォトレジ
スト層である。 なお図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】プレーティッドヒートシンク（PHS）を有
する高周波高出力半導体装置の製造方法において、 素子部を形成する基板の第１の面側のチップ分離ライン
部をエッチングし、所定の深さの分離溝を形成する工程
と、 前記分離溝を無電解Niメッキで選択的に埋め込む工程
と、 前記基板を支持板に貼り付けた後、前記基板第１の面と
は反対側の第２の面側を基板厚が上記所定深さと等しい
厚さになるまで研磨し、前記分離溝の底部を前記基板の
第２の面側に露出する工程と、 選択電解メッキによって前記基板の第２の面の前記チッ
プ分離ライン部を除く部分上の上記所定厚さのPHSを形
成する工程と、 前記基板を前記支持板から剥がし、洗浄した後、ダイシ
ングによりチップに分離する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】請求項１記載の製造方法により形成された
半導体装置において、 上記チップを、その半導体部の分離側壁をNiメッキ層で
囲いこんだ構造としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2931090A JP2606940B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2931090A JP2606940B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03232253A JPH03232253A (ja) | 1991-10-16 |
| JP2606940B2 true JP2606940B2 (ja) | 1997-05-07 |
Family
ID=12272650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2931090A Expired - Lifetime JP2606940B2 (ja) | 1990-02-07 | 1990-02-07 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606940B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940157B2 (en) | 2002-08-21 | 2005-09-06 | Kabushiki Kaisha Toshiba | High frequency semiconductor module, high frequency semiconductor device and manufacturing method for the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06209058A (ja) * | 1993-01-12 | 1994-07-26 | Mitsubishi Electric Corp | 半導体装置及びその製造方法，並びにその実装方法 |
| JPH06268112A (ja) * | 1993-03-10 | 1994-09-22 | Mitsubishi Electric Corp | 半導体装置、及びその製造方法 |
| JP2810322B2 (ja) * | 1993-07-16 | 1998-10-15 | 株式会社ジャパンエナジー | 半導体装置の製造方法 |
| JP2625368B2 (ja) * | 1993-12-16 | 1997-07-02 | 日本電気株式会社 | 半導体基板 |
| WO2004090975A1 (en) * | 2003-04-08 | 2004-10-21 | Koninklijke Philips Electronics N.V. | Method of manufacturing semiconductor devices |
| JP6027027B2 (ja) * | 2011-12-21 | 2016-11-16 | ビービーエスエイ リミテッドＢＢＳＡ Ｌｉｍｉｔｅｄ | 半導体素子およびその製造方法ならびに半導体素子結合体 |
-
1990
- 1990-02-07 JP JP2931090A patent/JP2606940B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6940157B2 (en) | 2002-08-21 | 2005-09-06 | Kabushiki Kaisha Toshiba | High frequency semiconductor module, high frequency semiconductor device and manufacturing method for the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03232253A (ja) | 1991-10-16 |
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