JPH07321343A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH07321343A JPH07321343A JP12809394A JP12809394A JPH07321343A JP H07321343 A JPH07321343 A JP H07321343A JP 12809394 A JP12809394 A JP 12809394A JP 12809394 A JP12809394 A JP 12809394A JP H07321343 A JPH07321343 A JP H07321343A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- etching stop
- via hole
- stop layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 238000005530 etching Methods 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 70
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 claims abstract description 4
- 239000000203 mixture Substances 0.000 claims description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 27
- 239000010453 quartz Substances 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 230000015572 biosynthetic process Effects 0.000 abstract description 6
- 230000003071 parasitic effect Effects 0.000 abstract description 5
- 238000005498 polishing Methods 0.000 abstract description 5
- 238000005459 micromachining Methods 0.000 abstract 1
- 239000010409 thin film Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 23
- 239000002184 metal Substances 0.000 description 8
- 230000000903 blocking effect Effects 0.000 description 5
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 229910021529 ammonia Inorganic materials 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- XSTXAVWGXDQKEL-UHFFFAOYSA-N Trichloroethylene Chemical group ClC=C(Cl)Cl XSTXAVWGXDQKEL-UHFFFAOYSA-N 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 150000001805 chlorine compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 150000002222 fluorine compounds Chemical class 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- UBOXGVDOUJQMTN-UHFFFAOYSA-N trichloroethylene Natural products ClCC(Cl)Cl UBOXGVDOUJQMTN-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Weting (AREA)
Abstract
(57)【要約】
【目的】 バイアホールを微細に加工できるようにす
る。トランジスタや配線の寄生容量を低減化する。基板
を再現性よく薄膜化する。 【構成】 ＧａＡｓ基板１上に、ＡｌＧａＡｓの第１の
エッチング阻止層２、ＧａＡｓ中間層３、ＡｌＧａＡｓ
の第２のエッチング阻止層４、活性層５を形成し、ゲー
ト電極８、ソース・ドレイン電極７、９を有するＭＥＳ
ＦＥＴ６を形成する［（ａ）図］。素子形成面に石英板
１０を貼り付け、基板１を研磨およびエッチングにより
除去する［（ｂ）図］。エッチング阻止層２、中間層３
を選択的にエッチングしてバイアホールの大径部１２を
形成する［（ｃ）図］。第２のエッチング阻止層４、活
性層５を選択的にエッチングしてバイアホールの小径部
１３を形成し、裏面電極１４を形成する［（ｄ）図］。
石英板１０を剥離する。
る。トランジスタや配線の寄生容量を低減化する。基板
を再現性よく薄膜化する。 【構成】 ＧａＡｓ基板１上に、ＡｌＧａＡｓの第１の
エッチング阻止層２、ＧａＡｓ中間層３、ＡｌＧａＡｓ
の第２のエッチング阻止層４、活性層５を形成し、ゲー
ト電極８、ソース・ドレイン電極７、９を有するＭＥＳ
ＦＥＴ６を形成する［（ａ）図］。素子形成面に石英板
１０を貼り付け、基板１を研磨およびエッチングにより
除去する［（ｂ）図］。エッチング阻止層２、中間層３
を選択的にエッチングしてバイアホールの大径部１２を
形成する［（ｃ）図］。第２のエッチング阻止層４、活
性層５を選択的にエッチングしてバイアホールの小径部
１３を形成し、裏面電極１４を形成する［（ｄ）図］。
石英板１０を剥離する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に、発熱性の素子を熱伝導率の低い
化合物半導体上に形成し、素子から放出される熱を基板
裏面に形成された裏面電極より放散させるようにした、
いわゆるＰＨＳ（Plated Heat Sink）構造の半導体装置
およびその製造方法に関するものである。
製造方法に関し、特に、発熱性の素子を熱伝導率の低い
化合物半導体上に形成し、素子から放出される熱を基板
裏面に形成された裏面電極より放散させるようにした、
いわゆるＰＨＳ（Plated Heat Sink）構造の半導体装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】従来より、特に熱伝導性の悪いＧａＡｓ
等の化合物半導体においては、半導体基板表面に形成さ
れた半導体素子の放熱性を向上させるために半導体基板
を薄膜化し、基板裏面に裏面電極（接地電極）を形成す
ることが行われてきた。また、ソースの接地方式とし
て、ソース電極下にバイアホールを形成しこれによりソ
ース電極を直接接地する方式は他の接地方式と比較して
配線抵抗およびインダクタンスが低くなることから、高
周波特性が重要視される場合に採用されている。このバ
イアホール接続方式が採用される場合、基板の薄膜化
は、バイアホールの微細化やバイアホールでの被覆性を
改善するためにも必要となる。
等の化合物半導体においては、半導体基板表面に形成さ
れた半導体素子の放熱性を向上させるために半導体基板
を薄膜化し、基板裏面に裏面電極（接地電極）を形成す
ることが行われてきた。また、ソースの接地方式とし
て、ソース電極下にバイアホールを形成しこれによりソ
ース電極を直接接地する方式は他の接地方式と比較して
配線抵抗およびインダクタンスが低くなることから、高
周波特性が重要視される場合に採用されている。このバ
イアホール接続方式が採用される場合、基板の薄膜化
は、バイアホールの微細化やバイアホールでの被覆性を
改善するためにも必要となる。
【０００３】図４は、この種従来の半導体装置の断面図
である。同図に示されるように、ＧａＡｓ基板１上に
は、ＧａＡｓからなる活性層５が形成され、該活性層上
にはこれとショットキー接合を形成するゲート電極８
と、これとオーミックに接触するソース電極７およびド
レイン電極９が設けられ、ここにＧａＡｓのＭＥＳＦＥ
Ｔ（Metal Semiconductor Field Effect Transistor)６
が形成されている。ソース電極７下には、ＧａＡｓ基板
１および活性層５を貫通するバイアホール１３ａが設け
られており、該バイアホール内に埋め込まれた導電体に
よりソース電極７は裏面電極１４と接続されている。
である。同図に示されるように、ＧａＡｓ基板１上に
は、ＧａＡｓからなる活性層５が形成され、該活性層上
にはこれとショットキー接合を形成するゲート電極８
と、これとオーミックに接触するソース電極７およびド
レイン電極９が設けられ、ここにＧａＡｓのＭＥＳＦＥ
Ｔ（Metal Semiconductor Field Effect Transistor)６
が形成されている。ソース電極７下には、ＧａＡｓ基板
１および活性層５を貫通するバイアホール１３ａが設け
られており、該バイアホール内に埋め込まれた導電体に
よりソース電極７は裏面電極１４と接続されている。
【０００４】図４に示された半導体装置は、次のように
形成される。ＧａＡｓ基板１は、素子形成の際に基板割
れ等の不良発生を防ぐために、例えば３″φのウェハの
場合６００μｍ程度の厚さのものが用いられる。この基
板上に活性層５をエピタキシャル成長させ、ショットキ
ー接合を形成する材料にてゲート電極８を、続いてオー
ミック接触する材料にてソース電極７、ドレイン電極９
をそれぞれリフトオフ法にて形成する。
形成される。ＧａＡｓ基板１は、素子形成の際に基板割
れ等の不良発生を防ぐために、例えば３″φのウェハの
場合６００μｍ程度の厚さのものが用いられる。この基
板上に活性層５をエピタキシャル成長させ、ショットキ
ー接合を形成する材料にてゲート電極８を、続いてオー
ミック接触する材料にてソース電極７、ドレイン電極９
をそれぞれリフトオフ法にて形成する。
【０００５】次に、ＧａＡｓ基板１の裏面を研磨して厚
さを１００μｍ程度とする。次いで、基板裏面をエッチ
ングして厚さを１０〜４０μｍに仕上げ、さらに、ソー
ス電極７下のＧａＡｓ基板１および活性層５を選択的に
エッチングしてバイアホール１３ａを形成する。続い
て、下地金属層の蒸着および電解メッキにより裏面電極
１４を形成する。
さを１００μｍ程度とする。次いで、基板裏面をエッチ
ングして厚さを１０〜４０μｍに仕上げ、さらに、ソー
ス電極７下のＧａＡｓ基板１および活性層５を選択的に
エッチングしてバイアホール１３ａを形成する。続い
て、下地金属層の蒸着および電解メッキにより裏面電極
１４を形成する。
【０００６】上述のようにして形成された半導体装置で
は、基板裏面の研磨およびエッチング工程における面内
均一性が低いために、基板厚さのばらつきが例えば基板
の厚さ程度と極めて大きくなり、そのため放熱特性のば
らつき延いては素子特性のばらつきが大きくなる。この
点に対処したものとして、特開昭６１−１６８９６６号
公報には、ＧａＡｓ基板上にエッチング阻止層を設けそ
の上に活性層を設ける手法が提案されている。
は、基板裏面の研磨およびエッチング工程における面内
均一性が低いために、基板厚さのばらつきが例えば基板
の厚さ程度と極めて大きくなり、そのため放熱特性のば
らつき延いては素子特性のばらつきが大きくなる。この
点に対処したものとして、特開昭６１−１６８９６６号
公報には、ＧａＡｓ基板上にエッチング阻止層を設けそ
の上に活性層を設ける手法が提案されている。
【０００７】すなわち、図５に示すように、ＧａＡｓ基
板１上にＡｌＧａＡｓからなるエッチング阻止層２ａを
形成し、その上に活性層５を形成する。しかる後、活性
層５上にトランジスタを形成し、ＧａＡｓ基板１または
ＧａＡｓ基板およびエッチング阻止層２ａを研磨および
エッチングにより除去する。この方法によれば、基板の
エッチング時にＧａＡｓ基板とエッチング阻止層とのエ
ッチング速度の違いを利用して、エッチングをこのエッ
チング阻止層で自動的に停止させることができるため、
残存基板の膜厚を正確にコントロールすることができ
る。
板１上にＡｌＧａＡｓからなるエッチング阻止層２ａを
形成し、その上に活性層５を形成する。しかる後、活性
層５上にトランジスタを形成し、ＧａＡｓ基板１または
ＧａＡｓ基板およびエッチング阻止層２ａを研磨および
エッチングにより除去する。この方法によれば、基板の
エッチング時にＧａＡｓ基板とエッチング阻止層とのエ
ッチング速度の違いを利用して、エッチングをこのエッ
チング阻止層で自動的に停止させることができるため、
残存基板の膜厚を正確にコントロールすることができ
る。
【０００８】また、特開平３−６２９３０号公報には、
ＧａＡｓ基板と活性層間にエッチング阻止層を設け、バ
イアホールを基板表面側より形成する技術が提案されて
いる。この従来例では、図５に示すようにエピタキシャ
ル基板を形成した後、図６に示すように、活性層上にＭ
ＥＳＦＥＴ６を形成する。しかる後、基板表面より、エ
ッチング阻止層２ａをストッパとして選択的エッチング
を行ってバイアホール１３ｂを形成する。バイアホール
１３ｂに金属層１５を形成した後、再びエッチング阻止
層２ａをストッパとする基板エッチングを行って、ＭＥ
ＳＦＥＴ６下のエッチング阻止層２ａの裏面側を露出さ
せ、続いてこの部分のエッチング阻止層をエッチング除
去し、常法により裏面電極１４を形成する。
ＧａＡｓ基板と活性層間にエッチング阻止層を設け、バ
イアホールを基板表面側より形成する技術が提案されて
いる。この従来例では、図５に示すようにエピタキシャ
ル基板を形成した後、図６に示すように、活性層上にＭ
ＥＳＦＥＴ６を形成する。しかる後、基板表面より、エ
ッチング阻止層２ａをストッパとして選択的エッチング
を行ってバイアホール１３ｂを形成する。バイアホール
１３ｂに金属層１５を形成した後、再びエッチング阻止
層２ａをストッパとする基板エッチングを行って、ＭＥ
ＳＦＥＴ６下のエッチング阻止層２ａの裏面側を露出さ
せ、続いてこの部分のエッチング阻止層をエッチング除
去し、常法により裏面電極１４を形成する。
【０００９】
【発明が解決しようとする課題】近年、応用機器の軽少
短薄化の傾向に従ってＭＥＳＦＥＴについても小型化が
求められている。而して、バイアホール接続方式を採用
するＭＥＳＦＥＴにおいいては、素子の微細化のために
は基板の薄膜化が必須の要件となる。基板が厚い場合、
例えば、湿式でバイアホールを形成する場合、開口の横
方向の広がりが大きくなりまたマージンを大きくとらな
ければならないためソース電極を大きくせざるを得なく
なるからであり、また、異方性の高いドライ法でバイア
ホールを形成する場合、アスペクト比が高くなり、被覆
性の悪化によりバイアホール内にボイドが発生すること
になるからである。
短薄化の傾向に従ってＭＥＳＦＥＴについても小型化が
求められている。而して、バイアホール接続方式を採用
するＭＥＳＦＥＴにおいいては、素子の微細化のために
は基板の薄膜化が必須の要件となる。基板が厚い場合、
例えば、湿式でバイアホールを形成する場合、開口の横
方向の広がりが大きくなりまたマージンを大きくとらな
ければならないためソース電極を大きくせざるを得なく
なるからであり、また、異方性の高いドライ法でバイア
ホールを形成する場合、アスペクト比が高くなり、被覆
性の悪化によりバイアホール内にボイドが発生すること
になるからである。
【００１０】一方、ソース電極形成個所を除くトランジ
スタ形成領域の基板厚さについては、放熱の観点からは
薄い程有利である。しかし、広い面積にわたって薄膜化
した場合には基板の強度が落ち半導体素子部にクラック
が生じてしまうことになり、また、トランジスタの接地
容量が増加して高速動作が阻害される。特に、ＭＭＩＣ
（Monolithic Microwave IC)では、配線の寄生容量の増
加の影響が加わり特性が著しく劣化する。よって、基板
厚さはバイアホール部とそれ以外の活性領域で異なる膜
厚とすることが望ましいが、上述したエッチング阻止層
を活性層下に設けた従来例ではこの要求に応えることは
できなかった。
スタ形成領域の基板厚さについては、放熱の観点からは
薄い程有利である。しかし、広い面積にわたって薄膜化
した場合には基板の強度が落ち半導体素子部にクラック
が生じてしまうことになり、また、トランジスタの接地
容量が増加して高速動作が阻害される。特に、ＭＭＩＣ
（Monolithic Microwave IC)では、配線の寄生容量の増
加の影響が加わり特性が著しく劣化する。よって、基板
厚さはバイアホール部とそれ以外の活性領域で異なる膜
厚とすることが望ましいが、上述したエッチング阻止層
を活性層下に設けた従来例ではこの要求に応えることは
できなかった。
【００１１】本発明は、この点に鑑みてなされたもので
あって、その目的とするところは、基板厚さの均一性、
再現性を確保するとともに、バイアホール部での基板厚
さとそれ以外の領域の基板厚さとを独立にコントロール
できるようにして、バイアホールの微細化と、基板の機
械的強度の改善および寄生容量の削減を同時に達成しう
るようにすることである。そして、このことにより、小
型で高周波特性にすぐれた半導体装置を再現性よく製造
できるようにしようとするものである。
あって、その目的とするところは、基板厚さの均一性、
再現性を確保するとともに、バイアホール部での基板厚
さとそれ以外の領域の基板厚さとを独立にコントロール
できるようにして、バイアホールの微細化と、基板の機
械的強度の改善および寄生容量の削減を同時に達成しう
るようにすることである。そして、このことにより、小
型で高周波特性にすぐれた半導体装置を再現性よく製造
できるようにしようとするものである。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、表面にソース電極（７）、ドレイ
ン電極（９）およびゲート電極（８）を有するトランジ
スタ（６）が形成され、ソース電極下に小径のバイアホ
ール（１３）が形成された活性層（５）と、前記活性層
下に形成され、該活性層と同じ位置に小径のバイアホー
ルが形成された第２のエッチング阻止層（４）と、前記
第２のエッチング阻止層下に形成され、前記ソース電極
下に大径のバイアホール（１２）が形成された半導体中
間層（３）と、前記半導体中間層下に形成され、該半導
体中間層と同じ位置に大径のバイアホールが形成された
第１のエッチング阻止層（２）と、前記第１のエッチン
グ阻止層の下面の少なくとも前記トランジスタ下の領域
を覆うように形成され、前記小径のバイアホールおよび
前記大径のバイアホールを介して前記ソース電極に接続
された裏面電極（１４）と、を備えた半導体装置、が提
供される。
め、本発明によれば、表面にソース電極（７）、ドレイ
ン電極（９）およびゲート電極（８）を有するトランジ
スタ（６）が形成され、ソース電極下に小径のバイアホ
ール（１３）が形成された活性層（５）と、前記活性層
下に形成され、該活性層と同じ位置に小径のバイアホー
ルが形成された第２のエッチング阻止層（４）と、前記
第２のエッチング阻止層下に形成され、前記ソース電極
下に大径のバイアホール（１２）が形成された半導体中
間層（３）と、前記半導体中間層下に形成され、該半導
体中間層と同じ位置に大径のバイアホールが形成された
第１のエッチング阻止層（２）と、前記第１のエッチン
グ阻止層の下面の少なくとも前記トランジスタ下の領域
を覆うように形成され、前記小径のバイアホールおよび
前記大径のバイアホールを介して前記ソース電極に接続
された裏面電極（１４）と、を備えた半導体装置、が提
供される。
【００１３】また、本発明によれば、（ａ）半導体基板
（１）上に第１のエッチング阻止層（２）、半導体中間
層（３）、第２のエッチング阻止層（４）および活性層
（５）を順次成長させる工程と、（ｂ）前記活性層上に
ゲート電極（８）、ソース電極（７）およびドレイン電
極（９）を形成してトランジスタ（６）を形成する工程
と、（ｃ）前記第１のエッチング阻止層をストッパとし
てエッチングを行い、少なくとも前記トランジスタ下の
前記半導体基板を除去する工程と、（ｄ）前記ソース電
極下の前記第１のエッチング阻止層および前記半導体中
間層を選択的に除去して前記第２のエッチング阻止層の
下面を露出させる大径のバイアホール（１２）を形成す
る工程と、（ｅ）前記ソース電極下の前記第２のエッチ
ング阻止層および前記活性層を選択的に除去して前記ソ
ース電極の下面を露出させる小径のバイアホール（１
３）を形成する工程と、（ｆ）前記第１のエッチング阻
止層の下面に、前記大径のバイアホールおよび前記小径
のバイアホールを介して前記ソース電極に接続される裏
面電極（１４）を形成する工程と、を有する半導体装置
の製造方法、が提供される。
（１）上に第１のエッチング阻止層（２）、半導体中間
層（３）、第２のエッチング阻止層（４）および活性層
（５）を順次成長させる工程と、（ｂ）前記活性層上に
ゲート電極（８）、ソース電極（７）およびドレイン電
極（９）を形成してトランジスタ（６）を形成する工程
と、（ｃ）前記第１のエッチング阻止層をストッパとし
てエッチングを行い、少なくとも前記トランジスタ下の
前記半導体基板を除去する工程と、（ｄ）前記ソース電
極下の前記第１のエッチング阻止層および前記半導体中
間層を選択的に除去して前記第２のエッチング阻止層の
下面を露出させる大径のバイアホール（１２）を形成す
る工程と、（ｅ）前記ソース電極下の前記第２のエッチ
ング阻止層および前記活性層を選択的に除去して前記ソ
ース電極の下面を露出させる小径のバイアホール（１
３）を形成する工程と、（ｆ）前記第１のエッチング阻
止層の下面に、前記大径のバイアホールおよび前記小径
のバイアホールを介して前記ソース電極に接続される裏
面電極（１４）を形成する工程と、を有する半導体装置
の製造方法、が提供される。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は、本発明の第１の実施例の半導体装
置の断面図である。同図に示されるように、半導体基板
は、Ａｌ0.4 Ｇａ0.6 Ａｓからなる膜厚１μｍの第１の
エッチング阻止層２、膜厚３０μｍのＧａＡｓ中間層
３、Ａｌ0.2 Ｇａ0.8 Ａｓからなる膜厚０．５μｍの第
２のエッチング阻止層４およびＧａＡｓからなる膜厚
０．５μｍの活性層５の４層の半導体層によって形成さ
れている。活性層５上には、これとショットキー接合を
形成するゲート電極８と、活性層にオーミックに接触す
るソース電極７およびドレイン電極９が形成され、ここ
にＭＥＳＦＥＴ６が形成されている。ソース電極７下に
は、３０μｍφの大径部１２と５μｍφの小径部１３を
有するバイアホールが形成され、基板裏面には、バイア
ホール（１２、１３）を介してソース電極７と接続され
た裏面電極１４が形成されている。
て説明する。図１は、本発明の第１の実施例の半導体装
置の断面図である。同図に示されるように、半導体基板
は、Ａｌ0.4 Ｇａ0.6 Ａｓからなる膜厚１μｍの第１の
エッチング阻止層２、膜厚３０μｍのＧａＡｓ中間層
３、Ａｌ0.2 Ｇａ0.8 Ａｓからなる膜厚０．５μｍの第
２のエッチング阻止層４およびＧａＡｓからなる膜厚
０．５μｍの活性層５の４層の半導体層によって形成さ
れている。活性層５上には、これとショットキー接合を
形成するゲート電極８と、活性層にオーミックに接触す
るソース電極７およびドレイン電極９が形成され、ここ
にＭＥＳＦＥＴ６が形成されている。ソース電極７下に
は、３０μｍφの大径部１２と５μｍφの小径部１３を
有するバイアホールが形成され、基板裏面には、バイア
ホール（１２、１３）を介してソース電極７と接続され
た裏面電極１４が形成されている。
【００１５】このように構成された半導体装置では、バ
イアホールの小径部１３の形成される部分の基板厚さと
それ以外の部分の基板厚さとを独立に設定することがで
きるため、小径のバイアホールの形成される部分の基板
（４、５）の厚さを十分に薄くして、金属膜形成時にお
けるボイドの発生を防止しつつバイアホールの小径化を
実現することができ、また、それ以外の領域の基板厚を
機械的強度を損なわれることがなく、かつ、寄生容量が
特性に大きく影響を与えない厚さに選択することが可能
となる。よって、本実施例により、小型で高周波特性に
優れた半導体装置を歩留り高く製造することができるよ
うになる。
イアホールの小径部１３の形成される部分の基板厚さと
それ以外の部分の基板厚さとを独立に設定することがで
きるため、小径のバイアホールの形成される部分の基板
（４、５）の厚さを十分に薄くして、金属膜形成時にお
けるボイドの発生を防止しつつバイアホールの小径化を
実現することができ、また、それ以外の領域の基板厚を
機械的強度を損なわれることがなく、かつ、寄生容量が
特性に大きく影響を与えない厚さに選択することが可能
となる。よって、本実施例により、小型で高周波特性に
優れた半導体装置を歩留り高く製造することができるよ
うになる。
【００１６】次に、図２を参照して、図１に示された半
導体装置の製造方法について説明する。なお、図２
（ａ）〜（ｄ）は、第１の実施例の半導体装置の製造方
法を工程順に示した工程断面図である。まず、図２
（ａ）に示すように、６００μｍの厚さを持つＧａＡｓ
基板１上にＭＯＣＶＤ（Metal Organic Chemical Vapor
Deposition)法を用いて、第１のエッチング阻止層２と
してＡｌ0.4 Ｇａ0.6 Ａｓ層を１．０μｍの厚さに形成
した後、ＧａＡｓを３０μｍの膜厚に成長させてＧａＡ
ｓ中間層３を形成する。
導体装置の製造方法について説明する。なお、図２
（ａ）〜（ｄ）は、第１の実施例の半導体装置の製造方
法を工程順に示した工程断面図である。まず、図２
（ａ）に示すように、６００μｍの厚さを持つＧａＡｓ
基板１上にＭＯＣＶＤ（Metal Organic Chemical Vapor
Deposition)法を用いて、第１のエッチング阻止層２と
してＡｌ0.4 Ｇａ0.6 Ａｓ層を１．０μｍの厚さに形成
した後、ＧａＡｓを３０μｍの膜厚に成長させてＧａＡ
ｓ中間層３を形成する。
【００１７】さらに、第２のエッチング阻止層４として
Ａｌ0.2 Ｇａ0.8 Ａｓ層を０．５μｍの厚さに形成した
後、ｎ型不純物としてＳｉが１×１０17ｃｍ-3程度にド
ープされたＧａＡｓを０．５μｍの膜厚に成長させて活
性層５とする。次に、ショットキー性金属の蒸着とリフ
トオフによりゲート電極８を形成し、引き続き、オーミ
ック性金属の蒸着とリフトオフによりソース電極７とド
レイン電極９を形成して、ＭＥＳＦＥＴ６を作製する。
Ａｌ0.2 Ｇａ0.8 Ａｓ層を０．５μｍの厚さに形成した
後、ｎ型不純物としてＳｉが１×１０17ｃｍ-3程度にド
ープされたＧａＡｓを０．５μｍの膜厚に成長させて活
性層５とする。次に、ショットキー性金属の蒸着とリフ
トオフによりゲート電極８を形成し、引き続き、オーミ
ック性金属の蒸着とリフトオフによりソース電極７とド
レイン電極９を形成して、ＭＥＳＦＥＴ６を作製する。
【００１８】次に、図２（ｂ）に示すように、ＭＥＳＦ
ＥＴ６が形成された面をワックス１１を用いて石英板１
０に貼り付ける。しかる後、ＧａＡｓ基板１の裏面を機
械的な研磨方法を用いて８０μｍの厚さにする。この
後、基板１を石英板１０に貼り付けたままアンモニアと
過酸化水素水を用いて第１のエッチング阻止層２まで基
板１のエッチングを行う。アンモニアと過酸化水素水と
の混合液によるエッチングは、Ａｌの組成比が０．４の
Ａｌ0.4 Ｇａ0.6 Ａｓ層では速度が遅く、ＧａＡｓ基板
１のエッチング後、第１のエッチング阻止層２でほぼ停
止する。
ＥＴ６が形成された面をワックス１１を用いて石英板１
０に貼り付ける。しかる後、ＧａＡｓ基板１の裏面を機
械的な研磨方法を用いて８０μｍの厚さにする。この
後、基板１を石英板１０に貼り付けたままアンモニアと
過酸化水素水を用いて第１のエッチング阻止層２まで基
板１のエッチングを行う。アンモニアと過酸化水素水と
の混合液によるエッチングは、Ａｌの組成比が０．４の
Ａｌ0.4 Ｇａ0.6 Ａｓ層では速度が遅く、ＧａＡｓ基板
１のエッチング後、第１のエッチング阻止層２でほぼ停
止する。
【００１９】次に、図２（ｃ）に示すように、第１のエ
ッチング阻止層２を、バイアホール形成領域に３０μｍ
φの開口の形成されたエッチング保護膜で覆い、塩素化
合物ガスを用いたプラズマエッチングによりＡｌ0.4 Ｇ
ａ0.6 Ａｓ層（第１のエッチング阻止層２）を、続いて
塩素およびフッ素化合物の混合ガスを用いたプラズマエ
ッチングによりＧａＡｓ中間層３をそれぞれ選択的に除
去して、バイアホールの大径部１２を形成する。このと
きのエッチングは第２のエッチング阻止層４が露出する
とほぼ停止する。
ッチング阻止層２を、バイアホール形成領域に３０μｍ
φの開口の形成されたエッチング保護膜で覆い、塩素化
合物ガスを用いたプラズマエッチングによりＡｌ0.4 Ｇ
ａ0.6 Ａｓ層（第１のエッチング阻止層２）を、続いて
塩素およびフッ素化合物の混合ガスを用いたプラズマエ
ッチングによりＧａＡｓ中間層３をそれぞれ選択的に除
去して、バイアホールの大径部１２を形成する。このと
きのエッチングは第２のエッチング阻止層４が露出する
とほぼ停止する。
【００２０】次に、図２（ｄ）に示すように、小径のバ
イアホール形成領域に５μｍφの開口を有するエッチン
グ保護膜で基板裏面を覆い、図２（ｃ）の工程における
エッチングと同様のプラズマエッチングにより、第２の
エッチング阻止層４と活性層５とをそれぞれ選択的にエ
ッチング除去して、ソース電極７の裏面を露出させるバ
イアホールの小径部１２を形成する。エッチング保護膜
を除去した後、裏面全面にＴｉ／Ｐｔ／Ａｕをそれぞれ
スパッタ法により付着させ、裏面全面に５０μｍの膜厚
にＡｕをメッキして裏面電極１４を形成する。
イアホール形成領域に５μｍφの開口を有するエッチン
グ保護膜で基板裏面を覆い、図２（ｃ）の工程における
エッチングと同様のプラズマエッチングにより、第２の
エッチング阻止層４と活性層５とをそれぞれ選択的にエ
ッチング除去して、ソース電極７の裏面を露出させるバ
イアホールの小径部１２を形成する。エッチング保護膜
を除去した後、裏面全面にＴｉ／Ｐｔ／Ａｕをそれぞれ
スパッタ法により付着させ、裏面全面に５０μｍの膜厚
にＡｕをメッキして裏面電極１４を形成する。
【００２１】最後に、基板表面に貼り付けた石英板１０
を加熱したトリクロルエチレン中で剥離すると図１に示
すＰＨＳ構造の半導体装置が得られる。なお、上記実施
例において、第１のエッチング阻止層のＡｌの組成比を
第２のエッチング阻止層のそれより大きくしたのは、第
１のエッチング阻止層の方が厚いＧａＡｓ層のエッチン
グストッパとして機能しているからであり、また、第２
のエッチング阻止層のＡｌの組成比を低く抑えることに
よりこの層を活性層に対するバッファ層として機能させ
ることができるからである。
を加熱したトリクロルエチレン中で剥離すると図１に示
すＰＨＳ構造の半導体装置が得られる。なお、上記実施
例において、第１のエッチング阻止層のＡｌの組成比を
第２のエッチング阻止層のそれより大きくしたのは、第
１のエッチング阻止層の方が厚いＧａＡｓ層のエッチン
グストッパとして機能しているからであり、また、第２
のエッチング阻止層のＡｌの組成比を低く抑えることに
よりこの層を活性層に対するバッファ層として機能させ
ることができるからである。
【００２２】図３に、本発明の第２の実施例の半導体装
置の断面図を示す。図３に示す実施例の製造工程では、
図２に示した第１の実施例に対する製造方法と同様にエ
ッチングを行なうが、図２（ｂ）の工程において、Ｇａ
Ａｓ基板１を８０μｍの厚さまで機械研磨を行った後、
石英板に貼り付けずにＭＥＳＦＥＴ６とバイアホールの
形成される領域の基板のみをエッチング除去することに
より他の領域の半導体基板の厚さを厚く保った構造とし
ている。本実施例においては、ＧａＡｓ基板１は８０μ
ｍの厚さがあるため、石英板に貼り付けることなしに基
板裏面に電極を形成することができる。本実施例によれ
ば、発熱性のＦＥＴ部および微細加工を必要とするバイ
アホール部を薄くして放熱性と微細加工性を確保すると
ともに、配線の対地容量を低減化することができるの
で、周波数特性に優れたＭＭＩＣを構成することが可能
になる。
置の断面図を示す。図３に示す実施例の製造工程では、
図２に示した第１の実施例に対する製造方法と同様にエ
ッチングを行なうが、図２（ｂ）の工程において、Ｇａ
Ａｓ基板１を８０μｍの厚さまで機械研磨を行った後、
石英板に貼り付けずにＭＥＳＦＥＴ６とバイアホールの
形成される領域の基板のみをエッチング除去することに
より他の領域の半導体基板の厚さを厚く保った構造とし
ている。本実施例においては、ＧａＡｓ基板１は８０μ
ｍの厚さがあるため、石英板に貼り付けることなしに基
板裏面に電極を形成することができる。本実施例によれ
ば、発熱性のＦＥＴ部および微細加工を必要とするバイ
アホール部を薄くして放熱性と微細加工性を確保すると
ともに、配線の対地容量を低減化することができるの
で、周波数特性に優れたＭＭＩＣを構成することが可能
になる。
【００２３】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、半導体層の成
膜をＭＯＣＶＤ法により行っていたが、これに代え、Ｍ
ＢＥ（Molecular Beam Epitaxy）法等他の成膜技術を用
いることができ、また、エッチング法も実施例における
ガス以外のガスを用いて行うことができさらにプラズマ
エッチング法以外のエッチング方法を採用することもで
きる。
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、半導体層の成
膜をＭＯＣＶＤ法により行っていたが、これに代え、Ｍ
ＢＥ（Molecular Beam Epitaxy）法等他の成膜技術を用
いることができ、また、エッチング法も実施例における
ガス以外のガスを用いて行うことができさらにプラズマ
エッチング法以外のエッチング方法を採用することもで
きる。
【００２４】
【発明の効果】以上説明したように、本発明は、半導体
基板上に、第１のエッチング阻止層、半導体中間層、第
２のエッチング阻止層および活性層を成膜し、半導体基
板を除去するものであるので、第１のエッチング阻止層
を利用することにより発熱性のＭＥＳＦＥＴ部の基板を
基板の強度が低下しない程度にまで、また寄生容量の許
容範囲内において独立に薄膜化することができ、またバ
イアホールのように微細加工が必要な部分は第２のエッ
チング阻止層を設けることにより他の領域の基板の厚さ
とは独立に微細加工可能な厚さにまで薄層化することが
可能となる。したがって、本発明によれば、小型で放熱
性、高周波特性に優れた半導体装置を提供することが可
能となり、高周波、高出力のＩＣを製造するのに有利な
手段を提供することができる。
基板上に、第１のエッチング阻止層、半導体中間層、第
２のエッチング阻止層および活性層を成膜し、半導体基
板を除去するものであるので、第１のエッチング阻止層
を利用することにより発熱性のＭＥＳＦＥＴ部の基板を
基板の強度が低下しない程度にまで、また寄生容量の許
容範囲内において独立に薄膜化することができ、またバ
イアホールのように微細加工が必要な部分は第２のエッ
チング阻止層を設けることにより他の領域の基板の厚さ
とは独立に微細加工可能な厚さにまで薄層化することが
可能となる。したがって、本発明によれば、小型で放熱
性、高周波特性に優れた半導体装置を提供することが可
能となり、高周波、高出力のＩＣを製造するのに有利な
手段を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置を示す断面
図。
図。
【図２】本発明の第１の実施例の半導体装置の製造方法
を説明するための工程断面図。
を説明するための工程断面図。
【図３】本発明の第２の実施例の半導体装置を示す断面
図。
図。
【図４】第１の従来例の断面図。
【図５】第２の従来例の製造方法を説明するための半導
体基板の断面図。
体基板の断面図。
【図６】第３の従来例の断面図。
１ ＧａＡｓ基板 ２ 第１のエッチング阻止層 ２ａ エッチング阻止層 ３ ＧａＡｓ中間層 ４ 第２のエッチング阻止層 ５ 活性層 ６ ＭＥＳＦＥＴ ７ ソース電極 ８ ゲート電極 ９ ドレイン電極 １０ 石英板 １１ ワックス １２ バイアホールの大径部 １３ バイアホールの小径部 １３ａ、１３ｂ バイアホール １４ 裏面電極 １５ 金属層
Claims (4)
- 【請求項１】 表面にソース電極、ドレイン電極および
ゲート電極を有するトランジスタが形成され、ソース電
極下に小径のバイアホールが形成された活性層と、 前記活性層下に形成され、該活性層と同じ位置に小径の
バイアホールが形成された第２のエッチング阻止層と、 前記第２のエッチング阻止層下に形成され、前記ソース
電極下に大径のバイアホールが形成された半導体中間層
と、 前記半導体中間層下に形成され、該半導体中間層と同じ
位置に大径のバイアホールが形成された第１のエッチン
グ阻止層と、 前記第１のエッチング阻止層の下面の少なくとも前記ト
ランジスタ下の領域を覆うように形成され、前記小径の
バイアホールおよび前記大径のバイアホールを介して前
記ソース電極に接続された裏面電極と、を備えたことを
特徴とする半導体装置。 - 【請求項２】 前記第１のエッチング阻止層下には前記
トランジスタ下に開口を有する半導体基板が設けられ、
該半導体基板裏面には、前記第１のエッチング阻止層の
前記トランジスタ下の裏面に形成された裏面電極と一体
化的に形成された裏面電極が延在していることを特徴と
する請求項１記載の半導体装置。 - 【請求項３】 前記活性層および前記半導体中間層がＧ
ａＡｓにより形成され、前記第１および第２のエッチン
グ阻止層がＡｌＧａＡｓにより形成され、かつ、前記第
１のエッチング阻止層のＡｌ組成比が前記第２のエッチ
ング阻止層のそれより高いことを特徴とする請求項１記
載の半導体装置。 - 【請求項４】 （１）半導体基板上に第１のエッチング
阻止層、半導体中間層、第２のエッチング阻止層および
活性層を順次成長させる工程と、（２）前記活性層上に
ゲート電極、ソース電極およびドレイン電極を形成して
トランジスタを形成する工程と、（３）前記第１のエッ
チング阻止層をストッパとしてエッチングを行い、少な
くとも前記トランジスタ下の前記半導体基板を除去する
工程と、（４）前記ソース電極下の前記第１のエッチン
グ阻止層および前記半導体中間層を選択的に除去して前
記第２のエッチング阻止層の下面を露出させる大径のバ
イアホールを形成する工程と、（５）前記ソース電極下
の前記第２のエッチング阻止層および前記活性層を選択
的に除去して前記ソース電極の下面を露出させる小径の
バイアホールを形成する工程と、（６）前記第１のエッ
チング阻止層の下面に、前記大径のバイアホールおよび
前記小径のバイアホールを介して前記ソース電極に接続
される裏面電極を形成する工程と、を有することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128093A JP2629600B2 (ja) | 1994-05-19 | 1994-05-19 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128093A JP2629600B2 (ja) | 1994-05-19 | 1994-05-19 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321343A true JPH07321343A (ja) | 1995-12-08 |
| JP2629600B2 JP2629600B2 (ja) | 1997-07-09 |
Family
ID=14976232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6128093A Expired - Fee Related JP2629600B2 (ja) | 1994-05-19 | 1994-05-19 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629600B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078486A (ja) * | 2006-09-22 | 2008-04-03 | Oki Electric Ind Co Ltd | 半導体素子 |
| US7786487B2 (en) | 2003-09-30 | 2010-08-31 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| JP2012044113A (ja) * | 2010-08-23 | 2012-03-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211962A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 高周波半導体装置の製造方法 |
| JPS63155773A (ja) * | 1986-12-19 | 1988-06-28 | Hitachi Ltd | モノリシックマイクロ波ｉｃの製造方法 |
-
1994
- 1994-05-19 JP JP6128093A patent/JP2629600B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211962A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 高周波半導体装置の製造方法 |
| JPS63155773A (ja) * | 1986-12-19 | 1988-06-28 | Hitachi Ltd | モノリシックマイクロ波ｉｃの製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7786487B2 (en) | 2003-09-30 | 2010-08-31 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| JP2008078486A (ja) * | 2006-09-22 | 2008-04-03 | Oki Electric Ind Co Ltd | 半導体素子 |
| JP2012044113A (ja) * | 2010-08-23 | 2012-03-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8987075B2 (en) | 2010-08-23 | 2015-03-24 | Fujitsu Limited | Method for manufacturing a compound semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2629600B2 (ja) | 1997-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5559046A (en) | Semiconductor device having a hollow around a gate electrode and a method for producing the same | |
| US6440822B1 (en) | Method of manufacturing semiconductor device with sidewall metal layers | |
| US5449930A (en) | High power, compound semiconductor device and fabrication process | |
| JPH0555558A (ja) | ＧａＡｓヘテロ構造金属絶縁体半導体およびその製造方法 | |
| JPH11168104A (ja) | 電子装置及びその製造方法 | |
| US20090194773A1 (en) | Gallium nitride material devices including diamond regions and methods associated with the same | |
| JP3144387B2 (ja) | 半導体装置の製造方法 | |
| US5138407A (en) | Transistor made of 3-5 group semiconductor materials on a silicon substrate | |
| US5273929A (en) | Method of manufacture transistor having gradient doping during lateral epitaxy | |
| JPH05275373A (ja) | 化合物半導体装置の製造方法 | |
| JP2629600B2 (ja) | 半導体装置およびその製造方法 | |
| TWI751687B (zh) | 具有減量熱致彎曲度的半導體結構 | |
| JP2510544B2 (ja) | モノリシックマイクロ波ｉｃの製造方法 | |
| JP3343225B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JPH0521474A (ja) | 半導体装置 | |
| JP2833788B2 (ja) | 半導体装置の製造方法 | |
| JP3393797B2 (ja) | 電界効果トランジスタ | |
| JPS61268060A (ja) | 半導体装置の製造方法 | |
| JPH10261658A (ja) | 半導体装置の製造方法 | |
| JPH0555454A (ja) | 半導体装置と、その製造方法 | |
| JP3353773B2 (ja) | 半導体装置の製造方法 | |
| JP2025037845A (ja) | ワイドバンドギャップ半導体をベースとするパワー素子を製造するための方法、およびパワー素子 | |
| JPS6179261A (ja) | 半導体装置の製造方法 | |
| JP3133295B2 (ja) | ヒートシンクを有する電力用半導体装置の製造方法およびプレ−ナマイクロストリップ回路との集積構造体 | |
| JPH11150113A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |