JP2922066B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2922066B2 JP2922066B2 JP27693392A JP27693392A JP2922066B2 JP 2922066 B2 JP2922066 B2 JP 2922066B2 JP 27693392 A JP27693392 A JP 27693392A JP 27693392 A JP27693392 A JP 27693392A JP 2922066 B2 JP2922066 B2 JP 2922066B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- main surface
- separation groove
- etching
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims description 46
- 238000005530 etching Methods 0.000 claims description 39
- 238000000926 separation method Methods 0.000 claims description 38
- 239000002184 metal Substances 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 20
- 238000007747 plating Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 238000007740 vapor deposition Methods 0.000 claims description 4
- 239000010409 thin film Substances 0.000 claims 6
- 238000000151 deposition Methods 0.000 claims 1
- 238000007772 electroless plating Methods 0.000 claims 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 17
- 239000010953 base metal Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Junction Field-Effect Transistors (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、プレーティドヒートシ
ンク（Plated Heatsink：ＰＨＳ）を有する高周波高出
力ＧａＡｓＦＥＴおよびＩＣ等の半導体装置の製造方法
に関するものである。
ンク（Plated Heatsink：ＰＨＳ）を有する高周波高出
力ＧａＡｓＦＥＴおよびＩＣ等の半導体装置の製造方法
に関するものである。
【０００２】
【従来の技術】高出力ＧａＡｓＦＥＴおよびＩＣでは熱
抵抗低減のため基板であるＧａＡｓを薄く研磨し、さら
にこの基板裏面上にヒートシンクとなる金属層を形成す
る必要がある。従来、このようなＧａＡｓＩＣを製造す
る方法としては、例えば基板の表側主面に半導体素子部
を形成した後に、基板裏面を所定の厚さまで研磨し、さ
らに蒸着およびメッキによってヒートシンクとなる金属
層（ＰＨＳ）を形成した後に、チップ分離位置の金属層
をフォトリソ工程および金属層のエッチング工程によっ
て除去し、さらにこの金属層の除去された窓の部分から
基板であるＧａＡｓをエッチングにより基板表面に達す
るまで除去することによってチップを分離する方法がと
られていた。
抵抗低減のため基板であるＧａＡｓを薄く研磨し、さら
にこの基板裏面上にヒートシンクとなる金属層を形成す
る必要がある。従来、このようなＧａＡｓＩＣを製造す
る方法としては、例えば基板の表側主面に半導体素子部
を形成した後に、基板裏面を所定の厚さまで研磨し、さ
らに蒸着およびメッキによってヒートシンクとなる金属
層（ＰＨＳ）を形成した後に、チップ分離位置の金属層
をフォトリソ工程および金属層のエッチング工程によっ
て除去し、さらにこの金属層の除去された窓の部分から
基板であるＧａＡｓをエッチングにより基板表面に達す
るまで除去することによってチップを分離する方法がと
られていた。
【０００３】以下従来の製造方法について、説明する。
図２（ａ）〜（ｈ）は従来のＰＨＳを有する高出力Ｇａ
ＡｓＩＣの製造方法を示す図である。同図（ａ）におい
て、１は基板２表面側に形成された半導体素子部であ
る。同図（ｂ）に示すように支持板５にワックス材４を
用いて基板２を貼付けて固定し、基板２の裏面側を研磨
することにより３０〜６０μｍまで薄くする。さらに同
図（ｃ）に示すように、ディップエッチして表面を清浄
化した後、メッキ時の給電層となる下地金属のＮｉ６と
Ａｕ７を蒸着する。同図（ｄ）は下地金属上にＰＨＳと
なるＡｕ８を電解メッキによって形成する工程である。
この後、同図（ｅ）に示すようにＡｕをチップ分離位置
に沿ってエッチング除去するためのレジストパターン９
を形成し、同図（ｆ）に示すようにＡｕ７，８エッチし
た後にレジストを除去する。最後に同図（ｇ）に示すよ
うにＮｉ６をエッチング除去し、続いて同図（ｈ）に示
すように基板２であるＧａＡｓをエッチングし素子の分
離を行う。
図２（ａ）〜（ｈ）は従来のＰＨＳを有する高出力Ｇａ
ＡｓＩＣの製造方法を示す図である。同図（ａ）におい
て、１は基板２表面側に形成された半導体素子部であ
る。同図（ｂ）に示すように支持板５にワックス材４を
用いて基板２を貼付けて固定し、基板２の裏面側を研磨
することにより３０〜６０μｍまで薄くする。さらに同
図（ｃ）に示すように、ディップエッチして表面を清浄
化した後、メッキ時の給電層となる下地金属のＮｉ６と
Ａｕ７を蒸着する。同図（ｄ）は下地金属上にＰＨＳと
なるＡｕ８を電解メッキによって形成する工程である。
この後、同図（ｅ）に示すようにＡｕをチップ分離位置
に沿ってエッチング除去するためのレジストパターン９
を形成し、同図（ｆ）に示すようにＡｕ７，８エッチし
た後にレジストを除去する。最後に同図（ｇ）に示すよ
うにＮｉ６をエッチング除去し、続いて同図（ｈ）に示
すように基板２であるＧａＡｓをエッチングし素子の分
離を行う。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の製造方法では、基板であるＧａＡｓエッチングのエ
ンドポイントがはっきりしにくいため、エッチングの進
行ばらつきによってチップ分離が完全に行われない箇所
がウエハ中に生じたり、またエッチング時間が長くなっ
てしまうとウエットエッチの場合サイドエッチが進行し
チップ表面で素子部へのダメージや外観，形状等の不良
が発生しやすいという課題を有していた。
来の製造方法では、基板であるＧａＡｓエッチングのエ
ンドポイントがはっきりしにくいため、エッチングの進
行ばらつきによってチップ分離が完全に行われない箇所
がウエハ中に生じたり、またエッチング時間が長くなっ
てしまうとウエットエッチの場合サイドエッチが進行し
チップ表面で素子部へのダメージや外観，形状等の不良
が発生しやすいという課題を有していた。
【０００５】本発明は上記の課題を解決するもので、Ｐ
ＨＳを有する高出力ＧａＡｓＩＣの均一性および制御性
に優れた半導体装置の製造方法を提供することを目的と
する。
ＨＳを有する高出力ＧａＡｓＩＣの均一性および制御性
に優れた半導体装置の製造方法を提供することを目的と
する。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の半導体装置の製造方法は、半導体素子部を形
成した基板の第一主面の、チップ分離ラインにエッチン
グによって所定の幅および深さの分離溝を形成する工程
と、前記基板をその基板の第二主面側から第一主面側に
形成された前記分離溝底部に達しない所定の厚さになる
まで薄くする工程と、前記基板第二主面に蒸着，メッ
キ，エッチング等の方法によりヒートシンクとなる金属
層（ＰＨＳ）を形成する工程と、さらにこの金属層の窓
の部分より、基板を分離溝に達するまでエッチングする
ことによってチップを分離する工程とを有する構成によ
る。
に本発明の半導体装置の製造方法は、半導体素子部を形
成した基板の第一主面の、チップ分離ラインにエッチン
グによって所定の幅および深さの分離溝を形成する工程
と、前記基板をその基板の第二主面側から第一主面側に
形成された前記分離溝底部に達しない所定の厚さになる
まで薄くする工程と、前記基板第二主面に蒸着，メッ
キ，エッチング等の方法によりヒートシンクとなる金属
層（ＰＨＳ）を形成する工程と、さらにこの金属層の窓
の部分より、基板を分離溝に達するまでエッチングする
ことによってチップを分離する工程とを有する構成によ
る。
【０００７】
【作用】上記構成により、裏面側より基板であるＧａＡ
ｓをエッチングする際に、チップ分離用に形成しておい
た溝にエッチングが到達した時点でＧａＡｓ基板のエッ
チングのエンドポイントとすることができ、またウエハ
内でのエッチングの進行ばらつきに対応するためエッチ
ング時間を余分にとり、分離不十分な所をなくすように
しても、予め表面側より形成されている分離溝の深さ分
だけエッチングマージンとなるため、ウエットエッチの
際のサイドエッチの進行によるチップ表面での素子部へ
のダメージや外観，形状等の不良発生がなく、均一性お
よび制御性に優れたＧａＡｓＩＣの製造を可能にするこ
とができる。
ｓをエッチングする際に、チップ分離用に形成しておい
た溝にエッチングが到達した時点でＧａＡｓ基板のエッ
チングのエンドポイントとすることができ、またウエハ
内でのエッチングの進行ばらつきに対応するためエッチ
ング時間を余分にとり、分離不十分な所をなくすように
しても、予め表面側より形成されている分離溝の深さ分
だけエッチングマージンとなるため、ウエットエッチの
際のサイドエッチの進行によるチップ表面での素子部へ
のダメージや外観，形状等の不良発生がなく、均一性お
よび制御性に優れたＧａＡｓＩＣの製造を可能にするこ
とができる。
【０００８】
【実施例】以下本発明の一実施例について図面を参照し
ながら説明する。
ながら説明する。
【０００９】図１（ａ）〜（ｊ）は本発明の一実施例に
おけるＧａＡｓＩＣからなる半導体装置の製造方法を示
す工程断面図である。同図（ａ）において、１は基板表
面側に形成された半導体素子部、２はＧａＡｓ基板であ
る。同図（ｂ）は、チップ分離用の溝を形成するための
レジストパターン３の形成工程であり、同図（ｃ）はエ
ッチング後、レジスト除去した状態である。この後、同
図（ｄ）に示すようにワックス材４を用いて支持板５に
基板２を貼付けて固定し、裏面側を研磨等により３０〜
６０μｍまで基板２を薄くする。さらに同図（ｅ）に示
すように、ディップエッチして表面を清浄化した後、メ
ッキ時の給電層となる下地金属のＮｉ６とＡｕ７を蒸着
する。同図（ｆ）は下地金属上にＰＨＳとなるＡｕ８を
電解メッキによって形成する工程である。この後、同図
（ｇ）に示すようにＡｕをチップ分離位置に沿ってエッ
チング除去するためのレジストパターン９を形成し、同
図（ｈ）に示すようにＡｕエッチした後にレジスト９を
除去する。最後に同図（ｉ）に示すようにＮｉをエッチ
ング除去し、続いて同図（ｊ）に示すように、基板２で
あるＧａＡｓを予め表面側より形成しておいた分離溝に
達するまでエッチングし素子の分離を行う。
おけるＧａＡｓＩＣからなる半導体装置の製造方法を示
す工程断面図である。同図（ａ）において、１は基板表
面側に形成された半導体素子部、２はＧａＡｓ基板であ
る。同図（ｂ）は、チップ分離用の溝を形成するための
レジストパターン３の形成工程であり、同図（ｃ）はエ
ッチング後、レジスト除去した状態である。この後、同
図（ｄ）に示すようにワックス材４を用いて支持板５に
基板２を貼付けて固定し、裏面側を研磨等により３０〜
６０μｍまで基板２を薄くする。さらに同図（ｅ）に示
すように、ディップエッチして表面を清浄化した後、メ
ッキ時の給電層となる下地金属のＮｉ６とＡｕ７を蒸着
する。同図（ｆ）は下地金属上にＰＨＳとなるＡｕ８を
電解メッキによって形成する工程である。この後、同図
（ｇ）に示すようにＡｕをチップ分離位置に沿ってエッ
チング除去するためのレジストパターン９を形成し、同
図（ｈ）に示すようにＡｕエッチした後にレジスト９を
除去する。最後に同図（ｉ）に示すようにＮｉをエッチ
ング除去し、続いて同図（ｊ）に示すように、基板２で
あるＧａＡｓを予め表面側より形成しておいた分離溝に
達するまでエッチングし素子の分離を行う。
【００１０】このような製造工程でチップ分離を行う
と、ＧａＡｓエッチングのエッチング速度がばらついて
も各チップの素子部にダメージを与えたり、表面の形状
を損なったりすることなく確実に分離を行うことができ
る。すなわち、ウエハ内で最も早くＧａＡｓエッチング
が溝に達した所では最もエッチングの遅いところが溝に
達するまでサイドエッチが進行するが、溝の幅をＧａＡ
ｓエッチの進行する幅より広くしておけば余分なエッチ
ングが深さ方向に進まない。また、さらに余分にエッチ
ングを行って深さ方向にエッチングされても、素子の表
面側に達するまでには溝の深さ分がマージンとなる。従
って、ウエハ全体のチップ分離を確実に行い、かつ素子
部にダメージを与えたり、表面の形状を損なったりする
可能性を極めて小さくできる。特に、エッチングばらつ
きやサイドエッチの大きいウエットエッチによってチッ
プ分離を行う際に有効である。
と、ＧａＡｓエッチングのエッチング速度がばらついて
も各チップの素子部にダメージを与えたり、表面の形状
を損なったりすることなく確実に分離を行うことができ
る。すなわち、ウエハ内で最も早くＧａＡｓエッチング
が溝に達した所では最もエッチングの遅いところが溝に
達するまでサイドエッチが進行するが、溝の幅をＧａＡ
ｓエッチの進行する幅より広くしておけば余分なエッチ
ングが深さ方向に進まない。また、さらに余分にエッチ
ングを行って深さ方向にエッチングされても、素子の表
面側に達するまでには溝の深さ分がマージンとなる。従
って、ウエハ全体のチップ分離を確実に行い、かつ素子
部にダメージを与えたり、表面の形状を損なったりする
可能性を極めて小さくできる。特に、エッチングばらつ
きやサイドエッチの大きいウエットエッチによってチッ
プ分離を行う際に有効である。
【００１１】ここで、本実施例ではヒートシンクである
Ａｕメッキをウエハ全体で行った後にエッチングによっ
て分離したが、下地金属を形成した後にレジストパター
ンを形成し選択メッキによって形成してもかまわない。
下地金属も、本実施例のＮｉ／Ａｕの他にも、Ｎｉの
み、Ｔｉ／Ａｕ、Ｔｉのみ、Ｃｒ／Ａｕ、Ｃｒのみ等が
考えられる。
Ａｕメッキをウエハ全体で行った後にエッチングによっ
て分離したが、下地金属を形成した後にレジストパター
ンを形成し選択メッキによって形成してもかまわない。
下地金属も、本実施例のＮｉ／Ａｕの他にも、Ｎｉの
み、Ｔｉ／Ａｕ、Ｔｉのみ、Ｃｒ／Ａｕ、Ｃｒのみ等が
考えられる。
【００１２】また、チップ分離をエッチングでなくダイ
シングによって行う工程も考えられる。すなわち、図１
（ｈ）あるいは（ｉ）まで工程を進めた後、ＰＨＳのエ
ッチングの窓の部分の幅より狭い刃幅のブレードによっ
て、裏面側から予め表面側より形成しておいた電離溝に
達しかつ支持板に達しない深さまでダイシングを行う方
法である。この場合も、ワックス材の厚みと溝の深さ分
だけがダイシング深さのマージンとなるため、分離溝が
ない場合に比べてチップ分割が不完全になったり、支持
板を損傷したりする可能性が極めて小さくでき再現性に
優れた安定な工程を得ることができる。
シングによって行う工程も考えられる。すなわち、図１
（ｈ）あるいは（ｉ）まで工程を進めた後、ＰＨＳのエ
ッチングの窓の部分の幅より狭い刃幅のブレードによっ
て、裏面側から予め表面側より形成しておいた電離溝に
達しかつ支持板に達しない深さまでダイシングを行う方
法である。この場合も、ワックス材の厚みと溝の深さ分
だけがダイシング深さのマージンとなるため、分離溝が
ない場合に比べてチップ分割が不完全になったり、支持
板を損傷したりする可能性が極めて小さくでき再現性に
優れた安定な工程を得ることができる。
【００１３】
【発明の効果】以上、説明したところから明らかなよう
に、本発明の半導体装置の製造方法は、半導体素子部を
形成した基板の第一主面の、チップ分離ラインにエッチ
ングによって所定の幅および深さの分離溝を形成する工
程と、上記基板をその基板の第二主面側から第一主面側
に形成された上記分離溝底部に達しない所定の厚さにな
るまで薄くする工程と、さらに第二主面側のチップ分離
溝の形成されていない所に蒸着，メッキ，エッチング等
の方法によりヒートシンクとなる金属層（ＰＨＳ）を形
成する工程と、さらにこの金属層の窓の部分より、基板
を分離溝に達するまでエッチングまたはダイシングする
ことによってチップを分離する工程とを有する構成より
なり、ＰＨＳ構造を有する再現性，均一性に優れた半導
体装置を提供できる。
に、本発明の半導体装置の製造方法は、半導体素子部を
形成した基板の第一主面の、チップ分離ラインにエッチ
ングによって所定の幅および深さの分離溝を形成する工
程と、上記基板をその基板の第二主面側から第一主面側
に形成された上記分離溝底部に達しない所定の厚さにな
るまで薄くする工程と、さらに第二主面側のチップ分離
溝の形成されていない所に蒸着，メッキ，エッチング等
の方法によりヒートシンクとなる金属層（ＰＨＳ）を形
成する工程と、さらにこの金属層の窓の部分より、基板
を分離溝に達するまでエッチングまたはダイシングする
ことによってチップを分離する工程とを有する構成より
なり、ＰＨＳ構造を有する再現性，均一性に優れた半導
体装置を提供できる。
【図１】本発明の一実施例における半導体装置の製造方
法を示す工程断面図
法を示す工程断面図
【図２】従来の半導体装置の製造方法を示す工程断面図
１ 半導体素子部 ２ ＧａＡｓ基板（基板） ３ レジストパターン ４ ワックス材 ５ 支持板 ６ Ｎｉ ７ Ａｕ ８ Ａｕ（ヒートシンクとなる金属層） ９ レジスト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−7182（ＪＰ，Ａ) 特開 平２−148739（ＪＰ，Ａ) 特開 平３−87027（ＪＰ，Ａ) 特開 平３−274749（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/36 H01L 21/338 H01L 29/812
Claims (5)
- 【請求項１】 半導体素子部を形成した基板の第一の主
面の、チップ分離ラインにエッチングによって所定の幅
および深さの分離溝を形成する工程と、前記基板をその
基板の第二主面側から、第一主面側に形成された前記分
離溝底部に達しないように、所定の厚さになるまで薄く
する工程と、前記基板第二主面に蒸着，メッキ等の方法
によりヒートシンクとなる金属層を形成する工程と、そ
の金属層上の、前記第一主面に形成された分離溝に対応
する領域にパターンの窓が開くようにレジストパターン
を形成する工程と、その窓の部分の前記金属層を除去す
る工程と、その金属層が除去された領域の基板第二主面
から前記分離溝に達するまでエッチングすることによっ
て各チップに分離する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項２】 その金属層が除去された領域の基板第二
主面から前記分離溝に達するまでエッチングすることに
よって各チップを分離する工程に代えて、その金属層が
除去された領域に沿って基板をダイシングし、各チップ
に分離する工程としたことを特徴とする請求項１記載の
半導体装置の製造方法。 - 【請求項３】 半導体素子部を形成した基板の第一主面
の、チップ分離ラインにエッチングによって所定の幅お
よび深さの分離溝を形成する工程と、前記基板をその基
板の第二主面側から、第一主面側に形成された前記分離
溝底部に達しないように、所定の厚さになるまで薄くす
る工程と、前記基板第二主面に蒸着または無電界メッキ
によって金属薄膜を形成する工程と、その金属薄膜上
の、前記第一主面に形成された分離溝に対応する領域に
レジストが被覆するようにレジストパターンを形成する
工程と、そのレジストパターンをマスクとして選択的に
ヒートシンクとなる金属層をメッキによって形成する工
程と、前記レジストを除去した後にこの部分の金属薄膜
をエッチングによって除去する工程と、その金属薄膜が
除去された領域の基板第二主面から前記分離溝に達する
までエッチングすることによって各チップに分離する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】 その金属薄膜が除去された領域の基板第
二主面から前記分離溝に達するまでエッチングすること
によって各チップに分離する工程に代えて、その金属薄
膜が除去された領域に沿って基板をダイシングし、各チ
ップに分離する工程としたことを特徴とする請求項３記
載の半導体装置の製造方法。 - 【請求項５】 基板をその基板の第二主面側から、第一
主面側に形成された前記分離溝底部に達しないように、
所定の厚さになるまで薄くする工程が、基板の第一主面
側にワックス材等により支持板を張り付けた後に、前記
基板をその基板の第二主面から、第一主面側に形成され
た分離溝の底部に達しないように、所定の厚さになるま
で薄くする工程としたことを特徴とする請求項１，２，
３または４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27693392A JP2922066B2 (ja) | 1992-10-15 | 1992-10-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27693392A JP2922066B2 (ja) | 1992-10-15 | 1992-10-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06132432A JPH06132432A (ja) | 1994-05-13 |
| JP2922066B2 true JP2922066B2 (ja) | 1999-07-19 |
Family
ID=17576433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27693392A Expired - Fee Related JP2922066B2 (ja) | 1992-10-15 | 1992-10-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2922066B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19538634C2 (de) * | 1995-10-17 | 1997-09-04 | Itt Ind Gmbh Deutsche | Verfahren zum Vereinzeln von elektronischen Elementen aus einem Halbleiterwafer |
| US6294439B1 (en) | 1997-07-23 | 2001-09-25 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| US6184109B1 (en) | 1997-07-23 | 2001-02-06 | Kabushiki Kaisha Toshiba | Method of dividing a wafer and method of manufacturing a semiconductor device |
| JP3144387B2 (ja) | 1998-08-17 | 2001-03-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2001035817A (ja) | 1999-07-22 | 2001-02-09 | Toshiba Corp | ウェーハの分割方法及び半導体装置の製造方法 |
| JP4565804B2 (ja) | 2002-06-03 | 2010-10-20 | スリーエム イノベイティブ プロパティズ カンパニー | 被研削基材を含む積層体、その製造方法並びに積層体を用いた極薄基材の製造方法及びそのための装置 |
| US7534498B2 (en) | 2002-06-03 | 2009-05-19 | 3M Innovative Properties Company | Laminate body, method, and apparatus for manufacturing ultrathin substrate using the laminate body |
| JP4405246B2 (ja) | 2003-11-27 | 2010-01-27 | スリーエム イノベイティブ プロパティズ カンパニー | 半導体チップの製造方法 |
-
1992
- 1992-10-15 JP JP27693392A patent/JP2922066B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06132432A (ja) | 1994-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5275958A (en) | Method for producing semiconductor chips | |
| JPH0215652A (ja) | 半導体装置及びその製造方法 | |
| US5457072A (en) | Process for dicing a semiconductor wafer having a plated heat sink using a temporary substrate | |
| JP2922066B2 (ja) | 半導体装置の製造方法 | |
| JP2891264B2 (ja) | 半導体装置の製造方法 | |
| JP2720023B2 (ja) | 半導体装置の製造方法 | |
| JP2606940B2 (ja) | 半導体装置およびその製造方法 | |
| JPH02148739A (ja) | 半導体装置の製造方法 | |
| JP2993339B2 (ja) | 半導体装置の製造方法 | |
| JP2943950B2 (ja) | 半導体装置と、その製造方法 | |
| JPH06120211A (ja) | 半導体装置の製造方法 | |
| JPH02214127A (ja) | 半導体装置およびその製造方法 | |
| JPH07120642B2 (ja) | 半導体装置およびその製造方法 | |
| JP2792421B2 (ja) | 半導体装置の製造方法 | |
| JP3082356B2 (ja) | 半導体装置の製造方法 | |
| JPH04124822A (ja) | 半導体装置の製造方法 | |
| KR100311463B1 (ko) | 플레이티드히트씽크제조방법 | |
| JPH0777265B2 (ja) | 半導体装置の製造方法 | |
| JPS6179261A (ja) | 半導体装置の製造方法 | |
| JPWO2022270309A5 (ja) | ||
| JP2564045B2 (ja) | 半導体チップの製造方法 | |
| JP2904094B2 (ja) | 半導体装置の製造方法 | |
| JP2576462B2 (ja) | 半導体装置の製造方法 | |
| JPH07120643B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001176761A (ja) | 薄層基板半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 9 Free format text: PAYMENT UNTIL: 20080430 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090430 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100430 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110430 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |