JP2001158964A

JP2001158964A - 半導体装置

Info

Publication number: JP2001158964A
Application number: JP2000307909A
Authority: JP
Inventors: Masaaki Nakabayashi; 正明中林
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-10-06
Filing date: 2000-10-06
Publication date: 2001-06-12

Abstract

(57)【要約】【目的】段差表面の被覆性に優れ、膜厚ばらつきが小
さいイリジウム薄膜、酸化イリジウム薄膜を堆積する薄
膜形成方法、並びにこれらイリジウム薄膜又は酸化イリ
ジウム薄膜を用いる半導体装置及びその製造方法を提供
する。【構成】Ｉｒ（ＤＰＭ）₃を原料に用いた化学気相成
長法により、イリジウム薄膜又は酸化イリジウム薄膜を
成膜する。表面凹凸がある下地基板上にも、被覆性に優
れたイリジウム薄膜及び酸化イリジウム薄膜を形成する
ことができる。また、膜厚のばらつきを小さく抑えるこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、薄膜の形成に係り、特
にイリジウム薄膜、酸化イリジウム薄膜を形成する薄膜
形成方法、半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】イリジウム薄膜は、ＳｒＴｉＯ₃、（Ｂ
ａ，Ｓｒ）ＴｉＯ₃等の高誘電性材料の電極として用い
られている。従来より、半導体装置の製造工程等では、
イリジウム薄膜を成膜するにはスパッタリング法が主と
して用いられていた。

【０００３】図１１にスパッタリング装置の一例を示
す。イリジウム薄膜の成膜を行う成膜室８４には、イリ
ジウムのバルクからなるターゲット８６と、イリジウム
薄膜を堆積する基板８８とが対向して配置されている。
ターゲット８６と基板８８との間には直流電源９０が接
続されており、カソードとなるターゲット８６に大きな
負の電圧が印加できるようになっている。成膜室８４に
は更にＡｒ（アルゴン）ガス供給配管９２が接続されて
おり、成膜室８４内にスパッタガスであるＡｒを導入で
きるようになっている。また、基板保持部９４には、成
膜の際に必要に応じて基板８８を加熱するヒータ９６が
設けられている。

【０００４】次に、スパッタ法によるイリジウム薄膜の
成膜方法を説明する。始めに、成膜室８４内を排気口９
８に接続された真空ポンプ（図示せず）により減圧した
後、Ａｒガス供給配管９２よりＡｒガスを成膜室８４に
導入し、成膜室８４内の圧力を調整する。例えば、Ａｒ
ガスの流量を１０〜１００ｓｃｃｍに設定することによ
り、１〜５×１０^-3Ｔｏｒｒ程度の圧力に調整する。

【０００５】次いで、基板８８とターゲット８６との間
に直流電圧を印加し、Ａｒプラズマを発生させる。これ
により、解離したＡｒイオンがカソードであるターゲッ
ト８６に衝突してイリジウム原子をスパッタする。スパ
ッタされたイリジウム原子が基板８８に到達することに
より、基板８８上にイリジウム薄膜が堆積される。この
ようにして、スパッタリング法によるイリジウム薄膜の
形成が行われていた。

【０００６】また、最近では、特開平６−２９０７８９
号公報に、イリジウムの有機化合物を用いたＣＶＤ（化
学気相成長：Chemical Vapor Deposition）法によりイ
リジウム薄膜を形成する方法が提案されている。

【０００７】

【発明が解決しようとする課題】しかしながら、上記従
来のスパッタリング法を用いてイリジウム薄膜を形成す
る薄膜形成方法では、凹凸パターンが描画されている基
板上にイリジウム薄膜を堆積すると、段差の上面と側面
に同じ厚さで膜を堆積することができないといった問題
があった。

【０００８】このため、複雑なパターン上にイリジウム
薄膜を堆積することは困難であり、例えば、ＤＲＡＭ
（ダイナミックランダムアクセスメモリ）の溝型キャパ
シタセル及びスタックドキャパシタセル構造における高
誘電性材料の電極として使用できないといった問題があ
った。また、特開平６−２９０７８９号公報記載の方法
によりイリジウム薄膜を堆積した場合には、凹凸パター
ンを有する基板上での被覆性はスパッタリング法により
堆積した場合と比較して非常に優れているが、イリジウ
ムの原料として、例えばイリジウムアセチルアセトネー
ト（以下、Ｉｒ（ａｃａｃ）₃と呼ぶ）を用いた場合に
は、原料ガスを安定して供給することが難しく、成膜さ
れるイリジウム薄膜の膜厚ばらつきが大きくなるといっ
た問題があった。加えて、ＣＶＤ法により成膜した際に
イリジウム薄膜の膜厚ばらつきを小さくできる原材料は
見いだされていなかった。

【０００９】本発明の目的は、段差表面の被覆性に優れ
たＣＶＤ法により膜厚ばらつきが小さいイリジウム薄
膜、酸化イリジウム薄膜を堆積する薄膜形成方法、並び
にイリジウム薄膜、酸化イリジウム薄膜を用いる半導体
装置及びその製造方法を提供することにある。

【００１０】

【課題を解決するための手段】上記目的は、Ｉｒ（ＤＰ
Ｍ）₃を原料に用いた化学気相成長法により、イリジウ
ム薄膜又は酸化イリジウム薄膜を成膜することを特徴と
する薄膜形成方法によって達成される。また、上記の薄
膜形成方法において、前記イリジウム薄膜又は前記酸化
イリジウム薄膜を成膜する基板を、５００〜６００℃の
温度に加熱することが望ましい。

【００１１】また、上記の薄膜形成方法において、前記
イリジウム薄膜又は前記酸化イリジウム薄膜を成膜する
成膜室の反応圧力を１〜２０Ｔｏｒｒに設定することが
望ましい。また、上記の薄膜形成方法において、前記イ
リジウム薄膜を成膜する際には、前記イリジウム薄膜を
成膜する成膜室に水素ガスを導入することが望ましい。

【００１２】また、上記の薄膜形成方法において、前記
水素ガスの分圧が０．１〜１４Ｔｏｒｒであることが望
ましい。また、上記の薄膜形成方法において、前記酸化
イリジウム薄膜を成膜する際には、前記酸化イリジウム
薄膜を成膜する成膜室に、酸素ガスを０．５〜１６Ｔｏ
ｒｒの分圧で導入することが望ましい。

【００１３】また、上記の薄膜形成方法により形成され
たイリジウム薄膜又は酸化イリジウム薄膜を有すること
を特徴とする半導体装置によっても達成される。また、
上部電極と、誘電体膜と、下部電極とが順次積層して形
成されたキャパシタを有する半導体装置において、前記
上部電極又は前記下部電極は、上記の薄膜形成方法によ
り成膜されたイリジウム薄膜を有することを特徴とする
半導体装置によっても達成される。

【００１４】また、上記の半導体装置において、前記上
部電極又は前記下部電極は、前記イリジウム薄膜と、酸
化イリジウム薄膜との積層膜であることが望ましい。ま
た、上記の半導体装置において、前記上部電極又は前記
下部電極は、前記イリジウム薄膜とプラチナ薄膜との積
層膜であることが望ましい。また、上記の半導体装置に
おいて、前記上部電極又は前記下部電極は、前記イリジ
ウム薄膜と、酸化イリジウム薄膜と、プラチナ薄膜との
積層膜であることが望ましい。

【００１５】また、上記の半導体装置において、前記酸
化イリジウム薄膜は、上記の薄膜形成方法により形成さ
れた酸化イリジウム薄膜であることが望ましい。また、
上記の薄膜形成方法によりイリジウム薄膜又は酸化イリ
ジウム薄膜を形成する工程を有することを特徴とする半
導体装置の製造方法によっても達成される。

【００１６】

【作用】本発明によれば、Ｉｒ（ＤＰＭ）₃を原料に用
いたＣＶＤ法によりイリジウム薄膜、酸化イリジウムを
成膜するので、表面凹凸がある下地基板上にも、被覆性
に優れたイリジウム薄膜及び酸化イリジウム薄膜を形成
することができる。また、従来のＩｒ（ａｃａｃ）₃を
原料に用いた成膜方法と比較して、膜厚のばらつきを小
さく抑えることができる。

【００１７】また、成膜する基板温度を５００〜６００
℃の温度に設定すれば、良質のイリジウム薄膜又は酸化
イリジウム薄膜を形成することができる。また、成膜室
の反応圧力を１〜２０Ｔｏｒｒに設定すれば、良質のイ
リジウム薄膜及び酸化イリジウム薄膜を形成することが
できる。また、イリジウム薄膜成膜の際に、成膜室内に
水素ガスを導入すれば、膜中への炭素の混入が少ないイ
リジウム薄膜を形成できるので、イリジウム薄膜の抵抗
率を大幅に減少することができる。また表面の平坦性を
改善することができる。

【００１８】また、水素ガスの分圧を０．１〜１４Ｔｏ
ｒｒに設定すれば、上記の効果を得ることができる。ま
た、酸化イリジウム薄膜を成膜する際に成膜室に導入す
る酸素ガスの分圧を０．５〜１６Ｔｏｒｒに設定すれ
ば、良質の酸化イリジウム薄膜を形成することができ
る。

【００１９】また、上記の薄膜形成方法により膜厚ばら
つきが小さく良質なイリジウム薄膜又は酸化イリジウム
薄膜を形成するので、半導体装置の信頼性等を向上する
ことができる。また、上記のイリジウム薄膜は、上部電
極と、誘電体膜と、下部電極とが順次積層して形成され
たキャパシタを有する半導体装置に適用することができ
る。

【００２０】また、上記の半導体装置において、上部電
極又は下部電極には、イリジウム薄膜と酸化イリジウム
薄膜との積層膜を適用することができる。また、上記の
半導体装置において、上部電極又は下部電極には、イリ
ジウム薄膜とプラチナ薄膜との積層膜を適用することが
できる。また、上記の半導体装置において、上部電極又
は下部電極には、イリジウム薄膜と、酸化イリジウム薄
膜と、プラチナ薄膜との積層膜を適用することができ
る。

【００２１】また、上記の半導体装置において、酸化イ
リジウム薄膜を上記の薄膜形成方法により形成すれば、
良質な酸化イリジウム薄膜を形成できるので、半導体装
置の信頼性等を向上することができる。また、上記の薄
膜形成方法によりイリジウム薄膜又は酸化イリジウム薄
膜を形成すれば、良質な半導体装置を製造することがで
きる。

【００２２】

【実施例】本発明の第１の実施例による薄膜形成方法に
ついて図１乃至図５を用いて説明する。図１は本実施例
による薄膜形成方法に用いたＣＶＤ装置の概略図、図２
は本実施例による薄膜形成方法により形成したイリジウ
ム薄膜及び酸化イリジウム薄膜におけるＸ線回折スペク
トル、図３は成膜時間に対するイリジウム薄膜の膜厚変
化を示すグラフ、図４は水素分圧とイリジウム薄膜の抵
抗率との関係を示すグラフ、図５は水素分圧とイリジウ
ム薄膜の表面凹凸性との関係を示すグラフである。

【００２３】本実施例による薄膜形成方法に用いたＣＶ
Ｄ装置を図１を用いて説明する。薄膜の成長を行う成膜
室１０には、真空ポンプ１２が接続されており、成膜室
１０内部を減圧できるようになっている。成膜室１０内
部には、成膜を行う基板１４を載置するためのサセプタ
１６が設けられている。サセプタ１６には、成膜の際に
基板１４を加熱するヒータ（図示せず）が設けられてい
る。

【００２４】成膜室１０には更に、Ｈ₂（水素）又はＯ₂
（酸素）ガスを導入するガス供給配管１８と、有機金属
原料を含むガスを導入するガス供給配管２０が接続され
ている。また、このようにして成膜室１０内に導入され
たガスが成膜室１０内に均一に供給されるように、成膜
室１０内にはシャワーヘッド２２が形成されている。ガ
ス供給配管２０の他方は、金属化合物を加熱昇華させて
キャリアガスとともに成膜室１０に導入するガス制御装
置２４に接続されている。

【００２５】ガス制御装置２４には、一般式、

【００２６】

【化１】で示される金属原料であるイリジウムジピバロイルメタ
ン（以下Ｉｒ（ＤＰＭ） ₃と呼ぶ）が充填された原料容
器２６が設けられている。Ｉｒ（ＤＰＭ）₃は室温にお
いてオレンジ色の粉末であり、成膜にあたってはこれを
昇華して用いる。このため、原料容器２６は、原料容器
２６を１５０〜２００℃程度の温度に加熱するための恒
温槽２８の内部に載置されている。

【００２７】原料容器２６には更に、キャリアガスであ
るＡｒガスを導入するガス供給配管３０が接続されてお
り、ガス供給配管３０からＡｒガスを原料容器２６に導
入することにより、Ａｒガスとともに昇華されたＩｒ
（ＤＰＭ）₃を成膜室１０に導入できるようになってい
る。また、成膜室１０、ガス供給配管１８、２０、成膜
室１０と原料容器２６間の配管には、配管内でのガスの
凝縮を抑えるためにヒータ３２が設けられており、成膜
にあたっては、Ｉｒ（ＤＰＭ）₃の昇華温度より例えば
５℃程度高い１５０〜２１０℃で保温される。

【００２８】次に、本実施例による薄膜形成方法を図１
を用いて説明する。成膜室１０内を真空ポンプ１２によ
り減圧した後、イリジウム薄膜を堆積する基板１４をサ
セプタ１６のヒータにより加熱する。次いで、キャリア
ガスであるＡｒガスを所定の流量だけ流し、昇華された
Ｉｒ（ＤＰＭ）₃とともに成膜室に導入する。これと同
時にガス供給配管１８よりＨ₂ガスを導入することによ
り、Ｉｒ（ＤＰＭ）₃とＨ₂ガスとが基板１４上で反応
し、基板１４上にはイリジウム薄膜が堆積される。

【００２９】基板１４上に酸化イリジウム薄膜を堆積す
る際には、Ｈ₂ガスの代わりにＯ₂ガスを成膜室１０内に
導入し、Ｉｒ（ＤＰＭ）₃とＯ₂ガスとを基板１４上で反
応させればよい。図２は、成膜室１０内の圧力を１０Ｔ
ｏｒｒ、キャリアガス流量を３００ｓｃｃｍ、Ｈ₂ガス
又はＯ₂ガスの分圧を０．５Ｔｏｒｒとして成膜したイ
リジウム薄膜及び酸化イリジウム薄膜をＸ線回折により
測定した結果である。図中（ａ）が酸化イリジウム薄膜
を成長したシリコン基板からの回折スペクトルを、
（ｂ）がイリジウム薄膜を成長したシリコン基板からの
回折スペクトルを示している。

【００３０】なお、イリジウム薄膜は（１００）シリコ
ン基板上に成長し、酸化イリジウム薄膜は、（１００）
シリコン基板上に堆積した２０ｎｍのイリジウム薄膜上
に成長した。成膜速度はともに１００ｎｍ／ｍｉｎとし
た。図示するように、いずれの場合にも代表的な回折ピ
ークが観察されており、イリジウム薄膜、酸化イリジウ
ム薄膜が成長されていることが判る。

【００３１】本願発明者は、このようにして成長したイ
リジウム薄膜が、従来用いられているＩｒ（ａｃａｃ）
₃によりイリジウム薄膜を成長する場合と比較して、製
造プロセス上の安定性に優れていることを新たに見いだ
した。以下に詳細に説明する。図３は、同一膜厚による
成膜を繰り返し行った場合の膜厚の変化を示したもので
ある。成膜条件は表１に示す通りである。

【００３２】

【表１】図示するように、金属原料としてＩｒ（ＤＰＭ）₃を用
いた場合には、堆積されるイリジウム薄膜の膜厚はほと
んど変化しない。これに対し、Ｉｒ（ａｃａｃ）₃を用
いた場合には膜厚のばらつきは非常に大きく、また、２
０時間以上の稼働では膜厚の減少がみられるようにな
る。

【００３３】このようにＩｒ（ａｃａｃ）₃を用いた場
合に膜厚ばらつきが大きいのは、Ｉｒ（ａｃａｃ）₃が
安定した昇華特性を得られないからである。即ち、昇華
特性が安定していなければ成膜室１０に導入される原料
ガスの供給量が変動し、原料ガスの供給量に依存する成
膜速度は変化するので、膜厚がばらついてしまう。ま
た、Ｉｒ（ａｃａｃ）₃を用いた場合には、２０時間以
上の稼働により膜厚が減少するが、これはＩｒ（ａｃａ
ｃ）₃の劣化によるものである。時間の経過とともに有
機金属原料であるＩｒ（ＤＰＭ）や₃Ｉｒ（ａｃａｃ）₃
は劣化するが、その劣化の速度は主に温度に起因する。
このため、昇華温度の高いＩｒ（ａｃａｃ）₃ではＩｒ
（ＤＰＭ）₃と比較して劣化が早く、膜厚の減少をもた
らすのである。

【００３４】これらのことから、ＣＶＤ法によりイリジ
ウム薄膜を形成するための原材料としては、Ｉｒ（ａｃ
ａｃ）₃よりもＩｒ（ＤＰＭ）₃が適しているものと考え
られる。次に、イリジウム薄膜を成膜する際に導入する
Ｈ₂ガスの効果について説明する。

【００３５】図４は水素分圧に対する抵抗率の変化を示
すグラフ、図５は水素分圧に対する表面凹凸の変化を示
すグラフである。図示するように、成膜時にＨ₂ガスを
導入しない場合には、イリジウム薄膜の抵抗率は１７９
２［Ω・ｃｍ］である。しかし、成膜時にＨ₂ガスを導
入すると、その値は急激に減少する。例えば水素分圧が
約０．３［Ｔｏｒｒ］では、その値は１４８［Ω・ｃ
ｍ］となる。さらに水素分圧を減少すると、水素分圧が
約０．６２５［Ｔｏｒｒ］では抵抗率は４２．８［Ω・
ｃｍ］、水素分圧が約０．７［Ｔｏｒｒ］では抵抗率は
３３．８［Ω・ｃｍ］となり、水素分圧の増加とともに
比抵抗を減少することができる。このように抵抗率が水
素分圧に依存するのは膜中に含まれる炭素濃度の影響で
ある。

【００３６】イリジウム薄膜を成膜する材料としてＩｒ
（ＤＰＭ）₃を用いた場合には、原料には多量に炭素が
含まれるために成膜したイリジウム薄膜中にも炭素が含
まれている。このような炭素の導入が抵抗率の増大をも
たらすが、添加したＨ₂ガスが膜中の炭素と反応すれ
ば、気相中又は基板表面において水素と酸素が反応する
ことにより炭化水素を生成して気化するので、膜中に導
入される炭素濃度を減少することができる。

【００３７】また、図５に示すように、成膜時にＨ₂ガ
スを導入することには、形成されたイリジウム薄膜の表
面凹凸を小さくする効果もある。このように、本実施例
によれば、Ｉｒ（ＤＰＭ）₃を用いてＣＶＤ法によりイ
リジウム薄膜、酸化イリジウム薄膜を成長したので、凹
凸パターンが描画された基板上であっても被覆性良く成
膜することができる。

【００３８】また、反応室に水素を導入してイリジウム
薄膜を成長したので、抵抗率が低く、膜中に炭素の混入
が少ないイリジウム薄膜を形成することができる。な
お、本願発明者によれば、良質なイリジウム薄膜を形成
するためには、成膜の際に基板を５００〜６００℃程度
の温度に昇温し、成膜時の成膜室内圧力は１〜２０Ｔｏ
ｒｒ程度に設定し、水素分圧を０．１〜１４Ｔｏｒｒ程
度に設定することが望ましい。

【００３９】また、良質な酸化イリジウム薄膜を形成す
るためには、成膜の際に基板を５００〜６００℃程度の
温度に昇温し、成膜時の成膜室内圧力は１〜２０Ｔｏｒ
ｒ程度に設定し、酸素分圧を０．５〜１６Ｔｏｒｒ程度
に設定することが望ましい。次に本発明の第２の実施例
による半導体装置及びその製造方法について図６乃至図
１０を用いて説明する。

【００４０】図６は本実施例による半導体装置の構造を
示す図、図７は本実施例による半導体装置の製造方法を
示す工程断面図、図８乃至図１０は本実施例の変形例に
よる半導体装置の構造を示す図である。本実施例では、
第１の実施例による薄膜製造方法により形成したイリジ
ウム薄膜を半導体装置に応用する例として、イリジウム
薄膜を下部電極とする薄膜キャパシタの構造及び製造方
法について示す。

【００４１】始めに、本実施例による半導体装置の構造
を図６を用いて説明する。シリコン基板４０上に形成さ
れた絶縁膜４２上には、イリジウム薄膜４４と酸化イリ
ジウム薄膜４６が順次積層して形成された下部電極４８
が形成されている。下部電極４８上には、ＳｒＴｉＯ₃
により形成されたキャパシタ誘電体膜５０が形成されて
いる。キャパシタ誘電体膜５０上には、ＴｉＮにより形
成された上部電極５２が形成されている。このようにし
て形成されたキャパシタ上には、絶縁膜５４が形成され
ており、絶縁層５４に形成されたスルーホール５６に
は、上部電極５２、下部電極４８に接続する配線層５８
が形成されている。

【００４２】次に、本実施例による半導体装置の製造方
法を図７を用いて説明する。まず、絶縁膜４２が形成さ
れたシリコン基板４０上に、下部電極４８となるイリジ
ウム薄膜４４を、Ｉｒ（ＤＰＭ）₃を原料に用いたＣＶ
Ｄ法により堆積する。イリジウム薄膜４４の成膜条件
は、例えば、昇華温度を１５０℃、キャリアガスである
Ａｒガスの流量を３００ｓｃｃｍ、Ｈ₂ガスの流量を１
００〜３００ｓｃｃｍ、基板温度５００〜６００℃、成
膜圧力１〜１０Ｔｏｒｒ、成膜速度１０ｎｍ／ｍｉｎ、
膜厚１００ｎｍとする。

【００４３】次いで、このようにして成膜したイリジウ
ム薄膜４４の表面を、例えばＲＴＡ（短時間アニール：
Rapid Thermal Annealing）法を用いて酸化し、膜厚３
０〜５０ｎｍ程度の酸化イリジウム薄膜４６を形成す
る。ＲＴＡ条件は、例えば、処理温度６００℃、処理時
間１０〜２０秒とする。続いて、通常のリソグラフィー
技術とイオンミリング技術により、イリジウム薄膜４４
と酸化イリジウム薄膜４６とからなる積層膜をパターニ
ングし、下部電極４８を形成する。

【００４４】その後、スパッタ法により、キャパシタ誘
電体膜５０となるＳｒＴｉＯ₃膜を堆積する。スパッタ
条件は、例えば、ターゲットにＳｒＴｉＯ₃を、スパッ
タガスに１０％のＯ₂を含むＡｒガスを用い、成長真空
度１０ｍＴｏｒｒ、基板温度４５０℃、膜厚１００ｎｍ
とする。次いで、スパッタ法により、上部電極５２とな
るＴｉＮ膜を堆積する。スパッタ条件は、例えば、ター
ゲットにＴｉを、スパッタガスに２０％のＮ₂を含むＡ
ｒガスを用い、成長真空度１０ｍＴｏｒｒ、基板温度２
００℃、膜厚１００ｎｍとする。

【００４５】続いて、反応性イオンエッチング法によ
り、ＴｉＮ膜を加工して上部電極５２をパターニングす
る（図７（ａ））。エッチング条件は、例えば、エッチ
ングガスにＣｌ₂を用い、圧力２００ｍＴｏｒｒ、基板
温度６０℃、投入電力２００Ｗとする。その後、通常の
リソグラフィー技術によりレジスト６０のパターニング
を行った後、ウェットエッチングによりＳｒＴｉＯ₃膜
をパターニングしてキャパシタ誘電体膜５０とする（図
７（ｂ））。

【００４６】次いで、このように形成されたキャパシタ
上にＣＶＤ法により絶縁膜５４を堆積する。成膜条件
は、例えば、反応ガスにＳｉＨ₄とＮ₂ＯとＮ₂との混合
ガスを用い、圧力１Ｔｏｒｒ、成膜速度１３０ｎｍ／ｍ
ｉｎ、基板温度３２０℃、投入電力２０Ｗ、膜厚２５０
ｎｍとする。続いて、下部電極４８と上部電極５２から
配線を引き出すためのスルーホール５６を絶縁膜５４に
開口する（図７（ｃ））。スルーホール形成には反応性
イオンエッチングを用いる。エッチング条件は、例え
ば、反応ガスとしてＣＦ₄とＣＨＦ₃との混合ガスを用
い、圧力２００ｍＴｏｒｒ、エッチングレート７０ｎｍ
／ｍｉｎ、基板温度４０℃、投入電力２００Ｗとする。

【００４７】その後、配線層５８となるＡｌをスパッタ
法により成膜し、パターニングすることにより配線層５
８を形成する（図７（ｄ））。スパッタ条件は、例え
ば、スパッタガスにＡｒを用い、圧力１ｍＴｏｒｒ、成
膜速度６００ｎｍ／ｍｉｎ、基板温度を室温、投入電力
７ｋＷ、膜厚６００ｎｍとする。エッチング条件は、例
えば、エッチングガスにＣｌ₂を用い、圧力２００ｍＴ
ｏｒｒ、エッチングレート５００ｎｍ／ｍｉｎ、基板温
度４０℃、投入電力２００Ｗとする。

【００４８】このようにして形成した薄膜キャパシタの
リーク特性の評価を行った結果、面積１００×１００μ
ｍ²のキャパシタの上部電極５２と下部電極４８との間
に１０Ｖのバイアスを印加した際のリーク電流は１×１
０^-6ｃｍ^-2であった。また、キャパシタ誘電体膜５０の
有する比誘電率は２００であり、比誘電率が高くリーク
特性に優れたキャパシタを形成することができた。

【００４９】このように、本実施例によれば、Ｉｒ（Ｄ
ＰＭ）₃を原料に用いたＣＶＤ法により成膜したイリジ
ウム薄膜によりキャパシタ電極を形成したので、ＳｒＴ
ｉＯ ₃等の高誘電性材料を誘電体膜として用いたキャパ
シタを形成することができる。なお、上記実施例では薄
膜キャパシタを単体で形成したが、他のデバイスに上記
キャパシタを適用してもよい。

【００５０】例えば、図８に示すようにＤＲＡＭのキャ
パシタに適用することができる。即ち、素子分離膜６２
により画定されたシリコン基板４０上の素子領域には、
ソース拡散層６４と、ドレイン拡散層６６と、ゲート電
極６８とにより構成された転送トランジスタＴｒが形成
されている。ドレイン拡散層６６上には、ビット線を構
成する配線層７０が形成されている。転送トランジスタ
Ｔｒが形成されたシリコン基板４０上には、ソース拡散
層６４上にスルーホール７２が形成された層間絶縁膜５
４が形成されている。

【００５１】層間絶縁膜７４上には、バリア層７６を介
して、イリジウムにより形成された下部電極４８と、Ｓ
ｒＴｉＯ₃により形成されたキャパシタ誘電体膜５０
と、ＴｉＮにより形成された上部電極５２とを有するキ
ャパシタＣが形成されている。下部電極４８は、バリア
層７６と、スルーホール７２に埋め込まれた導電性のプ
ラグ７８とを介してソース拡散層６４に接続されてい
る。また、キャパシタＣ上には層間絶縁膜８０が形成さ
れており、その上部には配線層８２が形成されている。

【００５２】このようにして、１トランジスタ、１キャ
パシタにより構成されるＤＲＡＭを形成することができ
る。また、イリジウム薄膜はＣＶＤ法により堆積するの
で、段差部における被覆性にも優れている。従って、図
８に示すプレーナー型のキャパシタでなくてもよい。例
えば、図９に示すように単純スタック構造のキャパシタ
を構成することができる。

【００５３】また、上記の実施例では、下部電極４８と
してイリジウム薄膜４４と酸化イリジウム薄膜４６との
積層膜を用い、キャパシタ誘電体膜５０としてＳｒＴｉ
Ｏ₃膜を用い、上部電極５２としてＴｉＮ膜を用いた
が、これらに限定されるものではない。例えば、キャパ
シタ誘電体膜５０としてはＳｒＴｉＯ₃の代わりに、
（Ｂａ，Ｓｒ）ＴｉＯ₃を用いてもよいし、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ₃等を用いてもよい。

【００５４】また、下部電極４８は、図１０（ａ）に示
すようにイリジウム薄膜４４のみで形成してもよい。ま
た、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃等、酸化イリジウム薄膜４
６と反応する材料をキャパシタ誘電体膜５０として用い
る場合には、下部電極４８は、図１０（ｂ）に示すよう
にイリジウム薄膜４４とＰｔ（プラチナ）膜４７との積
層膜により形成してもよいし、図１０（ｃ）に示すよう
にイリジウム薄膜４４と酸化イリジウム薄膜４６とＰｔ
（プラチナ）膜４７との積層膜により形成してもよい。

【００５５】また、上部電極５２を下部電極４８と同一
の構造にしてもよい。なお、積層膜により上部電極５２
を形成する場合には、各層の積層順を下部電極４８と逆
にすることにより構成すればよい。また、上記実施例で
は、イリジウム薄膜４４の表面を酸化することにより酸
化イリジウム薄膜４６を形成したが、第１の実施例で示
したように、Ｉｒ（ＤＰＭ）₃を用いたＣＶＤ法により
成膜してもよい。

【００５６】

【発明の効果】以上の通り、本発明によれば、Ｉｒ（Ｄ
ＰＭ）₃を原料に用いたＣＶＤ法によりイリジウム薄
膜、酸化イリジウムを成膜するので、表面凹凸がある下
地基板上にも、被覆性に優れたイリジウム薄膜及び酸化
イリジウム薄膜を形成することができる。

【００５７】また、従来のＩｒ（ａｃａｃ）₃を原料に
用いた成膜方法と比較して、膜厚のばらつきを小さく抑
えることができる。また、成膜する基板温度を５００〜
６００℃の温度に設定すれば、良質のイリジウム薄膜又
は酸化イリジウム薄膜を形成することができる。また、
成膜室の反応圧力を１〜２０Ｔｏｒｒに設定すれば、良
質のイリジウム薄膜及び酸化イリジウム薄膜を形成する
ことができる。

【００５８】また、イリジウム薄膜成膜の際に、成膜室
内に水素ガスを導入すれば、膜中への炭素の混入が少な
いイリジウム薄膜を形成できるので、イリジウム薄膜の
抵抗率を大幅に減少することができる。また表面の平坦
性を改善することができる。また、水素ガスの分圧を
０．１〜１４Ｔｏｒｒに設定すれば、上記の効果を得る
ことができる。

【００５９】また、酸化イリジウム薄膜を成膜する際に
成膜室に導入する酸素ガスの分圧を０．５〜１６Ｔｏｒ
ｒに設定すれば、良質の酸化イリジウム薄膜を形成する
ことができる。また、上記の薄膜形成方法により膜厚ば
らつきが小さく良質なイリジウム薄膜又は酸化イリジウ
ム薄膜を形成するので、半導体装置の信頼性等を向上す
ることができる。

【００６０】また、上記のイリジウム薄膜は、上部電極
と、誘電体膜と、下部電極とが順次積層して形成された
キャパシタを有する半導体装置に適用することができ
る。また、上記の半導体装置において、上部電極又は下
部電極には、イリジウム薄膜と酸化イリジウム薄膜との
積層膜を適用することができる。また、上記の半導体装
置において、上部電極又は下部電極には、イリジウム薄
膜とプラチナ薄膜との積層膜を適用することができる。

【００６１】また、上記の半導体装置において、上部電
極又は下部電極には、イリジウム薄膜と、酸化イリジウ
ム薄膜と、プラチナ薄膜との積層膜を適用することがで
きる。。また、上記の半導体装置において、酸化イリジ
ウム薄膜を上記の薄膜形成方法により形成すれば、良質
な酸化イリジウム薄膜を形成できるので、半導体装置の
信頼性等を向上することができる。

【００６２】また、上記の薄膜形成方法によりイリジウ
ム薄膜又は酸化イリジウム薄膜を形成すれば、良質な半
導体装置を製造することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例による薄膜形成方法に用
いたＣＶＤ装置の概略図である。

【図２】本発明の第１の実施例による薄膜形成方法によ
り形成したイリジウム薄膜及び酸化イリジウム薄膜にお
けるＸ線回折スペクトルである。

【図３】成膜時間に対するイリジウム薄膜の膜厚変化を
示すグラフである。

【図４】水素分圧とイリジウム薄膜の抵抗率との関係を
示すグラフである。

【図５】水素分圧とイリジウム薄膜の表面凹凸性との関
係を示すグラフである。

【図６】本発明の第２の実施例による半導体装置の構造
を示す図である。

【図７】本発明の第２の実施例による半導体装置の製造
方法を示す工程断面図である。

【図８】本発明の第２の実施例の変形例による半導体装
置の構造を示す図（その１）である。

【図９】本発明の第２の実施例の変形例による半導体装
置の構造を示す図（その２）である。

【図１０】本発明の第２の実施例の変形例による半導体
装置の構造を示す図（その３）である。

【図１１】従来の薄膜形成方法を説明する図である。

【符号の説明】

１０…成膜室１２…真空ポンプ１４…基板１６…サセプタ１８…ガス供給配管２０…ガス供給配管２２…シャワーヘッド２４…ガス制御装置２６…原料容器２８…恒温槽３０…ガス供給配管３２…ヒータ４０…シリコン基板４２…絶縁膜４４…イリジウム薄膜４６…酸化イリジウム薄膜４７…プラチナ膜４８…下部電極５０…キャパシタ誘電体膜５２…上部電極５４…絶縁膜５６…スルーホール５８…配線層６０…レジスト６２…素子分離膜６４…ソース拡散層６６…ドレイン拡散層６８…ゲート電極７０…配線層７２…スルーホール７４…層間絶縁膜７６…バリア層７８…プラグ８０…層間絶縁膜８２…配線層８４…成膜室８６…ターゲット８８…基板９０…直流電源９２…Ａｒガス供給配管９４…基板保持部９６…ヒータ９８…排気口

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１２年１０月６日（２０００．１０．
６）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】発明の名称

【補正方法】変更

【補正内容】

【発明の名称】半導体装置

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】

【課題を解決するための手段】上記目的は、一導電型の
半導体基板上にゲート絶縁膜を介して形成され、ワード
線に接続されるＭＩＳトランジスタのゲート電極と、前
記ゲート電極の両側の前記半導体基板中に形成された前
記ＭＩＳトランジスタのソース・ドレインとなる反対導
電型の拡散層と、前記拡散層の一方に接続されたビット
線と、前記ＭＩＳトランジスタを含む前記半導体基板上
に形成された絶縁膜と、前記絶縁膜に形成され前記拡散
層の他方に達するコンタクトホールと、前記コンタクト
ホール内に埋め込まれた埋め込み導電層と、前記埋め込
み導電層を含む前記絶縁膜上に形成され、前記埋め込み
導電層に電気的に接続されたバリア層と、前記バリア層
上に形成されたイリジウム薄膜と、前記イリジウム薄膜
上に形成された酸化イリジウム薄膜と、前記酸化イリジ
ウム薄膜上に形成されたプラチナ膜とを含む下部電極
と、前記下部電極表面に形成されたキャパシタ絶縁膜
と、前記キャパシタ絶縁膜表面に形成された上部電極と
を有することを特徴とする半導体装置により達成され
る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】削除

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】削除

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１３

【補正方法】削除

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】削除

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００１５

【補正方法】削除

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００３３

【補正方法】変更

【補正内容】

【００３３】このようにＩｒ（ａｃａｃ）₃を用いた場
合に膜厚ばらつきが大きいのは、Ｉｒ（ａｃａｃ）₃が
安定した昇華特性を得られないからである。即ち、昇華
特性が安定していなければ成膜室１０に導入される原料
ガスの供給量が変動し、原料ガスの供給量に依存する成
膜速度は変化するので、膜厚がばらついてしまう。ま
た、Ｉｒ（ａｃａｃ）₃を用いた場合には、２０時間以
上の稼働により膜厚が減少するが、これはＩｒ（ａｃａ
ｃ）₃の劣化によるものである。時間の経過とともに有
機金属原料であるＩｒ（ＤＰＭ） ₃やＩｒ（ａｃａｃ）₃
は劣化するが、その劣化の速度は主に温度に起因する。
このため、昇華温度の高いＩｒ（ａｃａｃ）₃ではＩｒ
（ＤＰＭ）₃と比較して劣化が早く、膜厚の減少をもた
らすのである。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/105 Ｈ０１Ｌ 27/10 ４４４Ｃ 27/108 ６２１Ｚ 21/8242 ６５１

Claims

【特許請求の範囲】

【請求項１】Ｉｒ（ＤＰＭ）₃を原料に用いた化学気
相成長法により、イリジウム薄膜又は酸化イリジウム薄
膜を成膜することを特徴とする薄膜形成方法。
【請求項２】請求項１記載の薄膜形成方法において、前記イリジウム薄膜又は前記酸化イリジウム薄膜を成膜
する基板を、５００〜６００℃の温度に加熱することを
特徴とする薄膜形成方法。
【請求項３】請求項１又は２記載の薄膜形成方法にお
いて、前記イリジウム薄膜又は前記酸化イリジウム薄膜を成膜
する成膜室の反応圧力を１〜２０Ｔｏｒｒに設定するこ
とを特徴とする薄膜形成方法。
【請求項４】請求項１乃至３のいずれかに記載の薄膜
形成方法において、前記イリジウム薄膜を成膜する際には、前記イリジウム
薄膜を成膜する成膜室に水素ガスを導入することを特徴
とする薄膜形成方法。
【請求項５】請求項４記載の薄膜形成方法において、前記水素ガスの分圧が０．１〜１４Ｔｏｒｒであること
を特徴とする薄膜形成方法。
【請求項６】請求項１乃至３のいずれかに記載の薄膜
形成方法において、前記酸化イリジウム薄膜を成膜する際には、前記酸化イ
リジウム薄膜を成膜する成膜室に、酸素ガスを０．５〜
１６Ｔｏｒｒの分圧で導入することを特徴とする薄膜形
成方法。
【請求項７】請求項１乃至６のいずれかに記載の薄膜
形成方法により形成されたイリジウム薄膜又は酸化イリ
ジウム薄膜を有することを特徴とする半導体装置。
【請求項８】上部電極と、誘電体膜と、下部電極とが
順次積層して形成されたキャパシタを有する半導体装置
において、前記上部電極又は前記下部電極は、請求項１乃至５のい
ずれかに記載の薄膜形成方法により成膜されたイリジウ
ム薄膜を有することを特徴とする半導体装置。
【請求項９】請求項８記載の半導体装置において、前記上部電極又は前記下部電極は、前記イリジウム薄膜
と、酸化イリジウム薄膜との積層膜であることを特徴と
する半導体装置。
【請求項１０】請求項８記載の半導体装置において、前記上部電極又は前記下部電極は、前記イリジウム薄膜
とプラチナ薄膜との積層膜であることを特徴とする半導
体装置。
【請求項１１】請求項８記載の半導体装置において、前記上部電極又は前記下部電極は、前記イリジウム薄膜
と、酸化イリジウム薄膜と、プラチナ薄膜との積層膜で
あることを特徴とする半導体装置。
【請求項１２】請求項９又は１１記載の半導体装置に
おいて、前記酸化イリジウム薄膜は、請求項１、２、３又は６記
載の薄膜形成方法により形成された酸化イリジウム薄膜
であることを特徴とする半導体装置。
【請求項１３】請求項１乃至６のいずれかに記載の薄
膜形成方法によりイリジウム薄膜又は酸化イリジウム薄
膜を形成する工程を有することを特徴とする半導体装置
の製造方法。