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EP1242827A1 - Verfahren und vorrichtung zum testen von leiterplatten - Google Patents

Verfahren und vorrichtung zum testen von leiterplatten

Info

Publication number
EP1242827A1
EP1242827A1 EP00964256A EP00964256A EP1242827A1 EP 1242827 A1 EP1242827 A1 EP 1242827A1 EP 00964256 A EP00964256 A EP 00964256A EP 00964256 A EP00964256 A EP 00964256A EP 1242827 A1 EP1242827 A1 EP 1242827A1
Authority
EP
European Patent Office
Prior art keywords
circuit board
test
tested
contact arrangement
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
EP00964256A
Other languages
English (en)
French (fr)
Inventor
Manfred Prokopp
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ATG Luther and Maelzer GmbH
Original Assignee
ATG Test Systems GmbH and Co KG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ATG Test Systems GmbH and Co KG filed Critical ATG Test Systems GmbH and Co KG
Publication of EP1242827A1 publication Critical patent/EP1242827A1/de
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/2806—Apparatus therefor, e.g. test stations, drivers, analysers, conveyors
    • G01R31/2808—Holding, conveying or contacting devices, e.g. test adapters, edge connectors, extender boards
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2801—Testing of printed circuits, backplanes, motherboards, hybrid circuits or carriers for multichip packages [MCP]
    • G01R31/2805—Bare printed circuit boards

Definitions

  • the present invention relates to a method and an apparatus for testing printed circuit boards.
  • Devices for testing printed circuit boards in particular bare printed circuit boards, can basically be divided into two groups, namely the finger tester and the parallel tester.
  • Finger testers are devices in which the individual circuit board test points of a circuit board to be tested are sequentially scanned by moving a test probe arranged on a carriage over the circuit board to be tested, whereby it can be positioned in each case via a circuit board test point to be scanned, which is then contacted by means of a probe , Such a finger tester has at least two test probes so that it can contact a conductor track of the circuit board to be tested at two circuit board test points and can check the section in between whether there is an interruption or a short circuit.
  • a finger tester is described, for example, in EP 0 468 153 A1.
  • the advantages of the finger testers are that they are very flexible and that different types of printed circuit boards can be tested without any mechanical modifications being necessary.
  • any type of circuit board can be tested with Fingertester ⁇ .
  • Parallel testers are test devices which, by means of a contact arrangement, which is usually represented by an adapter, all or at least most Contact the contact points of a circuit board to be tested at the same time. Such parallel testers are preferably used for testing bare printed circuit boards because they can be used to scan a large number of circuit board test points quickly and reliably.
  • the parallel testers are therefore preferred for high-volume production because they can achieve high throughput.
  • printed circuit boards are often provided with several panels or panels, i.e. they have areas with identical conductor track structures. After the test, these printed circuit boards are mechanically split into the individual panels, so that many small printed circuit boards, each with an embodiment of the specific conductor structure, are produced from a large circuit board with many panels.
  • each use is therefore individually connected to the contact arrangement of the printed circuit board to be tested and testing. So that all the benefits of the circuit board are tested, a so-called step procedure is carried out, in which the individual benefits are brought into contact in succession with the contact arrangement of the parallel tester. It is possible that the printed circuit board is shifted by one use on the parallel tester, or that the printed circuit board is held by a frame that stands still during the entire process, and the adapter of the parallel tester is successively placed on the individual uses.
  • the contact surface of a printed circuit board test point has a diameter of 0.1 mm, this means that with a deviation of 0.1 mm or more from the target or ideal position, no contact with a test contact adjusted to the ideal position is possible.Therefore, it is usually practically not possible to contact several uses of a large-area circuit board with small circuit board test points with a single adapter has been shown that circuit boards whose warping gr is larger than 30% of the diameter of the smallest circuit board test point, cannot be fully tested with a parallel tester.
  • an electrical measuring process can also be carried out, in which, for example, predetermined reference marks are scanned on the circuit board to be tested, and if a corresponding deviation of the actual position from the target position is determined, this can be done by moving the circuit board or of the adapter can be compensated.
  • predetermined reference marks are scanned on the circuit board to be tested, and if a corresponding deviation of the actual position from the target position is determined, this can be done by moving the circuit board or of the adapter can be compensated.
  • the invention has for its object to provide a method and an apparatus for testing printed circuit boards by means of a parallel tester, which allow even large-area printed circuit boards to be completely and correctly contacted with the contact arrangement of the parallel tester with a delay and / or an offset.
  • a parallel tester has a contact arrangement with several test contacts for simultaneous contacting of several circuit board test points of the circuit board to be tested.
  • the process comprises the following steps: Placing a circuit board to be tested on the contact arrangement so that at least circuit board test points of a first area of the circuit board to be tested are in contact with test contacts of a first area of the contact arrangement, carrying out a first test measurement process in this first area,
  • the deviations in the positions of the circuit board test points caused by a warpage and / or an offset from the corresponding circuit board test points of an ideal circuit board which has no warpage and no offset can be measured optically and / or electrically.
  • the displacement can be carried out manually or automatically, an automatic displacement being expedient due to the small displacement paths, which are usually fractions of a millimeter.
  • the PCB to be tested or the adapter can be moved.
  • aids that allow the exact setting of such small displacement paths.
  • Such an aid is known, for example, from EP 0 831 332 A1, from which an adapter emerges which has two superimposed layers of printed circuit boards, the contact pins being guided with one printed circuit board and the test specimen to be tested with the other printed circuit board.
  • the method according to the invention can be used particularly advantageously for testing printed circuit boards with several uses, each use forming a circuit board area to be tested separately and after each test measurement process in which one use is tested, the printed circuit board to be tested is aligned with respect to another use.
  • the method according to the invention for testing printed circuit boards by means of a parallel tester can be optimized in such a way that the largest possible area is tested with each test measurement process.
  • Such a process comprises the following steps:
  • FIG. 1 schematically shows a test device in a sectional view with an adapter resting on a basic grid for contacting a circuit board to be tested
  • Fig. 2 is a circuit board to be tested in plan view with multiple benefits
  • Fig. 3 shows another circuit board to be tested.
  • Fig. 1 shows schematically simplified a device 1 according to the invention for testing printed circuit boards in a sectional view.
  • the test device 1 has an adapter 2, which rests on a basic grid 3 of the test device 1.
  • the basic grid 3 has contact surfaces arranged in a regular grid, which are electrically connected to the test circuit (not shown).
  • the adapter 2 is used to convert the regular grid of the basic grid 3 to the pattern of the circuit board test points 4 (FIGS. 2, 3) of a circuit board 5 to be tested.
  • the adapter 2 is formed from a plurality of layers 6, which are arranged parallel to one another at a distance from one another and consist of a plastic plate.
  • the adapter layers 6 are held by a frame 7.
  • the adapter layers 6 are provided with bores into which test pins or test needles 8 are inserted.
  • the test needles extend from the bottom of the adapter to the top of the adapter and protrude a bit both on the bottom and on the top, so that they can electrically connect the contact fields of the basic grid 3 with the circuit board test points 4 of a circuit board 5 to be tested ,
  • the test pins 8 can be arranged obliquely with respect to a line perpendicular to the basic grid 3, whereby the basic grid 3 formed in a uniform grid is converted to the irregular grid of the printed circuit board test points 4.
  • the upper ends of the test pins 8 form test contacts which are arranged exactly in the pattern of the circuit board test points of an ideal circuit board to be tested. Such an ideal printed circuit board has no warpage and no offset.
  • the test pins 8 can be designed as test pins with a resilient element or as rigid needles. If 2 rigid needles are used in the adapter, it is expedient that a full grid cassette is inserted between the adapter 2 and the basic grid field 3. Such a full grid cassette corresponds in construction essentially that of the adapter, whereby instead of the inclined test pins, test pins arranged parallel to one another are provided, which are provided with a resilient section, so that the test pins of the full grid cassette ensure a length compensation of the test pins and test needles standing on one another to avoid unevenness to be able to compensate for the circuit board 5 to be tested.
  • an adjusting device 9 is arranged in the inner region of the adapter 2, which has an adjusting pin 10 protruding on the upper side of the adapter 2.
  • the adjusting device 9 has a movement mechanism which can move the adjusting pin 10 by an exactly adjustable, predetermined displacement path in the plane of the circuit board to be tested.
  • the adjustment pin 10 can be moved in both the X and Y directions.
  • Such an adjustment device is described, for example, in EP 0 831 332 A1.
  • An adapter 2 preferably has two such adjustment devices 9, which are arranged, for example, at opposite corners of the adapter.
  • the adjustment pins 10 each engage in a fitting recess 11 of a circuit board 5 to be tested.
  • a printed circuit board resting on the adapter 2 can be displaced by actuating the adjusting device 9.
  • a camera 12 is arranged, which is aligned with the printed circuit board 5 and whose viewing angle 13 is preferably dimensioned such that the entire area of a printed circuit board 5 to be tested can be detected with the camera 12.
  • FIG. 2 The functioning of the test device shown in FIG. 1 is explained below using a printed circuit board which is shown in FIG. 2.
  • This circuit board 5 has four panels 14 or panels 14. These panels 14 all have the same conductor track structure with the same arrangement of conductor tracks and circuit board test points 4.
  • Typical applications for such circuit boards with several Benefits 14 are, for example, the production of circuit boards for portable telephones, the individual circuit boards of which are very small, which is why several can be formed simultaneously on a circuit board in the usual format.
  • these circuit boards or circuit boards have a very dense arrangement of conductor tracks and a correspondingly high density at very small circuit board test points 4.
  • the diameter of the smallest contact points of a circuit board to be tested is 100 ⁇ m, it is necessary with conventional parallel testers that the deviations of the circuit board test points from the ideal position are not greater than +/- 30 ⁇ m. Such small deviations can often not be maintained, especially with large-area printed circuit boards. If you want to reduce the area of the circuit board test points even further, even closer tolerances for the deviations of the circuit board test points from the ideal position must be specified in conventional parallel testers.
  • the circuit board 5 to be tested is divided into several test areas I to IV.
  • each test area comprises exactly one benefit 14.
  • the circuit board 5 is placed on the adapter 2 such that the adjustment pins 10 of the adjustment devices 9 engage in the two fitting recesses 11 of the circuit board 5.
  • the pattern of the circuit board test points 4 of the circuit board 5 is scanned with the camera 12.
  • the deviations of the circuit board test points of a first test area (for example I) from the position of the corresponding test contacts formed by the test pins 8 of the adapter 2 are determined. This determination is carried out by means of a computer which is suitable for optical signal processing. Both the length and the direction of the deviation are determined.
  • the two adjustment devices 9 are actuated in such a way that the circuit board 5 with the test area 1 is exactly aligned with the test contacts or the test pins 8 of the corresponding area of the adapter 2.
  • the actual measuring process can now be carried out in a manner known per se, in which the individual conductor tracks of the test area I are tested for interruptions and short circuits.
  • the position of the circuit board 5 is again detected by the camera 12 and the deviations of the circuit board test points 4 of a second test area (e.g. II) with respect to the corresponding test contacts of the adapter 2 are determined.
  • the printed circuit board 5 is then moved in such a way that these deviations are eliminated, that is to say that the printed circuit board test points 4 of the second test area II are arranged exactly on the test pins 8 of the corresponding area of the adapter 2.
  • the test measurement process can then be carried out for the second test area.
  • This sequence of process steps, detecting the position of the printed circuit board, determining the deviations of the printed circuit board test points 4 with respect to the corresponding contact points of the adapter 2, moving the printed circuit board 5 to eliminate these deviations, carrying out the test measurement process is carried out repeatedly for the further test areas III and IV. Since each test area is individually adjusted with the method according to the invention, a large-area printed circuit board with small, very densely arranged contact points can be tested on a parallel tester, since the deviations of the printed circuit board test points from the ideal position within a test area are generally small and they can be found over the entire range Length of the circuit board can be compensated for deviations by moving the circuit board between the individual test measurements.
  • the circuit board 5 to be tested is thus readjusted between individual measurement processes by moving the circuit board with respect to the adapter.
  • Such a movement can easily be automated and the corresponding displacement paths are very short, which is why the entire test of a printed circuit board can be carried out much faster in comparison to the test methods with known finger testers.
  • the method according to the invention in a test device for testing a printed circuit board on both sides, in which a printed circuit board to be tested is inserted between two adapters during the test process.
  • a test device for testing a printed circuit board on both sides, in which a printed circuit board to be tested is inserted between two adapters during the test process.
  • no optical scanning can take place in the test device with which the majority of the circuit board is scanned.
  • reference marks can be attached to the circuit board to be tested, which are scanned either electrically - by means of further reference test contacts - or optically - by means of light guides.
  • Such scanning devices are known from the prior art. These can be in the adapter can be integrated. They can be used for both one-sided and two-sided tests.
  • the circuit board test points can be scanned by the test contacts, and the position of the circuit board and the deviations of the circuit board test points from the ideal position can be determined from the pattern of the contactable or non-contactable circuit board test points.
  • the circuit board 5 is divided into three areas I, II and III for a measurement process.
  • the circuit board 5 has conductor tracks 13a, which each lie only in one of the regions, conductor tracks 13b, which extend across the boundary between two regions, and conductor tracks 13c, which extend over the entire circuit board 5.
  • Reference marks 15 which are designed as electrically conductive contact points, are arranged in the individual regions.
  • the deviations of the circuit board test points 4 of these two areas from the ideal position are determined using the reference marks 15 of the areas I and II and the circuit board 5 is shifted such that the two areas I and II can be contacted faultlessly with the corresponding test contacts of the contact arrangement formed by the test pins.
  • a test measurement process is then formed for the two areas I and II, which represent a first test area.
  • all conductor tracks 13a, 13b, which are completely in the two the areas I and II lie and the sections of the conductor tracks 13b, 13c which are located in these two areas are tested.
  • two overlapping test areas consisting of areas I and II and areas II and III, are tested in succession in the two test measurement processes.
  • the overlapping area is area II.
  • test areas of the two test measurement processes must be selected such that a conductor track - e.g. 13c -, which extends over several test areas, each has a circuit board test point 4 in the overlapping areas of the test area, so that it is ensured that all sections of this conductor track can be tested in the test measurement processes.
  • the printed circuit board shown in Fig. 3 is used only for illustration.
  • more than two test areas to be tested in succession are to be provided for a large-area printed circuit board, the principle of the overlapping areas being the same in each case, namely that the conductor tracks, which extend over several of these test areas, are in each case in the overlapping sections of the test areas PCB test point 4 must have.
  • This condition can be met by skillfully selecting the individual areas.
  • the method according to the invention can be further optimized in such a way that the largest possible test area is tested with each test measurement process. This minimizes the number of test measurements. Since the adapter is pressed against the test specimen during each test measurement process, the number of pressure phases during which the test specimen can be damaged is also kept low.
  • the deviations of the circuit board test points of the entire circuit board to be tested from the target positions are determined either optically or electrically before the test measurement process.
  • determining the deviations electrically e.g. all reference marks 15 are scanned and the deviations of the circuit board test points of all areas of the circuit board are determined therefrom.
  • the circuit board data in particular the size of the circuit board test points and their link structure, it can be calculated at which position of the circuit board to be tested on the adapter, which circuit board test points are in contact with the test contacts of the adapter.
  • the arrangement of the test contacts is known since the individual test contacts are arranged at the desired position of the lyre test points of an ideal printed circuit board.
  • Conductor tracks that end at larger circuit board test points can be shifted by a correspondingly larger path or compensate for larger deviations.
  • the test program controls the insertion and displacement of the circuit board to be tested between the individual test measurement processes in such a way that the circuit board is brought into the precalculated arrangements or positions for the individual test measurement processes.

Landscapes

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Abstract

Die Erfindung betrifft ein Verfahren und eine Vorrichtung zum Testen von Leiterplatten (5) mittels eines Paralleltesters, der eine Kontaktanordnung mit mehreren Testkontakten zum gleichzeitigen Kontaktieren mehrerer Leiterplattentestpunkte (4) einer zu testenden Leiterplatte aufweist, wobei das Verfahren folgende Schritte umfasst:- Auflegen einer zu testenden Leiterplatte auf die Kontaktanordnung, so dass zumindest Leiterplattentestpunkte eines ersten Bereichs (I) einer zu testenden Leiterplatte mit Testkontakten eines ersten Bereichs der Kontaktanordnung in Kontakt stehen, - Durchführen eines ersten Testmessvorgangs in diesem ersten Bereich, - Verschieben der zu testenden Leiterplatte bzgl. der Kontaktanordnung um einen vorbestimmten Verschiebeweg, so dass zumindest Leiterplattentestpunkte eines zweiten Bereichs der zu testenden Leiterplatte mit Testkontakten eines zweiten Bereichs (II) der Kontaktanordnung in Kontakt stehen, - Durchführen eines zweiten Testmessvorgangs in diesem zweiten Bereich. Mit dem erfindungsgemössen Verfahren können Leiterplatten mit einem Verzug und/oder einem Versatz mit einem Paralleltester getestet werden.

Description

Verfahren und Vorrichtung zum Testen von Leiterplatten
Die vorliegende Erfindung betrifft ein Verfahren und eine Vorrichtung zum Testen von Leiterplatten.
Vorrichtungen zum Testen von Leiterplatten, insbesondere unbestückten Leiterplatten, können grundsätzlich in zwei Gruppen eingeteilt werden, nämlich den Fingertestern und den Paralleltestern.
Fingertester sind Vorrichtungen, bei welchen die einzelnen Leiterplattentestpunkte einer zu prüfenden Leiterplatte sequentiell abgetastet werden, indem eine an einem Schlitten angeordnete Prüfsonde über der zu testenden Leiterplatte verfahren wird, wobei sie über jeweils einen abzutastenden Leiterplattentestpunkt positioniert werden kann, der dann mittels einer Sonde kontaktiert wird. Ein derartiger Fingertester weist zumindest zwei Prüfsonden auf, so daß er eine Leiterbahn der zu testenden Leiterplatte an zwei Leiterplattentestpunkten kontaktieren kann und den dazwischen liegenden Abschnitt prüfen kann, ob darin eine Unterbrechung oder ein Kurzschluss vorliegt.
Ein Fingertester ist beispielsweise in der EP 0 468 153 A1 beschrieben. Die Vorzüge der Fingertester liegen darin, daß sie sehr flexibel sind und unterschiedlichste Arten von Leiterplatten getestet werden können, ohne daß hierbei irgendwelche mechanische Umbauten notwendig sind. Zudem können mit Fingertesterπ alle beliebigen Leiterplattentypen getestet werden.
Paralleltester sind Prüfvorrichtungen, die mittels einer Kontaktanordnung, die in der Regel durch einen Adapter dargestellt wird, alle oder zumindest die meisten Kontaktstellen einer zu prüfenden Leiterplatten gleichzeitig kontaktieren. Derartige Paralleltester werden bevorzugt zum Testen von unbestückten Leiterplatten verwendet, da mit ihnen eine große Anzahl von Leiterplattentestpunkten schnell und sicher abgetastet werden kann.
Die Vorteile eines Paralleltesters gegenüber einem Fingertester liegen darin, daß mit einem Paralleltester wesentlich schneller eine Leiterplatte getestet werden kann, da alle Messvorgänge im wesentlichen gleichzeitig ausgeführt werden. Jedoch muss bei einem Wechsel des Leiterplattentyps der zu testenden Leiterplatte eine neue Kontaktanordnung vorgesehen werden, was in der Regel durch die Herstellung eines neuen Adapters erfolgt.
Die Paralleltester werden deshalb bevorzugt bei der Produktion mit hohen Stückzahlen eingesetzt, da mit ihnen ein hoher Durchsatz erzielt werden kann.
Zur Erhöhung der Produktivität werden Leiterplatten oftmals mit mehreren Nutzen bzw. Panels versehen, das heißt sie weisen Bereiche mit identischen Leiterbahnstrukturen auf. Diese Leiterplatten werden nach dem Test mechanisch in die einzelnen Nutzen gespaltet, so daß aus einer großen Leiterplatte mit vielen Nutzen viele kleine Leiterplatten mit jeweils einer Ausführung der bestimmten Leiterbahnstruktur hergestellt werden.
Beim Testen großer Leiterplatten mit mehreren Nutzen mittels eines Paralleltesters können nicht alle Nutzen gleichzeitig mit einem Adapter kontaktiert werden, da die Abweichungen der Leiterplattentestpunkte von ihrer Soll-Position aufgrund von Verzügen und Versätzen oftmals so stark sind, daß oftmals kein fehlerloser Kontakt zwischen den Leiterplattentetspunkten und den Prüfkontakten des Adapters möglich ist. Diese Abweichungen summieren sich über die Länge einer zu testenden Leiterplatte, weshalb diese Probleme umso größer werden, je größer die Lei- terplatte ist und/oder je kleiner die Leiterplattentestpunkte ausgebildet sind.
Bei derartigen Leiterplatten mit mehreren Nutzen wird deshalb jeder Nutzen einzeln mit der Kontaktanordnung der zu prüfenden Leiterplatte verbunden und ge- testet. Damit alle Nutzen der Leiterplatte getestet werden, wird ein sogenanntes Stepverfahren ausgeführt, bei dem die einzelnen Nutzen aufeinanderfolgend mit der Kontaktanordnung des Paralleltesters in Kontakt gebracht werden. Hierbei ist es möglich, daß jeweils die Leiterplatte um einen Nutzen an dem Paralleltester versetzt wird, oder daß die Leiterplatte während des gesamten Vorgangs von einem Rahmen gehalten wird, der still steht, und der Adapter des Paralleltesters aufeinanderfolgend auf die einzelnen Nutzen gesetzt wird.
Das aufeinanderfolgende Testen der Nutzen ist zeitaufwendig. Zudem muss vorab die Position jedes einzelnen Nutzens exakt ermittelt werden. Der Mechanismus zum Versetzen der Leiterplatten bzw. des Adapters ist aufwendig, da er ein schnelles Versetzen der Leiterplatten bzw. des Adapters bei einer hohen Genauigkeit ermöglichen soll.
Grundsätzlich bestünde die Möglichkeit, einen Adapter zu schaffen , der gleichzeitig alle Nutzen einer Leiterplatte kontaktieren kann. Da diese mehrere Nutzen aufweisenden Leiterplatten jedoch eine beträchtlich Größe besitzen, kann die Position der einzelnen Leiterplattentestpunkte gegenüber der Soll-Position an einer idealen Leiterplatte des gleichen Leiterplattentyps („Golden Bord") erheblich durch Verzü- ge bzw. Versätze der Leiterplatte abweichen. In der Regel werden durch das Herstellungsverfahren Verzüge und Versätze an der Leiterplatte verursacht, die einige 0,1 mm betragen können. Weist die Kontaktfläche eines Leiterplattentestpunktes mit einem Durchmesser von 0,1 mm auf, so bedeutet dies, daß bei einer Abweichung von 0,1 mm oder mehr von der Soll- oder Idealposition kein Kontakt mit ei- nem auf die Idealposition justierten Testkontakt möglich ist. Deshalb ist es in der Regel praktisch nicht möglich, mit einem einzigen Adapter mehrere Nutzen einer großflächigen Leiterplatte mit kleinen Leiterplattentestpunkten zu kontaktieren. In der Praxis hat sich gezeigt, daß Leiterplatten, deren Verzug größer als 30% des Durchmessers des kleinsten Leiterplattentestpunktes ist, nicht mit einem Parallel- tester vollständig getestet werden können.
Das durch die Verzüge und Versätze erzeugte Problem beim Kontaktieren von großflächigen Leiterplatten tritt nicht nur bei Leiterplatten mit mehreren Nutzen auf, sondern auch bei großflächigen Leiterplatten, die als solche ohne Aufspaltung in mehrere Teile verwendet werden. Auch bei derartigen Leiterplatten kann durch einen Verzug bzw. einen Versatz eine Fehlkontaktierung am Adapter verursacht werden. Derartige Fehlkontaktierungen sind bei einem Verfahren zum Testen von Leiterplatten unzulässig, da sie einen sicheren Testvorgang verhindern.
Es besteht deshalb ein erheblicher Bedarf, ein Verfahren bzw. eine Vorrichtung zu schaffen, mit der ohne aufwendige Mechanik bzw. Stepmechanismen alle Leiterplattentestpunkte einer großflächigen Leiterplatte im wesentlichen gleichzeitig kontaktiert werden können. Dies ist aber aufgrund der Probleme bei der exakten Positionierung der Leiterplattentestpunkte gegenüber der Kontaktanordnung der bekannten Prüfvorrichtungen nicht möglich.
Es ist bekannt, die Position einer Leiterplatte an sich bezüglich einer Kontaktan- Ordnung eines Paralleltesters zu ermitteln und entsprechend zu korrigieren. Hierzu werden sowohl optische als auch elektrische Verfahren verwendet. Bei optischen Verfahren wird mittels einer Kamera die Leiterplattentestpunktanordnung der zu prüfenden Leiterplatte ermittelt. Ergibt sich bei dem optischen Messverfahren eine Abweichung der Anordnung der Leiterplattentestpunkte von ihrer Soll-Anordnung, so wird die Leiterplatte entsprechend auf dem Adapter verschoben.
Anstelle des optischen Messvorganges kann auch ein elektrischer Messvorgang ausgeführt werden, bei welchem beispielsweise vorbestimmte Referenzmarken an der zu prüfenden Leiterplatte abgetastet werden, und falls eine entsprechende Abweichung der Ist-Lage von der Soll-Lage festgestellt wird, kann diese durch Verschieben der Leiterplatte bzw. des Adapters ausgeglichen werden. Derartige Verfahren und Vorrichtungen sind beispielsweise in der DE 43 02 509 A1 , der JP 4038480 und der EP 0 874 243 A2 offenbart.
Es sind auch diverse Vorrichtungen bekannt, mit welchen die Leiterplatten bezüglich der Kontaktanordnung ausgerichtet werden können. Hierzu wird beispielhaft auf die DE 44 17 811 A1 , DE 43 42 654 A1 , US 4,820,975, EP 0 859 239 A2 und die EP 0 831 332 A1 verwiesen. Mit keiner dieser bekannten Vorrichtungen und Verfahren zum Testen von Leiterplatten ist es möglich, Abweichungen der Positionen der Leiterplattentestpunkte aufgrund von Verzügen und/oder Versätzen bei der Positionierung der Leiterplatte auf einen Adapter zu berücksichtigen und entsprechend zu kompensieren.
Lediglich aus der WO 94/11743 ist es bekannt, einen sogenannten Gummitranslator zu verwenden, der ein Stück gestreckt werden kann. Mit diesem Translator, der die Funktion eines herkömmlichen Adapters übernimmt, könnten grundsätzlich Leiterplatten mit Verzügen korrekt kontaktiert werden, das heißt, daß hiermit das Muster der Leiterplattentestpunkte - einschließlich des Verzuges - der zu prüfenden Leiterplatten korrekt auf ein Grundraster einer Prüfvorrichtung zum Testen von Leiterplatten umgesetzt werden könnte. Dieser Gummitranslator hat sich in der Praxis jedoch nicht bewährt. Insbesondere ist es mit so einem Translator nicht möglich, sehr kleine, eng beieinander liegende Leiterplattentestpunkte fehlerfrei zu kontaktieren, da die Kontaktnoppen des Gummitranslators nicht beliebig klein gestaltet werden können.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren und eine Vorrichtung zum Testen von Leiterplatten mittels eines Paralleltesters zu schaffen, die es erlauben, selbst großflächige Leiterplatten mit einem Verzug und/oder einem Versatz vollständig und korrekt mit der Kontaktanordnung des Paralleltesters zu kontaktieren.
Die Aufgabe wird durch ein Verfahren mit den Merkmalen des Anspruchs 1 oder 11 und durch eine Vorrichtung mit den Merkmalen des Anspruchs 13 gelöst. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Gemäß dem erfindungsgemäßen Verfahren zum Testen von Leiterplatten werden diese mit einem Paralleltester getestet. Ein solcher Paralleltester weist eine Kon- taktanordnung mit mehreren Testkontakten zum gleichzeitigen Kontaktieren mehrerer Leiterplattentestpunkte der zu testenden Leiterplatte auf. Das Verfahren umfaßt folgende Schritte: - Auflegen einer zu testenden Leiterplatte auf die Kontaktanordnung, so daß zumindest Leiterplattentestpunkte eines ersten Bereichs der zu testenden Leiterplatte mit Testkontakten eines ersten Bereichs der Kontaktanordnung in Kontakt stehen, - Durchführen eines ersten Testmeßvorgangs in diesem ersten Bereich,
- Verschieben der zu testenden Leiterplatte bezüglich der Kontaktanordnung um einen vorbestimmten Verschiebeweg, so daß zumindest Leiterplattentestpunkte eines zweiten Bereichs der zu testenden Leiterplatte mit Testkontakten eines zweiten Bereichs der Kontaktanordnung in Kontakt stehen,
- Durchführen eines zweiten Testmeßvorgangs in diesem zweiten Bereich.
Mit dem erfindungsgemäßen Verfahren werden in einem Paralleitester einzelne Bereiche der Leiterplatte aufeinanderfolgend getestet, obwohl die Kontaktanord- nung die Kontakte für alle zu testenden Leiterplattentestpunkte vorsieht. Das
Problem mit den Verzügen und Versätzen, die bei der Produktion von Leiterplatten nie vollständig vermieden werden können, wird dadurch beseitigt, daß die Leiterplatte bezüglich der Kontaktanordnung nach dem Messen eines Bereiches der Leiterplatte ein Stück bewegt wird, so daß ein weiterer Bereich der Leiterplatte gemessen werden kann. Hierdurch ist es möglich, selbst großflächige Leiterplatten, die kleine Leiterplattentestpunkte aufweisen, mit einem Verzug und/oder einem Versatz vollständig und korrekt zu kontaktieren und entsprechend vollständig und korrekt zu testen.
Die durch einen Verzug und/oder einen Versatz hervorgerufenen Abweichungen der Positionen der Leiterplattentestpunkte gegenüber den entsprechenden Leiterplattentestpunkten einer idealen, keinen Verzug und keinen Versatz aufweisenden Leiterplatte können optisch und/oder elektrisch gemessen werden.
Das Verschieben kann manuell oder automatisch ausgeführt werden, wobei eine automatische Verschiebung aufgrund der geringen Verschiebewege, die in der Regel Bruchteile eines Millimeters betragen, zweckmäßig ist. Hierbei kann die zu testende Leiterplatte oder der Adapter bewegt werden. Bei einer manuellen Verschiebung ist es vorteilhaft, wenn Hilfsmittel verwendet werden, die die exakte Einstellung derart kleiner Verschiebewege gestatten. Ein derartiges Hilfsmittel ist z.B. aus der EP 0 831 332 A1 bekannt, aus der ein Adap- ter hervorgeht, der zwei übereinander liegende Lagen von Leiterplatten aufweist, wobei mit der einen Leiterplatte die Kontaktstifte und mit der anderen Leiterplatte der zu prüfende Prüfling geführt werden. In diesen beiden Leiterplatten sind in einem regelmäßigen Raster übereinander liegende Bohrungen eingebracht, wobei die Bohrungen der beiden Raster etwas voneinander abweichen, so daß beim Durchstecken eines Stiftes zwei übereinander liegende Bohrungen die beiden Leiterplatten um einen vorbestimmten Verschiebeweg verschoben werden. Mit einer solchen Lochrasteranordnung lassen sich sehr kleine Verschiebewege exakt einstellen.
Zur elektrischen Ermittlung des Verschiebeweges ist es möglich, spezielle elektrisch leitende Referenzmarken an den zu testenden Leiterplatten vorzusehen, die von korrespondierenden Referenzkontakten der Kontaktanordnung abgetastet werden.
Es ist auch möglich, anstelle von Referenzmarken die Leiterplattentestpunkte einer zu prüfenden Leiterplatte selbst zum Ermitteln der Abweichung der Ist-Position von der Soll-Position der Leiterplattentestpunkte zu bestimmen. Ein derartiges Verfahren geht beispielsweise aus der EP 874 243 A2 hervor.
Das erfindungsgemäße Verfahren kann besonders vorteilhaft zum Testen von Leiterplatten mit mehreren Nutzen eingesetzt werden, wobei jeder Nutzen einen separat zu testenden Leiterplattenbereich bildet und nach jedem Testmeßvorgang, bei dem ein Nutzen getestet wird, die zu prüfende Leiterplatte bzgl. eines weiteren Nutzens ausgerichtet wird.
Es ist jedoch auch möglich, großflächige Leiterplatten mit kleinen Leiterplattentestpunkten zu testen, deren Leiterplattenstruktur nicht in mehrere Nutzen unterteilt ist. Hierbei ist es zweckmäßig, sich überlappende Bereiche vorzusehen, wobei die einzelnen Bereiche separat getestet werden. Die überlappenden Bereiche werden derart festgelegt, daß Leiterbahnen, die sich zumindest über zwei Bereiche erstrecken, einen Leiterplattentestpunkt in dem überlappenden Abschnitt der sich überlappenden Bereiche aufweisen. Hierdurch ist sichergestellt, daß die entsprechen- den Leiterbahnen auch bei dem erfindungsgemäßen sequentiellen Testverfahren der einzelnen Bereiche vollständig überprüft werden können.
Das erfindungsgemäße Verfahren zum Testen von Leiterplatten mittels eines Paralleltesters kann dahingehend optimiert werden, daß mit jedem Testmeßvorgang ein möglichst großer Bereich getetstet wird. Ein solches Verfahren umfaßt folgende Schritte:
Ermitteln der Abweichungen der Leiterplattentestpunkte der zu testenden Leiterplatte von ihren Soll-Positionen,
Berechnen einer oder mehrerer Anordnungen der Leiterplatte auf der Kon- taktanordnung, bei welchen möglichst viele Leiterbahnen und/oder möglichst viele Leiterplattentestpunkte mit der Kontaktanordnung in Kontakt stehen,
Auflegen der zu testenden Leiterplatte auf die Kontaktanordnung in der einen oder in einer der berechneten Anordnungen, Durchführen eines ersten Testmeßvorgangs, - Verschieben der zu testenden Leiterplatte bzgl. der Kontaktanordnung, falls mehrere Anordnungen berechnet worden sind, in eine der anderen Anordnungen, Durchführen eines weiteren Testmeßvorgangs,
Wiederholen des Verschiebevorganges und des Testmeßvorganges, falls weitere Anordnungen berechnet worden sind, bis die Leiterplatte mit allen Anord- nungen bzgl. der Kontaktanordnung getestet ist.
Die Erfindung wird nachfolgend beispielhaft anhand eines in der Zeichnung dargestellten Ausführungsbeispieles näher erläutert. In der Zeichnung zeigen:
Fig. 1 schematisch eine Testvorrichtung in einer Schnittansicht mit einem auf einem Grundraster aufliegenden Adapter zum Kontaktieren einer zu testenden Leiterplatte, Fig. 2 eine zu testende Leiterplatte in der Draufsicht mit mehreren Nutzen, und
Fig. 3 eine weitere zu testende Leiterplatte.
Fig. 1 zeigt schematisch vereinfacht eine erfindungsgemäße Vorrichtung 1 zum Testen von Leiterplatten in einer Schnittansicht. Die Testvorrichtung 1 weist einen Adapter 2 auf, der auf einem Grundrasterfeld 3 der Testvorrichtung 1 aufliegt. Das Grundrasterfeld 3 weist in einem regelmäßigen Raster angeordnete Kontaktflächen auf, die elektrisch mit der Prüfschaltung (nicht dargestellt) verbunden sind. Der Adapter 2 dient zum Umsetzen des regelmäßigen Rasters des Grundrasterfeldes 3 auf das Muster der Leiterplattentestpunkte 4 (Fig. 2, 3) einer zu testenden Leiterplatte 5.
Der Adapter 2 ist aus mehreren Lagen 6 ausgebildet, die mit Abstand zueinander parallel angeordnet sind und aus einer Kunststoffplatte bestehen. Die Adapterlagen 6 werden von einem Rahmen 7 gehalten. Die Adapterlagen 6 sind mit Bohrungen versehen, in die Prüfstifte bzw. Prüfnadeln 8 eingesetzt sind. Die Prüfnadeln erstrecken sich von der Unterseite des Adapters bis zur Oberseite des Adapters und stehen sowohl an der Unter- als auch an der Oberseite ein Stück vor, so daß sie die Kontaktfelder des Grundrasterfeldes 3 elektrisch mit den Leiterplattentestpunkten 4 einer zu testenden Leiterplatte 5 verbinden können. Die Prüfstifte 8 können bezüglich einer auf dem Grundrasterfeld 3 senkrecht stehenden Linie schräg angeordnet sein, wodurch das in einem gleichmäßigen Raster ausgebildete Grundrasterfeld 3 auf das unregelmäßige Raster der Leiterplattentestpunkte 4 umgesetzt wird. Die oberen Enden der Prüfstifte 8 bilden Testkontakte, die exakt in dem Muster der Leiterplattentestpunkte einer idealen zu testenden Leiterplatte angeordnet sind. Eine solche ideale Leiterplatte weist keinen Verzug und keinen Versatz auf.
Die Prüfstifte 8 können als Prüfstifte mit einem federnden Element oder als Starrnadeln ausgebildet sein. Sind in dem Adapter 2 Starrnadeln eingesetzt, so ist es zweckmäßig, daß zwischen dem Adapter 2 und dem Grundrasterfeld 3 eine Vollrasterkassette eingesetzt ist. Eine solche Vollrasterkassette entspricht im Aufbau im wesentlichen dem des Adapters, wobei anstelle der schräg gestellten Prüfstifte parallel zueinander angeordnete Prüfstifte vorgesehen sind, die mit einem federnden Abschnitt versehen sind, so daß durch die Prüfstifte der Vollrasterkassette ein Längenausgleich der aufeinander stehenden Prüfstifte und Prüfnadeln gewähr- leistet ist, um Unebenheiten an der zu testenden Leiterplatte 5 kompensieren zu können.
An der obersten Lage 6 des Adapters 2 ist im Innenbereich des Adapters 2 eine Justiereinrichtung 9 angeordnet, die einen an der Oberseite des Adapters 2 vor- stehenden Justierstift 10 aufweist. Die Justiereinrichtung 9 weist einen Bewegungsmechanismus auf, der den Justierstift 10 um einen exakt einstellbaren, vorbestimmten Verschiebeweg in der Ebene der zu prüfenden Leiterplatte bewegen kann. Der Justierstift 10 kann sowohl in X- als auch in Y-Richtung bewegt werden. Eine derartige Justiereinrichtung ist beispielsweise in der EP 0 831 332 A1 be- schrieben.
Vorzugsweise weist ein Adapter 2 zwei derartige Justiereinrichtungen 9 auf, die beispielsweise an gegenüberliegenden Ecken des Adapters angeordnet sind.
Die Justierstifte 10 greifen jeweils in eine Passausnehmung 1 1 einer zu testenden Leiterplatte 5 ein. Durch Betätigen der Justiereinrichtung 9 kann eine auf dem A- dapter 2 aufliegende Leiterplatte verschoben werden.
Im Bereich oberhalb des Adapters 2 ist eine Kamera 12 angeordnet, die auf die Leiterplatte 5 ausgerichtet ist und deren Blickwinkel 13 vorzugsweise so bemessen ist, daß mit der Kamera 12 der gesamte von der Testvorrichtung 1 abtastbare Bereich einer zu prüfenden Leiterplatte 5 erfaßt werden kann.
Nachfolgend wird die Funktionsweise der in Fig. 1 gezeigten Testvorrichtung an- hand einer Leiterplatte erläutert, die in Fig. 2 gezeigt ist. Diese Leiterplatte 5 weist vier Nutzen 14 bzw. Panels 14 auf. Diese Nutzen 14 besitzen alle die gleiche Leiterbahnstruktur mit der gleichen Anordnung von Leiterbahnen und Leiterplattentestpunkten 4. Typische Anwendungen für derartige Leiterplatten mit mehreren Nutzen 14 sind z.B. die Herstellung von Platinen für tragbare Telefone, deren einzelne Platinen sehr klein sind, weshalb mehrere gleichzeitig auf einer Leiterplatte im üblichen Format ausgebildet werden können. Diese Platinen bzw. Leiterplatten besitzen jedoch eine sehr dichte Anordnung von Leiterbahnen und eine entspre- cheπd hohe Dichte an sehr kleinen Leiterplattentestpunkten 4.
Diese Leiterplatten können in der Regel nicht ohne Verzug und/oder Versatz hergestellt werden. Eine solche Leiterplatte weist einen Verzug auf, wenn Abweichungen der Position der Leiterplattentestpunkte gegenüber den Leiterplattentest- punkten einer idealen Leiterplatte in einer Richtung allmählich zunehmen. Die Zunahme der Abweichungen von der Soll-Position muß selbstverständlich nicht entlang einer geraden Linie verlaufen, d.h., daß der Verzug z.B. in der Form eines Kissens ausgebildet sein kann. Bei einem Versatz sind eine Gruppe von Leiterplattentestpunkten der zu testenden Leiterplatte gegenüber der Position der ent- sprechenden Leiterplattentestpunkte einer idealen Leiterplatte um den gleichen Betrag in die gleiche Richtung verschoben bzw. versetzt. In der Regel weisen Leiterplatten sowohl einen Versatz als auch einen Verzug auf, wobei beides kombiniert im gleichen Bereich auftreten kann.
Beträgt der Durchmesser der kleinsten Kontaktstellen einer zu testenden Leiterplatte 100 μm, so ist es bei herkömmlichen Paralleltestern notwendig, daß die Abweichungen der Leiterplattentestpunkte von der idealen Position nicht größer als +/- 30 μm sind. Derart geringe Abweichungen können insbesondere bei großflächigen Leiterplatten oftmals nicht eingehalten werden. Will man die Fläche der Leiterplattentestpunkte noch weiter verringern, so müssen bei herkömmlichen Paralleltestern noch engere Toleranzen für die Abweichungen der Leiterplattentestpunkte von der idealen Position festgelegt werden.
Erfindungsgemäß wird die zu prüfende Leiterplatte 5 in mehrere Prüfbereiche I bis IV aufgeteilt. Im dargestellten Ausführungsbeispiel umfaßt jeder Prüfbereich genau einen Nutzen 14. Grundsätzlich ist es jedoch möglich, daß ein Prüfbereich mehrere Nutzen umfaßt. Zu Beginn des Prüfverfahrens wird die Leiterplatte 5 derart auf den Adapter 2 aufgelegt, daß in die beiden Passausnehmungen 11 der Leiterplatte 5 die Justierstifte 10 der Justiereinrichtungen 9 eingreifen. Danach wird das Muster der Leiterplattentestpunkte 4 der Leiterplatte 5 mit der Kamera 12 abgetastet. Anschließend werden die Abweichungen der Leiterplattentestpunkte eines ersten Prüfbereiches (z.B. I) gegenüber der Position der korrespondierenden durch die Prüfstifte 8 des Adapters 2 ausgebildeten Testkontakte ermittelt. Diese Ermittlung erfolgt mittels eines Computers, der für die optische Signalverarbeitung geeignet ist. Es wird sowohl die Länge als auch die Richtung der Abweichung ermittelt.
Hierauf werden dann die beiden Justiereinrichtungen 9 derart betätigt, daß die Leiterplatte 5 mit dem Prüfbereich 1 exakt auf den Testkontakten bzw. den Prüfstiften 8 des korrespondierenden Bereiches des Adapters 2 ausgerichtet wird.
Nun kann der eigentliche Messvorgang in an sich bekannter Art und Weise ausgeführt werden, bei dem die einzelnen Leiterbahnen des Prüfbereichs I auf Unterbrechungen und Kurzschlüsse getestet werden.
Nach diesem Testmeßvorgang wird erneut die Lage der Leiterplatte 5 mittels der Kamera 12 erfaßt und die Abweichungen der Leiterplattentestpunkte 4 eines zweiten Prüfbereiches (z.B. II) bzgl. der korrespondierenden Testkontakte des A- dapters 2 ermittelt. Hierauf wird die Leiterplatte 5 wiederum derart verschoben, daß diese Abweichungen beseitigt werden, das heißt, daß die Leiterplattentestpunkte 4 des zweiten Prüfbereichs II exakt an den Prüfstiften 8 des korrespondie- renden Bereiches des Adapters 2 angeordnet sind. Danach kann der Testmeßvorgang für den zweiten Prüfbereich ausgeführt werden.
Diese Abfolge der Verfahrensschritte, Erfassen der Lage der Leiterplatte, Ermitteln der Abweichungen der Leiterplattentestpunkte 4 gegenüber den entsprechenden Kontaktstellen des Adapters 2, Verfahren der Leiterplatte 5 zum Beseitigen dieser Abweichungen, Durchführen des Testmeßvorganges wird für die weiteren Prüfbereiche III und IV wiederholt ausgeführt. Da mit dem erfindungsgemäßen Verfahren jeder Prüfbereich einzeln justiert wird, kann eine großflächige Leiterplatte mit kleinen, sehr dicht angeordneten Kontaktstellen auf einem Paralleltester getestet werden, da die Abweichungen der Leiterplattentestpunkte von der Idealposition innerhalb eines Prüfbereiches in der Regel gering sind und die sich über die gesamte Länge der Leiterplatte aufsummierenden Abweichungen durch das Verschieben der Leiterplatte zwischen den einzelnen Testmessvorgängen kompensiert werden können.
Erfindungsgemäß wird somit die zu testende Leiterplatte 5 zwischen einzelnen Messvorgängen durch eine Bewegung der Leiterplatte bzgl. des Adapters nachjustiert. Eine solche Bewegung kann einfach automatisiert werden, und die entsprechenden Verschiebewege sind sehr kurz, weshalb die gesamte Prüfung einer Leiterplatte im Vergleich zu den Testverfahren mit bekannten Fingertestern wesentlich schneller ausgeführt werden kann.
Es ist auch möglich, das erfindungsgemäße Verfahren in einer Testvorrichtung zum beidseitigen Testen einer Leiterplatte zu verwenden, bei welcher eine zu testende Leiterplatte zwischen zwei Adaptern während des Testvorganges eingelegt wird. Bei einer solchen Testvorrichtung kann selbstverständlich keine optische Abtastung in der Testvorrichtung erfolgen, mit welcher der Großteil der Leiterplatte abgetastet wird. Bei einer solchen Ausführungsform ist es zweckmäßig, entweder vorab die Leiterplatte mit einer Kamera zu erfassen und anhand des so er aßten Bildes die Versätze und Verzüge der Leiterplatte zu ermitteln. Wird dann die Leiterplatte definiert in die Vorrichtung eingelegt, so können aus den vorab berech- neten Versätzen und Verzügen die Verschiebewege zwischen den einzelnen Testmessvorgängen ermittelt und entsprechend ausgeführt werden.
Die Erfindung ist oben für bestimmte Ausführungsbeispiele beschrieben. Im Rahmen der Erfindung ist es jedoch auch möglich, die Verschiebewege auf andere Art und Weise zu ermitteln. Z.B. können auf der zu testenden Leiterplatte Referenzmarken angebracht werden, die entweder elektrisch - mittels weiteren Referenztestkontakten - oder optisch - mittels Lichtleiter - abgetastet werden. Derartige Abtasteinrichtungen sind aus dem Stand der Technik bekannt. Diese können in den Adapter integriert werden. Sie können sowohl beim einseitigen als auch beim zweiseitigen Test eingesetzt werden.
Anstelle von Refereπzmarken können die Leiterplattentestpunkte durch die Test- kontakte abgetastet werden, und aus dem Muster der kontaktierbaren bzw. nicht- kontaktierbaren Leiterplattentestpunkte kann die Lage der Leiterplatte und die Abweichungen der Leiterplattentestpunkte von der Idealposition ermittelt werden. Bei diesem Verfahren kann es zweckmäßig sein, zum definierten Ermitteln der Lage der Leiterplatte bzw. der Abweichungen der Leiterplattentestpunkte von der Ideal- position mehrere Messvorgängen auszuführen, zwischen welchen die Leiterplatte jeweils um einen vorbestimmten Betrag in eine vorbestimmte Richtung verschoben wird.
Nachfolgend wird das erfindungsgemäße Verfahren zum Testen einer Leiterplatte 5, die einen einzigen Nutzen aufweist, näher erläutert.
Diese Leiterplatte wird für einen Messvorgang in drei Bereiche I, II und III unterteilt. Die Leiterplatte 5 weist Leiterbahnen 13a auf, die jeweils nur in einem der Bereiche liegen, Leiterbahnen 13b, die sich über die Grenze zwischen zwei Bereiche hinweg erstrecken, und Leiterbahnen 13c, die sich über die gesamte Leiterplatte 5 erstrecken.
In den einzelnen Bereichen sind Referenzmarken 15 angeordnet, die als elektrisch leitfähige Kontaktstellen ausgebildet sind.
Nach dem Auflegen der zu testenden Leiterplatte 5 auf den Adapter 2 der Testvorrichtung 1 werden anhand der Referenzmarken 15 der Bereiche I und II die Abweichungen der Leiterplattentestpunkte 4 dieser beiden Bereiche von der Idealposition ermittelt und die Leiterplatte 5 derart verschoben, daß die beiden Bereiche I und II mit den entsprechenden Testkontakten der durch die Prüfstifte ausgebildeten Kontaktanordnung fehlerfrei kontaktiert werden. Danach wird ein Testmeßvorgang für die beiden Bereiche I und II ausgebildet, die einen ersten Prüfbereich darstellen. Hierbei können alle Leiterbahnen 13a, 13b, die vollständig in den bei- den Bereichen I und II liegen und die Abschnitte der Leiterbahnen 13b, 13c, die in diesen beiden Bereichen liegen getestet werden. Bei dem in Fig. 3 gezeigten schematisch vereinfachten Ausführungsbeispiel können lediglich die Leiterbahnen nicht bzw. nicht vollständig getestet werden, die vollständig im Bereich III oder mit einem Abschnitt im Bereich III liegen. Nach dem ersten Testmeßvorgang werden deshalb anhand der Referenzmarken 15 der Bereiche II und IM die Abweichungen der Bereiche II und III gegenüber den Prüfstiften 8 ermittelt und die Leiterplatte 5 derart verschoben, daß die Leiterplattentestpunkte dieser beiden Bereiche II und III fehlerfrei mit dem entsprechenden Prüfstiften 8 des Adapters in Kontakt stehen. Danach können die Leiterbahnen, die vollständig im Bereich III liegen oder die Abschnitte der Leiterbahnen, die sich über die Grenzlinie zwischen den Bereichen II und III erstrecken, geprüft werden.
Bei diesem Verfahren werden in den beiden Testmessvorgängen zwei überlap- pende Prüfbereiche, die zum Einen aus den beiden Bereichen I und II und zum Anderen aus den beiden Bereichen II und III bestehen, aufeinanderfolgende getestet. Der überlappende Bereich ist bei dem in Fig. 3 dargestellten Ausführungsbeispiel der Bereich II.
Die Prüfbereiche der beiden Testmessvorgänge sind derart auszuwählen, daß eine Leiterbahn - z.B. 13c - , die sich über mehrere Prüfbereich erstreckt, in den sich überlappenden Bereichen der Prüfbereich jeweils einen Leiterplattentestpunkt 4 aufweist, so daß sichergestellt ist, daß alle Abschnitte dieser Leiterbahn in den Testmessvorgängen getestet werden können.
Die in Fig. 3 gezeigte Leiterplatte dient lediglich zur Veranschaulichung. Bei einer konkreten Ausführungsform sind für eine großflächige Leiterplatte mehr als zwei aufeinanderfolgend zu testende Prüfbereiche vorzusehen, wobei das Prinzip der überlappenden Bereiche jeweils das gleiche ist, nämlich daß die Leiterbahnen, die sich über mehrere dieser Prüfbereiche erstrecken, in den überlappenden Abschnitten der Prüfbereiche jeweils ein Leiterplattentestpunkt 4 aufweisen müssen. Diese Bedingung kann durch geschicktes Wählen der einzelnen Bereiche erfüllt werden. Es ist selbstverständlich auch möglich, bei der Gestaltung einer Leiter- platte darauf zu achten, daß größere Leiterbahnen in einem vorbestimmten Abstand regelmäßig angeordnete Leiterplattentestpunkte besitzen. Das erfindungsgemäße Verfahren kann dahingehend weiter optimiert werden, daß mit jedem Testmeßvorgang ein möglichst großer Prüfbereich getestet wird. Hier- durch wird die Anzahl der Testmessvorgänge minimiert. Da bei jedem Testmeßvorgang der Adapter gegen den Prüfling gedrückt wird, wird somit auch die Anzahl der Andruckphasen, bei welchen der Prüfling beschädigt werden kann, gering gehalten.
Bei dieser Optimierung werden die vom Design und der Herstellung bekannten Leiterplattendaten, wie die Größe der Leiterplattentestpunkte, die Koordinaten der Leiterplattentestpunkte und die Anordnung der Leiterbahnen, d.h. welche Leiterplattentestpunkte elektrisch miteinander verbunden sind (= Verknüpfungsstruktur), berücksichtigt.
Die Abweichungen der Leiterplattentestpunkte der gesamten zu testenden Leiterplatte von den Soll-Positionen werden vor dem Testmeßvorgang entweder optisch oder elektrisch ermittelt. Bei der elektrischen Ermittlung der Abweichungen werden z.B. alle Referenzmarken 15 abgetastet und daraus die Abweichungen der Leiter- plattentestpunkte aller Bereiche der Leiterplatte ermittelt.
Mit den derart ermittelten Abweichungen und den Leiterplattendaten, insbesondere der Größe der Leiterplattentestpunkte und deren Verknüpfungsstruktur, kann berechnet werden, bei welcher Lage der zu testende Leiterplatte auf dem Adapter, welche Leiterplattentestpunkte in Kontakt mit den Testkontakten des Adapters stehen. Die Anordnung der Testkontakte ist bekannt, da die einzelnen Testkontakte an der Soll-Position der Leierplattentestpunkte einer idealen Leiterplatte angeordnet sind.
Bei dieser Berechnung kann z.B. ermittelt werden, welche Leiterbahnen trotz eines starken Verzuges kontaktiert werden können, obwohl sie sich bis außerhalb des justierten Bereich erstrecken und wie weit die Position der Leiterplatte bzgl. des Adapters verschoben werden kann, ohne daß der Kontakt zu dieser Leiterbahn unterbrochen wird. Mit entsprechenden Optimierungsverfahren können somit bestimmte Anordnungen der Leiterplatte auf dem Adapter berechnet werden, bei welchen möglichst viele Leiterbahnen getestet werden können, bzw., bei welchen möglichst viele Leiterplattentestpunkte kontaktiert werden können.
Leiterbahnen, die an größeren Leiterplattentestpunkten enden, können um einen entsprechend größeren Weg verschoben werden bzw. entsprechend größere Abweichungen kompensieren. Im Idealafall kann es sogar möglich sein, daß eine Anordnung der zu testenden Leiterplatte auf dem Adapter berechnet werden kann, bei der die Abweichungen vollständig kompensiert sind, so daß alle Leiterplattentestpunkte gleichzeitig kontaktiert werden. Ist dies nicht möglich, so wird die geringste Anzahl von Anordnungen berechnet, mit welchen alle Leiterplattentestpunkte kontaktiert werden können und ein entsprechendes Prüfprogramm zum automatischen Testen der zu testenden Leiterplatte erstellt. Das Prüfprogramm steuert das Einlegen und das Verschieben der zu testenden Leiterplatte zwischen den einzelnen Testmessvorgängen derart, daß die Leiterplatte in die vorberechneten Anordnungen bzw. Positionen für die einzelnen Testmessvorgänge gebracht wird.
Die Erstellung dieses Prüfprogrammes für eine einzeln zu testende Leiterplatte beruht somit auf den Leiterplattendaten. Dies stellt einen selbständigen Erfindungsgedanken dar, da es bisher nicht bekannt ist, die Lage einer zu testenden Leiterplatte in einem Adapter mittels der Leiterplattendaten zu optimieren, und da hierdurch die Zuverlässigkeit des Testmeßvorganges wesentlich gesteigert werden kann.
Die Erfindung ist oben anhand eines Ausführungsbeispieles näher erläutert worden. Im Rahmen der Erfindung sind weitere Abwandlungen möglich. Das wesentliche Prinzipien der Erfindung sind, daß eine zu testende Leiterplatte mit einem Pa- ralleltester nur bereichsweise getestet wird, wobei zwischen einzelnen Testmessvorgängen die Lage der Leiterplatte auf dem jeweils zu testenden Bereich justiert wird bzw. daß ein Bereich einer zu testenden Leiterplatte auf Grundlage der ermittelten Abweichungen und der Leiterplattendaten optimiert wird.

Claims

Patentansprüche
1. Verfahren zum Testen von Leiterplatten mittels eines Paralleltesters, der eine Kontaktanordnung mit mehreren Testkontakten (8) zum gleichzeitigen Kon- taktieren mehrerer Leiterplattentestpunkte (4) einer zu testenden Leiterplatte (5) aufweist, wobei das Verfahren folgende Schritte umfaßt:
Auflegen einer zu testenden Leiterplatte (5) auf die Kontaktanordnung, so daß zumindest Leiterplattentestpunkte (4) eines ersten Bereichs einer zu testenden Leiterplatte (5) mit Testkontakten (8) eines ersten Bereichs der Kontaktanord- nung in Kontakt stehen,
Durchführen eines ersten Testmeßvorgangs in diesem ersten Bereich, Verschieben der zu testenden Leiterplatte (5) bzgl. der Kontaktanordnung um einen vorbestimmten Verschiebeweg, so daß zumindest Leiterplattentestpunkte (4) eines zweiten Bereichs der zu testenden Leiterplatte (5) mit Testkon- takten (8) eines zweiten Bereichs der Kontaktanordnung in Kontakt stehen,
Durchführen eines zweiten Testmeßvorgangs in diesem zweiten Bereich.
2. Verfahren nach Anspruch 1 , dadurch gekennzeichnet, daß mehr als zwei Testmeßvorgänge ausgeführt werden, zwischen welchen jeweils ein Verschiebevorgang zum Verschieben der zu testenden Leiterplatte (5) bzgl. der Kontaktanordnung eines Adapters ausgeführt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Verschiebeweg eines Verschiebevorgangs als derjenige Weg ermittelt wird, der der mittleren Abweichung der Leiterplattentestpunkte eines Bereichs ent- spricht, der nach dem Verschiebevorgang getestet wird, gegenüber der Anordnung der Leiterplattentestpunkte einer idealen Leiterplatte.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Verschiebeweg elektrisch gemessen wird.
5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß zum Messen des Verschiebeweges an der zu testenden Leiterplatten den einzelnen Bereichen zugeordnete, elektrisch leitende Referenzmarken (15) vorgesehen sind, die mittels korrespondierenden Referenzkontakten der Kontaktanordnung abgetastet werden.
6. Verfahren nach Anspruch 4 oder 5, dadurch gekennzeichnet, daß zum Messen des Verschiebeweges mittels einer elektrischen Messung geprüft wird, ob vorbestimmte Testkontakte (8) der Kontaktanordnung mit den entsprechenden Leiterplattentestpunkten (4) in Kontakt stehen, und anhand des sich hierdurch ergebenden Kontaktmusters die mittlere Abweichung des Bereichs berechnet wird, der nach dem Verschiebevorgang getestet wird.
7. Verfahren nach einem der Ansprüche 3 bis 6, dadurch gekennzeichnet, daß der Verschiebeweg optisch gemessen wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß der Verschiebevorgang automatisch mittels einer Verschiebeeinrichtung aus- geführt wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß sich die einzelnen Bereiche der Testmeßvorgänge überlappen.
10. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die einzelnen Bereiche der Testmeßvorgänge jeweils einem Nutzen (14) entsprechen.
11. Verfahren zum Testen von Leiterplatten mittels eines Paralleltesters, der eine Kontaktanordnung mit mehreren Testkontakten (8) zum gleichzeitigen Kon- taktieren mehrerer Leiterplattentestpunkte (4) einer zu testenden Leiterplatte (5) aufweist, insbesondere nach einem der Ansprüche 1 bis 10, wobei das Verfahren folgende Schritte umfaßt:
Ermitteln der Abweichungen der Leiterplattentestpunkte (4) der zu testenden Leiterplatte von ihren Soll-Positionen, - Berechnen einer oder mehrerer Anordnungen der Leiterplatte auf der Kontaktanordnung, bei welchen möglichst viele Leiterbahnen und/oder möglichst viele Leiterplattentestpunkte mit der Kontaktanordnung in Kontakt stehen,
Auflegen der zu testenden Leiterplatte (5) auf die Kontaktanordnung in der einen oder in einer der berechneten Anordnungen, - Durchführen eines ersten Testmeßvorgangs,
Verschieben der zu testenden Leiterplatte (5) bzgl. der Kontaktanordnung, falls mehrere Anordnungen berechnet worden sind, in eine der anderen Anordnungen,
Durchführen eines weiteren Testmeßvorgangs, - Wiederholen des Verschiebevorganges und des Testmeßvorganges, falls weitere Anordnungen berechnet worden sind, bis die Leiterplatte mit allen Anordnungen bzgl. der Kontaktanordnung getestet ist.
12. Verfahren nach Anspruch 11 , dadurch gekennzeichnet, daß automatisch ein Prüfprogramm erstellt wird, das an einer Vorrichtung das Verfahren nach Anspruch 11 automatisch erstellt.
13. Vorrichtung zum Testen von Leiterplatten, insbesondere zur Durchführung des Verfahrens nach einem der Ansprüche 1 bis 12, mit einer Kontaktanordnung mit mehreren Testkontakten (8) zum gleichzeitigen Kontaktieren mehrerer Leiterplattentestpunkte (4) einer zu testenden Leiterplatte (5), und einer Einrichtung zum Verschieben einer zu testenden Leiterplatte (5) zwischen zwei aufeinanderfolgenden Testmeßvorgängen um einen vorbestimmten Verschiebeweg, wobei im ersten der beiden Testmeßvorgänge die Leiterplattentestpunkte (4) eines ersten Bereichs der zu testenden Leiterplatte (5) mit den entspre- chenden Testkontakten (8) der Kontaktanordnung in Kontakt stehen, und der Verschiebeweg derart bemessen ist, daß im zweiten der beiden Testmeßvorgänge die Leiterplattentestpunkte (4) eines zweiten Bereichs der zu testenden Leiterplatte (5) mit den entsprechenden Testkontakten (8) der Kontaktanordnung in Kontakt stehen.
14. Vorrichtung nach Anspruch 13, gekennzeichnet durch eine Einrichtung zum Verschieben einer zu testenden Leiterplatte (5) bzgl. der Kontaktanordnung.
15. Vorrichtung nach Anspruch 13 oder 14, gekennzeichnet durch eine Einrichtung zum Ermitteln des Verschiebeweges.
16. Vorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die Einrichtung zum Ermitteln des Verschiebeweges eine elektrische Meßeinrichtung mit Testkontakten zum Abtasten von vorbestimmten elektrisch leitenden Referenzmarken (15) der Leiterplatte ist.
17. Vorrichtung nach Anspruch 15 oder 16, dadurch gekennzeichnet, daß die Einrichtung zum ermitteln des Verschiebeweges einen optischen Sensor, wie z.B. eine Kamera (12), umfaßt.
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