DE69811773T2

DE69811773T2 - Nichtflüchtige Speicheranordnung und Programmierverfahren

Info

Publication number: DE69811773T2
Application number: DE69811773T
Authority: DE
Inventors: Tae-Sung Jung; Dong-Gi Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1997-05-19
Filing date: 1998-05-19
Publication date: 2003-12-04
Anticipated expiration: 2018-05-20
Also published as: EP0880143A3; CN1125467C; DE69811773D1; KR100252476B1; JP3821579B2; CN1199909A; US6044017A; TW379327B; EP0880143A2; EP0880143B1; KR19980083789A; JPH10334682A

Description

Gebiet der Erfindung

Die Erfindung bezieht sich auf das Gebiet eines nicht-flüchtigen Speicherbauelements mit EEPROM-Zellen (elektrisch löschbaren und programmierbaren Festspeicherzellen) und spezieller auf einen Flash- EEPROM, der Spannungserhöhungsplatten verwendet.

Hintergrund der Erfindung

Es war üblich, dass Flash-EEPROMs (auch als Flash-Speicher bekannt) typischerweise hohe Spannungen bei Lösch- und Programmiervorgängen benötigen, bei denen Daten, die in einer Speicherzelle gespeichert sind, durch einen Tunneleffekt gelöscht und programmiert werden, der zwischen einer floatenden Gateelektrode und einem Substrat durch Anlegen einer hohen Spannung an die Speicherzelle induziert wird. Jene hohen Spannungen betragen im Allgemeinen über zehn Volt, was dünne und schwache Oxidschichten verletzen kann, die bei der Isolierung der floatenden Gate-Elektroden und des Substrats verwendet werden, was zu einer Verschlechterung der Zuverlässigkeit bei der Speicherzelle und einer Zerstörung der Speicherzelle führt. Es ist erforderlich, die Stabilität des Betriebs eines Flash-Speichers zu verbessern und Lösch- und Programmiervorgänge selbst mit reduzierten angelegten Spannungen zu ermöglichen.
Eine bekannte Technik beruht auf einer Erniedrigung der hohen Spannungen und ist in einer Veröffentlichung in "Symposium of VLSI Technology" von 1996 mit dem Titel A Novel Booster Plate Technology In High Density NAND Flash Memories For Voltage Scaling-Down And Zero Program Disturbance offenbart. Die dort erörterte Speicherzelle ist in Fig. 1B als ein Ersatzschaltbild einer Kopplungskapazität erörtert. Ein Standardtransistor mit floatender Gateelektrode (oder Speicherzelle mit floatendem Gate) mit einem Steuergate-, einem floatenden Gate-, einem Source- und einem Drainbereich ist zwecks Vergleich in Fig. 1A gezeigt. Der Oberbegriff von Anspruch 1 basiert auf dieser Offenbarung.
In dem Standardtransistor mit floatender Gateelektrode von Fig. 1A existieren Kapazitäten Cb, Cd und zwei Cf zwischen der Steuergate- und der floatenden Gateelektrode, zwischen der floatenden Gateelektrode und dem Kanalbereich und zwischen der floatenden Gateelektrode und den Source-/Drainbereichen. Mit jenem kapazitiven Aufbau ist die Spannung an der floatenden Gateelektrode, Vfg, wie folgt, wenn eine Programmierspannung Vpgm an die Steuergateelektrode WL angelegt wird:
Vfg = Vpgm · Cb/(Cb + Cd + 2Cf) [1]
Bei der Programmierung werden Ladungen in die floatende Gateelektrode von dem Kanalbereich durch eine zwischenliegende Oxidschicht hindurch injiziert, wenn die floatende Gatespannung Vfg über eine kritische Spannung hinaus angehoben wird, was einen Tunneleffekt verursacht, wie Fowler-Nordheim-Tunneln. Eine derartige Programmierung erhöht die Schwellenspannung der Speicherzelle. In diesem Beispiel ist das Verhältnis von Vfg zu Vpgm, d. h. ein Kopplungsverhältnis während eines Programmiervorgangs, γc gleich Cb/(Cb + Cd + 2Cf).
Wie jedoch in den Fig. 1A und 2 gezeigt, sind mit jenen Kapazitäten von Gleichung [1], da die zuvor erwähnte Veröffentlichung eine Spannungserhöhungsplatte vorschlägt, die über den Steuergateelektroden ausgebildet ist, welche sich entlang der Richtung von Wortleitungen erstrecken, und sich in der Richtung von Bitleitungen parallel zueinander erstreckt, noch mehr Kopplungskapazitäten Ca, Cc und Cp kombiniert. Die Kapazitäten Ca, Cc und Cp befinden sich zwischen der Spannungserhöhungsplatte und der Steuergateelektrode, der floatenden Gateelektrode beziehungsweise dem Substrat. Wie bei der Programmierung empfängt die Spannungserhöhungsplatte eine Spannung zusätzlich zu dem Anlegen von Vpgm an die Steuergateelektrode durch eine Wortleitung, wobei die Kopplungsverhältnisse der floatenden Gateelektrode gegenüber der Steuergateelektrode γw und der Spannungserhöhungsplatte γp die Form
γw = Cb/(Cb + 2Cc + Cd + 2Cf); und γp = 2Cc/(Cb + 2Cc + Cd + 2Ct)
annehmen. Die Gesamtkopplungsrate der floatenden Gateelektrode für Vpgm und die Spannung der Spannungserhöhungsplatte, γc(p) kann zu
γc(p) = (Cb + 2Cc)/(Cb + 2Cc + Cd + 2Cf) [2]
zusammengefasst werden. Vergleicht man die Gleichungen [1] und [2], weist die Flash-Speicherzelle mit der Spannungserhöhungsplatte ein größeres Kopplungsverhältnis als jenes der Standard-Flash-Speicherzelle auf. Das größere Kopplungsverhältnis ermöglicht die Verwendung einer reduzierten Programmierspannung, was bedeutet, dass ein Programmiervorgang in einer Flash-Speicherzelle erfolgreich ausgeführt werden kann, wie in Fig. 1B gezeigt, selbst wenn eine Vpgm, die niedriger als jene der Standard-Flash-Speicherzelle ist, an die Steuergateelektrode der Speicherzelle mit der Spannungserhöhungsplatte angelegt wird. Das größere Kopplungsverhältnis ist nützlich, um einen Programmiersperrbetrieb zu erreichen, mit dem verhindert wird, dass nicht ausgewählte Speicherzellen gestört werden, indem nicht ausgewählte Wortleitungen eine Selbstspannungserhöhung erfahren, während eine ausgewählte Speicherzelle programmiert wird.
Fig. 3 zeigt Konfigurationen von Spannungen, die an die Speicherzelle mit der Spannungserhöhungsplatte angelegt werden, während in einen Flash-Speicher vom NAND-Typ programmiert wird. In der Spannungssetzperiode werden die an nicht ausgewählten Speicherzellen angelegte Durchlassspannung Vpass, die Programmierspannung Vpgm und die Programmiertransferspannung Vpgm_w1 linear in Richtung ihrer vorgegebenen Potentiale erhöht. Die Spannung Vpgm muss an eine ausgewählte Wortleitung angelegt werden, die mit der Steuergateelektrode und der Spannungserhöhungsplatte einer ausgewählten Speicherzelle gekoppelt ist. Die angelegte Spannung muss daher um Vth (Schwellenspannung des Transfer-MOSFET) höher als Vpgm sein, um so der ausgewählten Wortleitung den vollen Wert von Vpgm ohne einen Spannungsabfall zuzuführen. Vpass ist niedriger als Vpgm, wie üblich. Wenn die Programmierperiode beginnt, wird Vpgm-w1 an eine Gateelektrode von Transfertransistoren entsprechend der ausgewählten Wortleitung und der Spannungserhöhungsplatte angelegt. Vpgm wird daher an eine ausgewählte Wortleitung und die Spannungserhöhungsplatte angelegt. Vpass wird an nicht ausgewählte Wortleitungen angelegt, um der Drainelektrode der ausgewählten Speicherzelle eine Vorspannung von einer entsprechenden Bitleitung zuzuführen.
Beim Anlegen von Spannungen an die Spannungserhöhungsplattenstruktur treten jedoch einige Probleme auf. Erstens ist zum Laden oder Entladen der Spannungserhöhungsplatte während der Programmierung aufgrund ihrer hohen Kapazität eine lange Zeitspanne, etwa das Zwanzigfache derjenigen für eine Wortleitung, erforderlich, wenngleich die Spannungserhöhungsplatte zur Reduzierung eines Spannungspegels von Vpgm beiträgt.
Die hohe Kapazität führt zu einem erhöhten Stromverbrauch und einer Leistungsdissipation während des Ladens und Entladens.
Ein weiteres Problem, das auftritt, ist ein Leckstrom zwischen Zellenketten (oder NAND-Zelleneinheiten), die sich die Spannungserhöhungsplatte teilen, mit der die Vpgm zu verbinden ist. Jede Spannungserhöhungsplatte bedeckt vollständig mehrere benachbarte Zellenketten. Der Leckstrom kann zu einer Betriebsinstabilität des Speichers führen.
Des Weiteren reduziert ein wiederholtes Anlegen einer hohen Spannung einer Spannungserhöhungsplatte bei jedem Programmierzyklus die Zuverlässigkeit der Isolationsschicht zwischen der Spannungserhöhungsplatte und der floatenden Gateelektrode. Dies kann den Programmiervorgang verhindern oder verursachen, dass eine programmierte Zelle in einen leicht gelöschten Zustand versetzt wird, in dem die Schwellenspannung der programmierten Zelle von einem gewünschten Profil abweicht und sich einer Schwellenspannung nähert, die einem gelöschten Zustand entspricht.
Es ist nicht wünschenswert, diese Probleme durch Erniedrigen der an die Spannungserhöhungsplatte angelegten Spannung zu vermindern, da dies zu einer höheren Programmierspannung führen würde, die für die Wortleitungen erforderlich ist.

Zusammenfassung der Erfindung

Demgemäß ist es erforderlich, die Zuverlässigkeit eines Flash-Speichers mit einer Spannungserhöhungsplatte zu verbessern.
Es ist außerdem erforderlich, einen Flash-Speicher mit einer reduzierten Spannungserhöhungsplatten-Spannung bereitzustellen.
Es ist außerdem erforderlich, einen Flash-Speicher mit einer Spannungserhöhungsplatte mit reduziertem Leistungsverbrauch während der Programmierung bereitzustellen.
Es ist außerdem erforderlich, einen Flash-Speicher vom NAND-Typ mit einer Spannungserhöhungsplatte mit gesteigerter Programmiereffizienz bereitzustellen.
Gemäß einem ersten Aspekt der vorliegenden Erfindung wird ein Flash- Speicher bereitgestellt mit:
- einem Feld von Speicherzellen mit Source-, Drain-, floatenden Gate- und Steuergateelektroden, wobei das Feld eine leitfähige Platte beinhaltet, die über den Speicherzellen ausgebildet ist, um eine kapazitive Kopplung zwischen den Speicherzellen und der leitfähigen Platte bereitzustellen;
- einer ersten Spannungsquelle, um dem Steuergate einer ausgewählten der Speicherzellen eine erste Spannung zuzuführen;
dadurch gekennzeichnet, dass der Flash-Speicher des Weiteren beinhaltet:
- Mittel, um die Steuergates in einen floatenden Zustand zu versetzen, nachdem das Steuergate der ausgewählten der Speicherzellen durch die erste Spannungsquelle auf ein vorgegebenes Potential aufgeladen wurde; und
- eine zweite Spannungsquelle, um der leitfähigen Platte eine zweite Spannung zuzuführen, nachdem die Steuergates in einen floatenden Zustand versetzt wurden.
Der Flash-Speicher der vorliegenden Erfindung beinhaltet vorzugsweise des Weiteren einen Umschaltschaltkreis, um die erste Spannung zu dem Steuergate der ausgewählten der Speicherzellen und die zweite Spannung zu der leitfähigen Platte in Reaktion auf ein Steuersignal zu übertragen.
Der Flash-Speicher der vorliegenden Erfindung beinhaltet vorzugsweise des Weiteren eine dritte Spannungsquelle, um den Steuergates von nicht ausgewählten Speicherzellen der Speicherzellen eine dritte Spannung (Vpass) zuzuführen, sowie einen Umschaltschaltkreis, um die dritte Spannung zu den Steuergates der nicht ausgewählten Speicherzellen der Speicherzellen in Reaktion auf Steuersignale zu übertragen. Der Umschaltschaltkreis versetzt die Steuergates in einen floatenden Zustand, nachdem alle Steuergates der Speicherzellen auf vorgegebene Potentiale aufgeladen wurden und bevor die zweite Spannung an die leitfähige Platte angelegt wird.
Der Flash-Speicher der vorliegenden Erfindung beinhaltet vorzugsweise des Weiteren das Feld in einer in eine Mehrzahl von Speicherblöcken unterteilten Form, wobei die zweite Spannungsquelle die zweite Spannung der leitfähigen Platte in Reaktion auf ein Steuersignal zuführt, das einen der Speicherblöcke auswählt.
Die Steuersignale umfassen vorzugsweise ein erstes Treibersteuersignal, das alle Steuergates in einen floatenden Zustand versetzt, nachdem alle Steuergates auf vorgegebene Potentiale aufgeladen wurden und bevor die zweite Spannung an die leitfähige Platte angelegt wird, und ein zweites Treibersteuersignal, das die zweite Spannung mit der leitfähigen Platte verbindet, nachdem alle Steuergates der Speicherzellen auf die vorgegebenen Potentiale aufgeladen wurden.
Das Feld ist vorzugsweise in eine Mehrzahl von Speicherblöcken unterteilt, wobei die Steuergates der Speicherzellen an Wortleitungen gekoppelt sind. Außerdem ist eine Mehrzahl von Treiberleitungen mit den Steuergates über entsprechende Transfer-Transistoren verbunden; ein Block-Decoder steuert die Transfer-Transistoren; und ein Abschnitts- Decoder ist an die Treiberleitungen gekoppelt. Der Abschnitts-Decoder liefert die erste Spannung, die zweite Spannung und des Weiteren eine dritte Spannung für nicht ausgewählte Wortleitungen. Die zweite Spannung wird an die leitfähige Platte angelegt, nachdem die erste Spannung durch die zugehörige Wortleitung effektiv zu der ausgewählten der Speicherzellen übertragen wurde.
Der Flash-Speicher der vorliegenden Erfindung beinhaltet vorzugsweise des Weiteren eine zu der leitfähigen Platte gehörige Treiberleitung und einen Umschalt-Schaltkreis mit einem Transfer-Transistor, der zwischen eine Treiberleitung und die leitfähige Platte eingefügt ist, und einer Mehrzahl von Transfer-Transistoren, die zwischen entsprechende Treiberleitungen und Wortleitungen eingefügt sind. Der Block-Decoder ist mit Gateelektroden der Transfer-Transistoren des Umschalt-Schaltkreises gekoppelt. Ein erster Ausgang des Block-Decoders ist mit der Gateelektrode des Transfer-Transistors gekoppelt, der mit der leitfähigen Platte verbunden ist, so dass die zweite Spannung (Vbp) an die leitfähige Platte in Reaktion auf ein Steuersignal angelegt wird, das einen der Speicherblöcke auswählt, nachdem die erste und die dritte Spannung effektiv zu der ausgewählten und den nicht ausgewählten Wortleitungen übertragen wurden. Ein zweiter Ausgang des Block-Decoders (Vx) ist mit den Gateelektroden der Transfer-Transistoren gekoppelt, die mit den Wortleitungen verbunden sind.
Gemäß einem zweiten Aspekt der vorliegenden Erfindung wird ein Verfahren zum Betrieb eines Flash-Speichers mit einem Feld von Speicherzellen mit Source-, Drain-, floatenden Gate- und Steuergateelektroden, wobei das Feld eine leitfähige Platte beinhaltet, die über den Speicherzellen ausgebildet ist, um eine kapazitive Kopplung zwischen den Speicherzellen und der leitfähigen Platte bereitzustellen, und mit einer ersten Spannungsquelle bereitgestellt, wobei
- die erste Spannungsquelle dem Steuergate einer ausgewählten der Speicherzellen eine erste Spannung zuführt,
dadurch gekennzeichnet, dass
- die Steuergates in einen floatenden Zustand versetzt werden, nachdem das Steuergate der ausgewählten der Speicherzellen durch die erste Spannungsquelle auf ein vorgegebenes Potential aufgeladen wurde; und
- eine zweite Spannungsquelle, die in dem Flash-Speicher vorgesehen ist, der leitfähigen Platte eine zweite Spannung zuführt, nachdem die Steuergates in einen floatenden Zustand versetzt wurden.
Vorzugsweise beinhaltet das Verfahren des Weiteren ein Übertragen der ersten Spannung zu einem Steuergate (WL) der ausgewählten der Speicherzellen und ein Übertragen der zweiten Spannung (Vbp) zu der leitfähigen Platte in Reaktion auf ein Steuersignal.
Das Verfahren umfasst vorzugsweise des Weiteren ein Zuführen einer dritten Spannung (Vpass) und ein Übertragen der dritten Spannung zu den Steuergates der nicht ausgewählten Speicherzellen der Speicherzellen in Reaktion auf Steuersignale. Die Steuergates befinden sich in einem floatenden Zustand, nachdem alle Steuergates der Speicherzellen auf vorgegebene Potentiale aufgeladen wurden und bevor die zweite Spannung an die leitfähige Platte angelegt wird.
Das Verfahren umfasst vorzugsweise des Weiteren ein Unterteilen des Feldes in eine Mehrzahl von Speicherblöcken und ein Zuführen der zweiten Spannung zu der leitfähigen Platte in Reaktion auf ein Steuersignal, das einen der Speicherblöcke auswählt.
Die Steuersignale umfassen vorzugsweise ein erstes Treibersteuersignal, das alle Steuergates in einen floatenden Zustand versetzt, nachdem alle Steuergates auf vorgegebene Potentiale aufgeladen wurden und bevor die zweite Spannung an die leitfähige Platte angelegt wird, und ein zweites Treibersteuersignal, das die zweite Spannung mit der leitfähigen Platte verbindet, nachdem alle Steuergates der Speicherzellen auf vorgegebene Potentiale aufgeladen wurden.
Das Verfahren umfasst vorzugsweise des Weiteren ein Unterteilen des Feldes in eine Mehrzahl von Speicherblöcken, ein Koppeln der Steuergates der Speicherzellen mit den Wortleitungen, ein Verbinden einer Mehrzahl von Treiberleitungen mit den Steuergates mittels zugehöriger Transfer-Transistoren und Wortleitungen, ein Steuern der Transfer- Transistoren mit einem Block-Decoder und ein Koppeln eines Abschnitts-Decoders mit den Treiberleitungen. Der Abschnitts-Decoder führt die erste Spannung und die zweite Spannung und des Weiteren eine dritte Spannung nicht ausgewählten Wortleitungen zu. Die zweite Spannung wird an die leitfähige Platte angelegt, nachdem die erste Spannung effektiv zu der ausgewählten der Wortleitungen übertragen wurde.
Das Verfahren umfasst vorzugsweise des Weiteren ein Koppeln einer weiteren Treiberleitung mit der leitfähigen Platte, ein Bereitstellen eines Umschalt-Schaltkreises, der einen Transfer-Transistor, der zwischen eine entsprechende der Treiberleitungen und die leitfähige Platte eingefügt ist, und eine Mehrzahl von Transfer-Transistoren beinhaltet, die zwischen entsprechende Treiberleitungen und Wortleitungen eingefügt sind, und ein Koppeln des Block-Decoders mit Gateelektroden der Transfer-Transistoren des Umschalt-Schaltkreises. Ein erster Ausgang des Block-Decoders ist mit der Gateelektrode des Transfer-Transistors gekoppelt, der mit der leitfähigen Platte verbunden ist, und ein zweiter Ausgang des Block-Decoders ist mit den Gateelektroden der Transfer- Transistoren gekoppelt, die mit den Wortleitungen verbunden sind. Die zweite Spannung wird an die leitfähige Platte in Reaktion auf ein Steuersignal angelegt, das einen der Speicherblöcke auswählt, nachdem die erste und die dritte Spannung effektiv zu der ausgewählten und den nicht ausgewählten Wortleitungen übertragen wurden.

Kurzbeschreibung der Zeichnungen

Die Vorteile, Eigenschaften und Aufgaben der vorliegenden Erfindung werden unter Bezugnahme auf die folgende Beschreibung bestimmter Ausführungsformen, die lediglich beispielhaft angegeben sind, in Verbindung mit den begleitenden Zeichnungen vollständiger verständlich, in denen:
Fig. 1A ein Ersatzschaltbild einer Kapazität in dem Aufbau einer typischen Flash-EEPROM-Zelle ist,
Fig. 1B ein Ersatzschaltbild einer Kapazität in dem Aufbau einer plattenstrukturierten Flash-EEPROM-Zelle ist,
Fig. 2 ein perspektivisches Schnittschema einer plattenstrukturierten Flash-EEPROM-Zelle ist,
Fig. 3 Spannungen zeigt, die in einem herkömmlichen Programmiervorgang verwendet werden,
Fig. 4 ein Schaltbild eines Flash-EEPROMs des NAND-Typs gemäß einer ersten Ausführungsform der Erfindung ist;
Fig. 5 ein Ersatzschaltbild einer Kapazität in dem Aufbau der Flash- EEPROM-Zelle und der Transfer-Transistoren von Fig. 4 ist,
Fig. 6 eine Korrelationscharakteristik der Spannungen für eine Wortleitung und eine Spannungserhöhungsplatte für herkömmliche Flash-Speicher sowie Flash-Speicher der vorliegenden Erfindung zeigt,
Fig. 7 ein Schaltbild eines Block-Decoders ist, wie er in Fig. 4 gezeigt ist,
Fig. 8 ein Schaltbild eines Abschnitts-Decoders ist, wie er in Fig. 4 gezeigt ist,
Fig. 9 ein Plattentreiberschaltkreis gemäß der ersten Ausführungsform ist,
Fig. 10 Spannungen zeigt, die an eine ausgewählte Wortleitung, nicht ausgewählte Wortleitungen und eine Platte für einen Programmiervorgang gemäß der ersten Ausführungsform angelegt werden,
Fig. 11 ein Schaltbild eines Block-Decoders gemäß einer zweiten Ausführungsform der Erfindung ist,
Fig. 12 Spannungen zeigt, die an Wortleitungen, eine Spannungserhöhungsplatte und Transfer-Transistoren für einen Programmiervorgang gemäß der zweiten Ausführungsform angelegt werden,
Fig. 13 ein Schaltbild eines Flash-EEPROMs des NAND-Typs gemäß einer dritten Ausführungsform der Erfindung ist,
Fig. 14A und 14B verschiedene Schaltkreise eines in Fig. 13 gezeigten Block-Decoders zeigen und
Fig. 15 Spannungen zeigt, die an Wortleitungen, eine Spannungserhöhungsplatte und Transfer-Transistoren für einen Programmiervorgang gemäß der dritten Ausführungsform angelegt werden.
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder entsprechende Teile, und das Präfix n an einem Signalnamen bedeutet, dass das Signal auf niedrigem Pegel aktiviert ist.

Detaillierte Beschreibung der Zeichnungen

Erste Ausführungsform

Fig. 4 zeigt ein Schaltbild eines Flash-Speichers vom NAND-Typ mit einer Spannungserhöhungsplatte 102 gemäß einer ersten Ausführungsform der Erfindung. Ein Feldblock 100 besteht aus NAND- Zelleneinheiten NU1 bis NUn, die von der Spannungserhöhungsplatte bedeckt sind. Jede der Zelleneinheiten NU1 bis NUn weist einen Kettenauswahltransistor SST, der mit einer Bitleitung BL1 bis BLn verbunden ist; einen Masseauswahltransistor GST, der mit Masse verbunden ist, mehrere Speicherzellentransistoren M0 bis M15 mit floatendem Gate, die zwischen die Ketten- und Masseauswahltransistoren SST, GST eingeschleift sind, sowie eine Spannungserhöhungsplatte 102 auf, die sich über die Zelleneinheiten erstreckt, wobei sie die Auswahl- und Zellentransistoren bedeckt. Gateelektroden von jedem Ketten- und Masseauswahltransistor sind mit Ketten- und Masseauswahlleitungen SSL beziehungsweise GSL verbunden. Gruppen von Gateelektroden von entsprechenden Zellentransistoren sind mit Wortleitungen WL0 bis WL15 verbunden. Der Aufbau des Zellentransistors, der durch die Spannungserhöhungsplatte 102 bedeckt ist, ist wie in Fig. 2 gezeigt. Bitleitungen BL1 bis BLn sind mit einem Seitenpuffer 140 verbunden.
Die Spannungserhöhungsplatte 102, der Kettenauswahltransistor SST, die Zellentransistoren M0 bis M15 und der Masseauswahltransistor GST sind mit Ausgängen eines Abschnitts-Decoders 120 über entsprechende Transfer-Transistoren T0 bis T18 eines Umschalt-Schaltkreises 130 verbunden. Gateelektroden der Transfer-Transistoren T0 bis T18 sind gemeinsam mit einer Gatetreiberspannung Vx verbunden, um Treibersignale Sbp, Sssl, S0 bis S15 und Sgs1, die sämtlich von dem Abschnitts- Decoder 120 erzeugt werden, zu der Spannungserhöhungsplatte 102, der Kettenauswahlleitung SSL, den Wortleitungen WL0 bis WL15 beziehungsweise der Masseauswahlleitung GSL zu übertragen. Der Abschnitts-Decoder 120 empfängt Vpgm und Vpass jeweils von einer Vpgm-Pumpe 150 und einer Vpass-Pumpe 160. Spannungen Vcc und Vss sind Versorgungsspannungen. Die Spannungen (Vbp, Vpgm, Vpass), mit denen die Spannungserhöhungsplatte und die Signalleitungen in der Figur beschriftet sind, werden nachstehend erläutert. Der Speicherblock und die Decoder von Fig. 4 können einem Teil eines gesamten Speicherfeldes in dem Flash-Speicher mit einer Mehrzahl von Speicherblöcken entsprechen.
Fig. 5 zeigt ein Kapazitäts-Ersatzschaltbild des Aufbaus der Flash- EEPROM-Zelle und der Transfer-Transistoren von Fig. 4, um einen Mechanismus der Spannungserhöhung in einem ausgewählten Zellentransistor durch die kapazitive Kopplung zu erläutern, wenn eine Programmierspannung angelegt wird. Wenn die Treiberspannung Vx von dem Block-Decoder 110 an Gateelektroden der Transfer-Transistoren angelegt wird, um die Spannung Vbp der Spannungserhöhungsplatte und die Programmierspannung Vpgm an die Spannungserhöhungsplatte 102 und die Wortleitung WL0 (eine ausgewählte Wortleitung) über T0 und T2 anzulegen, wird die ausgewählte Wortleitung WL0 auf Vpgm-Vth aufgeladen (als Vw1 bezeichnet; Vth ist die Schwellenspannung des Transfer-Transistors T2).
Gemäß einem Aspekt der vorliegenden Erfindung wird die Spannungserhöhungsplatte nach einer vorgegebenen Zeitspanne auf Vbp hochgezogen, um zu bewirken, dass der Spannungspegel von WL0 über Vw1(= Vpgm-Vth) durch einen Kondensator Ca zwischen der Spannungserhöhungsplatte und WL0, dem Steuergate, erhöht wird. Die Spannung von WL0 vergrößert sich von Vw1 auf Vw1*(> Vw1), was die Gate-zu-Source-Spannung Vgs von T2 erniedrigt, der dadurch nichtleitend wird. Die Spannung von WL0 ist daher höher als es mit einem einfachen Anlegen von Vw1 möglich wäre, ohne eine hohe Spannung Vbp zu erfordern.
Die Spannung an dem floatenden Gate, Vfg, ist die Summe einer Spannung Vfg1, die von Vw1* abgeleitet ist, und einer Spannung Vfg2, die von Vbp der Spannungserhöhungsplatte abgeleitet ist, wie folgt:
Vfg1 = (Vw1* · Cb)/(Cb + 2Cc + Cd + 2Cf)
Vfg2 = (Vbp · (C1 + 2Cc))/(C1 + 2Cc + Cd + 2Cf) [3]
wobei C1 = (Ca · Cb)/(Ca + Cb)
Vfg = Vfg1 + Vfg2 [4]
Während ein Programmiervorgang in der vorstehenden Weise ausgeführt wird, bei dem die Spannungserhöhungsplatte ein verzögertes Spannungssignal gleich jenem der ausgewählten Wortleitung empfängt, kann dann ein verbessertes Kopplungsverhältnis γc* eines ausgewählten Zellentransistors (oder einer ausgewählten Speicherzelle) zusammengefasst werden zu:
γc*(Platte) = (Cb + C1 + 2Cc)/(Cb + 2Cc + Cd + 2Cf) [5]
Die an die Spannungserhöhungsplatte angelegte Spannung kann ungleich jener der ausgewählten Wortleitung sein.
Vergleicht man den Wert von γc* von Gleichung [5] mit jenem von γc von Gleichung [2], [(Cb + 2Cc)/(Cb + 2Cc + Cd + 2Cf)], ist γc* um den Wert C1/(Cb + 2Cc + Cd + 2Cf) größer als γc. In einem typischen Fall, wenn Werte für die Kapazität in die Gleichungen der Kopplungsraten eingesetzt werden, ist γc* gleich 1,08, während γc gleich 0,67 ist. Das verbesserte Kopplungsverhältnis macht es möglich, einen Programmiervorgang selbst mit reduzierten Spannungspegeln durchzuführen, die einer ausgewählten Wortleitung und einer Spannungserhöhungsplatte zugeführt werden.
Fig. 6 zeigt verschiedene Spannungspegel für eine ausgewählte Wortleitung und eine Spannungserhöhungsplatte für Programmiervorgänge des Standes der Technik und der vorliegenden Ausführungsform. Die Figur zeigt Spannungswerte, die im Stand der Technik verwendet werden und auf Achsen einer Wortleitungsspannung (Vw1) und einer Spannungserhöhungsplatten-Spannung (Vbp) abgetragen sind, die gemäß der vorliegenden Erfindung verwendet wird, für einen äquivalenten Programmiervorgang. Spannungspegel, die an eine ausgewählte Wortleitung und die Spannungserhöhungsplatte angelegt werden, sind im Stand der Technik die gleichen. Unter der Annahme, dass dies auch für die vorliegende Erfindung gilt, erfordert der Stand der Technik das Anlegen von 16 V an eine ausgewählte Wortleitung und eine Spannungserhöhungsplatte, während die vorliegende Erfindung lediglich 10 V für einen äquivalenten Programmiervorgang erfordert, wie am Punkt A gezeigt. Bei einer näherungsweisen Skalierung mit der Kurve von Fig. 6 können die Spannungspegel für die ausgewählte Wortleitung und die Spannungserhöhungsplatte gemäß der vorliegenden Erfindung um etwa 6 V niedriger als die herkömmlichen Spannungspegel für einen äquivalenten Programmiervorgang sein.
Die Fig. 7 bis 9 zeigen jeweils die Schaltbilder des Block-Decoders 110, des Abschnitts-Decoders 120 und des Spannungserhöhungsplatten-Treiberschaltkreises von Fig. 4.
Bezugnehmend auf Fig. 7 läuft ein Blockauswahlsignal nBi durch einen Inverter 2 und wird dann an einen Eingang eines NAND-Gatters 4 angelegt. Ein Oszillationssignal Ops wird an einen zweiten Eingang des NAND-Gatters 4 angelegt.
Das Blockauswahlsignal nBi ist außerdem über NMOS-Verarmungstransistoren 6 und 8 mit einem Ausgangsanschluss 1 verbunden, von dem die Ausgangsspannung Vx erzeugt wird. Gateelektroden von Transistoren 6 und 8 sind mit einem Programmiersignal nPGMs beziehungsweise einer Leistungsversorgungsspannung gekoppelt.
Ein Ausgangssignal des NAND-Gatters 4 wird an einen Eingang einer Schaltpumpe 111 angelegt, wo es mit einer Elektrode eines Verarmungs-MOS-Kondensators 10 verbunden ist. Eine weitere Elektrode des Kondensators 10 ist über einen diodengekoppelten NMOS-Transistor 12 mit Vx verbunden. Eine Gateelektrode des NMOS-Transistors 12 ist über einen NMOS-Transistor 14 und einen NMOS-Verarmungstransistor 16 mit der Programmierspannung Vpgm verbunden. Gateelektroden der Transistoren 14 und 16 sind mit dem Ausgangsanschluss 1 gekoppelt und empfangen so die Spannung Vx.
Wenn ein Oszillationsausgangssignal des NAND-Gatters 4 in Reaktion auf Ops an den Kondensator 10 angelegt wird, während nBi auf niedrigem Pegel liegt (um den entsprechenden Speicherblock auszuwählen), wird eine Spannung an der Gate- und Drain-Elektrode des Transistors 12 zu den Gateelektroden der Transistoren 14 und 16 übertragen, die leitfähig werden, um so Vpgm 3 mit der Gate- und Drain-Elektrode des Transistors 12 zu verbinden. Über mehrere Wiederholungen derartiger Pumpschritte erreicht die Spannung Vx am Ausgangsanschluss 1 den Pegel Vpgm.
Der in Fig. 8 gezeigte Schaltkreis entspricht einer Einheit in dem Abschnitts-Decoder 120, der zum Treiben eines Wortleitungssignals Si für eine Wortleitung verwendet wird. Weitere ähnliche Wortleitungstreibereinheiten des Abschnitts-Decoders sind in ähnlicher Weise zusammen mit dieser Einheit aufgebaut. Der gezeigte Schaftkreis ist aus drei Treiberschaltkreisteilen 122, 124 und 128 und einem Entladungsschaltkreis 126 gebildet. Die Treiberschaltkreise 122 und 124 werden zur Bereitstellung von Vpgm beziehungsweise Vpass für Si in einem Programmiervorgang verwendet. Der Treiberschaltkreis 128 dient einem Lesevorgang und beeinflusst den Programmiervorgang nicht. Wenn kein Lesevorgang vorliegt, liegt das Lesesignal READs auf niedrigem Pegel und schaltet einen NMOS-Verarmungstransistor 129 aus, wodurch der Treiberschaltkreis 128 von 31 getrennt wird.
In Fig. 8 verbindet die Schaltpumpe 121 innerhalb des Treiberschaltkreises 122 Vpgm mit Si in Reaktion auf ein Ausgangssignal eines NAND-Gatters 28, welches das Oszillationssignal Ops zusammen mit einem hohen Ausgangssignal eines NOR-Gatters 25 empfängt, das nPGMs und nTi empfängt. Das Signal nTi wird durch Decodieren von Adressensignalen erzeugt und auf einem niedrigen Pegel aktiviert, wenn eine entsprechende der Wortleitungen während eines Programmiervorgangs ausgewählt wird.
Die Schaltpumpe 121 wird von einem NMOS-Transistor 36, der zwischen Vpgm und Si eingeschleift ist, einem Verarmungs-MOS-Kondensator 30, dessen eine Elektrode mit dem Ausgang des NAND-Gatters 28 gekoppelt ist, einem diodengekoppelten NMOS-Transistor 32, der zwischen die andere Elektrode des Kondensators 30 und die Gateelektrode des Transistors 36 eingeschleift ist, und einem NMOS-Transistor 34 gebildet, der zwischen die Gateelektrode des Transistors 32 und Vpgm eingeschleift ist. Die Gateelektrode des Transistors 34 ist mit der Gateelektrode des Transistors 36 und über einen Verarmungs-MOS-Kondensator 40 mit einem Ausgang eines NAND-Gatters 38 und außerdem über einen NMOS-Verarmungstransistor 42, dessen Gateelektrode mit nTi gekoppelt ist, mit dem Ausgang eines NOR-Gatters 25 gekoppelt.
Der Treiberschaltkreis 122 wird in einem Programmiervorgang aktiviert, wenn nPGMs auf niedrigem Pegel liegt, wobei der Ausgang des NOR- Gatters 25 auf hohen Pegel gesetzt wird. Dann wird die Spannung Vpgm über das Wortleitungstreibersignal Si der ausgewählten Wortleitung zugeführt.
Der Treiberschaltkreis 124 führt über Si Vpass einer entsprechenden Wortleitung während eines Programmiervorgangs zu, wenn die entsprechende Wortleitung nicht ausgewählt ist.
In dem Treiberschaltkreis 124 verbindet eine Schaltpumpe 123 Vpass mit Si in Reaktion auf ein Ausgangssignal eines NAND-Gatters 46. Das NAND-Gatter 46 empfängt als Eingangssignale das Oszillationssignal Ops und ein Ausgangssignal eines NOR-Gatters 44. Das NOR-Gatter 44 empfängt nPGMs und nTib (das Komplement von nTi) als Eingangssignale. Die Schaltpumpe 123 ist aus einem NMOS-Transistor 54, der zwischen Vpass und Si eingeschleift ist, einem Verarmungs-MOS-Kondensator 48, dessen eine Elektrode mit dem Ausgang des NAND-Gatters 46 gekoppelt ist, einem diodengekoppelten NMOS-Transistor 50, der zwischen die andere Elektrode des Kondensators 48 und eine Gateelektrode eines Transistors 54 eingeschleift ist, und einem NMOS- Transistor 52 aufgebaut, der zwischen eine Gateelektrode des Transistors 50 und Vpass eingeschleift ist. Die Gateelektrode des Transistors 52 ist mit der Gateelektrode des Transistors 54 gekoppelt und ist außerdem über einen NMOS-Verarmungstransistor 56, dessen Gateelektrode mit nTib gekoppelt ist, mit dem Ausgang des NOR-Gatters 44 verbunden.
Die Treiberschaltkreise 122 und 124 sind alternierend in Abhängigkeit davon leitend, ob das Wortleitungstreibersignal Si einer ausgewählten Wortleitung in einem Programmiermodus entspricht oder nicht. Die Auswahl einer zu programmierenden Wortleitung wird durch den Logikpegel des Signals nTi (oder nTib) repräsentiert, das den einen oder den anderen der Treiberschaltkreise 122, 124 aktiviert, während nPGMs auf niedrigem Pegel liegt, was den Programmiermodus anzeigt. Ein Signal nTi auf niedrigem Pegel zeigt eine ausgewählte Wortleitung an und aktiviert den Treiberschaltkreis 122, um Si Vpgm zuzuführen, während der Treiberschaltkreis 124 durch nTib auf hohem Pegel abgeschaltet ist. Alternativ zeigt nTib auf niedrigem Pegel eine nicht ausgewählte Wortleitung an und aktiviert den Treiberschaltkreis 124, um Si Vpass zuzuführen, während der Treiberschaltkreis 122 durch nTi auf hohem Pegel abgeschaltet ist.
Der Entladungsschaltkreis 126 weist NMOS-Verarmungstransistoren 60 und 62 auf, die zwischen Si und einer Massespannung seriell verschaltet sind. Die Gateelektrode des Transistors 60 ist mit einer Leistungsversorgungsspannung gekoppelt. Die Gateelektrode des Transistors 62 ist über einen Inverter 66 mit einem Ausgang eines NAND-Gatters 64 gekoppelt. Das NAND-Gatter 64 empfängt Signale nPGMs und nREADs als Eingangssignale. Der Transistor 62 verbindet Si mit dem Massepotential, um den Spannungspegel des Wortleitungstreibersignals (oder der Leitung) 51 herunterzuziehen, wenn die Signale nPGMs und nREADs beide auf hohem Pegel liegen, d. h., wenn weder ein Programmiervorgang noch ein Lesevorgang aktiviert ist.
Fig. 9 zeigt einen Spannungserhöhungsplatten-Treiberschaltkreis des Abschnitts-Decoders. Der Spannungserhöhungsplatten-Treiberschaltkreis beinhaltet einen Verzögerungsschaltkreis 68, einen Spannungstreiberschaltkreis 132 und einen Entladungsschaltkreis 134.
In dem Spannungstreiberschaltkreis 132 verbindet eine Schaltpumpe 131 Vpgm mit dem Spannungserhöhungsplatten-Treibersignal (oder der Leitung) Sbp in Reaktion auf ein Ausgangssignal eines NAND-Gatters 72. Das NAND-Gatter 72 empfängt das Oszillationssignal Ops zusammen mit einem Ausgangssignal eines NOR-Gatters 70 als Eingangssignale. Das NOR-Gatter 70 selbst empfängt ein verzögertes Programmiersignal nPGMS_D, das von dem Verzögerungsschaltkreis 68 erzeugt wird, sowie ein Signal nBi als Eingangssignale.
Die Schaltpumpe 131 ist von einem NMOS-Transistor 80, der zwischen Vpgm und Sbp eingeschleift ist, einem Verarmungs-MOS-Kondensator 74, dessen eine Elektrode mit einem Ausgang des NAND-Gatters 72 gekoppelt ist, einem diodengekoppelten NMOS-Transistor 76, der zwischen die andere Elektrode des Kondensators 74 und eine Gateelektrode eines Transistors 80 eingeschleift ist, und einem NMOS-Transistor 78 gebildet, der zwischen die Gateelektrode des Transistors 76 und Vpgm eingeschleift ist. Die Gateelektrode des Transistors 78 ist mit der Gateelektrode des Transistors 76, sowie über einen Verarmungs-MOS-Kondensator 84 mit einem Ausgang eines NAND-Gatters 82 und außerdem über einen NMOS-Verarmungstransistor 86, dessen Gate mit nBi gekoppelt ist, mit dem Ausgang des NOR-Gatters 70 gekoppelt.
Das Signal nBi wird von Decodieradressensignalen erzeugt, um einen Speicherblock auszuwählen, und wird aktiviert (niedriger Pegel), wenn ein entsprechender von Speicherblöcken ausgewählt wird.
Der Entladungsschaltkreis 134 verwendet einen NMOS-Transistor 90, der zwischen Sbp und einem Massepotential eingeschleift ist. Die Gateelektrode des Transistors 90 antwortet auf ein Ausgangssignal eines NAND-Gatters 88, das Bi (das Komplement von nBi), nREADs, nERAs und nRECs als Eingangssignale empfängt.
Ein Spannungstrelberschaltkreis 132 wird durch nPGM_D nach einer vorgegebenen Zeit, z. B. 2 us, aktiviert, nachdem nPGMs auf niedrigen Pegel gelangt ist. Der Ausgang des NOR-Gatters 70 wird dadurch auf hohen Pegel gesetzt, so dass Vpgm über Sbp einer ausgewählten Spannungserhöhungsplatte zugeführt wird. Der Transistor 90 des Entladungsschaltkreises 134 wird eingeschaltet, wenn wenigstens eines der Eingangssignale eines NAND-Gatters 88 niedrigen Pegel eingenommen hat, d. h. die ausgewählte Spannungserhöhungsplatte wird entladen, wenn der entsprechende Speicherblock nicht ausgewählt wird oder wenn ein momentaner Vorgang nicht der Programmierschritt ist.
Unter Bezugnahme auf die Fig. 4 und 10 folgt eine Erläuterung des Programmiervorgangs mit der Spannungserhöhungsplatte unter Bezugnahme auf die Spannungen der Treibersignale, die durch den Block- Decoder und den Abschnitts-Decoder erzeugt werden. Es sei angenommen, dass die Wortleitung WL0 ausgewählt wird.
Wie in Fig. 10 gezeigt, wird in der Programmierspannungs- Aufbauperiode von t0 über das entsprechende Treibersignal S0 Vpgm für die ausgewählte Wortleitung WL0 von dem Abschnitts-Decoder 120 zugeführt. Vpass wird an die nicht ausgewählten Wortleitungen WL1 bis WL15 über ihre Treibersignale S1 bis S15 angelegt. Die Treibersignale Sss1 und Sgs1 für die Ketten- und Masseauswahlleitungen weisen die Pegel Vcc beziehungsweise Vss auf. Vpgm durchläuft den entsprechenden Transfer-Transistor T2 und wird auf Vpgm-Vth reduziert, wobei dies an die ausgewählte Wortleitung WL0 bis zum Zeitpunkt t1 angelegt wird.
Der Zeitpunkt T1 tritt 2 us nach dem Zeitpunkt t0 auf, was durch den Verzögerungsschaltkreis 68 des Spannungserhöhungsplatten-Treiberschaltkreises bewirkt wird. Die Spannung Vbp beginnt höher zu werden, was durch kapazitive Kopplung mit dem Verhältnis γc* von Gleichung [5] in einer Erhöhung des Spannungspegels der ausgewählten Wortleitung über Vpgm-Vth resultiert. Als nächstes tritt der Betrieb in die Programmierperiode ein. Die selbsterhöhte Wortleitungsspannung (höher als Vpgm-Vth) hilft bei der Programmierung eines ausgewählten Zellentransistors M0, während die nicht ausgewählten Wortleitungen weiterhin bei Vpass gehalten werden. Die ausgewählte Wortleitung WL0 liegt auf der selbsterhöhten Spannung, wodurch die in Gleichung [4] gezeigte Spannung des floatenden Gates Vfg ansteigt. Demgemäß werden durch Fowler-Nordheim-Tunneln Elektronen zu dem floatenden Gate bewegt, wodurch die Schwellenspannung der ausgewählten Speicherzelle ansteigt, was sie in einen programmierten Zustand versetzt.

Zweite Ausführungsform

Fig. 11 zeigt einen alternativen Schaltkreis des Block-Decoders 110 zum Steuern der Transfer-Transistoren T0 bis T18, wie in Fig. 4 gezeigt. Dieser alternative Schaltkreis repräsentiert eine zweite Ausführungsform der Erfindung. Gleiche Elemente in Fig. 11 weisen gleiche Bezugszeichen wie jene in Fig. 7 auf.
Der Block-Decoder von Fig. 11 wird von zwei Treiberschaltkreisen 113 und 115 gebildet, um eine effiziente Steuerung der Transfer-Transistoren zu erreichen.
Der Treiberschaltkreis 113 beinhaltet eine Schaltpumpe 111, in welcher die Gateelektrode eines NMOS-Transistors 12 mit einer Elektrode eines Kondensators 10 und außerdem mit einer Quelle einer Spannung (Vpgm + Va) (einer Spannung höher als Vpgm) über Kanäle des NMOS- Transistors 14 und des NMOS-Verarmungstransistors 16 verbunden ist.
Der Kondensator 10 der Schaltpumpe 111 ist mit einem Ausgang des NAND-Gatters 18 gekoppelt, welches das Oszillationssignal Ops, Bi, das invertierte Signal von nBi und nPGM_D, das verzögerte nPGMs (zum Beispiel durch den Verzögerungsschaltkreis 20 um etwa 2 us verzögert) als Eingangssignale empfängt.
Das Signal Bi ist über die NMOS-Verarmungstransistoren 6 und 8, deren Gateelektroden mit nPGMs bzw. einer Versorgungsspannung, wie Vcc, gekoppelt sind, mit Vx gekoppelt.
Die Gateelektroden der Transistoren 14 und 16 sind ebenfalls mit Vx gekoppelt.
Der Treiberschaltkreis 115 weist einen Verzögerungsschaltkreis 20 auf, der nPGMs um etwa 2 us verzögert, um nPGMs_d zu erzeugen. Er weist außerdem einen Inverter 22, um nPGMs_D zu invertieren, sowie einen NMOS-Transistor 24 auf, der zwischen die Spannungsquelle von Vb und Vx eingeschleift ist und dessen Gateelektrode das invertierte nPGMs_D empfängt.
Die Spannung Vb wird so gewählt, dass sie zwischen einer an die Spannungserhöhungsplatte angelegten Spannung und einer an die ausgewählte Wortleitung angelegten Spannung liegt.
Fig. 12 zeigt ein Zeitablaufdiagramm von Programmiersignalen, die mit dem Block-Decoder von Fig. 11 verwendet werden.
Zum Zeitpunkt t3 erzeugt der Block-Decoder Vx, wie 13 V, d. h. Vpgm + Va, als einen Anfangsspannungspegel. Die Spannung Vpgm, wie 11 V, wird für eine entsprechende Treiberleitung einer ausgewählten Wortleitung erzeugt. Die Spannung Vpass, wie 5 V, wird an nicht ausgewählte Wortleitungen angelegt.
Die Vpgm + Va von 13 V sichert eine vollständige Übertragung von Vpgm zu der ausgewählten Wortleitung. Dann wird die ausgewählte Wortleitung über einen entsprechenden Transfer-Transistor (z. B. T2 für M0) auf 11 V von Vpgm aufgeladen.
Nach der Verzögerung von dem Verzögerungsschaltkreis 20 wechselt die Spannung Vx zu einem Zeitpunkt t4 auf den Pegel von Vb, z. B. 7 V.
Das Ausgangssignal des Verzögerungsschaltkreises 20, nPGMs D mit niedrigem Pegel, bewirkt, dass der Ausgang des NAND-Gatters 18 auf hohem Pegel liegt, so dass die Schaltpumpe 111 in einen Nullzustand versetzt wird, was einen Abfall der Spannung Vx erlaubt. Mittlerweile wird der Transistor 24 eingeschaltet, um so Vb (7 V) zu Vx zu transferieren. Dieser Übergang von Vx von 13 V auf 7 V bewirkt ein Ausschalten des entsprechenden Transfer-Transistors (T2), so dass die ausgewählte Wortleitung in einen floatenden Zustand gelangt.
Außerdem besteht nach der Übertragung von Vpgm zu der ausgewählten Wortleitung keine Notwendigkeit, die 13 V Vpgm + Va aufrechtzuerhalten, da Vpgm während der Verzögerungszeit - wie etwa 2 us - bereits effektiv zu der ausgewählten Wortleitung übertragen wurde. Diese Zeitverzögerung kann nach Bedarf eingestellt werden, um wenigstens ein stabiles Anliegen von Vpgm an der ausgewählten Wortleitung sicherzustellen.
Danach wird zum Zeitpunkt t5 die Spannungserhöhungsplatten- Spannung Sbp, wie 11 V, von dem Spannungserhöhungsplatten-Treiberschaltkreis in dem Abschnitts-Decoder 120, der in Fig. 4 gezeigt ist, an die Spannungserhöhungsplatte 102 angelegt. Der Spannungspegel der ausgewählten Wortleitung wird durch die kapazitive Kopplung zwischen der Spannungserhöhungsplatte und dem mit der ausgewählten Wortleitung gekoppelten Steuergate auf etwa 17 V aufgeladen.
Auch in diesem Fall ist die auf dem floatenden Gate fg induzierte Spannung Vfg in Übereinstimmung mit der Gleichung [4].

Dritte Ausführungsform

Fig. 13 zeigt einen Aufbau eines Flash-EEPROM vom NAND-Typ gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
In dieser dritten Ausführungsform erzeugt ein Block-Decoder 170 sowohl die Spannung Vx als auch die Spannung Vp. Die Spannung Vp wird nur an eine Gateelektrode eines Transfer-Transistors TO* eines Umschalt- Schaltkreises 180 angelegt. Jener Transistor TO* ist zwischen die Spannungserhöhungsplatten-Treiberleitung Sbp und die Spannungserhöhungsplatte 102 eingeschleift, während Vx an andere Transfer- Transistoren T1 bis T18 angelegt wird. Jeder dieser anderen Transfer- Transistoren ist jeweils zwischen entsprechende Treiberleitungen Sss1 bis Sgs1 und Auswahlleitungen SSL bis GSL einschließlich der Wortleitungen WL0 bis WL15 eingeschleift.
Für jeden Block kann ein Transfer-Transistor T0* vorgesehen sein. Der Block-Decoder 170 weist zwei Arten von Spannungstreiberschaltkreisen für Vp beziehungsweise Vx auf, wie nachstehend unter Bezugnahme auf die Fig. 14A und 14B offenbart. Die anderen Elemente des Schaltkreises von Fig. 13 entsprechen jenen von Fig. 4.
Fig. 14A zeigt einen Treiberschaltkreis, der Vx erzeugt, die an die Gateelektroden der Transfer-Transistoren T1 bis T18 anzulegen ist, ähnlich wie in Fig. 11 gezeigt. Der Transistor 26 ist jedoch zwischen dem Massepotential und Vx eingeschleift, anders als der Transistor 24 von Fig. 11, der zwischen Vb und Vx eingeschleift war.
Fig. 14B zeigt einen Schaltkreis zum Erzeugen von Vp, die an die Gateelektrode des Transfer-Transistors T0* angelegt wird. Der Schaltkreis weist zwei Treiberschaltkreisteile 182 und 186 auf.
Der Treiberschaltkreis 182 beinhaltet einen Inverter 96, der das Signal nPGMs empfängt, und beinhaltet außerdem einen NMOS-Transistor 98, der in Reaktion auf das Ausgangssignal des Inverters 96 Vp mit Masse verbindet.
In dem Treiberschaltkreis 186 wird das Signal nPGMs, das von dem Verzögerungsschaltkreis 20 verzögert und vom Inverter 94 invertiert wird, an einen Eingang eines NAND-Gatters 95 angelegt. Das NAND- Gatter 95 empfängt außerdem Ops und Bi, das invertierte Signal von nBi, als Eingangssignale. Ein Ausgangssignal des NAND-Gatters 95 wird an den Kondensator 10 der Schaltpumpe 111 angelegt, die den gleichen Aufbau wie die Schaltpumpe von Fig. 11 aufweist.
Nachstehend wird unter Bezugnahme auf das Zeitablaufdiagramm von Fig. 15 ein Programmiervorgang gemäß der dritten Ausführungsform beschrieben.
Wenn ein Programmiermodus initiiert wird, geht das Signal nPGMs auf niedrigen Pegel und bewirkt, dass eine Spannung Vpgm von 11 V und eine Spannung Vpass von 5 V von den Ladungspumpen 150 bzw. 160 erzeugt werden.
Gleichzeitig empfängt das NAND-Gatter 18 in dem Schaltkreis von Fig. 14A das verzögerte nPGMs (nPGMs_D) und Bi auf hohen Pegeln, während Ops zwischen hohem und niedrigem Pegel oszilliert. Dies bewirkt, dass das Ausgangssignal des NAND-Gatters 18 oszilliert und die Schaltpumpe 111 aktiviert.
Zum Zeitpunkt t6 wechselt Vx auf den Wert Vpgm + Va von etwa 13 V, der an die Gateelektroden der Transfer-Transistoren T1 bis T18 angelegt wird. Die Transfer-Transistoren T1 bis T18 verbinden jeweilige Treiberleitungen Sss1 bis Sgs1 mit jeweiligen Auswahlleitungen SSL bis GSL, wie in Fig. 13 gezeigt. Während dieses Zeitraums wird Vp auf dem Massepotential gehalten, da das nPGMs mit niedrigem Pegel über den Inverter 96 den Transistor 98 einschaltet (Fig. 14B).
Zum Zeitpunkt t7, die Verzögerungszeit von etwa 2 us nach t6, bewirkt das verzögerte nPGMs, dass der Transistor 26 von Fig. 14A die momentane Vx mit dem Massepotential verbindet. Dies deaktiviert die Schaltpumpe 111 von Fig. 14A. Die Spannung Vx fällt auf das Massepotential ab und schaltet den Transfer-Transistor aus. Dies bewirkt, dass sich alle Wortleitungen in einem floatenden Zustand befinden.
Danach wird zum Zeitpunkt t8, wenn die Spannungserhöhungsplatten- Spannung (Sbp) von 11 V von dem Spannungserhöhungsplatten-Treiberschaltkreis in dem Abschnitts-Decoder 120, der in Fig. 4 gezeigt ist, an die Spannungserhöhungsplatte 102 angelegt wird, die Spannung der ausgewählten Wortleitung durch die kapazitive Kopplung zwischen der Spannungserhöhungsplatte und der ausgewählten Wortleitung auf etwa 17 V hochgezogen. Die nicht ausgewählten Wortleitungen werden ebenfalls durch die kapazitive Kopplung beeinflusst und werden dadurch über Vpass auf etwa 12 V spannungserhöht. Dies kann eine Reduktion des angelegten Pegels von Vpass erlauben.
Wie vorstehend beschrieben, wird die an die Spannungserhöhungsplatte angelegte Spannung zu einem vorgegebenen Zeitpunkt aktiviert, nachdem die Programmierspannung an eine ausgewählte Wortleitung angelegt wurde. Eine resultierende Spannung der ausgewählten Wortleitung steigt über die zwangsweise angelegte Spannung an. Dies stellt vorteilhafterweise eine Selbstspannungserhöhung durch einen kapazitiven Kopplungsmechanismus bereit.
Es ist möglich, einen zuverlässigen Programmiervorgang selbst mit einer niedrigeren Spannungserhöhungsplatten-Spannung und Wortleitungsspannung durchzuführen, was die Belastung von Speicherzellen reduziert, die ansonsten aufgrund einer exzessiv hohen Spannung auftritt, die während des Programmiervorgangs für eine lange Zeitspanne andauert.
Das zeitlich sequentielle Anlegen der Programmierspannung und der Spannungserhöhungsplatten-Spannung verbessert den Wert des Kopplungsverhältnisses des floatenden Gates. Dies dient dazu, das effektive elektrische Feld zu verstärken, was den Programmiervorgang unterstützt. Diese Zeitsteuerung und dieses Anlegen von Spannungen erlaubt eine Reduktion der Zeit, die zum Aufladen oder Entladen der Spannungserhöhungsplatte notwendig ist, die eine viel höhere Kapazität als irgendwelche anderen leitfähigen Leitungen in dem Speicher aufweist. Dies reduziert den Gesamtstromverbrauch während des Programmiervorgangs.
Wie aus der dritten Ausführungsform ersichtlich, werden außerdem die nicht ausgewählten Wortleitungen auf Vpass gehalten und können in ein selbstspannungserhöhendes Feld gestellt werden, wenn die Spannungserhöhungsplatten-Spannung daran angelegt wird. Eine reduzierte Vpass-Spannung kann ausreichend sein, die nicht ausgewählten Wortleitungen und Speicherzellen in stabile Durchlasszustände für die ausgewählte Wortleitung und Speicherzelle zu versetzen, was ebenfalls zu einer Abnahme des Gesamtleistungsverbrauchs beiträgt.

Claims

1. Flash-Speicher mit:

- einem Feld von Speicherzellen (100) mit Source-, Drain-, floatenden Gate- und Steuergate-Elektroden, wobei das Feld eine leitfähige Platte (102) beinhaltet, die über den Speicherzellen ausgebildet ist, um eine kapazitive Kopplung (Ca, Cc) zwischen den Speicherzellen und der leitfähigen Platte bereitzustellen;

- einer ersten Spannungsquelle (150), um der Steuergate- Elektrode (WL) einer ausgewählten der Speicherzellen eine erste Spannung (Vpgm) zuzuführen;

dadurch gekennzeichnet, dass der Flash-Speicher des Weiteren beinhaltet:

- Mittel (24; 26, 98), um die Steuergate-Elektroden in einen floatenden Zustand zu versetzen, nachdem (t4, t7) die Steuergate- Elektrode (WL) der ausgewählten der Speicherzellen durch die erste Spannungsquelle (150) auf ein vorgegebenes Potential aufgeladen wurde; und

- eine zweite Spannungsquelle (132), um der leitfähigen Platte eine zweite Spannung (Vbp) zuzuführen, nachdem (t5, t8) die Steuergate-Elektroden in einen floatenden Zustand versetzt wurden.

2. Flash-Speicher nach Anspruch 1, der des Weiteren beinhaltet:

- einen Umschaltschaltkreis (130), um die erste Spannung zu der Steuergate-Elektrode (WL) der ausgewählten der Speicherzellen und die zweite Spannung zu der leitfähigen Platte in Reaktion auf ein Steuersignal zu übertragen.

3. Flash-Speicher nach Anspruch 1 oder Anspruch 2, der des Weiteren beinhaltet:

- eine dritte Spannungsquelle, um den Steuergate-Elektroden der nicht ausgewählten Speicherzellen der Speicherzellen eine dritte Spannung (Vpass) zuzuführen; und

- einen Umschaltschaltkreis, um die dritte Spannung zu den Steuergate-Elektroden der nicht ausgewählten Speicherzellen der Speicherzellen in Reaktion auf Steuersignale zu übertragen, wobei der Umschaltschaltkreis die Steuergate-Elektroden in einen floatenden Zustand versetzt, nachdem alle Steuergate-Elektroden der Speicherzeilen auf vorgegebene Potentiale aufgeladen wurden und bevor die zweite Spannung an die leitfähige Platte angelegt wird.

4. Flash-Speicher nach irgendeinem vorhergehenden Anspruch, wobei das Feld in eine Mehrzahl von Speicherblöcken unterteilt ist und wobei die zweite Spannungsquelle der leitfähigen Platte die zweite Spannung in Reaktion auf ein Steuersignal zuführt, das einen der Speicherblöcke auswählt.

5. Flash-Speicher nach Anspruch 4 in Verbindung mit Anspruch 2 oder 3, wobei die Steuersignale umfassen:

- ein erstes Treibersteuersignal, das alle Steuergate-Elektroden in einen floatenden Zustand versetzt, nachdem alle Steuergate- Elektroden auf vorgegebene Potentiale aufgeladen wurden und bevor die zweite Spannung an die leitfähige Platte angelegt wird, und

- ein zweites Treibersteuersignal, das die zweite Spannung mit der leitfähigen Platte verbindet, nachdem alle Steuergate-Elektroden der Speicherzellen auf die vorgegebenen Potentiale aufgeladen wurden.

6. Flash-Speicher nach Anspruch 1, der des Weiteren beinhaltet:

- eine Aufteilung des Feldes in eine Mehrzahl von Speicherblöcken, wobei die Steuergate-Elektroden der Speicherzellen an Wortleitungen gekoppelt sind;

- eine Mehrzahl von Treiberleitungen (S0 bis S15), die mit den Steuergate-Elektroden (WL0 bis WL15) über entsprechende Transfer-Transistoren (T2 bis T17; T2* bis T17*) verbunden sind;

- einen Block-Dekoder (170), um die Transfer-Transistoren zu steuern; und

- einen Abschnitts-Dekoder (120), der mit den Treiberleitungen gekoppelt ist; wobei der Abschnitts-Dekoder die erste Spannung (Vpgm), die zweite Spannung (Vpb) und des Weiteren eine dritte Spannung (Vpass) für nicht ausgewählte Wortleitungen liefert;

wobei die zweite Spannung an die leitfähige Platte angelegt wird, nachdem die erste Spannung durch die zugehörige Wortleitung effektiv zu der ausgewählten der Speicherzellen übertragen wurde.

7. Flash-Speicher nach Anspruch 6, der des Weiteren beinhaltet:

- eine weitere, zu der leitfähigen Platte gehörige Treiberleitung (Sb.p);

- einen Umschaltschaltkreis, der einen Transfer-Transistor (T0, T0*), der zwischen eine Treiberleitung und die leitfähige Platte eingefügt ist, und eine Mehrzahl von Transfer-Transistoren (T1 bis T18; T1* bis T18*) beinhaltet, die zwischen entsprechende Treiberleitungen und Wortleitungen eingefügt sind,

- wobei der Block-Dekoder (170) mit Gate-Elektroden der Transfer- Transistoren des Umschaltschaltkreises gekoppelt ist, ein erster Ausgang des Block-Dekoders (Vp) mit dem Gate des Transfer- Transistors gekoppelt ist, der mit der leitfähigen Platte verbunden ist, und ein zweiter Ausgang des Block-Dekoders (Vs) mit den Gate-Elektroden der Transfer-Transistoren gekoppelt ist, die mit den Wortleitungen verbunden sind;

wobei die zweite Spannung (Vbp) an die leitfähige Platte in Reaktion auf ein Steuersignal angelegt wird, das einen der Speicherblöcke auswählt, nachdem die erste und die dritte Spannung effektiv zur ausgewählten und zu den nicht ausgewählten Wortleitungen übertragen wurden.

8. Verfahren zum Betrieb eines Flash-Speichers mit einem Feld von Speicherzellen (100) mit Source-, Drain-, floatenden Gate- und Steuergate-Elektroden, wobei das Feld eine leitfähige Platte (102) beinhaltet, die über den Speicherzellen ausgebildet ist, um eine kapazitive Kopplung (Ca, Cc) zwischen den Speicherzellen und der leitfähigen Platte bereitzustellen, und einer ersten Spannungsquelle (150); wobei

- die erste Spannungsquelle (150) der Steuergate-Elektrode (WL) einer ausgewählten der Speicherzellen eine erste Spannung (Vpgm) zuführt;

dadurch gekennzeichnet, dass

- die Steuergate-Elektroden in einen floatenden Zustand versetzt werden, nachdem (t4, t7) die Steuergate-Elektrode (WL) der ausgewählten der Speicherzellen durch die erste Spannungsquelle (150) auf ein vorgegebenes Potential aufgeladen wurde; und

- eine zweite Spannungsquelle (132), die in dem Flash-Speicher vorgesehen ist, der leitfähigen Platte eine zweite Spannung (Vbp) zuführt, nachdem (t5, t8) die Steuergate-Elektroden in einen floatenden Zustand versetzt wurden.

9. Verfahren nach Anspruch 8, das des Weiteren umfasst:

Übertragen der ersten Spannung zu einer Steuergate-Elektrode (WL) der ausgewählten der Speicherzellen und

Übertragen der zweiten Spannung (Vbp) zu der leitfähigen Platte in Reaktion auf ein Steuersignal.

10. Verfahren nach Anspruch 8 oder Anspruch 9, das des Weiteren umfasst:

Zuführen einer dritten Spannung (Vpass); und

Übertragen der dritten Spannung zu den Steuergate-Elektroden der nicht ausgewählten Speicherzellen der Speicherzellen in Reaktion auf Steuersignale,

wobei sich die Steuergate-Elektroden (WL) in einem floatenden Zustand befinden, nachdem alle Steuergate-Elektroden der Speicherzellen auf vorgegebene Potentiale aufgeladen wurden und bevor die zweite Spannung an die leitfähige Platte angelegt wird.

11. Verfahren nach irgendeinem der Ansprüche 9 oder 10, wobei das Feld in eine Mehrzahl von Speicherblöcken unterteilt wird und die zweite Spannung in Reaktion auf ein Steuersignal, das einen der Speicherblöcke auswählt, der leitfähigen Platte zugeführt wird.

12. Verfahren nach Anspruch 11 in Verbindung mit Anspruch 10, wobei

die Steuersignale umfassen:

13. Verfahren nach Anspruch 8, das des Weiteren umfasst:

Unterteilen des Feldes in eine Mehrzahl von Speicherblöcken, wobei die Steuergate-Elektroden der Speicherzellen mit Wortleitungen gekoppelt werden;

Verbinden einer Mehrzahl von Treiberleitungen mit den Steuergate- Elektroden mittels zugehöriger Transfer-Transistoren und Wortleitungen;

Steuern der Transfer-Transistoren mit einem Block-Dekoder; und

Koppeln eines Abschnitts-Dekoders (120) mit den Treiberleitungen;

wobei der Abschnitts-Dekoder die erste Spannung, die zweite Spannung und des Weiteren eine dritte Spannung (Vpass) den nicht ausgewählten Wortleitungen zuführt;

wobei die zweite Spannung der leitfähigen Platte zugeführt wird, nachdem die erste Spannung effektiv zu der ausgewählten Wortleitung übertragen wurde.

14. Verfahren nach Anspruch 13, das des Weiteren umfasst:

Koppeln einer weiteren Treiberleitung (Sb.p) mit der leitfähigen Platte (102);

Bereitstellen eines Umschaltschaltkreises, der einen Transfer- Transistor (T0; T0*), der zwischen eine entsprechende Treiberleitung und die leitfähige Platte eingefügt ist, und eine Mehrzahl von Transfer-Transistoren (T1 bis T18; T1* bis T18*) beinhaltet, die zwischen entsprechende Treiberleitungen und Wortleitungen eingefügt sind;

Koppeln des Block-Dekoders mit den Gate-Elektroden der Transfer- Transistoren des Umschaltschaltkreises, wobei ein erster Ausgang (Vp) des Block-Dekoders mit der Gate-Elektrode des Transfer- Transistors gekoppelt wird, der mit der leitfähigen Platte verbunden ist, und ein zweiter Ausgang (Vx) des Block-Dekoders mit den Gate- Elektroden der Transfer-Transistoren gekoppelt wird, die mit den Wortleitungen verbunden sind,

Anlegen der zweiten Spannung an die leitfähige Platte in Reaktion auf ein Steuersignal, das einen der Speicherblöcke auswählt, nachdem die erste und die dritte Spannung effektiv auf die ausgewählte und die nicht ausgewählten Wortleitungen übertragen wurden.