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JP2006048749A - 不揮発性記憶装置及び不揮発性記憶装置のデータ書き込み方法 - Google Patents

不揮発性記憶装置及び不揮発性記憶装置のデータ書き込み方法 Download PDF

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Abstract

【課題】 消費電力の低減が可能であり、不揮発性メモリ素子の劣化を抑止する不揮発性記憶装置及び不揮発性記憶装置のデータ書き込み方法を提供すること。
【解決手段】 メモリセル３００は、不揮発性メモリ素子３１０とワード線スイッチＷＬＳを含み、各ワード線は、行方向Ｘに配列されたワード線スイッチＷＬＳのゲート電極を共通接続し、各ビット線は、列方向Ｙに配列されたワード線スイッチＷＬＳを共通接続し、各第１のコントロールゲート線ＣＧ１１は、各メモリセルブロック内のＭ個のメモリセル３００の不揮発性メモリ素子３１０のコントロールゲート電極を共通接続し、書き込みを行う際には、ワード線に書き込み電圧を印加し、メモリセル３００のワード線スイッチＷＬＳをＯＮにし、ビット線に書き込み電圧を印加し、メモリセルブロックに配置された第１のコントロールゲート線ＣＧ１１にコントロールゲート線用書き込み電圧を印加する。
【選択図】 図１

Description

本発明は、不揮発性記憶装置及び不揮発性記憶装置のデータ書き込み方法に関する。
不揮発性記憶装置において、不揮発性メモリ素子に印加されるディスターブ電圧の対策の一つに、ワード線やビット線の階層化が知られている（特許文献１参照）。例えばビット線が主ビット線と副ビット線で構成される不揮発性記憶装置では、主ビット線に複数の副ビット線が接続され、主ビット線に供給された電圧は、各副ビット線に設けられた選択スイッチを制御することで、所望のメモリトランジスタが接続される副ビット線に供給される。これにより、所望のメモリトランジスタが接続されない副ビット線には不要な電圧が供給されないため、ディスターブ電圧を抑止する効果を有する。
ところが、所望のメモリトランジスタ以外のメモリトランジスタのコントロールゲートに不要な電圧が印加されてしまい、消費電力が大きかった。
特開平８−２２２６４９号公報
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、消費電力の低減が可能であり、不揮発性メモリ素子の劣化を抑止する不揮発性記憶装置及び不揮発性記憶装置のデータ書き込み方法を提供することにある。
本発明は、行方向にＮ（Ｎは自然数）個、列方向にＬ（Ｌは自然数）個配置され、各メモリセルブロックがＭ（Ｍは自然数）個のメモリセルを有する複数のメモリセルブロックと、複数のワード線と、複数の第１のコントロールゲート線と、複数のビット線とを有し、前記複数のメモリセルの各々は、不揮発性メモリ素子と、ワード線スイッチとを含み、前記不揮発性メモリ素子の一端と前記ワード線スイッチの一端が接続され、前記複数のワード線の各々は、前記複数のメモリセルのうちの行方向に配列されたＮ個のメモリセルブロックのメモリセルの前記ワード線スイッチのゲート電極を共通接続し、前記複数のビット線の各々は、前記複数のメモリセルのうちの列方向に配列されたＬ個のメモリセルの前記ワード線スイッチの他端を共通接続し、前記複数の第１のコントロールゲート線の各々は、各メモリセルブロック内の前記Ｍ個のメモリセルの前記不揮発性メモリ素子のコントロールゲート電極を共通接続するように各メモリセルブロックに配置され、選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、前記選択されたメモリセルブロックのメモリセルに接続されたワード線にワード線用書き込み電圧を印加して、前記選択されたメモリセルブロックのメモリセルの前記ワード線スイッチをＯＮにし、前記選択されたメモリセルブロックのメモリセルに接続されたビット線にビット線用書き込み電圧を印加し、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線にコントロールゲート線用書き込み電圧を印加する不揮発性記憶装置に関係する。
本発明によれば、選択されたメモリセルブロックに配置された第１のコントロールゲート線にコントロールゲート線用書き込み電圧が印加され、選択されたメモリセルブロック以外のメモリセルブロックに配置された第１のコントロールゲート線にコントロールゲート線用書き込み電圧を供給しないようにすることができる。これにより、データ書き込み時の消費電力の低減が可能である。
また、本発明は、複数のビット線選択信号を出力するＹデコーダと、前記複数のビット線選択信号の各々によってＯＮ／ＯＦＦの制御がされるＭ×Ｎ個のビット線スイッチとを有し、行方向に配列されたＮ個のメモリセルブロックの各々には、Ｍ本のビット線が接続され、前記Ｍ本のビット線に対応するＭ個のビット線スイッチの各々は、その一端が前記Ｍ本のビット線の各々に接続され、その他端がＭ本のデータバスの各信号線に接続され、前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、前記データバスの各信号線には、前記ビット線用書き込み電圧又はビット線用非選択電圧が供給され、前記Ｙデコーダは、前記選択されたメモリセルブロックのメモリセルに接続されたビット線に接続されたビット線スイッチを制御するための前記ビット線選択信号をアクティブに設定して前記選択されたメモリセルブロックに対応する前記Ｍ本のビット線に接続されたビット線スイッチをＯＮにし、前記データバスの各信号線に印加された電圧を前記選択されたメモリセルブロックに対応する前記Ｍ本のビット線の各々に供給することで、前記選択されたメモリセルブロックのメモリセルに接続されたビット線に前記ビット線用書き込み電圧又は前記ビット線用非選択電圧を印加するようにしてもよい。
本発明によれば、選択されたメモリセルブロックに対応するビット線にビット線用書き込み電圧が印加され、選択されたメモリセルブロック以外のメモリセルブロックに対応するビット線にビット線用書き込み電圧を供給しないようにすることができる。これにより、データ書き込み時の選択されたメモリセルブロック以外のメモリブロックのメモリセルの劣化を抑止することができる。
また、本発明は、複数の第２のコントロールゲート線を有し、前記複数のメモリセルブロックの各々に配置された第１のコントロールゲート線の一端には第１のコントロールゲートスイッチの一端が接続され、前記複数の第２のコントロールゲート線の各々は、列方向に配列されたＬ個のメモリセルブロックの各々に接続された前記第１のコントロールゲートスイッチの他端を共通接続し、前記第１のコントロールゲートスイッチのＯＮ／ＯＦＦは、ワード線によって制御され、前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチと接続する第２のコントロールゲート線に前記コントロールゲート線用書き込み電圧を印加し、前記複数の第２のコントロールゲート線のうち、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチとは接続されない第２のコントロールゲート線には、コントロールゲート線用非選択電圧を印加し、前記選択されたメモリセルブロックに接続されたワード線に前記ワード線用書き込み電圧を印加して、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチをＯＮにし、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に前記コントロールゲート線用書き込み電圧を供給するようにしてもよい。
本発明によれば、選択されたメモリブロックの第１のコントロールゲートスイッチに接続された第２のコントロールゲート線にコントロールゲート線用書き込み電圧を印加し、他の第２のコントロールゲート線にコントロールゲート線用非選択電圧を印加することができるので、選択されたメモリセルブロックとは異なる列に配置されたメモリセルブロックの第１のコントロールゲート線にコントロールゲート線用書き込み電圧を供給しないようにすることができる。これにより、データ書き込み時の消費電力の低減が可能である。
また、本発明は、前記複数の第２のコントロールゲート線の各々は、前記ビット線選択信号に基づいて前記コントロールゲート用書き込み電圧が供給され、前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、アクティブに設定された前記ビット線選択信号に基づいて、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチに接続する第２のコントロールゲート線に前記コントロールゲート線用書き込み電圧が印加され、前記複数の第２のコントロールゲート線のうち、前記選択されたメモリセルブロックに対応する第１のコントロールゲートスイッチに接続されない第２のコントロールゲート線は、ノンアクティブに設定された前記ビット線選択信号に基づいて、前記コントロールゲート線用非選択電圧が印加されるようにしてもよい。
本発明によれば、ノンアクティブに設定されたビット線選択信号に基づいて、第２のコントロールゲート線にコントロールゲート線用書き込み電圧又はコントロールゲート線用非選択電圧を印加することができる。
また、本発明は、前記複数の第１のコントロールゲート線の各々には、ワード線によってＯＮ／ＯＦＦが制御される第２のコントロールゲートスイッチの一端が接続され、前記第２のコントロールゲートスイッチの他端は接地され、前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第２のコントロールゲートスイッチがＯＦＦに設定され、前記複数のワード線のうち、前記選択されたメモリセルブロックが接続されていないワード線にはワード線用非選択電圧が印加され、前記ワード線用非選択電圧が印加されたワード線と接続するメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第２のコントロールゲートスイッチがＯＮに設定されることで、前記複数のメモリセルブロックのうち、前記選択されたメモリセルブロックの行と異なる行に配置されたメモリセルブロック内に配置された第１のコントロールゲート線が接地されるようにしてもよい。
本発明によれば、選択されたメモリブロックのメモリセルにデータ書き込みを行う際、選択されたメモリセルブロックとは異なる行に配置されたメモリセルブロックの第１のコントロールゲート線を接地することができる。これにより、選択メモリブロックとは異なる行に配置されたメモリセルブロックのメモリセルの劣化を抑止することができる。
また、本発明は、行方向にＮ（Ｎは自然数）個、列方向にＬ（Ｌは自然数）個配置され、各メモリセルブロックがＭ（Ｍは自然数）個のメモリセルを有する複数のメモリセルブロックと、不揮発性メモリ素子の一端とワード線スイッチの一端が接続されて構成された複数のメモリセルのうち行方向に配列されたＭ×Ｎ個のメモリセルのワード線スイッチのゲート電極を共通接続する複数のワード線と、各メモリセルブロック内の前記Ｍ個のメモリセルの前記不揮発性メモリ素子のコントロールゲート電極を共通接続する複数の第１のコントロールゲート線と、列方向に配列されたＬ個のメモリセルの前記ワード線スイッチの他端を共通接続し複数のビット線とを有する不揮発性記憶装置のデータ書き込み方法であって、選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、前記選択されたメモリセルブロックのメモリセルに接続されたワード線にワード線用書き込み電圧を印加して、前記選択されたメモリセルブロックのメモリセルのワード線スイッチをＯＮにし、前記選択されたメモリセルブロックのメモリセルに接続されたビット線にビット線用書き込み電圧を印加し、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線にコントロールゲート線用書き込み電圧を印加する不揮発性記憶装置のデータ書き込み方法に関係する。
また、本発明に係る不揮発性記憶装置のデータ書き込み方法は、前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、一端がＭ本のビット線の各々と接続されるＭ個のビット線スイッチの他端が接続されたデータバスの各信号線に、前記ビット線用書き込み電圧又はビット線用非選択電圧を供給し、前記選択されたメモリセルブロックのメモリセルに接続されたビット線に接続されたビット線スイッチを制御するためのビット線選択信号をアクティブに設定して前記選択されたメモリセルブロックに対応するＭ本のビット線に接続されたビット線スイッチをＯＮにし、前記データバスの各信号線に印加された電圧を前記選択されたメモリセルブロックに対応する前記Ｍ本のビット線の各々に供給することで、前記選択されたメモリセルブロックのメモリセルに接続されたビット線に前記ビット線用書き込み電圧又は前記ビット線用非選択電圧を印加するようにしてもよい。
また、本発明に係る不揮発性記憶装置のデータ書き込み方法は、前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチと接続する第２のコントロールゲート線に前記コントロールゲート線用書き込み電圧を印加し、前記複数の第２のコントロールゲート線のうち、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチとは接続されない第２のコントロールゲート線には、コントロールゲート線用非選択電圧を印加し、前記選択されたメモリセルブロックに接続されたワード線に前記ワード線用書き込み電圧を印加して、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチをＯＮにし、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に前記コントロールゲート線用書き込み電圧を供給するようにしてもよい。
また、本発明に係る不揮発性記憶装置のデータ書き込み方法は、前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、アクティブに設定された前記ビット線選択信号に基づいて、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチに接続する第２のコントロールゲート線に前記コントロールゲート線用書き込み電圧を印加し、前記複数の第２のコントロールゲート線のうち、前記選択されたメモリセルブロックに対応する第１のコントロールゲートスイッチに接続されない第２のコントロールゲート線に、ノンアクティブに設定された前記ビット線選択信号に基づいて、前記コントロールゲート線用非選択電圧を印加するようにしてもよい。
また、本発明に係る不揮発性記憶装置のデータ書き込み方法は、前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第２のコントロールゲートスイッチをＯＦＦに設定し、前記複数のワード線のうち、前記選択されたメモリセルブロックが接続されていないワード線にワード線用非選択電圧を印加し、前記ワード線用非選択電圧が印加されたワード線と接続するメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第２のコントロールゲートスイッチをＯＮに設定することで、前記複数のメモリセルブロックのうち、前記選択されたメモリセルブロックの行と異なる行に配置されたメモリセルブロック内に配置された第１のコントロールゲート線を接地するようにしてもよい。
以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１．メモリセルアレイ
図１は不揮発性記憶装置１０００を示す回路図である。不揮発性記憶装置１０００は、ワード線用レベルシフタ１００、ビット線用レベルシフタ２００、アドレスバッファ４００、アドレスプリデコーダ４１０、Ｘデコーダ４２０、Ｙデコーダ４３０及びメモリセルアレイ５００を含むが、これに限定されない。例えば、不揮発性記憶装置１０００はアドレスバッファ４００や、アドレスプリデコーダ４１０を含まない構成でもよい。以下の図において同符号のものは同様の意味を表す。
本実施形態の不揮発性記憶装置１０００は、アドレスＡＢ及びデータバスＤＢを介してデータの書き込み、読み出しが行われる。データバスＤＢはＭ（Ｍは自然数）本のデータ線ＤＬ１〜ＤＬＭから構成されている。
アドレスバスＡＢを介してアドレス情報がアドレスバッファ４００に格納されると、アドレスプリデコーダ４１０はデコード処理を行い、Ｘデコーダ４２０及びＹデコーダ４３０にデコード結果を出力する。Ｘデコーダ４２０はアドレスプリデコーダ４１０からのデコード処理結果に基づき、各ワード線用レベルシフタ１００にアクティブまたはノンアクティブのワード線選択信号を出力する。
各ワード線用レベルシフタ１００は、Ｘデコーダ４２０からのワード線選択信号に基づいて、ワード線用レベルシフタ１００に供給される２種類の電圧を例えば２本のワード線を介してメモリセルアレイ５００に供給する。具体的には、例えばワード線用レベルシフタ１００ＡはＸデコーダ４２０からのワード線選択信号がアクティブに設定されると、ワード線用レベルシフタ１００Ａの入力ＷＶ１に入力された電圧をワード線ＷＬＡ１に供給し、グランドレベルの電圧をワード線ＷＬＢ１に供給する。逆に、Ｘデコーダ４２０からのワード線選択信号がノンアクティブに設定されると、ワード線用レベルシフタ１００Ａの入力ＷＶ１に入力された電圧をワード線ＷＬＢ１に供給し、グランドレベルの電圧をワード線ＷＬＡ１に供給する。なお、各ワード線用レベルシフタ１００の入力ＷＶ１〜ＷＶｘ（ｘは自然数）に入力される電圧は、データの書き込み、消去、読み出しの各動作によって適宜設定されるが、動作の詳細は後述する。
メモリセルアレイ５００では、行方向ＸにＮ（Ｎは自然数）個、列方向ＹにＬ（Ｌは自然数）個のメモリセルブロックが配列されている。各メモリブロックはＭ（Ｍは自然数）個のメモリセル３００を含む。また、メモリセルアレイ５００は、列方向Ｙに沿って延在形成された複数（例えばＮ×Ｍ本）のビット線ＢＬ１１〜ＢＬＮＭを含む。メモリセル３００は、ワード線スイッチＷＬＳ及び不揮発性メモリ素子３１０で構成される。ワード線スイッチＷＬＳは例えばＣＭＯＳスイッチで構成される。各ワード線用レベルシフタ１００に接続された２本のワード線の一方は、行方向Ｘに配列された各メモリセル３００のワード線スイッチＷＬＳのゲート電極の一方を共通接続する。各ワード線用レベルシフタ１００に接続された２本のワード線の他方は、行方向Ｘに配列された各メモリセル３００のワード線スイッチＷＬＳのゲート電極の他方を共通接続する。具体的には、例えばワード線用レベルシフタ１００Ａに接続されるワード線ＷＬＡ１、ＷＬＢ１のうち、ワード線ＷＬＡ１は、行方向Ｘに配列された各メモリセル３００のワード線スイッチＷＬＳのゲート電極の一方を共通接続する。また、ワード線ＷＬＢ１は、行方向Ｘに配列された各メモリセル３００のワード線スイッチＷＬＳのゲート電極の他方を共通接続する。
各メモリセル３００のワード線スイッチＷＬＳの一端は、不揮発性メモリ素子３１０のソースまたはドレインと接続される。複数のメモリセル３００のうち、列方向Ｙに配列された各メモリセル３００のワード線スイッチＷＬＳの他端はビット線に共通接続される。具体的には、例えば列方向Ｙに配列された各メモリセル３００のワード線スイッチＷＬＳの他端はビット線ＢＬ１１に共通接続される。
また、メモリセルアレイ５００には、複数の第１のコントロールゲート線（広義には第１のコントロールゲート線）ＣＧ１１〜ＣＧｘＮが配列され、例えば行方向Ｘに沿ってＮ本の第１のコントロールゲート線ＣＧ１１〜ＣＧ１Ｎが配列されている。また、列方向Ｙでは、ｘ本のコントロールゲート線ＣＧ１１〜ＣＧｘ１が配列されている。各第１のコントロールゲート線ＣＧ１１〜ＣＧｘＮは、Ｍ個のメモリセル３００の不揮発性メモリ素子３１０のゲート電極を共通接続する。さらに、各第１のコントロールゲート線ＣＧ１１〜ＣＧｘＮは、第１のコントロールゲートスイッチＣＧＳ１１〜ＣＧＳｘＮの一端に接続する。例えば第１のコントロールゲートスイッチＣＧＳ１１〜ＣＧＳｘＮは、ＣＭＯＳスイッチで構成されるがこれに限定されにない。具体的には、例えばコントロールゲート線ＣＧ１１は、第１のコントロールゲートスイッチＣＧＳ１１の一端に接続し、Ｍ個のメモリセル３００の不揮発性メモリ素子３１０のゲート電極を共通接続する。
各第１のコントロールゲートスイッチＣＧＳ１１〜ＣＧＳｘＮのゲート電極にはワード線が接続される。各ワード線用レベルシフタ１００に接続された２本のワード線の一方は、行方向Ｘに沿って配列されたＮ本の第１のコントロールゲート線に接続されたＮ個の第１のコントロールゲートスイッチのゲート電極の一方を共通接続する。各ワード線用レベルシフタ１００に接続された２本のワード線の他方は、行方向Ｘに沿って配列されたＮ本の第１のコントロールゲート線に接続されたＮ個の第１のコントロールゲートスイッチのゲート電極の他方を共通接続する。具体的には、例えばワード線ＷＬＡ１はＮ個の第１のコントロールゲートスイッチＣＧＳ１１〜ＣＧＳ１Ｎのゲート電極の一方を共通接続し、ワード線ＷＬＢ１はＮ個の第１のコントロールゲートスイッチＣＧＳ１１〜ＣＧＳ１Ｎのゲート電極の他方を共通接続する。
さらに、各第１のコントロールゲート線ＣＧ１１〜ＣＧｘＮは、第２のコントロールゲートスイッチＣＧＧ１１〜ＣＧＧｘＮの一端に接続する。例えば第２のコントロールゲートスイッチＣＧＧ１１〜ＣＧＧｘＮは、ＮＭＯＳスイッチで構成されるがこれに限定されにない。複数の第２のコントロールゲートスイッチＣＧＧ１１〜ＣＧＧｘＮのうち、行方向Ｘに沿って配列された第２のコントロールゲートスイッチのゲート電極は、各ワード線用レベルシフタ１００に接続された２本のワード線のうちのどちらか一方のワード線によって共通接続される。具体的には、例えば第１のコントロールゲート線ＣＧ１１は、第２のコントロールゲートスイッチＣＧＧ１１の一端に接続する。各第２のコントロールゲートスイッチＣＧＧ１１〜ＣＧＧｘＮの他端は、ＧＮＤに接続される。各第２のコントロールゲートスイッチＣＧＧ１１〜ＣＧＧ１Ｎのゲート電極は、例えばワード線ＷＬＢ１によって共通接続されるがこれに限定されない。各第２のコントロールゲートスイッチＣＧＧ１１〜ＣＧＧ１Ｎのゲート電極は、ＷＬＢ１と同相の信号が供給されるように接続されてもよい。
また、メモリセルアレイ５００には、例えばＮ本の第２のコントロールゲート線が配列され、各第２のコントロールゲート線は、列方向Ｙに沿って配列された各第１のコントロールゲートスイッチの他端を共通接続し、後述の各コントロールゲート線用レベルシフタ２０１と接続する。具体的には、例えば第２のコントロールゲート線ＣＧＬ１は、各第１のコントロールゲートスイッチＣＧＳ１１〜ＣＧＳｘ１の他端を共通接続し、コントロールゲート線用レベルシフタ２０１と接続する。
各ビット線ＢＬ１１〜ＢＬＮＭは、各ビット線スイッチＢＬＳ１１〜ＢＬＳＮＭの一端と接続する。各ビット線スイッチＢＬＳ１１〜ＢＬＳＮＭは例えばＣＭＯＳスイッチで構成されるがこれに限定されない。また、各ビット線スイッチＢＬＳ１１〜ＢＬＳＮＭの他端にデータバスＤＢのデータ線ＤＬ１〜ＤＬＭが接続され、各ビット線ＢＬ１１〜ＢＬＮＭは各ビット線スイッチＢＬＳ１１〜ＢＬＳＮＭを介してデータバスＤＢと接続される。
具体的には、例えばデータ線ＤＬ１〜ＤＬＭはビット線スイッチＢＬＳ１１〜ＢＬＳ１Ｍを介してビット線ＢＬ１１〜ＢＬ１Ｍと接続する。また、データ線ＤＬ１〜ＤＬＭは、例えばビット線スイッチＢＬＳ２１〜ＢＬＳ２Ｍを介してビット線ＢＬ２１〜ＢＬ２Ｍと接続する。
各ビット線スイッチＢＬＳ１１〜ＢＬＳＮＭのＯＮ／ＯＦＦの制御は、各ビット線用レベルシフタ２００によって行われる。各ビット線用レベルシフタ２００は、各選択信号線ＳＬ１〜ＳＬＮの選択信号に基づいて、例えばＭ個のビット線スイッチＢＬＳ１１〜ＢＬＳ１ＭのＯＮ／ＯＦＦの制御を行う。具体的には、選択信号線ＳＬ１からアクティブに設定された選択信号を受けたビット線用レベルシフタ２００は、例えばＭ個のビット線スイッチＢＬＳ１１〜ＢＬＳ１ＭをＯＮに設定する。
また、データ書き込みの際にはプログラム用信号線ＰＲＧに、例えばＹデコーダ４３０からアクティブな信号（例えば、ハイレベルの信号または電圧Ｖｐｐ）が供給される。各コントロールゲート線用レベルシフタ２０１には各ＡＮＤ回路２０２の出力が接続されている。ＡＮＤ回路２０２は、論理和演算できるものであれば良い。各ＡＮＤ回路２０２の入力の一方はプログラム用信号線ＰＲＧに接続される。各ＡＮＤ回路２０２の入力の他方は各選択信号線ＳＬ１〜ＳＬＮに排他的に接続される。即ち、データ書き込みの際、プログラム用信号線ＰＲＧと、各選択信号線ＳＬ１〜ＳＬＮのいずれかにアクティブな信号が供給されることで、各ＡＮＤ回路２０２のいずれかがハイレベルの信号をコントロールゲート線用レベルシフタ２０１に出力する。これにより、各第２のコントロールゲート線ＣＧＬ１〜ＣＧＬＮのうち、対応する第２のコントロールゲート線に、コントロールゲート線用レベルシフタ２０１の入力ＣＶ１に入力された電圧が供給される。例えば、コントロールゲート線用レベルシフタ２０１の入力ＣＶ１にはコントロールゲート用書き込み電圧（例えば８Ｖ）が供給される。
なお、例えば不揮発性メモリ素子３１０がフローティングゲートに電子を注入・放出することでデータ書き込み、消去等を行う素子である場合、各不揮発性メモリ素子３１０のフローティングゲートには消去線ＥＲＬが接続されてもよい。本実施形態では、フローティングゲートを有する不揮発性メモリ素子３１０が一例として記載されているが、これに限定されない。
図２は、メモリセル３００の構成を示す回路図である。メモリセル３００のワード線スイッチＷＬＳのゲート電極の一方はワード線ＷＬＡ１〜ＷＬＡｘのいずれか（例えばワード線ＷＬＡ１）に接続され、ワード線スイッチＷＬＳのゲート電極の他方はワード線ＷＬＢ１〜ＷＬＢｘのいずれか（例えばワード線ＷＬＢ１）に接続される。また、ワード線スイッチＷＬＳの一端は各ビット線ＢＬ１１〜ＢＬＮＭのいずれか（例えばビット線ＢＬ１１）に接続され、ワード線スイッチＷＬＳの他端は不揮発性メモリ素子３１０の例えばドレイン（またはソース）と接続される。この場合、不揮発性メモリ素子３１０のソース（またはドレイン）は、例えば接地され、グランドレベルの電圧が供給される。不揮発性メモリ素子３１０のコントロールゲートＣＧＴには各第１のコントロールゲート線ＣＧ１１〜ＣＧｘＮ（例えば第１のコントロールゲート線ＣＧ１１）が接続される。不揮発性メモリ素子３１０のフローティングゲートに消去線ＥＲＬが接続されているが、これに限定されない。各メモリセル３００に消去線ＥＲＬを接続しない構成でも良い。
例えばワード線ＷＬＡ１にハイレベルの信号が供給され、ワード線ＷＬＢ１にローレベルの信号が供給されると、ワード線スイッチＷＬＳがＯＮ状態に設定される。これにより、例えばビット線ＢＬ１１と不揮発性メモリ素子３１０の例えばドレインが電気的に接続される。即ち、２本のワード線ＷＬＡ１、ＷＬＢ１によって、ワード線スイッチＷＬＳがＯＮ状態に設定されると、メモリセル３００に対してデータ書き込み、データ読みだし等が行える。
図２のメモリセル３００に対してデータ書き込みを行う場合は、２本のワード線ＷＬＡ１、ＷＬＢ１によってワード線スイッチＷＬＳがＯＮ状態に設定され、ビット線ＢＬ１１にはビット線用書き込み電圧（例えば８Ｖ）が、第１のコントロールゲート線ＣＧ１１にはコントロールゲート用書き込み電圧（例えば８Ｖ）が供給される。図２のメモリセル３００に対してデータ読みだしを行う場合は、第１のコントロールゲート線ＣＧ１１にはコントロールゲート用読み出し電圧（例えば０Ｖ）が供給される。なお、メモリセル３００に対してデータ消去を行いたい場合は、各消去線ＥＲＬに消去電圧（例えば２０Ｖ）が印加される。表１は、図２のメモリセル３００に対して、データ書き込み、データ読みだし及びデータ消去の各動作を行うときのオペレーション電圧を示す。なお、データ書き込みでは、メモリセル３００にデータを書き込む場合にはビット線用書き込み電圧は例えば８Ｖに設定され、メモリセル３００にデータを書き込まない場合はビット線用書き込み電圧は例えばグランドレベルに設定される。また、データ読み出しでは、ビット線ＢＬ１１の電圧をセンスアンプ等で検出する。
Figure 2006048749
本実施形態では、不揮発性メモリ素子３１０は単層ポリシリコン型のメモリ素子を用いているがこれに限定されない。フローティングゲートの電子注入・放出による不揮発性メモリ素子に適用できる。例えば、単層ポリシリコン型のメモリ素子の他に、スタック型の不揮発性メモリ素子（例えばフローティングゲートの上方にコントロールゲートが積層されたＰＲＯＭ、ＭＯＮＯＳ型のメモリ素子等。）を不揮発性メモリ素子３１０に用いても良い。
図３は、不揮発性メモリ素子３１０の構成を示す回路図である。単層ポリシリコン型の不揮発性メモリ素子３１０では、不純物拡散領域３１２が図２のコントロールゲートＣＧＴと同じ働きをする。点線で囲まれた部分を示す符号３１４は、フローティングゲートの機能を果たし、データ書き込みが行われた場合、この符号３１４で示されるフローティングゲートに電子の注入が行われる。不純物拡散領域３１２には例えば第１のコントロールゲート線ＣＧ１１が接続される。ワード線スイッチＷＬＳの一端は例えばビット線ＢＬ１１に接続され、ワード線スイッチＷＬＳの他端はトランジスタ３１６に接続される。ワード線ＷＬＡ１にハイレベルの信号が供給されると、ワード線スイッチＷＬＳがＯＮ状態となり、ビット線ＢＬ１１とトランジスタ３１６は電気的に接続される。
２．データ書き込み
図４は、図１の不揮発性記憶装置１０００の一部を示す回路図である。不揮発性記憶装置１０００は、メモリセルブロック単位でデータ書き込みを行う。本実施形態のメモリセルアレイ５００には行方向ＸにＮ（Ｎは自然数）個、列方向ＹにＬ（Ｌは自然数）個のメモリブロックが配置されている。メモリセルブロックはＭ個のメモリセル３００から構成され、例えば図４のＡ１〜Ａ４で示される。
例えばメモリセルブロックＡ１に対してデータ書き込みを行う場合を説明する。この場合、メモリセルブロックＡ１は選択メモリセルブロックと呼び、メモリセルブロックＡ２〜Ａ４を含む他のメモリセルブロックは非選択メモリセルブロックと呼ぶこととする。
Ｘデコーダ４２０は、ワード線選択信号として、アクティブに設定された信号（例えばハイレベルの信号）をワード線用レベルシフタ１００Ａに出力し、他のワード線用レベルシフタ１００にはノンアクティブに設定された信号（例えばローレベルの信号）を出力する。
Ｙデコーダ４３０は、アクティブに設定された選択信号を選択信号線ＳＬ１に供給し、他の（Ｎ−１）本の選択信号線ＳＬ２〜ＳＬＮにはノンアクティブな選択信号を供給する。また、プログラム用信号線ＰＲＧにアクティブな信号（例えば、ハイレベルの信号または電圧Ｖｐｐ）を供給する。
データバスＤＢを構成するＭ本のデータ線ＤＬ１〜ＤＬＭのそれぞれには、ビット線用書き込み電圧またはグランドレベルの電圧（広義には、ビット線用非選択電圧）が供給される。
ワード線用レベルシフタ１００Ａは、Ｘデコーダ４２０からアクティブに設定された信号（例えばハイレベルの信号）を受け、ワード線用レベルシフタ１００Ａの入力ＷＶ１に入力された書き込み用ワード線選択電圧（広義にはワード線用書き込み電圧、例えば８Ｖ）をワード線ＷＬＡ１に供給し、ワード線ＷＬＢ１にグランドレベルの電圧を供給する。これにより、選択メモリセルブロックＡ１及び選択メモリセルブロックＡ１と同一行に配列されたメモリセルブロック内（例えばメモリセルブロックＡ３内）のワード線スイッチＷＬＳ及び第１のコントロールゲートスイッチＣＧＳ１１〜ＣＧＳ１ＮがＯＮ状態に設定され、選択メモリセルブロックＡ１及びメモリセルブロックＡ３内の第２のコントロールゲートスイッチＣＧＧ１１〜ＣＧＧ１ＮがＯＦＦ状態に設定される。なお、Ｘデコーダ４２０は、ワード線用レベルシフタ１００Ａ以外のワード線用レベルシフタ１００にはノンアクティブ（例えばローレベルの信号）を出力するので、選択メモリセルブロックＡ１と異なる行に配列されたメモリセルブロック（例えば、メモリセルブロックＡ２、Ａ４）内のワード線スイッチＷＬＳ及び第１のコントロールゲートスイッチＣＧＳ２１〜ＣＧＳｘＮはＯＦＦ状態に設定され、第２のコントロールゲートスイッチＣＧＧ２１〜ＣＧＧｘＮはＯＮ状態に設定される。
一方、ビット線用レベルシフタ２００Ａは、選択信号線ＳＬ１を介してアクティブな選択信号（例えばハイレベルの信号）を受け、ビット線スイッチＢＬＳ１１〜ＢＬＳ１ＭをＯＮに設定する。これにより、各ビット線ＢＬ１１〜ＢＬ１Ｍと各データ線ＤＬ１〜ＤＬＭが電気的に接続される。
他のビット線用レベルシフタ２００の各々は、ノンアクティブな選択信号を受け、ビット線ＢＬ２１〜ＢＬＮＭのうち対応するビット線スイッチをＯＦＦに設定する。
また、プログラム用信号線ＰＲＧ及び選択信号線ＳＬ１にはアクティブな信号が供給されているため、コントロールゲート線用レベルシフタ２０１Ａに接続されたＡＮＤ回路２０２Ａは、ハイレベルの信号をコントロールゲート線用レベルシフタ２０１Ａに出力する。これにより、コントロールゲート線用レベルシフタ２０１Ａは、入力ＣＶ１に供給された電圧、即ちコントロールゲート用書き込み電圧（例えば８Ｖ）を第２のコントロールゲート線ＣＧＬ１に供給する。 他のコントロールゲート線用レベルシフタ２０１の各々は、各選択信号線ＳＬ２〜ＳＬＮに供給されているノンアクティブな選択信号により、第２のコントロールゲート線ＣＧＬ２〜ＣＧＬＮのうち対応する第２のコントロールゲート線にグランドレベルの電圧（広義にはコントロールゲート用非選択電圧）を供給する。
ここで、図５〜図８を用いて、書き込み動作におけるメモリセルブロックＡ１〜Ａ４のオペレーション電圧を説明する。なお、図５〜図８の各メモリブロックＡ１〜Ａ４には例えば行方向Ｘに沿ってＭ個のメモリセル３００が配列されるが、説明の簡略化のため一部のメモリセル３００が省略されている。
図５は、メモリセルブロックＡ１、即ち選択メモリセルブロックＡ１を示す回路図である。ワード線用レベルシフタ１００Ａによって、ワード線ＷＬＡ１は書き込み用ワード線選択電圧（広義にはワード線用書き込み電圧）が印加され、ワード線ＷＬＢ１はグランドレベルの電圧が印加される。これにより、メモリセル３００Ａ、３００Ｂを含む選択メモリセルブロックＡ１内のメモリセル３００のワード線スイッチＷＬＳ及び選択メモリセルブロックＡ１の第１のコントロールゲートスイッチＣＧＳ１１がＯＮに設定される。このとき、第２のコントロールゲート線ＣＧＬ１にはコントロールゲート用書き込み電圧が供給されているので、第１のコントロールゲートスイッチＣＧＳ１１がＯＮに設定されることで、選択メモリセルブロックＡ１の第１のコントロールゲート線ＣＧ１１にコントロールゲート用書き込み電圧が供給される。即ち、メモリセル３００Ａ、３００Ｂを含む選択メモリセルブロックＡ１内のメモリセル３００のコントロールゲートＣＧＴにコントロールゲート用書き込み電圧が印加される。なお、ワード線ＷＬＢ１にグランドレベルの電圧が印加されているので、選択メモリセルブロックＡ１の第２のコントロールゲートスイッチＣＧＧ１１は、ＯＦＦに設定される。
例えば、メモリセル３００Ａにはデータ書き込みを行う場合、図３のデータバスＤＢのデータ線ＤＬ１にはビット線用書き込み電圧が供給される。選択メモリセルブロックＡ１に対応するビット線スイッチＢＬＳ１１〜ＢＬＳ１ＭはＯＮに設定されるので、ビット線ＢＬ１１にはビット線用書き込み電圧が供給されることになる。つまり、メモリセル３００Ａの不揮発性メモリ素子３１０のコントロールゲートＣＧＴにはコントロールゲート用書き込み電圧（例えば８Ｖ）が印加され、メモリセル３００Ａの不揮発性メモリ素子３１０の例えばドレインにはビット線スイッチＷＬＳを介してビット線用書き込み電圧が印加される。即ち、メモリセル３００Ａの不揮発性メモリ素子３１０にデータ書き込みが行われる。なお、メモリセル３００Ａの不揮発性メモリ素子３１０の例えばソースは接地されているがこれに限定されない。データ書き込みの際にメモリセル３００Ａの不揮発性メモリ素子３１０の例えばソースにグランドレベルの電圧を供給するようにしても良い。
また、例えば、メモリセル３００Ｂにはデータ書き込みを行わない場合、図３のデータバスＤＢのデータ線ＤＬＭにはグランドレベルの電圧（広義にはビット線用非選択電圧）が供給される。選択メモリセルブロックＡ１に対応するビット線スイッチＢＬＳ１１〜ＢＬＳ１ＭはＯＮに設定されるので、ビット線ＢＬ１Ｍにはグランドレベルの電圧が供給されることになる。つまり、メモリセル３００Ｂの不揮発性メモリ素子３１０のコントロールゲートＣＧＴにはコントロールゲート用書き込み電圧（例えば８Ｖ）が印加されるが、メモリセル３００Ｂの不揮発性メモリ素子３１０の例えばドレインにはビット線スイッチＷＬＳを介してグランドレベルの電圧が印加される。即ち、メモリセル３００Ｂの不揮発性メモリ素子３１０にデータ書き込みが行われない。
図６は、メモリセルブロックＡ２を示す回路図である。ワード線用レベルシフタ１００によって、ワード線ＷＬＡｘはワード線用非選択電圧（例えばグランドレベルの電圧）が印加され、ワード線ＷＬＢｘはハイレベルの電圧（例えば８Ｖ）が印加される。これにより、メモリセルブロックＡ２内のメモリセル３００のワード線スイッチＷＬＳ及びメモリセルブロックＡ２の第１のコントロールゲートスイッチＣＧＳｘ１がＯＦＦに設定される。また、ワード線ＷＬＢｘにハイレベルの電圧が印加されているので、メモリセルブロックＡ２の第２のコントロールゲートスイッチＣＧＧｘ１は、ＯＮに設定される。このとき、第２のコントロールゲート線ＣＧＬ１にはコントロールゲート用書き込み電圧が供給されているが、第１のコントロールゲートスイッチＣＧＳ１１がＯＦＦに設定されることで、メモリセルブロックＡ２の第１のコントロールゲート線ＣＧｘ１にコントロールゲート用書き込み電圧が供給されない。加えて、メモリセルブロックＡ２の第２のコントロールゲートスイッチＣＧＧｘ１がＯＮに設定されているので、メモリセルブロックＡ２の第１のコントロールゲート線ＣＧｘ１はグランドレベルの電圧が供給される。即ち、メモリセルブロックＡ２内のメモリセル３００のコントロールゲートＣＧＴにグランドレベルの電圧（広義にはコントロールゲート線用非選択電圧）が印加される。
上記のような電圧印加が行われると、メモリセルブロックＡ２に対応するＭ本のビット線ＢＬ１１〜ＢＬ１Ｍの少なくともいずれかにビット線用書き込み電圧が供給されても、メモリセルブロックＡ２のワード線スイッチＷＬＳがＯＦＦであるため、メモリセル３００の不揮発性メモリ素子３１０の例えばドレインにはビット線用書き込み電圧が供給されない。また、メモリセルブロックＡ２のメモリセル３００の不揮発性メモリ素子３１０のコントロールゲートＣＧＴにはグランドレベルの電圧が印加されている。即ち、図５の選択メモリセルブロックＡ１のメモリセル３００に対してデータ書き込みが行われても、メモリセルブロックＡ２内のＭ個のメモリセル３００にはデータ書き込みが行われない。
図７は、メモリセルブロックＡ３を示す回路図である。ワード線用レベルシフタ１００Ａによって、ワード線ＷＬＡ１は書き込み用ワード線選択電圧（広義には、ワード線用書き込み電圧）が印加され、ワード線ＷＬＢ１はグランドレベルの電圧が印加される。これにより、メモリセルブロックＡ３内のメモリセル３００のワード線スイッチＷＬＳ及びメモリセルブロックＡ３の第１のコントロールゲートスイッチＣＧＳ１２がＯＮに設定される。このとき、第２のコントロールゲート線ＣＧＬ２にはグランドレベルの電圧（広義にはコントロールゲート線用非選択電圧）が供給されているので、第１のコントロールゲートスイッチＣＧＳ１２がＯＮに設定されても、メモリセルブロックＡ３の第１のコントロールゲート線ＣＧ１２にはグランドレベルの電圧が供給され、コントロールゲート用書き込み電圧が供給されない。即ち、メモリセルブロックＡ３内のメモリセル３００のコントロールゲートＣＧＴにはグランドレベルの電圧が印加され、コントロールゲート用書き込み電圧が印加されない。なお、ワード線ＷＬＢ１にグランドレベルの電圧が印加されているので、メモリセルブロックＡ３の第２のコントロールゲートスイッチＣＧＧ１２は、ＯＦＦに設定される。
また、図１のＹデコーダ４３０によって、選択信号線ＳＬ２〜ＳＬＮはノンアクティブに設定された信号（例えばローレベルの信号）が供給されるため、メモリセルブロックＡ３に対応するＭ本のビット線ＢＬ２１〜ＢＬ２ＭにはデータバスＤＢの各データ線ＤＬ１〜ＤＬＭからビット線用書き込み電圧が供給されない。そのため、メモリセルブロックＡ３のメモリセル３００の不揮発性メモリ素子３１０の例えばドレインは例えばフローティング状態に設定される。つまり、メモリセルブロックＡ３のメモリセル３００の不揮発性メモリ素子３１０のコントロールゲートＣＧＴはグランドレベルの電圧が印加され、該メモリ素子３１０の例えばソースはグランドレベルの電圧が供給され、該メモリ素子３１０の例えばドレインはフローティング状態に設定されているので、メモリセルブロックＡ３のメモリセル３００にデータが書き込まれない。即ち、図５の選択メモリセルブロックＡ１のメモリセル３００に対してデータ書き込みが行われても、メモリセルブロックＡ３内のＭ個のメモリセル３００にはデータ書き込みが行われない。
図８は、メモリセルブロックＡ４を示す回路図である。ワード線用レベルシフタ１００によって、ワード線ＷＬＡｘはワード線用非選択電圧（例えばグランドレベルの電圧）が印加され、ワード線ＷＬＢｘはハイレベルの電圧（例えば８Ｖ）が印加される。これにより、メモリセルブロックＡ４内のメモリセル３００のワード線スイッチＷＬＳ及びメモリセルブロックＡ４の第１のコントロールゲートスイッチＣＧＳｘ２がＯＦＦに設定される。また、ワード線ＷＬＢｘにハイレベルの電圧が印加されているので、メモリセルブロックＡ４の第２のコントロールゲートスイッチＣＧＧｘ２は、ＯＮに設定される。また、第２のコントロールゲート線ＣＧＬ２にはグランドレベルの電圧（広義にはコントロールゲート用非選択電圧）が供給される。また、メモリセルブロックＡ４の第２のコントロールゲートスイッチＣＧＧｘ２がＯＮに設定されているので、メモリセルブロックＡ４の第１のコントロールゲート線ＣＧｘ２はグランドレベルの電圧が供給される。即ち、メモリセルブロックＡ４内のメモリセル３００のコントロールゲートＣＧＴにグランドレベルの電圧（広義にはコントロールゲート線用非選択電圧）が印加される。
また、図１のＹデコーダ４３０によって、選択信号線ＳＬ２〜ＳＬＮはノンアクティブに設定された信号（例えばローレベルの信号）が供給されるため、メモリセルブロックＡ４に対応するＭ本のビット線ＢＬ２１〜ＢＬ２ＭにはデータバスＤＢの各データ線ＤＬ１〜ＤＬＭからビット線用書き込み電圧が供給されない。そのため、メモリセルブロックＡ４のメモリセル３００の不揮発性メモリ素子３１０の例えばドレインは例えばフローティング状態に設定される。つまり、メモリセルブロックＡ４のメモリセル３００の不揮発性メモリ素子３１０のコントロールゲートＣＧＴはグランドレベルの電圧が印加され、該メモリ素子３１０の例えばソースはグランドレベルの電圧が供給され、該メモリ素子３１０の例えばドレインはフローティング状態に設定されているので、メモリセルブロックＡ４のメモリセル３００にデータが書き込まれない。即ち、図５の選択メモリセルブロックＡ１のメモリセル３００に対してデータ書き込みが行われても、メモリセルブロックＡ４内のＭ個のメモリセル３００にはデータ書き込みが行われない。
３．比較例と本実施形態の効果
図９は、本実施形態に係る比較例のメモリセルアレイ７００を示す回路図である。メモリセルアレイ７００は、複数のビット線７１０、複数のコントロールゲート線７２０、複数のワード線７３０及び複数のメモリセル７６０を含むが、これに限定されない。メモリセルアレイ７００は、例えばワード線７３０を省略する構成でも良い。メモリセル７６０は、選択トランジスタ７４０と不揮発性メモリ素子７５０を含むが、これに限定されず、選択トランジスタ７４０を省略する構成でも良い。メモリセルアレイ７００には、例えば行方向Ｘに沿ってＭ×Ｎ個のメモリセル７６０が配列されている。
例えば、メモリセル７６０Ａに対してデータ書き込みを行う場合、ワード線７３０Ａにはワード線用選択電圧が印加され、コントロールゲート線７２０Ａにコントロールゲート線用書き込み電圧が印加され、ビット線７１０Ａにビット線用書き込み電圧が印加される。これにより、メモリセル７６０Ａの選択トランジスタ７４０がＯＮとなり、メモリセル７６０Ａにデータ書き込みが行われる。
このとき、コントロールゲート線用７２０Ａは、Ｍ×Ｎ個のメモリセル７６０に対してコントロールゲート線用書き込み電圧を供給する。接続されるメモリセル７６０の数が増えると、ゲート電極の容量や、配線の容量が増大し、データ書き込み時の消費電力が増大する。また、データ書き込みを行わないメモリセル７６０に対して不要な電圧が印加されるため、不揮発性メモリ素子７５０の劣化やデータの誤書き込み、誤消去を引き起こす可能性がある。
これに対して、本実施形態の不揮発性記憶装置１０００は、上記の課題を解決することができる。本実施形態の不揮発性記憶装置１０００は、例えば図３の選択メモリセルブロックＡ１に対してデータ書き込みを行う場合、選択メモリセルブロックＡ１内の第１のコントロールゲート線ＣＧ１１と、第２のコントロールゲート線ＣＧＬ１にコントロールゲート線用書き込み電圧が供給され、他の第１のコントロールゲート線ＣＧ１２〜ＣＧｘＮ及び他の第２のコントロールゲート線ＣＧＬ２〜ＣＧＬＮにはコントロールゲート線用非選択電圧が供給され、コントロールゲート線用書き込み電圧が供給されない。
これにより、選択メモリセルブロックＡ１以外のメモリセルブロックの不揮発性メモリ素子３１０のコントロールゲートＣＧＴにはコントロールゲート線用書き込み電圧が印加されず、消費電力の軽減及び不揮発性メモリ素子３１０の劣化防止が可能となる。
また、本実施形態の不揮発性記憶装置１０００では、例えば図４の選択メモリセルブロックＡ１に対してデータ書き込みを行う場合、第２のコントロールゲートスイッチＣＧＧ２１ＣＧＧｘＮがＯＮ状態に設定されるので、非選択メモリセルブロックのうち、選択メモリセルブロックＡ１と異なる行に配列されたメモリセルブロック（例えば、メモリセルブロックＡ２、Ａ４）内のメモリセル３００に接続された第１のコントロールゲート線ＣＧ２１〜ＣＧｘＮはグランドレベルに設定される。即ち、データ書き込みにおいて、選択メモリセルブロックＡ１と異なる行に配列されたメモリセルブロック（例えば、メモリセルブロックＡ２、Ａ４）内の不揮発性メモリ素子３１０のコントロールゲートＣＧＴに印加される電圧をグランドレベルに設定できるので、誤書き込み等を防ぐことができる。
前述されたように、本実施形態の不揮発性記憶装置１０００は、選択されたメモリセルブロック（例えば、選択メモリセルブロックＡ１）以外のメモリセルブロック内のメモリセル３００には、ビット線用書き込み電圧及びコントロールゲート線用書き込み電圧が供給されないため、データ書き込み時の非選択のメモリセル３００に対する誤書き込み、誤消去等を防止することができる。
また、データ読み出しの際には、プログラム用信号線ＰＲＧにノンアクティブな信号（例えばローレベルの信号、または電圧０Ｖ）が供給されるため、各コントロールゲート線用レベルシフタ２０１によって、各第２のコントロールゲート線ＣＧＬ１〜ＣＧＬＮにグランドレベルの電圧（広義にはコントロールゲート線用非選択電圧）が供給される。即ち、データ読み出しの際に各メモリセル３００のコントロールゲートＣＧＴにコントロール線用選択電圧が印加されないため、メモリセル３００の劣化を抑え、消費電力の低減が可能となる。
４．電気光学装置
図１０は、不揮発性記憶装置１０００を含む電気光学装置２０００を示すブロック図である。電気光学装置２０００は、表示パネル２１００及び表示パネル２１００を駆動する表示ドライバ２２００を含む。表示ドライバ２２００は、不揮発性記憶装置１０００を含む。
表示ドライバ２２００に不揮発性記憶装置１０００を設けることで、例えば表示パネル２１００を駆動するための初期設定情報を不揮発性記憶装置１０００に格納することができるので、表示パネル２１００及び表示ドライバ２２００に最適な初期設定情報を予め設定することができる。これにより、ユーザーは、複雑な設定作業を行わずに表示パネル２１００及び表示ドライバ２２００の初期設定情報が最適に設定された電気光学装置２０００を使用できる。
また、表示ドライバ２２００に用いられる不揮発性記憶装置１０００は、初期設定情報等が格納される場合、書き込みは初期の数回行える程度の不揮発性メモリ素子が用いられる場合がある。この場合、選択されていないメモリセルに不要な電圧が印加されてしまうと、不揮発性メモリ素子が劣化しやすい。特にそのような書き込み回数に制限がある不揮発性メモリ素子（例えばＯｎｅ−Ｔｉｍｅ−ＰＲＯＭ等）に対しても、本実施形態の不揮発性記憶装置１０００は上述のように不揮発性メモリ素子の劣化を抑止する効果を発揮する。
また、不揮発性記憶装置１０００のメモリセル３００には、一例として単層ポリシリコン型の不揮発性メモリ素子３１０が用いられている。単層ポリシリコン型のメモリ素子は、スタック型のメモリ素子に比べて、製膜工程が表示ドライバ２２００の製造に適している。スタック型のメモリ素子は複数の半導体層を積層するため、スタック型のメモリ素子を表示ドライバ２２００に内蔵すると、製造コストを引き上げてしまう。即ち、単層ポリシリコン型の不揮発性メモリ素子３１０を含む不揮発性記憶装置１０００を用いた表示ドライバ２２００は、製造コスト削減が可能である。
また、単層ポリシリコン型のメモリ素子は、スタック型のメモリ素子と比較すると、構造上微細化が難しく、単位面積あたりの大容量化には不向きであり、消費電力もスタック型のメモリ素子に劣る場合がある。しかしながら、本実施形態の不揮発性記憶装置１０００は、選択されていないメモリセルに対する不要な電圧の印加を抑止できるため、消費電力の低減が可能である。このため、本実施形態の不揮発性記憶装置１０００に単層ポリシリコン型のメモリ素子を用いても、消費電力の増大を抑止できる。
なお、本発明は、上記実施形態で説明されたものに限らず、種々の変形実施が可能である。例えば、明細書又は図面中の記載において広義や同義な用語（ワード線用書き込み電圧、ビット線用書き込み電圧、コントロールゲート線用書き込み電圧、ワード線用非選択電圧、ビット線用非選択電圧、コントロールゲート線用非選択電圧等）として引用された用語は、明細書又は図面中の他の記載においても広義や同義な用語（８Ｖ、８Ｖ、８Ｖ、グランドレベルの電圧、グランドレベルの電圧、グランドレベルの電圧等）に置き換えることができる。
本実施形態の不揮発性記憶装置を示す回路図。 本実施形態の不揮発性記憶装置のメモリセルを示す回路図。 本実施形態のメモリセルの一例を示す回路図。 図１のメモリセルアレイの一部を示す回路図。 図３のメモリセルアレイの選択メモリセルブロックを示す回路図。 図３のメモリセルアレイの他のメモリセルブロックを示す回路図。 図３のメモリセルアレイの他のメモリセルブロックを示す回路図。 図３のメモリセルアレイの他のメモリセルブロックを示す回路図。 本実施形態に係る比較例のメモリセルアレイを示す回路図。 本実施形態の不揮発性記憶装置を含む電気光学装置を示すブロック図。
符号の説明
３００ メモリセル、３１０ 不揮発性メモリ素子、４３０ Ｙデコーダ、
５００ メモリセルアレイ、ＢＬ１１〜ＢＬＮＭ ビット線、
ＢＬＳ１１〜ＢＬＳＮＭ ビット線スイッチ
ＣＧ１１〜ＣＧｘＮ 第１のコントロールゲート線、
ＣＧＬ１〜ＣＧＬＮ 第２のコントロールゲート線、
ＣＧＳ１１〜ＣＧＳｘＮ 第１のコントロールゲートスイッチ
ＣＧＧ１１〜ＣＧＧｘＮ 第２のコントロールゲートスイッチ
ＤＢ データバス、ＤＬ１〜ＤＬＭ データ線、
ＷＬＡ１〜ＷＬＡｘ ワード線、ＷＬＢ１〜ＷＬＢｘ ワード線、
ＷＬＳ ワード線スイッチ

Claims (10)

  1. 行方向にＮ（Ｎは自然数）個、列方向にＬ（Ｌは自然数）個配置され、各メモリセルブロックがＭ（Ｍは自然数）個のメモリセルを有する複数のメモリセルブロックと、複数のワード線と、複数の第１のコントロールゲート線と、複数のビット線とを有し、
    前記複数のメモリセルの各々は、不揮発性メモリ素子と、ワード線スイッチとを含み、前記不揮発性メモリ素子の一端と前記ワード線スイッチの一端が接続され、
    前記複数のワード線の各々は、前記複数のメモリセルのうちの行方向に配列されたＮ個のメモリセルブロックのメモリセルの前記ワード線スイッチのゲート電極を共通接続し、
    前記複数のビット線の各々は、前記複数のメモリセルのうちの列方向に配列されたＬ個のメモリセルの前記ワード線スイッチの他端を共通接続し、
    前記複数の第１のコントロールゲート線の各々は、各メモリセルブロック内の前記Ｍ個のメモリセルの前記不揮発性メモリ素子のコントロールゲート電極を共通接続するように各メモリセルブロックに配置され、
    選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    前記選択されたメモリセルブロックのメモリセルに接続されたワード線にワード線用書き込み電圧を印加して、前記選択されたメモリセルブロックのメモリセルの前記ワード線スイッチをＯＮにし、
    前記選択されたメモリセルブロックのメモリセルに接続されたビット線にビット線用書き込み電圧を印加し、
    前記選択されたメモリセルブロックに配置された第１のコントロールゲート線にコントロールゲート線用書き込み電圧を印加することを特徴とする不揮発性記憶装置。
  2. 請求項１において、
    複数のビット線選択信号を出力するＹデコーダと、
    前記複数のビット線選択信号の各々によってＯＮ／ＯＦＦの制御がされるＭ×Ｎ個のビット線スイッチとを有し、
    行方向に配列されたＮ個のメモリセルブロックの各々には、Ｍ本のビット線が接続され、
    前記Ｍ本のビット線に対応するＭ個のビット線スイッチの各々は、その一端が前記Ｍ本のビット線の各々に接続され、その他端がＭ本のデータバスの各信号線に接続され、
    前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    前記データバスの各信号線には、前記ビット線用書き込み電圧又はビット線用非選択電圧が供給され、
    前記Ｙデコーダは、前記選択されたメモリセルブロックのメモリセルに接続されたビット線に接続されたビット線スイッチを制御するための前記ビット線選択信号をアクティブに設定して前記選択されたメモリセルブロックに対応する前記Ｍ本のビット線に接続されたビット線スイッチをＯＮにし、
    前記データバスの各信号線に印加された電圧を前記選択されたメモリセルブロックに対応する前記Ｍ本のビット線の各々に供給することで、前記選択されたメモリセルブロックのメモリセルに接続されたビット線に前記ビット線用書き込み電圧又は前記ビット線用非選択電圧を印加することを特徴とする不揮発性記憶装置。
  3. 請求項２において、
    複数の第２のコントロールゲート線を有し、
    前記複数のメモリセルブロックの各々に配置された第１のコントロールゲート線の一端には第１のコントロールゲートスイッチの一端が接続され、
    前記複数の第２のコントロールゲート線の各々は、列方向に配列されたＬ個のメモリセルブロックの各々に接続された前記第１のコントロールゲートスイッチの他端を共通接続し、
    前記第１のコントロールゲートスイッチのＯＮ／ＯＦＦは、ワード線によって制御され、
    前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチと接続する第２のコントロールゲート線に前記コントロールゲート線用書き込み電圧を印加し、
    前記複数の第２のコントロールゲート線のうち、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチとは接続されない第２のコントロールゲート線には、コントロールゲート線用非選択電圧を印加し、
    前記選択されたメモリセルブロックに接続されたワード線に前記ワード線用書き込み電圧を印加して、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチをＯＮにし、
    前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に前記コントロールゲート線用書き込み電圧を供給することを特徴とする不揮発性記憶装置。
  4. 請求項３において、
    前記複数の第２のコントロールゲート線の各々は、前記ビット線選択信号に基づいて前記コントロールゲート用書き込み電圧が供給され、
    前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    アクティブに設定された前記ビット線選択信号に基づいて、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチに接続する第２のコントロールゲート線に前記コントロールゲート線用書き込み電圧が印加され、
    前記複数の第２のコントロールゲート線のうち、前記選択されたメモリセルブロックに対応する第１のコントロールゲートスイッチに接続されない第２のコントロールゲート線は、ノンアクティブに設定された前記ビット線選択信号に基づいて、前記コントロールゲート線用非選択電圧が印加されることを特徴とする不揮発性記憶装置。
  5. 請求項１乃至４において、
    前記複数の第１のコントロールゲート線の各々には、ワード線によってＯＮ／ＯＦＦが制御される第２のコントロールゲートスイッチの一端が接続され、
    前記第２のコントロールゲートスイッチの他端は接地され、
    前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第２のコントロールゲートスイッチがＯＦＦに設定され、
    前記複数のワード線のうち、前記選択されたメモリセルブロックが接続されていないワード線にはワード線用非選択電圧が印加され、前記ワード線用非選択電圧が印加されたワード線と接続するメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第２のコントロールゲートスイッチがＯＮに設定されることで、前記複数のメモリセルブロックのうち、前記選択されたメモリセルブロックの行と異なる行に配置されたメモリセルブロック内に配置された第１のコントロールゲート線が接地されることを特徴とする不揮発性記憶装置。
  6. 行方向にＮ（Ｎは自然数）個、列方向にＬ（Ｌは自然数）個配置され、各メモリセルブロックがＭ（Ｍは自然数）個のメモリセルを有する複数のメモリセルブロックと、不揮発性メモリ素子の一端とワード線スイッチの一端が接続されて構成された複数のメモリセルのうち行方向に配列されたＭ×Ｎ個のメモリセルのワード線スイッチのゲート電極を共通接続する複数のワード線と、各メモリセルブロック内の前記Ｍ個のメモリセルの前記不揮発性メモリ素子のコントロールゲート電極を共通接続する複数の第１のコントロールゲート線と、列方向に配列されたＬ個のメモリセルの前記ワード線スイッチの他端を共通接続し複数のビット線とを有する不揮発性記憶装置のデータ書き込み方法であって、
    選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    前記選択されたメモリセルブロックのメモリセルに接続されたワード線にワード線用書き込み電圧を印加して、前記選択されたメモリセルブロックのメモリセルのワード線スイッチをＯＮにし、
    前記選択されたメモリセルブロックのメモリセルに接続されたビット線にビット線用書き込み電圧を印加し、
    前記選択されたメモリセルブロックに配置された第１のコントロールゲート線にコントロールゲート線用書き込み電圧を印加することを特徴とする不揮発性記憶装置のデータ書き込み方法。
  7. 請求項６において、
    前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    一端がＭ本のビット線の各々と接続されるＭ個のビット線スイッチの他端が接続されたデータバスの各信号線に、前記ビット線用書き込み電圧又はビット線用非選択電圧を供給し、
    前記選択されたメモリセルブロックのメモリセルに接続されたビット線に接続されたビット線スイッチを制御するためのビット線選択信号をアクティブに設定して前記選択されたメモリセルブロックに対応するＭ本のビット線に接続されたビット線スイッチをＯＮにし、
    前記データバスの各信号線に印加された電圧を前記選択されたメモリセルブロックに対応する前記Ｍ本のビット線の各々に供給することで、前記選択されたメモリセルブロックのメモリセルに接続されたビット線に前記ビット線用書き込み電圧又は前記ビット線用非選択電圧を印加することを特徴とする不揮発性記憶装置のデータ書き込み方法。
  8. 請求項７において、
    前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチと接続する第２のコントロールゲート線に前記コントロールゲート線用書き込み電圧を印加し、
    前記複数の第２のコントロールゲート線のうち、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチとは接続されない第２のコントロールゲート線には、コントロールゲート線用非選択電圧を印加し、
    前記選択されたメモリセルブロックに接続されたワード線に前記ワード線用書き込み電圧を印加して、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチをＯＮにし、
    前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に前記コントロールゲート線用書き込み電圧を供給することを特徴とする不揮発性記憶装置のデータ書き込み方法。
  9. 請求項８において、
    前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    アクティブに設定された前記ビット線選択信号に基づいて、前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第１のコントロールゲートスイッチに接続する第２のコントロールゲート線に前記コントロールゲート線用書き込み電圧を印加し、
    前記複数の第２のコントロールゲート線のうち、前記選択されたメモリセルブロックに対応する第１のコントロールゲートスイッチに接続されない第２のコントロールゲート線に、ノンアクティブに設定された前記ビット線選択信号に基づいて、前記コントロールゲート線用非選択電圧を印加することを特徴とする不揮発性記憶装置のデータ書き込み方法。
  10. 請求項６乃至９において、
    前記選択されたメモリセルブロックのメモリセルにデータの書き込みを行う際には、
    前記選択されたメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第２のコントロールゲートスイッチをＯＦＦに設定し、
    前記複数のワード線のうち、前記選択されたメモリセルブロックが接続されていないワード線にワード線用非選択電圧を印加し、前記ワード線用非選択電圧が印加されたワード線と接続するメモリセルブロックに配置された第１のコントロールゲート線に接続された前記第２のコントロールゲートスイッチをＯＮに設定することで、前記複数のメモリセルブロックのうち、前記選択されたメモリセルブロックの行と異なる行に配置されたメモリセルブロック内に配置された第１のコントロールゲート線を接地することを特徴とする不揮発性記憶装置のデータ書き込み方法。
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