DE69627799T2

DE69627799T2 - Redundanzschaltung für Speichergeräte mit hochfrequenten Adressierungszyklen

Info

Publication number: DE69627799T2
Application number: DE69627799T
Authority: DE
Inventors: Seung-Hung Suwon-city Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-12-18
Filing date: 1996-12-10
Publication date: 2004-03-25
Anticipated expiration: 2016-12-11
Also published as: US5862087A; TW308690B; JPH09185897A; DE69627799D1; KR0173946B1; EP0780764A2; JP3695614B2; KR970051355A; EP0780764B1; EP0780764A3

Description

Die vorliegende Erfindung betrifft im allgemeinen eine Halbleiterspeicherschaltung und insbesondere eine Redundanzschaltung für ein Aktivieren von redundanten Speicherzellen anstelle von defekten Elementen in normalen Speicherzellen, wobei die Redundanzschaltung zur Verwendung in Speichervorrichtungen, wie etwa asynchronen Speichervorrichtungen, bei denen eine Adressierung mit hoher Geschwindigkeit erfolgt, geeignet ist.
Wie im Stand der Technik bekannt, besitzt eine Halbleiterspeichervorrichtung eine ziemlich große Anzahl an Speicherzellen, die in Zeilen und Spalten angeordnet sind, wobei die Speicherzellen in eine Anzahl von Speicherarrays gruppiert werden. Mit steigender Integration der elektronischen Systeme, wird ebenso die Dichte der Speichervorrichtung erhöht. Demgemäß wird die Fläche, die von einer einzigen Speicherzelle benötigt wird, immer kleiner. Bei hochintegrierten Speichervorrichtungen wird daher verbreitet eine Redundanz-Technologie verwendet, um die Produktionsausbeute zu verbessern.
Die Redundanz-Technologie sieht dabei überschüssige oder redundante Speicherzellen vor, welche defekte Elemente in den normalen Speicherzellenarrays ersetzen können. Während elektrischer Tests der Speicherzellenvorrichtung werden defekte Speicherzellen identifiziert und die redundanten Zellen, welche ebenso in Zeilen und Spalten angeordnet sind, werden anstelle der defekten Elemente aktiviert. Im Falle einer Spaltenredundanzschaltung kann eine defekte Zelle bei den normalen Speicherzellen durch ein Dekodieren der Spaltenadresse, die mit dem defekten Element assoziiert ist, und durch ein Aktivieren von lediglich einer redundanten Speicherzelle ersetzt werden. Ob die redundanten Zellen zu aktivieren sind oder die normalen nicht defekten Speicherzellen zu aktivieren sind, kann unter Verwendung einer Fuse-Schaltung (oder einer Redundanzschaltung) bestimmt werden, welche in zwei Arten aufgeteilt werden können: eine dynamische Fuse-Schaltung, wie in 1 gezeigt, und eine statische, wie in 3 gezeigt.
Gegenwärtig wird die dynamische Fuse-Schaltung als eine Zeilen-Redundanzschaltung zum Reparieren von defekten Speicherzellen durch Dekodieren von Zeilenadressen bei einer synchronen Speichervorrichtung ebenso wie bei einer asynchronen Speichervorrichtung (obwohl bei dieser Vorrichtung die Zeilenadressen synchron mit einem Referenzsignal oder ein Row-Address-Strobe-Signal aktiviert werden). Andererseits wird die statische Fuse-Schaltung sowohl bei Spalten- als auch Zeilenredundanzschaltungen verwendet.
l ist ein Schaltungsdiagramm für eine herkömmliche dynamische Fuse-Schaltung, die in einer Speichervorrichtung verwendet wird. Gemäß 1 weist die dynamische Fuse-Schaltung zwei P-Kanalmetalloxidhalbleiter (PMOS)-Transistoren 1_1 und 1_2 auf, sowie einen Inverter 3_1, eine Vielzahl von Trennstellen bzw. Fuses f1 bis fn, eine Umschaltschaltung und eine Ausgangstreiberschaltung auf. Die PMOS-Transistoren 1_1 und 1_2 zusammen mit dem Inverter 3_1 arbeiten als Voraufladungselement für ein Voraufladen eines Knotens ND1 auf einen H-Spannungspegel (VCC), wenn ein externes Taktsignal CLK bei einer synchronen Speichervorrichtung (oder RAS für den Fall einer asynchronen Vorrichtung) auf einen L-Spannungspegel bleibt. Jede der Fuses f1 sind mit einem Ende parallel zueinander mit dem Knoten ND1 verbunden. Die Umschaltschaltung weist einen zu den Fuses entsprechende Anzahl an NMOS-Transistoren auf, wobei jeder der NMOS-Transistoren eine mit einer Massespannung Vss verbundene Source, einen mit dem anderen Ende jeder Fuse verbundenen Drain und eine Gate-Elektrode aufweist, an welche die Zeilenadreßsignale A1,/A1, A2,/A2,... Am und /Am angelegt werden, wobei "/" ein invertiertes Signal darstellt, d. h. falls A1 einen H-Pegel besitzt, dann muß /A1 einen L-Pegel aufweisen und umgekehrt. Die Ausgangstreiberschaltung, die mit zwei in Serie verbundenen Invertern 3_2 und 3_3 vorgesehen ist, dient zum Puffern oder Verstärken des Spannungssignals, das an dem Knoten ND1 anliegt, und zum Ausgeben eines Zeilenredundanzadreßsignals REDn zum Aktivieren einer ausgewählten redundanten Speicherzelle.
2 zeigt ein Zeitablaufdiagramm der herkömmlichen dynamischen Fuse-Schaltung der 1. Im folgenden wird unter Bezugnahme auf 1 und 2 der Betrieb der dynamischen Fuse-Schaltung eingehend beschrieben.
Wenn das Taktsignal CLK oder RAS einen L-Spannungspegel aufweist, leitet der PMOS-Transistor 1_1, was es dem Knoten ND1 ermöglicht, sich auf den Voraufladungspegel Vcc zu erhöhen. Falls festgestellt wird, daß eine Speicherzelle defekt ist, müssen einige Fuses entsprechend der Adresse der defekten Speicherzelle geöffnet bzw. unter Verwendung von z. B. einem Laserschneidverfahren durchtrennt werden. Falls beispielsweise die defekte Speicherzelle eine Zeilenadresse aus A1, A2, A3 ..., Am-1 und Am mit "011 ... 11" aufweist, müssen die Fuses f2 und f3, f5, f7 ..., fn-1 durchgetrennt sein. Mit anderen Worten, die mit den NMOS-Transistoren verbundenen Fuses, die Adreßbits einschließlich der invertierten Signale empfangen, welche einen logischen Wert von "1" (d. h. der H-Spannungspegel) aufweisen, müssen durchgetrennt sein. Dies geschieht, um den Knoten ND1 von der Masse zu trennen, was zu einem H-Spannungspegel von ND1 führt. Wenn das Adreßsignal aktiv ist, bleibt das Taktsignal CLK in dem H-Zustand, was bewirkt, daß der PMOS-Transistor 1_1 ausschaltet. Jedoch kann der H-Spannungspegel von ND1 durch eine Halteschaltung, die aus dem Inverter 3_1 und dem PMOS-Transistor 1_2 besteht, aufrechterhalten werden, da die positiven elektrischen Ladungen durch die Leitung des PMOS-Transistors 1_2 ND1 ununterbrochen zugeführt werden. Wenn ND1 im H-Zustand verbleibt, ist das Zeilenredundanzadreßsignal REDn ein H-Spannungssignal, so daß die defekte Zeile deaktiviert wird und die Redundanzzeile adressiert ist.
Falls es keine defekte Speicherzelle gibt, wird natürlich keine Fuse durchgetrennt. Da zumindest einer der NMOS-Transistoren 2_1 bis 2_n eingeschaltet ist, wird der Knoten ND1 hierbei auf den Spannungspegel Vss entladen. Als Ergebnis gibt die Ausgangstreiberschaltung 3_2 und 3_3 als Redundanzadreßsignal REDn einen L-Pegel aus, so daß keine Redundanzspeicherzelle ausgewählt wird.
Die vorhergehend erläuterte dynamische Fuse-Schaltung weist eine relativ kleine Layout-Fläche auf, jedoch sollte der Voraufladungsvorgang des Knotens ND1 jedesmal von einem Adressierungsrücksetzvorgang gefolgt sein, nachdem CLK auf den L-Pegel zurückgegangen ist. Dies beschränkt zwangsläufig die Anwendung der dynamischen Fuse-Schaltung auf solche Speichervorrichtungen, die einen schnellen (high speed) Adreßeingang aufweisen, d. h., eine sehr kurze oder gar keine Adreßrücksetzzeit aufweisen, wie bei asynchronen Speichervorrichtungen.
3 ist ein Schaltungsdiagramm einer herkömmlichen statischen Fuse-Schaltung, die bei Speichervorrichtungen verwendet wird. Die statische Fuse-Schaltung weist eine Anzahl von Fuses f1 bis fn auf, von denen jeweils zwei benachbarte Fuses miteinander verbunden sind, sowie CMOS-Übertragungsgatter, eine Übertragungsgattersteuerschaltung, eine Umschaltschaltung und eine Ausgangslogikschaltung. Die CMOS-Übertragungsgatter 11_1/12_1, 11_2/12_2,..., 11_n/12_n besitzen Leitungspfade zwischen den Fuses und den Adreßeingangsknoten A1, /A1, A2, /A2,..., Am und /Am. Die Übertragungsgattersteuerschaltung weist eine Haupttrennstelle bzw. Master-Fuse fm, einen PMOS-Transistor 14, NMOS-Transistoren 16_1 und 16_2 und Inverter 14_1 bis 14_4 auf. Die Umschaltschaltung besteht aus einer Vielzahl von NMOS-Transistoren 17_1 bis 17_m, deren Gate-Elektrode jeweils mit dem Knoten ND2 verbunden ist, und deren Source und Drain mit einem Paar von Fuses (d. h. zwei miteinander verbundene benachbarte Fuses) bzw. dem Masseanschluß Vss verbunden sind. Die Ausgangslogikschaltung weist NAND-Gatter 18_1, 18_2 und 18_3, NOR-Gatter 19_1 und 19_2 und einen Inverter 14_5 auf. Die Eingänge der Ausgangslogikschaltung sind mit den Drains der Umschaltschaltungen 17_1 bis 17_m verbunden, so daß, falls alle Drains einen H-Spannungspegel aufweisen, ein Ausgangssignal REDn in den H-Zustand übergeht, während der Ausgang REDn der Ausgangslogikschaltung in dem L-Spannungspegel wechselt, falls einer der Drains in den L-Zustand übergeht. Wenn der Ausgang REDn im H-Zustand bleibt, ist ein Zeilen- oder Spalten-Redundanzadreßsignal aktiv, und es wird daher die entsprechende Wort- oder Bitleitung der redundanten Speicherzellen aktiviert. Von den zwei benachbarten CMOS-Transmissionsgattern weisen die PMOS-Transistoren (z. B. 11_1 und 11_2) Gate-Elektroden auf, die gemeinsam mit dem Knoten ND2 verbunden sind, und die NMOS-Transistoren (z. B. 12_1 und 12_2) weisen Gate-Elektroden auf, die mit einem Ausgang eines Inverters 14_4 verbunden sind, welche den Spannungspegel des Knotens ND2 invertieren.
Mit diesem Aufbau der statischen Fuse-Schaltung, müssen die Fuses, die mit logischen "0" Adreßsignalen der defekten Adreßbits (A1, /A1,..., Am und /Am) assoziiert sind, im Gegensatz zu der dynamischen Fuse-Schaltung durchtrennt werden, wenn die redundanten Speicherzellen anstelle der defekten Speicherzellen verwendet werden soll. Falls beispielsweise die Zeilenadreßbits einer defekten Speicherzelle "01 ... 11" sind, dann müssen die Fuses f1 und die Fuses f4, f6, f8,..., fn (d. h. die Fuses mit geradzahligen Indizes) durchgetrennt werden, während die Fuses f2, f3, f5, f7,..., f(n-1) nicht getrennt werden. Das heißt also, daß die Fuse, die mit den Transmissionsgattern verbunden sind, welche die Adreßbits "0" einschließlich der komplementären Adreßsignale aufnehmen bzw. empfangen, müssen durchgetrennt werden.
Die Master-Fuse fm verhindert die Kollision von zwei komplementären Signalen (z. B. A1 und /A1) durch zwei benachbart miteinander verbundene Transmissionsgatter, wenn die durch die statische Fuse-Schaltung aktivierten Speicherzellen nicht benutzt werden, d. h., wenn es keine defekten Speicherzellen gibt.
Wenn die statische Fuse-Schaltung nicht benutzt wird, befinden sich alle Fuses f1 bis fn (im folgenden als "Slave-Fuse" bezeichnet) und die Master-Fuse fm in einem geschlossenen bzw. intakten Zustand. Falls ein Initiierungssignal V_INIT angelegt wird, wird daher der Knoten ND1 durch die Leitung des PMOS-Transistors 14 der Transmissionsgattersteuerschaltung in den H-Zustand gelangen. Dies veranlaßt die Transmissionsgatter 11_1 bis 11_n und 12_1 bis 12n abzuschalten und die Umschalttransistoren 17_1 bis 17_m einzuschalten. Folglich gelangen die Drain-Knoten aller Umschalttransistoren 17_1 bis 17_m in den L-Zustand, was die Ausgangslogikschaltung zum Ausgeben eines Redundanzadreßsignals REDn im L-Zustand veranlaßt.
4 ist ein Zeitablaufdiagramm von verschiedenen Signalen, die in der herkömmlichen statischen Fuse-Schaltung verwendet werden. Wie vorangehend erläutert, sind die Hälfte der Slave-Fuses, die mit den Transmissions-Gattern verbunden sind und die Master-Fuse fm durch z. B. ein Laserschneidverfahren durchgetrennt, wenn die redundanten Speicherzellen verwendet werden sollen. Falls das Initiierungssignal V_INIT im L-Zustand bzw. auf L-Spannungspegel verbleibt, schalten die NMOS-Transistoren 16_1 und 16_2 der Transmissions-Gattersteuerschaltung ein, und somit geht der Knoten ND2 in den L-Zustand über. Dementsprechend schalten alle Transmissionsgatter ein, während die NMOS-Umschalttransistoren 17_1 bis 17_m ausschalten.
Falls andererseits ein Adreßsignal für eine normale nicht defekte Speicherzelle (z. B . "10 ... 01 ") eingegeben wird, wird zumindest ein L-Adreßbit bzw. Adreßbit mit L-Pegel an einen entsprechenden Drain-Knoten der NMOS-Transistoren 17_1 bis 17_m durch eine nicht geöffnete Fuse angelegt. Dementsprechend liefert die Ausgangslogikschaltung einen L-Zustand, d. h., ein inaktives Zeilenredundanzadreßsignal REDn, so daß die normale Wortleitung entsprechend dem Eingangsadreßsignal aktiviert wird.
Wenn ein defektes Adreßsignal (z. B. "01 ... 11") zugeführt wird, werden H-Adreßbits (z. B. "/A1, A2, A3,... Am") mit einer hohen Spannung an alle Drain-Knoten der NMOS-Transistoren 17_1 bis 17_m angelegt, was die NAND-GATTER 18_1 bis 18_m dazu veranlaßt, Eingänge mit H-Pegel zu empfangen, so daß der Ausgang der Ausgangslogikschaltung REDn einen H-Zustand annimmt.
Wenn als nächstes das Initiierungssignal V_IN _IT in den H-Zustand übergeht, schalten die NMOS-Transistoren 16_1 und 16_2 der Transmissionsgatesteuerschaltung aus, jedoch verbleibt der Knoten ND2 weiterhin in dem L-Zustand aufgrund der ausgeschalteten Master-Fuse fm zusammen mit dem Haltevorgang des Transistors 16_2 und des Inverters 14_2. Demgemäß werden alle Transmissions-Gatter eingeschaltet und im Gegensatz dazu werden alle Umschalt-NMOS-Transistoren 17_1 und 17_m ausgeschaltet. Falls in diesem Zustand das defekte Adreßsignal URA für eine redundante Speicherzelle eingegeben wird, empfängt zumindest einer der Drain-Knoten der NMOS-Transistoren 17_1 bis 17_m ein H-Adreßbit durch die geschlossene bzw. intakte Fuse, was die Ausgangslogikschaltung dazu veranlaßt, ein Redundanzadreßsignal REDn mit L-Zustand auszugeben.
Wenn andererseits ein defektes Adreßsignal ("01 ... 11 ") zusammen mit einem im H-Zustand verbleibenden Signal V_INIT eingegeben wird, werden H-Adreßbits ("/A1, A2, A3,..., Am") an alle Drain-Knoten der Umschalttransistoren 17_1 bis 17_m angelegt, und somit geht das Redundanzadreßsignal REDn in den H-Zustand über.
Da die statische Fuse-Schaltung im Unterschied zur dynamischen Fuse-Schaltung das Adreßsignal nicht zurücksetzen muß oder einen bestimmten Knoten voraufladen muß, welcher den Spannungswert des Redundanzadreßsignals bestimmt, kann sie geeignet bei schnellen Speichervorrichtungen, wie etwa synchronen DRAM und SRAM, bei welchen die Adressierung mit einer hohen Frequenz erfolgt, eingesetzt werden. Jedoch weist sie einen gravierenden Layout-Nachteil auf, da sie sehr viel größer als die dynamische Fuse-Schaltung ist.
Die Druckschrift EP-A-0 456 195 offenbart einen Schreib-Lese-Speicher (RAM) mit einer Redundanzschaltung. Diese Redundanzschaltung sieht ein Redundanzadreßsignal zum Aktivieren von redundanten Speicherzellen anstelle von defekten Speicherzellen in einer Speicherzellenvorrichtung vor und weist auf:
einen ersten Knoten (F1) zum Bestimmen eines Spannungspegels des Redundanzadreßsignals;
eine Vielzahl von Fuses (Fuse 1 – Fuse m) von denen jede parallel mit dem ersten Knoten verbunden ist;
eine erste Schaltungseinrichtung (N1 – Nm) zum Trennen des ersten Knotens (F1) und des dritten Knotens, wenn ein Adreßsignal (A_iC) für die defekten Speicherzellen eingegeben wird, wobei die erste Schaltungseinrichtung (N1 bis Nm) zwischen dem dritten Knoten und der Vielzahl von Fuses verbunden wird und ein Adreßsignal aus mehreren Bits aufnimmt;
eine Voraufladungseinrichtung 17 zum Voraufladen des ersten Knotens (F1) auf einen ersten Spannungspegel, und ein Transmissions-Gatter (31, 33) zum Übertragen des Spannungspegels des ersten Knotens (F1) auf das Redundanzadreßsignal (REDA_i) in Abhängigkeit von dem Spannungspegel des Steuersignals (F1).
Angesichts des Nachteils des Standes der Technik ist es ein Ziel der Ausführungsformen der vorliegenden Erfindung eine Redundanzschaltung vorzusehen, die eine kleine Layout-Größe aufweist und bei schnell zu adressierende Speichervorrichtungen verwendbar ist.
Um die Probleme eines Adreßresets und eines Voraufladens des ersten Knotens, welche das Redundanzadreßausgangssignal der Redundanzschaltung bestimmt, zu lösen, wird eine zusätzliche Umschaltschaltung, welche durch ein Taktsignal einer Speichervorrichtung gesteuert werden kann, zwischen einem Masseknoten und einer Umschaltschaltung, die mit einer Vielzahl von Fuses verbunden ist, verbunden, und eine Voraufladungsschaltung zum Voraufladen des ersten Knotens auf einen H-Spannungspegel wird ebenso über das Taktsignal gesteuert.
Mit diesem Aufbau ist es möglich, den ersten Knoten voraufzuladen, wenn das Taktsignal auf dem zweiten Spannungspegel verbleibt (z. B. dem L-Spannungspegel) sowie den ersten Knoten so zu steuern, daß der voraufgeladene Pegel des ersten Knotens, wie er war oder nachdem er auf einen Massespannungspegel abgeändert worden ist, zu dem Redundanzadressausgangssignal übertragen wird, wenn das Taktsignal auf dem ersten Spannungspegel (z. B. dem H-Spannungspegel) bleibt, unter Verwendung einer Vielzahl von Fuses bzw. Fuses, von welchen vorbestimmte Fuses bzw. Fuses zum Identifizieren eines Eingangsadreßsignals zum Auswählen einer defekten Speicherzelle durchtrennt worden sind. Die Signalübertragung von dem ersten Knoten zu dem Aus gang wird durch ein Transmissions-Gatter durchgeführt, welches ebenso durch das Taktsignal gesteuert wird.
Gemäß einem Aspekt der vorliegenden Erfindung wird eine Redundanzschaltung vorgesehen, die aufweist: einen ersten Knoten zum Bestimmen eines ersten Spannungspegels eines Redundanzadreßausgangssignals; eine Vielzahl von Fuses, die jeweils parallel mit dem ersten Knoten verbunden sind; eine erste Schaltungseinrichtung zum Trennen des ersten Knotens und des dritten Knotens, wenn ein Adreßsignal für die defekten Speicherzellen eingegeben wird, wobei die erste Schaltungseinrichtung zwischen dem dritten Knoten und der Vielzahl von Fuses verbunden ist und ein Adreßsignal mit mehreren Bits aufnimmt; eine Voraufladeschaltung zum Voraufladen des erstem Knotens auf den ersten Spannungspegel in Abhängigkeit von einem Spannungspegel eines Steuersignals der Halbleiterspeichervorrichtung, wobei die Voraufladeschaltung, die zwischen dem ersten Knoten und einem zweiten Knoten verbunden ist, den ersten Spannungspegel aufnimmt, eine zweite Umschaltschaltung zum Bestimmen eines Spannungspegel des ersten Knotens, wobei die zweite Umschaltschaltung mit dem dritten Knoten verbunden ist und das Steuersignal aufnimmt; und ein Transmissions-Gatter zum Übertragen des Spannungspegels des ersten Knotens zu dem Redundanzadreßsignal in Abhängigkeit von dem Spannungspegel des Steuersignals.
Gemäß einem anderen Aspekt der vorliegenden Erfindung, wird eine Redundanzschaltung vorgesehen, die aufweist: einen ersten Knoten zum Bestimmen eines Spannungspegels eines Redundanzadreßausgangssignals; eine Steuersignalerzeugungsschaltung zum Erzeugen eines internen Steuersignals nach Aufnehmen des ersten Steuersignals der Halbleitervorrichtung; eine Voraufladeschaltung zum Voraufladen des ersten Knotens auf einen ersten Spannungspegel in Abhängigkeit von dem internen Steuersignal und ein zweites Steuersignal der Speichervorrichtung, wobei die Voraufladungsschaltung, die zwischen dem ersten Knoten und dem zweiten Knoten verbunden ist, den ersten Spannungspegel aufnimmt; eine erste Umschaltschaltung, die zwischen dem ersten Knoten und dem dritten Knoten verbunden ist, der einen Massespannungspegel aufnimmt, wobei die zweite Umschaltschaltung ein internes Steuer signal aufnimmt; eine Vielzahl von Fuses, die mit dem ersten Knoten parallel verbunden sind; eine zweite Schaltungsschaltung zum Trennen des ersten Knotens und des vierten Knotens, wenn ein Adreßsignal für die defekten Speicherzellen eingegeben wird, wobei die zweite Umschaltschaltung zwischen dem vierten Knoten und der Vielzahl von Fuses verbunden ist und ein Adreßsignal aus mehreren Bits aufnimmt; eine dritte Umschaltschaltung, die zwischen dem dritten und dem vierten Knoten verbunden ist und das zweite Steuersignal aufnimmt; ein Transmissions-Gatter zum Verbinden des ersten Knotens mit dem fünften Knoten in Abhängigkeit von dem Spannungspegel des zweiten Steuersignals; eine vierte Umschaltschaltung, die mit dem fünften Knoten verbunden ist, zum Verbinden der dritten und fünften Knoten in Abhängigkeit von dem Spannungspegel des ersten Steuersignals; und eine Halteschaltung zum Aufrechterhalten des Spannungspegels des fünften Knotens.
Für ein besseres Verständnis der vorliegenden Erfindung und wie dieselbe umgesetzt ist, wird im folgenden auf die begleitende Zeichnung Bezug genommen, in welcher:
1 ein Schaltungsdiagramm einer herkömmlichen dynamischen Fuse-Schaltung ist, die als eine Redundanzschaltung verwendet wird;
2 ein Zeitablaufdiagramm von verschiedenen Signalen der dynamischen Fuse-Schaltung der 1 ist;
3 ein Schaltungsdiagramm einer herkömmlichen statischen Fuse-Schaltung ist, die als eine Redundanzschaltung verwendet wird;
4 ein Zeitablaufdiagramm von verschiedenen Signalen der statischen Fuse-Schaltung der 3 ist;
5 ein Schaltungsdiagramm einer Redundanzschaltung gemäß einer Ausführungsform der vorliegenden Erfindung ist;
6 ein Zeitablaufdiagramm von verschiedenen Signalen der Redundanzschaltung von 5 ist; und
7 ein Schaltungsdiagramm einer Redundanzschaltung gemäß einer anderen Ausführungsform der vorliegenden Erfindung ist.
(Erste Ausführungsform)
5 und 6 zeigen eine Ausführungsform der vorliegenden Erfindung. Gemäß 5 weist die Redundanzschaltung dieser Erfindung eine Voraufladungsschaltung 10, eine Vielzahl von Trennstellen bzw. Fuses f1 bis fm, die erste Umschaltschaltung 20, die zweite Umschaltschaltung 30, ein Transmissions-Gatter 40, eine Halteschaltung 50 und eine Ausgangstreiberschaltung 60 auf.
Die Voraufladungsschaltung 10 ist mit dem ersten Knoten ND11 und dem zweiten Knoten ND12 verbunden, an welchem eine Leistungsversorgungsspannung Vcc anliegt. Wenn das Taktsignal CLK in den L-Zustand mit dem VSS-Spannungspegel übergeht, wird der erste Knoten ND11 durch das Leiten bzw. Durchschalten des PMOS-Transistors 21_1 auf den H-Spannungspegel voraufgeladen. Die Vielzahl von Fuses f1 bis fn sind jeweils mit dem ersten Knoten ND11 und der ersten Umschaltschaltung 20 parallel zueinander verbunden.
Die erste Umschaltschaltung 20 ist zwischen dem dritten Knoten ND13 und den Fuses f1 bis fn verbunden und bestimmt die elektrische Verbindung des Knotens ND13 und der Fuses in Abhängigkeit von Adreßeingabesignalen "A1, /A1, A2, /A2,..., Am uns /Am''. Die zweite Umschaltschaltung 30, welche zwischen dem Knoten ND13 und dem vierten Knoten ND14, der das Massespannungssignal Vss aufnimmt, verbunden ist, dient zum elektrischen Verbinden der dritten und vierten Knoten ND13 und ND14, wenn das Taktsignal CLK in den H-Zustand übergeht. Andererseits dient das Trans missions-Gatter 30 zum Koppeln der ersten und fünften Knoten ND11 und ND13, wenn ein Taktsignal CLK mit H-Zustand aufgenommen bzw. empfangen wird.
Die Halteschaltung 50 und die Ausgangstreiberschaltung 60 sind zwischen dem fünften Knoten ND15 und dem Ausgangsanschluß, der das Redundanzadreßsignal REDn liefert, seriell verbunden. Die Halteschaltung 50 dient zum Aufrechterhalten bzw. Halten des Eingangssignals, welches zu der Ausgabetreiberschaltung 60 weitergeleitet worden ist, bevor die ersten und fünften Knoten ND11 und ND15 durch das Transmissions-Gatter 40 getrennt worden sind.
In 5 verwenden Elemente, die solchen der 1 entsprechen, ähnliche Bezugsnummen, z. B. das Element 1_1, das in 1 verwendet wird entspricht dem Element 21_1. Aus einem Vergleich der 5 mit der 1 wird ersichtlich, daß zwei Umschaltschaltungen 20 und 30 und eine Halteschaltung 50 zu der herkömmlichen Fuse-Schaltung hinzugefügt worden sind. Daher beschränkt sich die Beschreibung auf die zusätzlichen Bestandteile.
Die zweite Umschaltschaltung 30 weist einen NMOS-Transistor 25_1, welcher ein mit allen Sources der NMOS-Transistoren 22_1 bis 22_n der ersten Umschaltschaltung 20 verbundenen Drain aufweist, eine Source, die mit Vss verbunden ist, und ein Gate auf, das das Taktsignal CLK aufnimmt bzw. empfängt.
Das Transmissions-Gatter 40 weist einen Inverter 23_4 und ein CMOS-Transmissions-Gatter auf, das zwischen den ersten und den fünften Knoten ND11 und ND15 verbunden ist, bei welchen das Taktsignal CLK sowohl an dem Gate des NMOS-Transistors 25_2 als auch an dem Eingang des Inverters 23_4 angelegt ist, und bei welchem der Ausgang des Inverters 23_4 mit dem Gate des PMOS-Transistors 21_3 verbunden ist.
Die Halteschaltung 50 weist zwei Inverter auf; ein Inverter 23_2 ist zwischen den Eingangsanschlüssen von ND15 und dem Eingangsanschluß der Ausgangstreiber schaltung 60 verbunden, der andere Inverter 23_5 ist mit dem Inverter 23_3 parallel, aber in entgegengesetzter Richtung verbunden.
Gemäß 5 und 6 schaltet der PMOS-Transistor 21_1 ein und geht somit der Knoten ND11 auf seinen H-Voraufladungspegel Vcc, wenn das Taktsignal CLK im L-Zustand verbleibt. Falls eine redundante Speicherzelle eine defekte Speicherzelle ersetzen soll, werden andererseits unter der Vielzahl von Fuses f1 bis fn die entsprechenden Fuses durchtrennt. Wie bei dem Beispiel der herkömmlichen Fuse-Schaltung, wird angenommen, daß die defekte Speicherzelle eine Zeilenadresse "01 ... 11" besitzt. Dann müssen Fuses (f2 und f3, f5, f7,..., f(n-1)), die mit den NMOS-Transistoren 22_1 und 22_n verbunden sind, welche H-Adreßbits einschließlich der komplementären Bits aufnehmen, durchgetrennt werden. Dies dient zum Verhindern der Verbindung des Knotens ND11 und des Knotens ND13, wenn das defekte Adreßsignal eingegeben wird, d. h. wenn die defekte Speicherzelle adressiert wird.
Andererseits wird keine der Fuses f1 bis fn durchtrennt, falls die Speichervorrichtung intakte Speicherzellen und keine defekten Speicherzellen aufweist. Wenn daher das Taktsignal CLK sich auf dem H-Spannungspegel befindet und ein Adreßsignal für eine normale Speicherzelle angelegt wird, schalten die Hälfte der NMOS-Transistoren 22_1 bis 22_n der ersten Umschaltschaltung 20 ein, was den ersten Knoten ND11 veranlaßt auf Vss überzugehen. Dabei schalten in diesem Zustand (d. h. während das Taktsignal CLK im H-Zustand bleibt) die Transistoren 21_3 und 25_2 der dritten Umschaltschaltung 40 ein. Dies bewirkt, daß das Signal auf dem Knoten ND11 auf den fünften Knoten ND15 übertragen wird, und der Knoten ND15 bleibt auf "logisch 0" bzw. dem L-Zustand. Folglich gibt die Ausgangstreiberschaltung 60 eine L-Spannung als Redundanzadreßsignal REDn aus. Falls das Taktsignal CLK ohne einem Rücksetzzyklus des Adreßsignals zu einem L-Spannungspegel wechselt, während die Ausgangstreiberschaltung 60 ein L-Signal REDn ausgibt, schaltet der PMOS-Transistor 21_1 der Voraufladungsschaltung 10 und die Transistoren 25_1, 21_3 und 25_2 der zweiten Umschaltschaltung 30 und des Transmissions-Gatters 40 aus. Dies bewirkt, daß der erste Knoten ND11 auf den H-Zustand voraufgeladen wird, aber die Spannung auf ND11 nicht auf den fünften Knoten ND15 übertragen werden kann. Folglich verbleibt der fünfte Knoten ND15 auf dem L-Spannungspegel durch die Halteschaltung 50 ungeachtet des Spannungswechsels, der auf dem ersten Knoten ND11 stattfindet, so daß das Redundanzsignal REDn im L-Zustand verbleibt und somit die redundante Speicherzelle nicht aktiviert wird.
Wenn ein Adreßsignal für eine defekte Speicherzelle RA bei auf H-Zustand voraufgeladenen ND11 und bei sich im H-Zustand befindlichen CLK an die Gates der Transistoren 22_1 und 22_n der ersten Umschaltschaltung 20 angelegt wird, bleibt der erste Knoten ND11 im H-Zustand. Der Grund dafür ist, daß die mit den Transistoren 22_1 bis 22_n verbundenen Fuses, welches H-Adreßbits einschließlich der komplementären Bits aufnehmen, durchgetrennt worden sind und daher der erste Knoten ND11 von dem Knoten ND13 und der Masse Vss getrennt ist. Wenn sowohl CLK als auch ND11 im H-Zustand bleiben, schalten der PMOS-Transistor 21_2 der Voraufladungsschaltung 10 und der PMOS-Transistor 21_3 des Transmissions-Gatters 40 ein, was es den Knoten ND11 und ND15 ermöglicht, miteinander verbunden zu sein und damit dem fünften Knoten ND15 ermöglicht, in den H-Zustand überzugehen. Folglich geht das Redundanzadreßsignal REDn in den H-Zustand über und die entsprechende redundante Speicherzelle wird aktiviert.
Wenn als nächstes das Taktsignal CLK ohne einen Adreßzurücksetzvorgang in den L-Zustand übergeht, während REDn in dem H-Zustand bleibt, schaltet der PMOS-Transistor 21_1 der Voraufladungsschaltung 10 ein, um ND11 zu veranlassen, in den H-Zustand überzugehen. Dabei werden jedoch die ersten und fünften Knoten ND11 und ND15 durch die ausgeschalteten Transistoren 25_1, 21_3 und 25_2 getrennt. Demgemäß bleibt der fünfte Knoten ND15 mittels der Halteschaltung 50 auf seinem bisherigen Spannungspegel unabhängig von dem Spannungspegel des ersten Knotens ND11. Folglich bleibt das Adreßsignal REDn im H-Zustand, wie zuvor, und was adressiert wird, ist die redundante Speicherzelle.
Wenn bei im H-Zustand befindlichen Knoten ND11 und ND15 die unreparierte normale Adresse an die erste Umschaltschaltung 20 angelegt wird und das Taktsignal CLK in den H-Zustand übergeht, wird der erste Knoten ND11 logisch 0 bzw. geht in den L-Zustand über, da die Transistoren der Voraufladungsschaltung 10 ausschalten und zumindest einer der NMOS-Transistoren 22_1 bis 22_n der ersten Umschaltschaltung 20 ebenso wie der zweite Umschaltschaltungstransistor 25_1 einschalten. Da zu dieser Zeit die Transmissions-Gates 21_3 und 25_2 des Transmissions-Gatters 40 einschalten, geht der fünfte Knoten ND15 ebenso in den L-Zustand über. Dementsprechend geht das Redundanzadreßsignal REDn in den L-Zustand über und die entsprechende Redundanzspeicherzelle wird aktiviert.
Wie vorangehend dargestellt, verändert sich der Ausgang der Fuse-Schaltung REDn auch dann nicht, wenn der erste Knoten ND11 voraufgeladen wird, falls das Taktsignal CLK sich ohne einem Zurücksetzen der Adresse auf den L-Pegel ändert. Dies ermöglicht einer dynamischen Fuse-Schaltung, die eine kleine Layout-Fläche aufweist, in Speichervorrichtungen eingesetzt zu werden, die mit einer hohen Adressierungsgeschwindigkeit arbeiten.
(Zweite Ausführungsform)
7 zeigt eine andere Ausführungsform der vorliegenden Erfindung. Verglichen mit der vorherigen Ausführungsform weist diese Ausführungsform zusätzlich eine Steuersignalerzeugungsschaltung 100 und zwei Umschaltschaltungen auf. Die Steuersignalerzeugungsschaltung 100 weist eine Master-Fuse fm auf. Wenn die Master-Fuse fm in einem geschlossenen Zustand ist, gibt die Steuersignalerzeugungsschaltung 100 ein H-Steuersignal in Reaktion auf das Anlegen eines Initiierungssignals V_INIT aus. Falls andererseits die Master-Fuse fm geöffnet ist, wird das Steuersignal von der Steuersignalerzeugungsschaltung 100 in Reaktion auf das Anlegen von V_INIT in dem L-Zustand übergehen.
Die erste Umschaltschaltung 110 weist einen Anschluß zum Aufnehmen bzw. Empfangen des Steuersignals auf, so daß der erste Knoten ND21 und der dritte Knoten ND23 in Abhängigkeit von dem Spannungspegel des Steuersignals verbunden werden können.
Eine Voraufladungsschaltung 120, die zwischen dem ersten und zweiten Knoten ND21 und ND22 verbunden ist, empfängt sowohl das Steuersignal als auch das Taktsignal CLK. Wenn das Steuersignal von der Steuersignalerzeugungsschaltung 100 und das Taktsignal CLK im L-Zustand sind, wird der erste Knoten ND21 durch die Voraufladungsschaltung 120 auf Vcc voraufgeladen.
Zwischen dem ersten Knoten ND21 und der zweiten Umschaltschaltung 130 sind parallel zueinander eine Vielzahl von Slave-Fuses f1 bis fn verbunden. Die zweite Umschaltschaltung 130 dient zum elektrischen Verbinden oder Trennen der Slave-Fuses und des vierten Knotens ND24 in Abhängigkeit von den Adreßeingängen A1, /A1, A2, /A2,..., Am und /Am.
Die dritte Umschaltschaltung 140, die zwischen dem dritten und vierten Knoten ND23 verbunden ist, dient zum Umschalten des elektrischen Verbindungszustands von ND23 und ND24 in Abhängigkeit von dem Pegel des Taktsignals CLK.
Auf der anderen Seite ist das Transmissions-Gatter 150 zwischen dem ersten und fünften Knoten ND21 und ND25 verbunden, so daß die Verbindung der Knoten ND21 und ND25 durch den Pegel des Taktsignals CLK bestimmt wird. Der fünfte Knoten ND25 ist mit einer Halteschaltung 160 zum Bewahren bzw. Halten eines Signals von dem ersten Knoten ND21 verbunden. Ein Ausgang der Halteschaltung 160 wird durch die Ausgangstreiberschaltung 170 als ein Redundanzadreßsignal REDn betrieben.
Die vierte Umschaltschaltung 180 ist zwischen dem dritten und fünften Knoten ND23 und ND25 verbunden und steuert die elektrische Verbindung der Knoten ND23 und ND25 in Reaktion auf das Initiierungssignal V_INIT.
In 7 bezeichnen entsprechende Bezugszeichen ähnliche Teile der 1, 3 und 5. Zum Beispiel entspricht das Element 1_1 der 1 dem Element 31_1 der 7, und das Element 14_1 der 3 und das Element 34_1 der 7 können als Elemente aufgefaßt werden, die die gleichen Funktionen durchführen. Im folgenden wird der Betrieb der beispielhaften Redundanzschaltung der 7 erläutert.
Falls eine Speichervorrichtung, die eine Redundanzschaltung verwendet, kein defektes Element aufweist und es daher keinen Bedarf zur Verwendung von redundanten Speicherzellen gibt, werden die Master-Fuse fm in der Steuersignalerzeugungsschaltung 100 und die Slave-Fuses f1 bis fn nicht durchgetrennt sondern bleiben in geschlossenen bzw. intakten Zuständen. Wenn das Initiierungssignal V_IN _IT (oder ein bestimmtes Steuersignal mit einem Active-High-Spannungswert) angelegt wird, gibt die Steuersignalerzeugungsschaltung 100 daher ein H-Steuersignal aus und der NMOS-Transistor 35_3 der vierten Umschaltschaltung 180 schaltet aus. Der erste Knoten ND21 geht in den L-Zustand (Vss) aufgrund der Tatsache über, daß das H-Steuersignal bewirkt, daß der PMOS-Transistor 31_3 ausschaltet und der NMOS-Transistor 35_4 einschaltet. In der Zwischenzeit kann das an den ersten Knoten ND21 angelegte Spannungssignal auf den fünften Knoten ND25 lediglich dann übertragen werden, wenn das Taktsignal CLK im H-Zustand bleibt. Der ND25 kann jedoch auch durch die Halteschaltung 160 auf seinem vorherigen L-Spannungspegel verbleiben, nachdem der CLK in den L-Zustand gewechselt hat. Folglich bleibt der fünfte Knoten ND25 solange in dem L-Zustand, wie der NMOS-Transistor 35_3 der vierten Umschaltschaltung 180 ausgeschaltet bleibt, was zu einem inaktiven Signal am Ausgang von REDn führt.
Falls andererseits eine Situation auftritt, bei der redundante Speicherzellen durch defekte Speicherzellen zu ersetzen sind, werden die Hälfte der Slave-Fuses f1 bis fn und das Master-Fuse fm durchtrennt. Wie in den vorherigen Beispielen wird angenommen, daß das defekte Element eine Adresse A1, A1,..., Am-1 und Am von "10 ... 11" aufweist. Anschließend müssen unter den Slave-Fuses f1 bis fm, eine Fuse f2 und Fuses f3, f5, f7,..., fn-1 (d. h. Fuses mit einem ungeraden Index größer als 2) und die Master-Fuse fm durchgetrennt werden.
Wenn das Initiierungssignal V_INIT nicht angelegt wird und das Taktsignal CLK in den L-Zustand übergeht, gibt die Steuersignalerzeugungsschaltung 100 ein L-Steuersignal aus, welches den NMOS-Transistor 35_ 4 der ersten Umschaltschaltung 110 veranlaßt, auszuschalten, und den PMOS-Transistor 31_1 der Voraufladungsschaltung 120 veranlaßt, einzuschalten. Daher ist der erste Knoten ND21 mit Vcc verbunden und auf eine H-Spannung voraufgeladen. Zudem befindet sich der NMOS-Transistor 35_1 der dritten Umschaltschaltung 140 und der Transistor 31_1 des Transmissions-Gatters 150 in einem nicht leitenden Zustand, was bewirkt, daß die ersten und fünften Knoten ND21 und ND25 getrennt sind. Zu dieser Zeit kann der Spannungswert des fünften Knotens ND25 nicht auf seinen vorherigen Wert aufrechterhalten werden, sondern wird auf den L-Zustand durch die Leitung bzw. das Durchschalten des NMOS-Transistors 35_3 der vierten Umschaltschaltung 180 aufgrund des L-Zustands von V_INIT entladen. Folglich gibt das Redundanzadreßsignal REDn von der Ausgangstreiberschaltung 170 auf low-inactive bzw. in den L-Zustand.
Falls in der Zwischenzeit das Taktsignal bei angelegten Initiierungssignal V_INIT in den L-Zustand übergeht, verbleibt der Ausgang der Steuersignalerzeugungsschaltung 100 weiterhin im L-Zustand, da die Master-Fuse fm geöffnet ist und somit der eingeschaltete PMOS-Transistor 34 keine positiven Ladungen durch die geöffnete bzw. durchtrennte Fuse vorsehen kann. Demgemäß verbleibt der erste Knoten ND21 wie zuvor auf dem H-Zustand. Jedoch kann die an dem ND21 angelegte H-Spannung nicht auf den fünften Knoten ND25 übertragen werden, da das L-Taktsignal das Transmissions-Gate 31_3 und 33_4 ausschaltet. Folglich verbleibt der fünfte Knoten ND25 auf seinem vorherigen L-Spannungswert durch die Halteschaltung 160 aufgrund dessen, daß der NMOS-Transistor 35_3 der vierten Umschaltungsschaltung 180 nun in einem nicht leitenden Zustand ist.
Unter diesen Umständen (d. h. während eines ND21 im H-Zustand und einer REDn im L-Zustand) schalten alle Transistoren 31_2 und 31_3 der Voraufladungsschaltung und die Transistoren 35_1, 31_3 und 35_2 der dritten Umschaltschaltung 140 und des Transmissions-Gatters 150 ein, falls das Taktsignal CLK ohne einem Rücksetzzyklus des Adreßsignals in den H-Zustand übergeht. Daher sind die ersten und fünften Knoten ND21 und ND25 elektrisch verbunden, was bewirkt, daß der fünfte Knoten ND25 ähnlich wie ND2 in den H-Zustand übergeht. Folglich liefert die Ausgangstreiberschaltung 170 ein H-Spannungssignal REDn, welches zu einer Aktivierung der redundanten Speicherzelle führt.
Hierbei sollte festgehalten werden, daß die gerade zuvor erläuterte Situation dann eintritt, wenn eine defekte Adresse, die mit einer defekten Speicherzelle assoziiert ist, durch die Gates der zweiten Umschalttransistoren empfangen wird. Mit anderen Worten, der erste Knoten ND21 kann von dem Masseanschluß Vss isoliert werden und folglich seinen H-Spannungspegel aufrechterhalten, da der Pfad zwischen ND21 und Vss durch ein selektives Durchtrennen der Slave-Fuses, die mit den Adreßbits im H-Zustand ("1") wie zuvor erläutert assoziiert sind, blockiert. Es ist natürlich offensichtlich, daß wenn ein normales Adreßsignal bei teilweise durchtrennten vorbestimmten Slave-Fuses zugeführt wird, zumindest ein NMOS-Transistor der zweiten Umschaltschaltung 130 einschaltet und ein elektrischer Pfad von ND21 nach Vss über den leitenden NMOS-Transistor 35_1 ausgebildet sein kann, was bewirkt, daß der erste Knoten ND21 und dadurch wiederum der fünfte Knoten ND25 in den L-Zustand übergehen, was zu einem inaktiven L-Zustand von REDn führt.
Wenn der Takt CLK zu dem L-Spannungszustand zurückkehrt, während das Redundanzadreßsignal REDn von der Ausgangstreiberschaltung 170 im H-Zustand bleibt, werden die ersten und fünften Knoten ND21 und ND25 durch das Transmissions-Gatter 150 getrennt. Jedoch bleibt das Signal REDn unverändert und behält seine vorherige H-Spannung aufgrund der Halteschaltung 160. Demgemäß wird die entsprechende redundante Speicherzelle aktiviert.
Falls auf der anderen Seite als nächstes normale Adreßbits an die zweite Umschaltschaltung 130 angelegt werden und der Takt CLK in den H-Zustand bei in dem H-Zustand befindlichen Knoten ND21 und ND25 übergeht, schaltet zumindest einer der Transistoren der zweiten Umschaltschaltung 130 und der Transistoren 35_1, 31_3 und 35 2 der dritten und vierten Umschaltschaltung 140 und 150 ein, was die Knoten ND21 und ND25 veranlaßt, in den L-Zustand überzugehen. Demgemäß geht das Redundanzadreßsignal REDn in den L-Zustand über und die redundante Speicherzelle wird nicht anstelle einer normalen Wortleitung oder Bitleitung aktiviert.
Wie vorangehend erläutert, ist es bei den Ausführungsformen der vorliegenden Erfindung möglich, die Redundanzschaltung zum Aktivieren von redundanten Speicherzellen anstelle von defekten Speicherzellen in einer Halbleiterspeichervorrichtung mit einer kleineren Layout-Fläche und für die Verwendung in einem Hochfrequenzadressierungsverfahren geeignet auszuführen.
Obwohl die obige Beschreibung eine vollständige und abschließende Offenbarung der bevorzugten Ausführungsformen der Erfindung vorsieht, können, falls erwünscht, zahlreiche Modifikationen alternative Konstruktionen und äquivalente benutzt werden. Die vorhergehende Beschreibung und die Darstellungen sollten daher nicht als beschränkend für die Erfindung ausgelegt werden, wie sie durch die beigefügten Ansprüche definiert ist.

Claims

Redundanzschaltung, die ein Redundanzadressignal zum Aktivieren von redundanten Speicherzellen anstelle von defekten Speicherzellen in einer Halbleiterspeichervorrichtung vorsieht, wobei die Redundanzschaltung aufweist: einen ersten Knoten (ND11) zum Bestimmen eines Spannungspegels des Redundanzadressignals; eine Vielzahl von Fuses (f1-fn), die jeweils parallel mit den ersten Knoten verbunden sind; eine erste Schaltungseinrichtung (20) zum Trennen des ersten Knotens (ND11) und des dritten Knotens (ND13), wenn ein Adressignal für die defekten Speicherzellen eingegeben wird, wobei die erste Schaltungseinrichtung zwischen dem dritten Knoten und der Vielzahl von Fuses verbunden ist und ein Adressignal mit mehreren Bits (A_i) aufnimmt; eine Voraufladeeinrichtung (10) zum Voraufladen des ersten Knotens auf einem vorbestimmten Spannungspegel abhängig von einem Spannungspegel eines Steuersignals (CLK) der Halbleiterspeichervorrichtung, wobei die Voraufladeeinrichtung, die zwischen den ersten Knoten (ND11) und einem zweiten Knoten (ND12) verbunden ist, den ersten Spannungspegel aufnimmt; eine zweite Schaltungseinrichtung (30) zum Bestimmen eines Spannungspegels des ersten Knotens (ND11), wobei die zweite Schaltungseinrichtung mit dem dritten Knoten (ND13) verbunden ist und das Steuersignal (CLK) aufnimmt; und ein Transmissions-Gatter (40) zum Übertragen des Spannungspegels des ersten Knotens (ND11) zu dem Redundanzadressignal (REDn), abhängig von dem Spannungspegel des Steuersignals (CLK).
Redundanzschaltung wie in Anspruch 1 beansprucht, die ferner eine Halteeinrichtung (50) zum Aufrechterhalten eines Ausgangsspannungspegels des Übertragungsgatters (40) aufweist.
Redundanzschaltung wie in Anspruch 1 oder 2 beansprucht, wobei die erste Schaltungseinrichtung eine Vielzahl von NMOS-Transistoren aufweist, die jeweils eine Gate-Elektrode, die ein Bit des Adressignals aufnimmt, eine Drain-Elektrode, die mit der Vielzahl der Fuses verbunden ist, und eine Source-Elektrode, die mit dem dritten Knoten verbunden ist, aufweisen.
Redundanzschaltung wie in Anspruch 1, 2 oder 3 beansprucht, wobei die Schaltungseinrichtung einen NMOS-Transistor aufweist, der eine Gate-Elektrode, die ein Steuersignal aufnimmt, eine Drain-Elektrode, die mit einem dritten Knoten verbunden ist, und eine Source-Elektrode, die einen Massespannungspegel aufnimmt, aufweist.
Redundanzschaltung wie in einem der vorhergehenden Ansprüche beansprucht, wobei das Transmissions-Gatter ein CMOS-Transmissions-Gatter mit einer gemeinsamen Elektrode zum Aufnehmen des Steuersignals ist.
Redundanzschaltung wie in einem der vorhergehenden Ansprüche beansprucht, wobei unter der Vielzahl der Fuses einige Fuses, die mit den Adressbits des ersten Spannungspegel assoziiert sind, durchgetrennt werden.
Redundanzschaltung wie in Anspruch 3 oder einem der davon abhängigen Ansprüche beansprucht, wobei unter der Vielzahl der Fuses einige Fuses, die mit den NMOS-Transistoren der ersten Schaltungseinrichtung verbunden sind, welche Adressbits des ersten Spannungspegels aufnehmen, durchgetrennt werden.
Redundanzschaltung wie in einem der vorhergehenden Ansprüche beansprucht, wobei das Steuersignal ein Taktsignal mit dem ersten Spannungspegel und dem Massespannungspegel ist, das sich periodisch wiederholt.
Redundanzschaltung, die ein Redundanzadressignal zum Aktivieren von redundanten Speicherzellen anstelle von defekten Speicherzellen in einer Halbleiterspeichervorrichtung vorsieht, wobei die Redundanzschaltung aufweist: einen ersten Knoten (ND21) zum Bestimmen eines Spannungspegels des Redundanzadressignals; eine Erzeugungsschaltung für das interne Steuersignal (Vinit) zum Erzeugen eines internen Steuersignals nach Aufnehmen des ersten Steuersignals der Halbleiterspeichervorrichtung; eine Voraufladeeinrichtung (120) zum Voraufladen des ersten Knotens auf einen ersten Spannungspegels abhängig von dem internen Steuersignal und einem zweiten Steuersignal (CLK) der Speichervorrichtung, wobei die Voraufladeein richtung, die zwischen dem ersten Knoten (ND21) und einem zweiten Knoten (ND22) verbunden ist, den ersten Spannungspegel aufnimmt,; eine erste Schaltungseinrichtung (110), die zwischen dem ersten Knoten (ND21) und einem dritten Knoten (ND23), der einen Massespannungspegel aufnimmt, verbunden ist, wobei die erste Schaltungseinrichtung das interne Steuersignal aufnimmt; eine Vielzahl von Fuses (f1 – fn), die jeweils mit dem ersten Knoten (ND21) parallel verbunden sind; eine zweite Schaltungseinrichtung (130) zum Trennen des ersten Knotens und eines vierten Knotens (ND24), wenn ein Adressignal für die defekten Speicherzellen eingegeben wird, wobei die zweite Schaltungseinrichtung (130) zwischen dem vierten Knoten und der Vielzahl von Fuses verbunden ist und ein Adressignal aus mehreren Bits (A_i) aufnimmt; eine dritte Schaltungseinrichtung (140), die zwischen den dritten Knoten (ND23) und den vierten Knoten (ND24) verbunden ist und das zweite Steuersignal (CLK) aufnimmt; ein Transmissions-Gatter (150) zum Verbinden des ersten Knotens mit einem fünften Knoten (ND25) abhängig von dem Spannungspegel des zweiten Steuersignals; eine vierte Schaltungseinrichtung (180), die mit dem fünften Knoten zum Verbinden des dritten und des fünften Knotens abhängig von dem Spannungspegel des ersten Steuersignals verbunden ist; und eine Halteeinrichtung (160) zum Aufrechterhalten eines Spannungspegels des fünften Knotens.
Redundanzschaltung wie in Anspruch 9 beansprucht, wobei die Erzeugungsschaltung für das interne Steuersignal (Vinit) aufweist: einen Inverter (34_1), der ein erstes Steuersignal aufnimmt; einen PMOS-Transistor mit einer Source-Elektrode, die die erste Spannung aufnimmt, mit einer Gate-Elektrode, die mit einem Ausgang des Inverters verbunden ist, und mit einer Drain-Elektrode, einer ersten Master-Fuse (fm) die mit der Drain-Elektrode des PMOS-Transistors verbunden ist, und einen NMOS-Transistor mit einer Source-Elektrode, die die Massespannung aufnimmt, mit einer Gate-Elektrode, die mit dem Ausgang des Inverters verbunden ist, und mit einer Drain-Elektrode, die mit der Master-Fuse verbunden ist, und wobei ein Spannungspegel des internen Steuersignals durch die Drain-Elektrode des NMOS-Transistors bestimmt ist.
Redundanzschaltung wie in Anspruch 9 oder 10 beansprucht, wobei die Aufladeeinrichtung aufweist: einen ersten PMOS-Transistor (31_3) mit einer Source-Elektrode, die mit dem zweiten Knoten verbunden ist, mit einer Gate-Elektrode, die das interne Steuersignal aufnimmt, und mit einer Drain-Elektrode; einen zweiten PMOS-Transistor mit einer Source-Elektrode, die mit der Drain-Elektrode des ersten PMOS-Transistors verbunden ist, mit einer Gate-Elektrode, die das zweite Steuersignal (CLK) aufnimmt, und mit einer Drain-Elektrode, die mit dem ersten Knoten (ND21) verbunden ist; einen PMOS-Transistor mit einer Source-Elektrode, die mit der Drain-Elektrode des ersten PMOS-Transistors verbunden ist, mit einer Gate-Elektrode und mit einer Drain-Elektrode, die mit dem ersten Knoten (ND21) verbunden ist; und einen Inverter (33_1), der zwischen der Gate-Elektrode des dritten PMOS-Transistors und dem ersten Knoten verbunden ist.
Redundanzschaltung wie in Anspruch 9, 10 oder 11 beansprucht, wobei die erste Schaltungseinrichtung (110) einen NMOS-Transistor (35_4) mit einer Drain-Elektrode, die mit dem ersten Knoten verbunden ist, mit einer Gate-Elektrode, die das interne Steuersignal aufnimmt, und mit einer Drain-Elektrode, die den Massespannungspegel aufnimmt, aufweist.
Redundanzschaltung wie in einem der Ansprüche 9 bis 12 beansprucht, wobei die dritte Schaltungseinrichtung (140) einen NMOS-Transistor (35_1) mit einer Source-Elektrode, die den Massespannungspegel aufnimmt, mit einer Gate-Elektrode, die das zweite Steuersignal aufnimmt, und mit einer Drain-Elektrode, die mit dem vierten Knoten verbunden ist, aufweist.
Redundanzschaltung wie in einem der Ansprüche 9 bis 13 beansprucht, wobei die vierte Schaltungseinrichtung (180) einen Inverter (33_6), der das erste Steuersignal (V_IN _IT) aufnimmt, und einen NMOS-Transistor (35_3) mit einer Source-Elektrode, die den Massespannungspegel aufnimmt, mit einer Gate-Elektrode, die mit einem Ausgang des Inverters verbunden ist, und mit einer Drain-Elektrode, die mit dem fünften Knoten (ND25) verbunden ist, aufweist.
Redundanzschaltung wie in einem der Ansprüche 9 bis 14 beansprucht, wobei das zweite Steuersignal ein Taktsignal mit dem ersten Spannungspegel und dem Massespannungspegel ist, das sich periodisch wiederholt.
Redundanzschaltung wie in einem der Ansprüche 9 bis 15 beansprucht, wobei die zweite Schaltungseinrichtung (130) eine Vielzahl von NMOS-Transistoren mit jeweils einer Gate-Elektrode, die ein Bit des Adressignals aufnimmt, mit einer Drain-Elektrode, die jeweils mit der Vielzahl von Fuses (f1-fn) verbunden ist, und mit einer Source-Elektrode, die mit dem vierten Knoten (ND24) verbunden ist, aufweist.
Redundanzschaltung wie in Anspruch 16 beansprucht, wobei unter der Vielzahl von Fuses einige Fuses, die mit den NMOS-Transistoren der zweiten Schaltungseinrichtungen (130) verbunden sind, welche Adressbits des ersten Spannungspegels aufnimmt, durchgetrennt werden.
Redundanzschaltung wie in einem der vorhergehenden Ansprüche beansprucht, wobei das Transmissions-Gatter (150) einen NMOS-Transistor mit einer Source-Elektrode, die mit dem ersten Knoten (ND21) verbunden ist, mit einer Gate-Elektrode, die das zweite Steuersignal aufnimmt, und mit einer Drain-Elektrode, die mit dem fünften Knoten (ND25) verbunden ist, und einen PMOS-Transistor mit einer Source-Elektrode, die mit dem fünften Knoten (ND25) verbunden ist, mit einer Gate-Elektrode, die ein invertiertes Signal des zweiten Steuersignals aufnimmt, und mit einer Drain-Elektrode, die mit dem ersten Knoten (ND21) verbunden ist, aufweist.