JP2600435B2 - 冗長救済回路 - Google Patents
冗長救済回路Info
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- JP2600435B2 JP2600435B2 JP2118896A JP11889690A JP2600435B2 JP 2600435 B2 JP2600435 B2 JP 2600435B2 JP 2118896 A JP2118896 A JP 2118896A JP 11889690 A JP11889690 A JP 11889690A JP 2600435 B2 JP2600435 B2 JP 2600435B2
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- JP
- Japan
- Prior art keywords
- address
- transistor
- redundancy
- node
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、複数のアドレスがゲートに入力されるトラ
ンジスタ及びヒューズを有する、冗長救済回路に関する
ものである。
ンジスタ及びヒューズを有する、冗長救済回路に関する
ものである。
従来の技術 近年半導体集積回路などにおいては、高集積化が進
み、冗長救済回路がよく用いられるようになってきてい
る。
み、冗長救済回路がよく用いられるようになってきてい
る。
以下に冗長救済技術について説明する。
第５図は、DRAMの動作原理を示すブロック図である。
DRAMは、ロウアドレスとコラムアドレスにより一つの記
憶ノードを決定し、その記憶ノードに書き込み読み出し
をする。マルチプレクスの場合、一つのアドレスピンか
ら、ロウアドレスとコラムアドレスを入力する。そこで
必要になってくるのが、ロウアドレスの取り込みクロッ
ク（/RAS）及びコラムアドレス取り込みクロック（/CA
S）である。また書き込みか読み出しかを制御するのが
クロック（/WE）である。書き込みの場合、/RASの立ち
下がりで、ロウアドレスをロウアドレスバッファに取り
込み、ロウデコーダでワードラインを選択し、/CASの立
ち下がりでコラムアドレスをコラムアドレスバッフアに
取り込み、取り込まれたアドレスは、コラムデコーダを
動かしビットラインを選択する。ワードラインとビット
ラインの交わりで、一つの記憶ノードが決定するが、書
き込みの場合クロック/WEの立ち下がりでデータ入力を
取り込み、入出力選択回路（I/O選択回路）を経て、セ
ンスアンプで増幅され選択記憶ノードに記憶される。読
み出しの場合、取り込みクロック/RASの立ち下がりで、
ロウアドレスをロウアドレスバッファに取り込み、ロウ
デコーダでワードラインを選択し、取り込みクロック/C
ASの立ち下がりでコラムアドレスをコラムアドレスバッ
ファに取り込む。取り込まれたアドレスは、コラムデコ
ーダを動かしビットラインを選択する。ワードラインと
ビットラインの交わりで、一つの記憶ノードが決定し、
そこの記憶データがセンスアンプで増幅されて出力され
る。以上正常な動作について述べてきたが、近年の高集
積化にともない、ほとんど正常であるが一部の記憶ノー
ドのみ不良であるという問題が起き始めた。そこで考え
られたのが冗長救済回路である。原理は、第５図のよう
にあらかじめ予備の記憶ノード（冗長記憶ノード）を設
けておき、不良記憶ノードが選択された場合に、冗長救
済回路により不良記憶ノードと冗長記憶ノードとを切り
替える回路である。例えばビットラインの場合、コラム
アドレスで、コラムデコード信号を出し記憶ノードを選
択するが、そのアドレスが不良アドレスの場合、第３図
のような回路でヒューズを切断し、冗長選択信号RDA1を
出し、予備の記憶ノードと切り替わる構成になってい
る。
DRAMは、ロウアドレスとコラムアドレスにより一つの記
憶ノードを決定し、その記憶ノードに書き込み読み出し
をする。マルチプレクスの場合、一つのアドレスピンか
ら、ロウアドレスとコラムアドレスを入力する。そこで
必要になってくるのが、ロウアドレスの取り込みクロッ
ク（/RAS）及びコラムアドレス取り込みクロック（/CA
S）である。また書き込みか読み出しかを制御するのが
クロック（/WE）である。書き込みの場合、/RASの立ち
下がりで、ロウアドレスをロウアドレスバッファに取り
込み、ロウデコーダでワードラインを選択し、/CASの立
ち下がりでコラムアドレスをコラムアドレスバッフアに
取り込み、取り込まれたアドレスは、コラムデコーダを
動かしビットラインを選択する。ワードラインとビット
ラインの交わりで、一つの記憶ノードが決定するが、書
き込みの場合クロック/WEの立ち下がりでデータ入力を
取り込み、入出力選択回路（I/O選択回路）を経て、セ
ンスアンプで増幅され選択記憶ノードに記憶される。読
み出しの場合、取り込みクロック/RASの立ち下がりで、
ロウアドレスをロウアドレスバッファに取り込み、ロウ
デコーダでワードラインを選択し、取り込みクロック/C
ASの立ち下がりでコラムアドレスをコラムアドレスバッ
ファに取り込む。取り込まれたアドレスは、コラムデコ
ーダを動かしビットラインを選択する。ワードラインと
ビットラインの交わりで、一つの記憶ノードが決定し、
そこの記憶データがセンスアンプで増幅されて出力され
る。以上正常な動作について述べてきたが、近年の高集
積化にともない、ほとんど正常であるが一部の記憶ノー
ドのみ不良であるという問題が起き始めた。そこで考え
られたのが冗長救済回路である。原理は、第５図のよう
にあらかじめ予備の記憶ノード（冗長記憶ノード）を設
けておき、不良記憶ノードが選択された場合に、冗長救
済回路により不良記憶ノードと冗長記憶ノードとを切り
替える回路である。例えばビットラインの場合、コラム
アドレスで、コラムデコード信号を出し記憶ノードを選
択するが、そのアドレスが不良アドレスの場合、第３図
のような回路でヒューズを切断し、冗長選択信号RDA1を
出し、予備の記憶ノードと切り替わる構成になってい
る。
第３図は従来の冗長救済回路である。第３図において
ブロックＡはノードF1のプリチャージ回路である。N1か
らNmはNchトランジスタで構成されている。トランジス
タN1からNmは並列に接続され、そのソースはそれぞれ接
地されている。また、トランジスタN1からNmの各ドレイ
ンにはヒューズ１〜ｍが接続されており、その先端部は
共通でノードF1と接続され、そこからNOR回路を経て通
常選択信号CLA0と、NAND回路とインバータ一つを経て冗
長選択信号RDA1が出ている。またトランジスタN1からNm
の各ゲートにはトランジスタN1の場合はコラムアドレス
A1C、トランジスタN2の場合はコラムアドレス/A1Cとい
うように、２個でアドレス一つを決定し、図のようにト
ランジスタN(m-1)にはコラムアドレス(m ］ 2)C、トラン
ジスタNmにはコラムアドレス/A(m ］ 2)Cまでがゲートに
入力されている。例えばコラムアドレスA1Cがハイレベ
ルで決定されるアドレスの場合、コラムアドレスA1Cの
入力されているゲートがハイレベルになり、コラムアド
レスA1Cがロウレベルで決定されるアドレスの場合、コ
ラムアドレス/A1Cの入力されているゲートがハイレベル
になる。冗長選択信号RDA1と通常選択信号CLA0は、常に
反対の信号である。第４図はコラムデコーダを概略的に
示した図である。この図のように第５図の冗長救済回路
からの出力信号により冗長選択信号RDA1がハイレベルな
らば冗長ビットラインのゲートが開かれ、通常選択信号
CLA0がハイレベルならば通常ビットラインのゲートが開
かれデータがデータラインに出力される。第３図のよう
に構成された冗長救済回路について、以下その動作につ
いて説明する。
ブロックＡはノードF1のプリチャージ回路である。N1か
らNmはNchトランジスタで構成されている。トランジス
タN1からNmは並列に接続され、そのソースはそれぞれ接
地されている。また、トランジスタN1からNmの各ドレイ
ンにはヒューズ１〜ｍが接続されており、その先端部は
共通でノードF1と接続され、そこからNOR回路を経て通
常選択信号CLA0と、NAND回路とインバータ一つを経て冗
長選択信号RDA1が出ている。またトランジスタN1からNm
の各ゲートにはトランジスタN1の場合はコラムアドレス
A1C、トランジスタN2の場合はコラムアドレス/A1Cとい
うように、２個でアドレス一つを決定し、図のようにト
ランジスタN(m-1)にはコラムアドレス(m ］ 2)C、トラン
ジスタNmにはコラムアドレス/A(m ］ 2)Cまでがゲートに
入力されている。例えばコラムアドレスA1Cがハイレベ
ルで決定されるアドレスの場合、コラムアドレスA1Cの
入力されているゲートがハイレベルになり、コラムアド
レスA1Cがロウレベルで決定されるアドレスの場合、コ
ラムアドレス/A1Cの入力されているゲートがハイレベル
になる。冗長選択信号RDA1と通常選択信号CLA0は、常に
反対の信号である。第４図はコラムデコーダを概略的に
示した図である。この図のように第５図の冗長救済回路
からの出力信号により冗長選択信号RDA1がハイレベルな
らば冗長ビットラインのゲートが開かれ、通常選択信号
CLA0がハイレベルならば通常ビットラインのゲートが開
かれデータがデータラインに出力される。第３図のよう
に構成された冗長救済回路について、以下その動作につ
いて説明する。
まずこの回路で、ノードF1のプリチャージ回路ブロッ
クＡは、アドレスの入力時、信号EC3はロウレベル、信
号/RASによって決まる信号/BTBDもロウレベル、（A0R・
A8R）は信号A0Rと信号A8RのOR回路によって作られる信
号でハイレベルに設定されるようになっており、このと
きノードF1は電源に接続されハイレベルにプリチャージ
されるようになっている。N1からNmのトランジスタに、
一つのビットラインの選択アドレス（ハイレベル）が入
力される。そのアドレスが冗長アドレスであった場合、
冗長選択信号RDA1を出すために、そのアドレスの入力さ
れている上のヒューズを切断する。通常はアドレスが決
定してトランジスタN1からNmのいずれかに冗長アドレス
以外のアドレスが入力されると、信号EC3はハイレベ
ル、信号/BTBDはハイレベル、信号（A0R・A8R）はハイ
レベルになってN1からNmの選択されたトランジスタはON
し、供給される電源はリークし、ノードF1は接地レベル
になって、それにより、冗長選択信号RDA1はロウレベル
になり、通常選択信号CLA0がハイレベルになる。次に冗
長アドレスの場合、そのアドレスのヒューズが切断され
ていることにより、信号EC3はロウレベル、信号/BTBDも
ロウレベル、信号（A0R・A8R）はハイレベルになって、
ノードＦがプリチャージされ冗長選択信号RDA1がハイレ
ベルに、通常選択信号CLA0がロウレベルになり第５図の
冗長記憶ノードが選択されることになる。これにより、
不良記憶ノードと冗長記憶ノードとの切り替えがなされ
る。
クＡは、アドレスの入力時、信号EC3はロウレベル、信
号/RASによって決まる信号/BTBDもロウレベル、（A0R・
A8R）は信号A0Rと信号A8RのOR回路によって作られる信
号でハイレベルに設定されるようになっており、このと
きノードF1は電源に接続されハイレベルにプリチャージ
されるようになっている。N1からNmのトランジスタに、
一つのビットラインの選択アドレス（ハイレベル）が入
力される。そのアドレスが冗長アドレスであった場合、
冗長選択信号RDA1を出すために、そのアドレスの入力さ
れている上のヒューズを切断する。通常はアドレスが決
定してトランジスタN1からNmのいずれかに冗長アドレス
以外のアドレスが入力されると、信号EC3はハイレベ
ル、信号/BTBDはハイレベル、信号（A0R・A8R）はハイ
レベルになってN1からNmの選択されたトランジスタはON
し、供給される電源はリークし、ノードF1は接地レベル
になって、それにより、冗長選択信号RDA1はロウレベル
になり、通常選択信号CLA0がハイレベルになる。次に冗
長アドレスの場合、そのアドレスのヒューズが切断され
ていることにより、信号EC3はロウレベル、信号/BTBDも
ロウレベル、信号（A0R・A8R）はハイレベルになって、
ノードＦがプリチャージされ冗長選択信号RDA1がハイレ
ベルに、通常選択信号CLA0がロウレベルになり第５図の
冗長記憶ノードが選択されることになる。これにより、
不良記憶ノードと冗長記憶ノードとの切り替えがなされ
る。
発明が解決しようとする課題 しかしながら上記従来の構成では、ヒューズを切断し
ている場合に、冗長アドレスと一つだけアドレスが違う
場合、ヒューズの切断されていないトランジスタが一つ
だけオンしてF1のノードはロウレベルになり通常選択信
号CLA0が選ばれ通常記憶ノードが選択される。また、上
記の動作で冗長アドレスと複数本のアドレスが違う場合
にも同様に行われるが、ヒューズの切断されていないト
ランジスタのオンする個数の違いにより、F1ノードの電
位の下がり方が変化し、実際の動作ではくるってくる。
また、冗長選択信号の選択の場合も同様であり、前アド
レスが冗長アドレスと一つだけ違う場合と、複数本違う
場合とで、冗長選択時のF1のノードのプリチャージが変
化するという不都合が生じる。以下これについて説明す
る。
ている場合に、冗長アドレスと一つだけアドレスが違う
場合、ヒューズの切断されていないトランジスタが一つ
だけオンしてF1のノードはロウレベルになり通常選択信
号CLA0が選ばれ通常記憶ノードが選択される。また、上
記の動作で冗長アドレスと複数本のアドレスが違う場合
にも同様に行われるが、ヒューズの切断されていないト
ランジスタのオンする個数の違いにより、F1ノードの電
位の下がり方が変化し、実際の動作ではくるってくる。
また、冗長選択信号の選択の場合も同様であり、前アド
レスが冗長アドレスと一つだけ違う場合と、複数本違う
場合とで、冗長選択時のF1のノードのプリチャージが変
化するという不都合が生じる。以下これについて説明す
る。
今、簡略的に説明するために冗長選択回路をPchのト
ランジスタとNchのトランジスタを直列に接続したイン
バータ回路とみなす。この場合、ゲートに印加される信
号がコラムアドレス信号であり、出力がノードF1に対応
する。ところで、出力がロウからハイ、あるいはハイか
らロウに切り替わる入力電圧を入力スイッチング電圧と
いう。第３図ではF1ノードの電圧が冗長選択信号RDA1と
通常選択信号CLA0の入力スイッチング電圧である。ま
た、コラムアドレス信号がF1ノードの入力スイッチング
電圧である。入力スイッチングレベルはNchトランジス
タとPchトランジスタとのオン抵抗が等しくなったとき
である。トランジスタのオン抵抗は次のように表わされ
る。
ランジスタとNchのトランジスタを直列に接続したイン
バータ回路とみなす。この場合、ゲートに印加される信
号がコラムアドレス信号であり、出力がノードF1に対応
する。ところで、出力がロウからハイ、あるいはハイか
らロウに切り替わる入力電圧を入力スイッチング電圧と
いう。第３図ではF1ノードの電圧が冗長選択信号RDA1と
通常選択信号CLA0の入力スイッチング電圧である。ま
た、コラムアドレス信号がF1ノードの入力スイッチング
電圧である。入力スイッチングレベルはNchトランジス
タとPchトランジスタとのオン抵抗が等しくなったとき
である。トランジスタのオン抵抗は次のように表わされ
る。
Ron（ON抵抗）＝1/（２＊β＊（Vgs−Vt） ……（１） β（利得係数）＝Ｋ＊（W/L） Ｋ＝1/2＊μ＊Cox μ：電子、正孔の移動度 Cox:ゲート酸化膜容量 Vgs:ゲート−ソース間電圧 Vt:しきい値電圧 W:ゲート幅 L:ゲート長 前アドレスが冗長アドレスと１アドレスのみ違い、１
つのNchトランジスタのみでノードF1をロウレベルに下
げていた状態から、ノードF1をプリチャージする場合
と、前アドレスが冗長アドレスとほとんど違い、複数の
NchトランジスタでノードF1をロウレベルに下げていた
状態から、ノードF1をプリチャージする場合の動作とで
は、１つのNchトランジスタでスイッチングさせるとき
（他はすべてヒューズが切断されている）よりも複数個
のNchトランジスタでスイッチングするときの方が個々
のトランジスタのオン抵抗が並列になるので、（１）式
よりON抵抗が低くなる。従って複数のNchトランジスタ
でスイッチングするときには、個々のトランジスタのオ
ン抵抗が高くて、Pchトランジスタ側のオン抵抗と等し
くなるときのゲート電圧Vgは低くなる。ゲートへのアド
レス電圧入力波形が実際には短形ではなく、台形波であ
るため、時間的に複数のNchトランジスタでロウレベル
に下げていた状態から、ノードF1をプリチャージする動
作の方が１個のNchトランジスタでロウレベルに下げて
いた状態からノードF1をプリチャージする動作より遅く
なる。近年の半導体集積回路の高集積化、高速化に伴
い、上記のF1ノードのプリチャージの時間的差が、他の
回路のタイミングのずれを起こし、回路が誤動作するな
どの問題点が上げられている。
つのNchトランジスタのみでノードF1をロウレベルに下
げていた状態から、ノードF1をプリチャージする場合
と、前アドレスが冗長アドレスとほとんど違い、複数の
NchトランジスタでノードF1をロウレベルに下げていた
状態から、ノードF1をプリチャージする場合の動作とで
は、１つのNchトランジスタでスイッチングさせるとき
（他はすべてヒューズが切断されている）よりも複数個
のNchトランジスタでスイッチングするときの方が個々
のトランジスタのオン抵抗が並列になるので、（１）式
よりON抵抗が低くなる。従って複数のNchトランジスタ
でスイッチングするときには、個々のトランジスタのオ
ン抵抗が高くて、Pchトランジスタ側のオン抵抗と等し
くなるときのゲート電圧Vgは低くなる。ゲートへのアド
レス電圧入力波形が実際には短形ではなく、台形波であ
るため、時間的に複数のNchトランジスタでロウレベル
に下げていた状態から、ノードF1をプリチャージする動
作の方が１個のNchトランジスタでロウレベルに下げて
いた状態からノードF1をプリチャージする動作より遅く
なる。近年の半導体集積回路の高集積化、高速化に伴
い、上記のF1ノードのプリチャージの時間的差が、他の
回路のタイミングのずれを起こし、回路が誤動作するな
どの問題点が上げられている。
本発明は上記従来の問題点を解決するもので、複数の
NchトランジスタでノードF1をロウレベルに下げていた
状態から、ノードF1をプリチャージする動作のスイッチ
ング電圧レベルを高くし、冗長アドレスとの違いによ
る、Nchトランジスタの数と無関係にスイッチング電圧
レベルを均一化することができる回路を提供することを
目的とする。
NchトランジスタでノードF1をロウレベルに下げていた
状態から、ノードF1をプリチャージする動作のスイッチ
ング電圧レベルを高くし、冗長アドレスとの違いによ
る、Nchトランジスタの数と無関係にスイッチング電圧
レベルを均一化することができる回路を提供することを
目的とする。
課題を解決するための手段 この問題を解決するために本発明の冗長救済回路は、
複数個並列接合されたトランジスタの接地ノードを共通
ノードとし、この共通ノードを、抵抗あるいは抵抗用ト
ランジスタを介して接地する構成となっている。
複数個並列接合されたトランジスタの接地ノードを共通
ノードとし、この共通ノードを、抵抗あるいは抵抗用ト
ランジスタを介して接地する構成となっている。
作用 この構成によって、F1ノードをロウレベルに引き抜く
トランジスタの個数により、並列に接続されたトランジ
スタのオン抵抗が大きく変化しても、これに直列に一定
の抵抗が加わり、全体としての抵抗の変化の幅を抑制す
ることができ、入力スイッチング電圧レベルの変動を少
なくすることができる。ひいては動作時間の差を減少す
ることができ、誤動作をなくすことができる。
トランジスタの個数により、並列に接続されたトランジ
スタのオン抵抗が大きく変化しても、これに直列に一定
の抵抗が加わり、全体としての抵抗の変化の幅を抑制す
ることができ、入力スイッチング電圧レベルの変動を少
なくすることができる。ひいては動作時間の差を減少す
ることができ、誤動作をなくすことができる。
実施例 以下本発明の実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の第一の実施例における、冗長救済回
路である。第１図においてブロックＡはノードF1のプリ
チャージ回路である。N1からNmはNchトランジスタで構
成されている。トランジスタN1からNmは並列に接続さ
れ、その各ソースは共通に電気抵抗R1を通じて接地され
ている。また、トランジスタN1からNmの各ドレインには
ヒューズが接続されており、その先端部は共通でノード
F1と接続され、そこからNOR回路を経て通常選択信号CLA
0と、NAND回路とインバータ一つを経て冗長選択信号RDA
1が出ている。またトランジスタN1からNmの各ゲートに
はトランジスタN1にはコラムアドレス信号A1C、N2には
コラムアドレス信号/A1Cというように、２個でアドレス
一つを決定し、図のようにトランジスタN(m-1)にはコラ
ムアドレス信号A(m ］ 2)C、トランジスタNmにはコラムア
ドレス信号/A(m ］ 2)Cまでが入力されている。例えばコ
ラムアドレス信号A1Cがハイレベルで決定されるアドレ
スの場合、コラムアドレス信号A1Cの入力されているゲ
ートがハイレベルになり、コラムアドレス信号A1Cがロ
ウレベルで決定されるアドレスの場合、コラムアドレス
信号/A1Cの入力されているゲートがハイレベルになる。
冗長選択信号RDA1と通常選択信号CLA0は、常に反対の信
号である。第１図は上記の冗長救済回路の例を示すもの
である。
路である。第１図においてブロックＡはノードF1のプリ
チャージ回路である。N1からNmはNchトランジスタで構
成されている。トランジスタN1からNmは並列に接続さ
れ、その各ソースは共通に電気抵抗R1を通じて接地され
ている。また、トランジスタN1からNmの各ドレインには
ヒューズが接続されており、その先端部は共通でノード
F1と接続され、そこからNOR回路を経て通常選択信号CLA
0と、NAND回路とインバータ一つを経て冗長選択信号RDA
1が出ている。またトランジスタN1からNmの各ゲートに
はトランジスタN1にはコラムアドレス信号A1C、N2には
コラムアドレス信号/A1Cというように、２個でアドレス
一つを決定し、図のようにトランジスタN(m-1)にはコラ
ムアドレス信号A(m ］ 2)C、トランジスタNmにはコラムア
ドレス信号/A(m ］ 2)Cまでが入力されている。例えばコ
ラムアドレス信号A1Cがハイレベルで決定されるアドレ
スの場合、コラムアドレス信号A1Cの入力されているゲ
ートがハイレベルになり、コラムアドレス信号A1Cがロ
ウレベルで決定されるアドレスの場合、コラムアドレス
信号/A1Cの入力されているゲートがハイレベルになる。
冗長選択信号RDA1と通常選択信号CLA0は、常に反対の信
号である。第１図は上記の冗長救済回路の例を示すもの
である。
以上のように構成された冗長救済回路について、以下
その動作を説明する。まずこの回路で、ノードF1のプリ
チャージ回路ブロックＡは、冗長アドレスの入力時、信
号EC3はロウレベル、信号/BTBDもロウレベル、信号（A0
R・A8R）はハイレベルに設定されるようになっており、
ノードF1は電源によりハイレベルにプリチャージされる
ようになっている。N1からNmのトランジスタに、一つの
ビットラインの選択アドレス（ハイレベル）が入力され
る。そのアドレスが冗長アドレスであった場合、冗長選
択信号RDA1を出すために、そのアドレスの入力されてい
る上のヒューズを切断する。通常のヒューズが切断され
ていない場合には、アドレスが決定してトランジスタN1
からNmにアドレスが入力されると、信号EC3、信号/BTBD
および信号（A0R・A8R）がすべてハイレベルになり、N1
からNmの選択されたトランジスタはオンしノードF1は接
地レベルになって、それにより、冗長選択信号RDA1はロ
ウレベルになり、通常選択信号CLA0がハイレベルにな
る。アドレスのヒューズが切断されている場合には、信
号EC3がロウレベル、信号/BTBDもロウレベル、信号（A0
R・A8R）はハイレベルになり、冗長選択信号RDA1がハイ
レベルになり、通常選択信号CLA0がロウレベルになり、
冗長記憶ノードが選択されることになる。これにより、
不良記憶ノードと冗長記憶ノードとの切り替えがなされ
る。ヒューズを切断している場合に、冗長アドレスと一
つだけアドレスが違う場合ヒューズの切断されていない
トランジスタが一つだけオンしてノードF1はロウレベル
になり通常選択信号CLA0がハイレベルに選ばれ通常記憶
ノードが選択される。また、上記の動作が複数本のアド
レスが違う場合にも同様に行われるが、従来例のように
電気抵抗R1がない場合、ヒューズの切断されていないト
ランジスタのオンする個数の違いにより、F1ノードの電
位の下がり方がトランジスタのオン抵抗（式（１））の
関係で変化し、実際の動作では異なっている。また、冗
長選択信号の選択の場合も同様であり、前アドレスが冗
長アドレスと一つだけ違う場合と、複数本違う場合と
で、冗長選択時のF1ノードプリチャージが変化するとい
う不都合が生じる。トランジスタのオン抵抗（式
（１））の関係で、前アドレスが冗長アドレスと１アド
レスのみ違い、１つのNchトランジスタのみでノードF1
をロウレベルに下げていた状態から、ノードF1をプリチ
ャージする場合と、前アドレスが冗長アドレスとほとん
ど違い、複数のNchトランジスタでノードF1をロウレベ
ルに下げていた状態から、ノードF1をプリチャージする
場合の動作とでは、１つのNchトランジスタでスイッチ
ングさせるとき（他はすべてヒューズが切断されてい
る）よりも複数個のNchトランジスタでスイッチングす
るときの方が個々のトランジスタのオン抵抗が並列にな
るので、抵抗が低くなる。従来例で説明したように冗長
回路を簡略的にPchトランジスタとNchトランジスタを直
列に接続したインバータ回路とみなす。従って複数のNc
hトランジスタでスイッチングするときには、個々のト
ランジスタのオン抵抗が高くて、Pchトランジスタ側の
オン抵抗と等しくなるときのインバータのゲート電圧V
g、つまり、スイッチング電圧は（１）式により低くな
る。ゲートへのアドレス電圧入力波形が実際には短形波
ではなく、台形波であるため、インバータの入力端子に
ハイレベルからロウレベルのゲート電圧を印加して、時
間的に複数のNchトランジスタでロウレベルに下げてい
た状態から、ノードF1をプリチャージする動作の方が１
個のNchトランジスタでロウレベルに下げていた状態よ
りノードF1をプリチャージする動作より遅くなる。しか
し、本発明のトランジスタN1からNmの共通ソースと接地
レベルの間に直列に接続された電気抵抗R1により、１つ
のトランジスタでノードF1をロウレベルに引き抜いてい
た状態からノードF1をプリチャージするときには、接地
側のオン抵抗はトランジスタのオン抵抗Ronと抵抗R1の
和になり、複数のｎ個のトランジスタでノードF1をロウ
レベルに引き抜いていた状態からノードF1をプリチャー
ジするときには、接地側のオン抵抗はトランジスタのオ
ン抵抗Ron/nと抵抗R1の和になる。結果としてヒューズ
側のNchトランジスタの抵抗Rnchは１つのトランジスタ
でノードF1をロウレベルに引き抜いていた状態からプリ
チャージするときと、複数のｎ個のトランジスタでノー
ドF1をロウレベルに引き抜いていた状態からプリチャー
ジするときの間の値になる。
その動作を説明する。まずこの回路で、ノードF1のプリ
チャージ回路ブロックＡは、冗長アドレスの入力時、信
号EC3はロウレベル、信号/BTBDもロウレベル、信号（A0
R・A8R）はハイレベルに設定されるようになっており、
ノードF1は電源によりハイレベルにプリチャージされる
ようになっている。N1からNmのトランジスタに、一つの
ビットラインの選択アドレス（ハイレベル）が入力され
る。そのアドレスが冗長アドレスであった場合、冗長選
択信号RDA1を出すために、そのアドレスの入力されてい
る上のヒューズを切断する。通常のヒューズが切断され
ていない場合には、アドレスが決定してトランジスタN1
からNmにアドレスが入力されると、信号EC3、信号/BTBD
および信号（A0R・A8R）がすべてハイレベルになり、N1
からNmの選択されたトランジスタはオンしノードF1は接
地レベルになって、それにより、冗長選択信号RDA1はロ
ウレベルになり、通常選択信号CLA0がハイレベルにな
る。アドレスのヒューズが切断されている場合には、信
号EC3がロウレベル、信号/BTBDもロウレベル、信号（A0
R・A8R）はハイレベルになり、冗長選択信号RDA1がハイ
レベルになり、通常選択信号CLA0がロウレベルになり、
冗長記憶ノードが選択されることになる。これにより、
不良記憶ノードと冗長記憶ノードとの切り替えがなされ
る。ヒューズを切断している場合に、冗長アドレスと一
つだけアドレスが違う場合ヒューズの切断されていない
トランジスタが一つだけオンしてノードF1はロウレベル
になり通常選択信号CLA0がハイレベルに選ばれ通常記憶
ノードが選択される。また、上記の動作が複数本のアド
レスが違う場合にも同様に行われるが、従来例のように
電気抵抗R1がない場合、ヒューズの切断されていないト
ランジスタのオンする個数の違いにより、F1ノードの電
位の下がり方がトランジスタのオン抵抗（式（１））の
関係で変化し、実際の動作では異なっている。また、冗
長選択信号の選択の場合も同様であり、前アドレスが冗
長アドレスと一つだけ違う場合と、複数本違う場合と
で、冗長選択時のF1ノードプリチャージが変化するとい
う不都合が生じる。トランジスタのオン抵抗（式
（１））の関係で、前アドレスが冗長アドレスと１アド
レスのみ違い、１つのNchトランジスタのみでノードF1
をロウレベルに下げていた状態から、ノードF1をプリチ
ャージする場合と、前アドレスが冗長アドレスとほとん
ど違い、複数のNchトランジスタでノードF1をロウレベ
ルに下げていた状態から、ノードF1をプリチャージする
場合の動作とでは、１つのNchトランジスタでスイッチ
ングさせるとき（他はすべてヒューズが切断されてい
る）よりも複数個のNchトランジスタでスイッチングす
るときの方が個々のトランジスタのオン抵抗が並列にな
るので、抵抗が低くなる。従来例で説明したように冗長
回路を簡略的にPchトランジスタとNchトランジスタを直
列に接続したインバータ回路とみなす。従って複数のNc
hトランジスタでスイッチングするときには、個々のト
ランジスタのオン抵抗が高くて、Pchトランジスタ側の
オン抵抗と等しくなるときのインバータのゲート電圧V
g、つまり、スイッチング電圧は（１）式により低くな
る。ゲートへのアドレス電圧入力波形が実際には短形波
ではなく、台形波であるため、インバータの入力端子に
ハイレベルからロウレベルのゲート電圧を印加して、時
間的に複数のNchトランジスタでロウレベルに下げてい
た状態から、ノードF1をプリチャージする動作の方が１
個のNchトランジスタでロウレベルに下げていた状態よ
りノードF1をプリチャージする動作より遅くなる。しか
し、本発明のトランジスタN1からNmの共通ソースと接地
レベルの間に直列に接続された電気抵抗R1により、１つ
のトランジスタでノードF1をロウレベルに引き抜いてい
た状態からノードF1をプリチャージするときには、接地
側のオン抵抗はトランジスタのオン抵抗Ronと抵抗R1の
和になり、複数のｎ個のトランジスタでノードF1をロウ
レベルに引き抜いていた状態からノードF1をプリチャー
ジするときには、接地側のオン抵抗はトランジスタのオ
ン抵抗Ron/nと抵抗R1の和になる。結果としてヒューズ
側のNchトランジスタの抵抗Rnchは１つのトランジスタ
でノードF1をロウレベルに引き抜いていた状態からプリ
チャージするときと、複数のｎ個のトランジスタでノー
ドF1をロウレベルに引き抜いていた状態からプリチャー
ジするときの間の値になる。
R1＋Ron≧Rnch≧R1＋Ron/n ……（２） このとき抵抗の変化の割合は、 一方電気抵抗R1がない従来の場合には、（３）式でR1＝
０として、 で、比をとると、（（３）／（４）） である。
０として、 で、比をとると、（（３）／（４）） である。
１つのトランジスタでノードF1をロウレベルに引き抜
いていた状態からプリチャージを行う場合と、ｎ個のト
ランジスタでノノードF1をロウレベルに引き抜いていた
状態からプリチャージを行う場合とで、ヒューズ側のNc
hトランジスタの抵抗の変化の割合は、（５）式より、
電気抵抗R1のある本発明は、電気抵抗R1がない従来の回
路を基準にして１以下にすることができることがわか
る。
いていた状態からプリチャージを行う場合と、ｎ個のト
ランジスタでノノードF1をロウレベルに引き抜いていた
状態からプリチャージを行う場合とで、ヒューズ側のNc
hトランジスタの抵抗の変化の割合は、（５）式より、
電気抵抗R1のある本発明は、電気抵抗R1がない従来の回
路を基準にして１以下にすることができることがわか
る。
以上のように本実施例によれば、１つのトランジスタ
のノードF1をロウレベルに引き抜いていた状態からプリ
チャージを行う場合と、ｎ個のトランジスタでノードF1
をロウレベルに引き抜いていた状態からプリチャージを
行う場合とで、プリチャージするためのスイッチング電
圧の変化の差を低減することができるので、アドレスの
入力信号波形が完全な短形波でないことに起因して生じ
る引き抜きトランジスタの数に起因した動作速度の差を
圧縮することが可能である。また、複数ｎ個のトランジ
スタでノードF1をロウレベルに引き抜いていた状態から
プリチャージを行う場合のオン抵抗が上がることによ
り、スイッチング電圧レベルが上がり、結果として、時
間的に動作を従来より速くすることができる。
のノードF1をロウレベルに引き抜いていた状態からプリ
チャージを行う場合と、ｎ個のトランジスタでノードF1
をロウレベルに引き抜いていた状態からプリチャージを
行う場合とで、プリチャージするためのスイッチング電
圧の変化の差を低減することができるので、アドレスの
入力信号波形が完全な短形波でないことに起因して生じ
る引き抜きトランジスタの数に起因した動作速度の差を
圧縮することが可能である。また、複数ｎ個のトランジ
スタでノードF1をロウレベルに引き抜いていた状態から
プリチャージを行う場合のオン抵抗が上がることによ
り、スイッチング電圧レベルが上がり、結果として、時
間的に動作を従来より速くすることができる。
次に第二の実施例について図面を参照しながら説明す
る。第２図は本発明の第二の実施例における冗長救済回
路である。第１図の構成と異なるのは、第１図の電気抵
抗R1を、抵抗用トランジスタNrに置き換えたことであ
る。
る。第２図は本発明の第二の実施例における冗長救済回
路である。第１図の構成と異なるのは、第１図の電気抵
抗R1を、抵抗用トランジスタNrに置き換えたことであ
る。
上記のように構成された冗長救済回路について、以下
その動作を説明する。
その動作を説明する。
本回路の動作は基本的には第１図の実施例の電気抵抗
を介して設置された回路の動作と同じであって、１つの
トランジスタでノードF1をロウレベルに引き抜いていた
状態からプリチャージを行う場合と、ｎ個のトランジス
タでノードF1をロウレベルに引き抜いていた状態からプ
リチャージを行う場合とで、入力スイッチング電圧レベ
ルの差を低減することができ、アドレス信号波形が完全
な短形波でないことに起因して生じる動作速度の差を圧
縮する働きをする。ところで本発明の第二の実施例は、
電気抵抗R1を抵抗用トランジスタNrに置き換えることに
より、例えばトランジスタのゲートを形成するポリシリ
コンで作成した電気抵抗とは違い、製造面から考える
と、並列にｍ個配置されたNchトランジスタと同じ構造
を持つトランジスタで抵抗を形成するために、ばらつき
を同一にでき、抵抗値をコントロールしやすい。
を介して設置された回路の動作と同じであって、１つの
トランジスタでノードF1をロウレベルに引き抜いていた
状態からプリチャージを行う場合と、ｎ個のトランジス
タでノードF1をロウレベルに引き抜いていた状態からプ
リチャージを行う場合とで、入力スイッチング電圧レベ
ルの差を低減することができ、アドレス信号波形が完全
な短形波でないことに起因して生じる動作速度の差を圧
縮する働きをする。ところで本発明の第二の実施例は、
電気抵抗R1を抵抗用トランジスタNrに置き換えることに
より、例えばトランジスタのゲートを形成するポリシリ
コンで作成した電気抵抗とは違い、製造面から考える
と、並列にｍ個配置されたNchトランジスタと同じ構造
を持つトランジスタで抵抗を形成するために、ばらつき
を同一にでき、抵抗値をコントロールしやすい。
この第二の実施例のように第一の実施例の電気抵抗を
抵抗用トランジスタNrに置き換えることにより、抵抗値
をコントロールしやすできる。また、この抵抗用トラン
ジスタのゲート入力を制御できることで、抵抗値を外部
からコントロールすることが可能になり、より使用上の
自由度が向上して高性能な冗長救済回路が製造できる。
抵抗用トランジスタNrに置き換えることにより、抵抗値
をコントロールしやすできる。また、この抵抗用トラン
ジスタのゲート入力を制御できることで、抵抗値を外部
からコントロールすることが可能になり、より使用上の
自由度が向上して高性能な冗長救済回路が製造できる。
以上に抵抗用トランジスタの効果について述べたが、
以下にその抵抗用トランジスタの最適範囲について述べ
る。
以下にその抵抗用トランジスタの最適範囲について述べ
る。
例えば、抵抗用トランジスタNrのチャンネル幅Ｗが、
ヒューズ下のNchトランジスタ１つ分以下であると、ｎ
個のトランジスタでノードF1をロウレベルに引き抜いて
いた状態からプリチャージを行う場合に、スイッチング
電圧レベルが上がり、結果として、時間的に動作を従来
より速くすることができるが、逆に冗長アドレスと一つ
だけアドレスが違う記憶ノードの選択の場合に、電流能
力が低すぎて通常選択信号CLA0がスイッチングせず冗長
選択信号RDA1が出力する可能性が出てくる。また、抵抗
用トランジスタNrのチャンネル巾Ｗがｍ個以上であった
とすると、電流能力がありすぎて、複数ｎ個のトランジ
スタでノードF1をロウレベルに引き抜いていた状態から
プリチャージを行う場合に、スイッチング電圧レベルを
十分に得られない可能性がある。以上のことから、抵抗
用トランジスタNrのチャンネル長Ｌが並列にｍ個配置さ
れたNchトランジスタと同じであるとすれば、抵抗用ト
ランジスタのチャンネル幅Ｗは、並列にｍ個配置された
Nchトランジスタの１つ分以上でｍ個分以下であるのが
最適範囲である。以上述べてきたが、上記の実施例をｍ
個の並列に配置されたPchトランジスタで構成される冗
長救済回路においてPchトランジスタの共通ソースと電
源の間に抵抗又は抵抗用トランジスタを接続することで
Nchトランジスタの冗長救済回路と同様の効果を得るこ
とができることは言うまでもない。また、抵抗又は抵抗
用トランジスタが共通ソースと電源間に挿入されている
場合について説明したが抵抗あるいは抵抗用トランジス
タは共通ヒューズと出力ノードの間に挿入されても同様
の効果がある。
ヒューズ下のNchトランジスタ１つ分以下であると、ｎ
個のトランジスタでノードF1をロウレベルに引き抜いて
いた状態からプリチャージを行う場合に、スイッチング
電圧レベルが上がり、結果として、時間的に動作を従来
より速くすることができるが、逆に冗長アドレスと一つ
だけアドレスが違う記憶ノードの選択の場合に、電流能
力が低すぎて通常選択信号CLA0がスイッチングせず冗長
選択信号RDA1が出力する可能性が出てくる。また、抵抗
用トランジスタNrのチャンネル巾Ｗがｍ個以上であった
とすると、電流能力がありすぎて、複数ｎ個のトランジ
スタでノードF1をロウレベルに引き抜いていた状態から
プリチャージを行う場合に、スイッチング電圧レベルを
十分に得られない可能性がある。以上のことから、抵抗
用トランジスタNrのチャンネル長Ｌが並列にｍ個配置さ
れたNchトランジスタと同じであるとすれば、抵抗用ト
ランジスタのチャンネル幅Ｗは、並列にｍ個配置された
Nchトランジスタの１つ分以上でｍ個分以下であるのが
最適範囲である。以上述べてきたが、上記の実施例をｍ
個の並列に配置されたPchトランジスタで構成される冗
長救済回路においてPchトランジスタの共通ソースと電
源の間に抵抗又は抵抗用トランジスタを接続することで
Nchトランジスタの冗長救済回路と同様の効果を得るこ
とができることは言うまでもない。また、抵抗又は抵抗
用トランジスタが共通ソースと電源間に挿入されている
場合について説明したが抵抗あるいは抵抗用トランジス
タは共通ヒューズと出力ノードの間に挿入されても同様
の効果がある。
発明の効果 以上のように本発明によると、冗長回路においてヒュ
ーズ部の並列にｍ個配置されたトランジスタで、その共
通ソースに電気抵抗、または抵抗用トランジスタを設け
ることにより、オン抵抗、スイッチング電圧レベルを制
御することができ、冗長アドレスとの違いにより、１つ
のトランジスタでノードF1をロウレベルに引き抜いてい
た状態からプリチャージを行う場合と、ｎ個のトランジ
スタでノードF1をロウレベルに引き抜いていた状態から
プリチャージを行う場合とで、ｎ個のトランジスタでノ
ードF1をロウレベルに引き抜いていた状態からプリチャ
ージを行う場合の動作を速め、かつ、１つでノードF1を
ロウレベルに引き抜いていた状態からプリチャージを行
う場合の動作との差を減少することのできるすぐれた回
路を実現できる。
ーズ部の並列にｍ個配置されたトランジスタで、その共
通ソースに電気抵抗、または抵抗用トランジスタを設け
ることにより、オン抵抗、スイッチング電圧レベルを制
御することができ、冗長アドレスとの違いにより、１つ
のトランジスタでノードF1をロウレベルに引き抜いてい
た状態からプリチャージを行う場合と、ｎ個のトランジ
スタでノードF1をロウレベルに引き抜いていた状態から
プリチャージを行う場合とで、ｎ個のトランジスタでノ
ードF1をロウレベルに引き抜いていた状態からプリチャ
ージを行う場合の動作を速め、かつ、１つでノードF1を
ロウレベルに引き抜いていた状態からプリチャージを行
う場合の動作との差を減少することのできるすぐれた回
路を実現できる。
第１図は本発明の第一の実施例の冗長救済回路図、第２
図は本発明の第二の実施例の回路図、第３図は従来の冗
長救済回路図、第４図はコラムデコーダの図、第５図は
DRAMのブロック図である。 ブロックＡ……電源供給回路、N1〜Nm……Nchトランジ
スタ、A1C〜A(m ］ 2)C……コラムアドレス信号、RDA1…
…冗長選択信号、CLA0……通常選択信号、R1……電気抵
抗、ヒューズ１〜ヒューズｍ……冗長選択用ヒューズ、
Nr……抵抗用トランジスタ。
図は本発明の第二の実施例の回路図、第３図は従来の冗
長救済回路図、第４図はコラムデコーダの図、第５図は
DRAMのブロック図である。 ブロックＡ……電源供給回路、N1〜Nm……Nchトランジ
スタ、A1C〜A(m ］ 2)C……コラムアドレス信号、RDA1…
…冗長選択信号、CLA0……通常選択信号、R1……電気抵
抗、ヒューズ１〜ヒューズｍ……冗長選択用ヒューズ、
Nr……抵抗用トランジスタ。
Claims (6)
- 【請求項１】複数個の行と列からなる主メモリーセル、
複数個の予備のメモリーセル、複数個のアドレスバッフ
ァ、各々のアドレスバッファに関係した欠陥主メモリー
セルのアドレスデータを記録するヒューズ、記録中のア
ドレスデータを前記アドレスバッファからのアドレス入
力信号と比較し、比較したデータが一致した場合に冗長
選択信号を発生し、不一致のときには通常選択信号を発
生する冗長救済回路、前記冗長選択信号に応じて欠陥セ
ルを予備のセルに置き換える機能を持つコラムデコーダ
とを有するRAMにおいて、前記冗長救済回路で、並列に
ｍ個配置されたトランジスタを有し、ｍ個のアドレス入
力信号が各ゲートに入力され、各ドレインに前記ヒュー
ズが備わり、各ソースに共通に電気抵抗が接続されたこ
とを特徴とする冗長救済回路。 - 【請求項２】電気抵抗が抵抗用トランジスタであること
を特徴とする請求項（１）記載の冗長救済回路。 - 【請求項３】抵抗用トランジスタのゲート電圧が制御可
能であることを特徴とする請求項（２）記載の冗長救済
回路。 - 【請求項４】電気抵抗の抵抗値が、並列に配置されたト
ランジスタのオン抵抗一個分以下で、ｍ個分以上である
ことを特徴とする請求項（１）記載の冗長救済回路。 - 【請求項５】抵抗用トランジスタのチャンネル幅Ｗが、
並列に配置されたトランジスタのチャンネル幅一個分以
上で、ｍ個分以下であることを特徴とする請求項（１）
記載の冗長救済回路。 - 【請求項６】抵抗または抵抗用トランジスタが、ｍ個の
トランジスタのソースではなくヒューズに共通に接続さ
れたことを特徴とする請求項（１）記載の冗長救済回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118896A JP2600435B2 (ja) | 1990-05-08 | 1990-05-08 | 冗長救済回路 |
| EP91107417A EP0456195B1 (en) | 1990-05-08 | 1991-05-07 | Random access memory with redundancy relief circuit |
| DE69127126T DE69127126T2 (de) | 1990-05-08 | 1991-05-07 | Direktzugriffsspeicher mit Hilfsredundanzschaltung |
| US07/696,944 US5282165A (en) | 1990-05-08 | 1991-05-08 | Random access memory with redundancy repair circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2118896A JP2600435B2 (ja) | 1990-05-08 | 1990-05-08 | 冗長救済回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0414700A JPH0414700A (ja) | 1992-01-20 |
| JP2600435B2 true JP2600435B2 (ja) | 1997-04-16 |
Family
ID=14747846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2118896A Expired - Lifetime JP2600435B2 (ja) | 1990-05-08 | 1990-05-08 | 冗長救済回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5282165A (ja) |
| EP (1) | EP0456195B1 (ja) |
| JP (1) | JP2600435B2 (ja) |
| DE (1) | DE69127126T2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5550394A (en) * | 1993-06-18 | 1996-08-27 | Texas Instruments Incorporated | Semiconductor memory device and defective memory cell correction circuit |
| JP2734315B2 (ja) * | 1992-09-24 | 1998-03-30 | 日本電気株式会社 | 半導体メモリ装置 |
| JP2980472B2 (ja) * | 1992-12-21 | 1999-11-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH0785689A (ja) * | 1993-06-28 | 1995-03-31 | Hitachi Ltd | 半導体記憶装置 |
| US5392245A (en) * | 1993-08-13 | 1995-02-21 | Micron Technology, Inc. | Redundancy elements using thin film transistors (TFTs) |
| KR0160182B1 (ko) * | 1993-12-28 | 1998-12-01 | 다나까 미노루 | 반도체 기억 장치 및 그 제조방법 |
| US5808943A (en) * | 1993-12-28 | 1998-09-15 | Nippon Steel Corporation | Semiconductor memory and method of manufacturing the same |
| KR0164806B1 (ko) * | 1995-08-25 | 1999-02-01 | 김광호 | 반도체 메모리장치의 리던던시 디코더회로 |
| KR0173946B1 (ko) * | 1995-12-18 | 1999-04-01 | 김광호 | 동기형 반도체 메모리 장치의 컬럼 리던던시 회로 |
| KR0177406B1 (ko) * | 1996-04-12 | 1999-04-15 | 문정환 | 스페어 디코더 회로 |
| CA2202692C (en) * | 1997-04-14 | 2006-06-13 | Mosaid Technologies Incorporated | Column redundancy in semiconductor memories |
| TW462123B (en) * | 1998-03-10 | 2001-11-01 | United Microelectronics Corp | Layout design of electrostatic discharge protection device |
| JP3574322B2 (ja) * | 1998-03-25 | 2004-10-06 | シャープ株式会社 | 不揮発性半導体メモリの冗長方法 |
| JP2000173291A (ja) * | 1998-12-03 | 2000-06-23 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3646587A (en) * | 1969-12-16 | 1972-02-29 | Hughes Aircraft Co | Digital-to-analog converter using field effect transistor switch resistors |
| JPS61217993A (ja) * | 1985-03-22 | 1986-09-27 | Mitsubishi Electric Corp | 半導体メモリ |
-
1990
- 1990-05-08 JP JP2118896A patent/JP2600435B2/ja not_active Expired - Lifetime
-
1991
- 1991-05-07 DE DE69127126T patent/DE69127126T2/de not_active Expired - Lifetime
- 1991-05-07 EP EP91107417A patent/EP0456195B1/en not_active Expired - Lifetime
- 1991-05-08 US US07/696,944 patent/US5282165A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0456195B1 (en) | 1997-08-06 |
| US5282165A (en) | 1994-01-25 |
| EP0456195A3 (en) | 1992-11-04 |
| DE69127126T2 (de) | 1998-03-26 |
| DE69127126D1 (de) | 1997-09-11 |
| EP0456195A2 (en) | 1991-11-13 |
| JPH0414700A (ja) | 1992-01-20 |
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