JP2000173291A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 １回目及び２回目のプロービングテストの工
程間で試料を移動させることなく、全てのテストを終了
するまでの時間を短縮した半導体記憶装置を提供する。 【解決手段】 電源電位Vccと接地電位GNDとの間に設け
られた冗長フューズ１０と、 この冗長フューズ１０の
一方の電極側のノードに接続され、接続されたノードの
電位に応答して信号を出力する検知回路２と、 この検
知回路２の出力した信号に応答して、入力されるデータ
を通常使用するメモリセルまたは冗長メモリセルのいず
れかへ選択的に転送するセレクタ回路３とを有する半導
体記憶装置において、 電源電位Vccと冗長フューズ１０
との間の接続を制御する制御回路６と、 冗長フューズ
１０の両端にそれぞれ接続された電圧印可用パッド８、
９とを有し、冗長ヒューズ１０を高電流を流すことによ
り切断される材料で構成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は冗長フューズ回路
を有した半導体記憶装置に関するもので、特にダイナミ
ックランダムアクセスメモリー（以下ＤＲＡＭという）
の歩留り向上に寄与する冗長フューズ回路に関するもの
である。

【０００２】

【従来の技術】従来のDRAMは全ビット動作するチップが
得られにくいため、メモリテスターにて一度動作するメ
モリービット（メモリーセル）を確認している（以下１
回目のプロービングテストという）。その後、不良が検
出されたビットとあらかじめ用意された冗長なビット
（以下冗長ビットという）とを置換えることが可能かど
うか判定し（以下冗長検索という）、置換えが可能な場
合置換えのためのデータ（以下冗長データという）を出
力する。そして予め用意されている切断することで論理
的に不良ビットと冗長ビットとの置換えを可能にするフ
ューズ（以下冗長フューズという）を冗長データをもと
にレーザーリペア装置にて切断（以下フューズカット）
する。これにより、不良ビットと冗長ビットを置換え、
置換え後のチップが良品であるかどうか再度メモリテス
ターにてテスト（以下２回目のプロービングテストとい
う）を行い良品のDRAMを得る。なお、冗長ヒューズにつ
いて開示した公開公報としては、特開平４−１４７０
０、特開平５−７４１９０、特開平６−１９５９９５、
特開平７−１６９２９３などがあげられる。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
DRAMにおける１回目及び２回目のプロービングテスト
は、メモリテスタを用い、フューズカットはレーザーリ
ペア装置と異なる装置を用いるためにテストの各工程で
試料を移動させなければならず、全てのテストを終了す
るまでにかなりの時間を要していた。

【０００４】

【課題を解決するための手段】上記目的を達成するた
め、この発明では電源電位と接地電位との間に設けられ
た冗長フューズと、 この冗長フューズの一方の電極側
のノードに接続され、接続されたノードの電位に応答し
て信号を出力する検知回路と、 この検知回路の出力し
た信号に応答して、入力されるデータを通常使用するメ
モリセルまたは冗長メモリセルのいずれかへ選択的に転
送するセレクタ回路とを有する半導体記憶装置におい
て、 電源電位と冗長フューズとの間の接続を制御する
制御回路と、冗長フューズの両端にそれぞれ接続された
電圧印可用パッドとを有し、冗長ヒューズを高電流を流
すことにより切断される材料で構成した。

【０００５】

【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を用いて説明する。なお、図中、各構成成分
の大きさ、形状および配置関係は、この発明が理解でき
る程度に概略的に示してあるにすぎない。また、以下に
説明する数値的条件は単なる例示にすぎないことを理解
されたい。

【０００６】図１は、本発明の第１の実施の形態を示す
図である。接地電位GNDに一方の電極が接続されたNMOS
トランジスタ１は他方の電極がインバータ回路２の入力
に接続され、ゲートがインバータ回路２の出力に接続さ
れている。インバータ回路２は冗長ヒューズの接地電位
側ノードの電位を検出する検知回路として機能し、その
出力はセレクタ回路３に接続されている。インバータ回
路２の出力が“０（接地GNDレベル）”のとき、セレク
タ回路３は入力されたデータ信号４とアドレス信号５を
通常使用するビットへ送り出す（図の出力０を選択）。
逆に、インバータ回路２の出力が“１（電源Vccレベ
ル）”のとき、セレクタ回路３は入力されたデータ信号
４とアドレス信号５を冗長ビットへ送り出す（図の出力
１を選択）。

【０００７】トランジスタ１の他方の電極にはGNDパッ
ド９及び冗長ヒューズ１０の一方の端子が接続される。
冗長ヒューズ１０の他方の端子は、高電圧パッド８及び
NMOSトランジスタで構成される制御回路６に接続され
る。制御回路６は電源Vccに接続されており、冗長カッ
トイネーブル信号７によって制御される。冗長カットイ
ネーブル信号７が"０"の場合、制御回路６が電源と冗長
フューズ１０との接続を断ち、"１"の場合、制御回路６
が電源と冗長フューズ１０を接続する。なお、冗長フュ
ーズ１０はアルミニウムなどの高電流を流すことにより
切断される材料で構成されている。

【０００８】次に、第1の実施の形態の冗長フューズ回
路を用いたテスト工程を説明する。図２は第１の実施の
形態の冗長フューズ回路を有する半導体記憶装置のテス
ト工程を示すテストフロー図である。まず、冗長カット
イネーブル信号７を"０"にセットする。その後、1回目
のプロービングテスト２０１において出力された冗長デ
ータに基づいて、切断したい冗長フューズ１０の接続さ
れる高電圧パッド８とＧＮＤパッド９とを選択する（冗
長検索及び冗長データ出力202）。これら選択された高
電圧パッド８及びＧＮＤパッド９の間に電圧をかけ、冗
長フューズ１０に電流を流すことにより冗長フューズ１
０を切断する（フューズカット203）。このフューズカ
ットにより不良ビットを冗長ビットに置換えられたチッ
プが良品であるかを2回目のプロービングテスト204で判
定する。これら一連の動作はすべてメモリテスタで行わ
れる。

【０００９】以上説明したように、第1の実施の形態に
よればＤＲＡＭの各冗長フューズにおいてポリシリコン
でできた冗長フューズ１を高電流を流すことにより切断
される材料（例えばアルミニウム）でできた冗長フュー
ズ１０に変更している。さらに、冗長フューズ１０に電
流を流すためのパッド（高電圧パッド８、ＧＮＤパッド
９）および冗長フューズと電源を切り離す制御回路６と
制御回路６を制御する信号冗長カットイネーブル信号７
を設けた。上記構成により、1回目のプロービングテス
ト201、冗長検索及び冗長データ出力202、フューズカッ
ト203及び2回目のプロービングテスト204の一連の作業
がメモリテスタのみで行うことができる。したがって、
各テスト工程の際、試料の移動、装置の設定等を行う手
間が省けるためにテスト時間の短縮が図ることが出来
る。

【００１０】図３は、本発明の第2の実施の形態の冗長
フューズ回路を示す図である。図３において第1の実施
の形態と同一部分については同一符号を付してその説明
は省略し、追加した構成のみを以下に説明する。第2の
実施の形態の冗長フューズ回路では、制御回路６と冗長
フューズ１０との間のにある接続点１４にはPMOSトラン
ジスタで構成される制御回路１１が接続される。この制
御回路１１は冗長カットイネーブル信号7によって制御
され、既存のパッド１３と接続点１４との間に設けられ
ている。また、第2の実施の形態の冗長フューズ回路
は、冗長フューズ１０とトランジスタ１との間にある接
続点１８にはPMOSトランジスタで構成される制御回路１
５が接続される。この制御回路１５は冗長カットイネー
ブル信号7によって制御され、既存のパッド１７と接続
点１８との間に設けられている。さらに第2の実施の形
態の冗長フューズ回路は、冗長カットイネーブル信号7
によって制御され、NMOSトランジスタで構成される制御
回路１２及び１６を有している、制御回路１２は既存の
パッド１３と図示しない通常状態で使用する回路との間
に設けられる。制御回路１６は既存のパッド１７と図示
しない通常状態で使用する回路との間に設けられる。こ
れら制御回路１１、１２、１５、１６は、既存のパッド
１３、１７を通常状態で使用する回路または接続点１
４、１８と選択的に接続する接続制御回路として機能す
る。

【００１１】次に、第2の実施の形態の回路の動作につ
いて説明する。回路の基本的動作として、冗長カットイ
ネーブル信号７が"０"の場合、制御回路１１、１５によ
って既存のパッド１３、１７と接続点１４、１８とを接
続するとともに、制御回路１２、１６によって既存のパ
ッド１３、１７と通常状態で使用する回路を非接続状態
にする。一方、冗長カットイネーブル信号７が"１"の場
合、制御回路１２、１６によって既存のパッド１３、１
７と通常状態で使用する回路を接続するとともに、制御
回路１１、１５によって既存のパッド１３、１７と接続
点１４、１８との接続を断つ。第2の実施の形態の冗長
フューズ回路のテスト工程について説明する。まず、冗
長カットイネーブル信号７を"０"にセットする。その
後、1回目のプロービングテストにおいて出力された冗
長データに基づいて、切断したい冗長フューズ１０の接
続点１４、１８に接続される既存のパッド１３と既存の
パッド１７との間に電圧をかけ、冗長フューズ１０に電
流を流すことにより冗長フューズ１０を切断する。この
フューズカットにより不良ビットを冗長ビットに置換え
られたチップが良品であるかを2回目のプロービングテ
ストで判定する。これら一連の動作はすべてメモリテス
タで行われる。

【００１２】以上説明したように、この第2の実施の形
態によれば第１の実施の形態の構成に制御回路１１、１
２、１５、１６を追加し、高電圧パッド８、ＧＮＤパッ
ド９の代わりに既存のパッド１３、１７を使用した。以
上のような構成により、パッド構成の変更を行う必要が
ないため、メモリテスタと試料との間で使用する治具に
ついては既存のもので流用できる。さらにパッドと制御
回路では面積的にパッドの方がかなり大きなため、高電
圧パッド８、ＧＮＤパッド９を設けるスペースの必要が
ないより高集積化可能なチップが提供できる。なお、こ
のチップにおいても第１の実施の形態と同様テスト時間
の短縮が行える。

【００１３】図４は、本発明の第３の実施の形態の冗長
フューズ回路を示す図である。図４において第２の実施
の形態と同一部分については同一符号を付してその説明
は省略し、追加した構成のみを以下に説明する。なお、
第３の実施の形態においてｎは１以上の整数とする。制
御回路１９は制御回路１１、１５を介して既存のパッド
１３、１７に接続されている。制御回路１９は冗長カッ
トイネーブル信号７及び冗長データ信号２２が入力さ
れ、冗長カットイネーブル信号７１〜７ｎ、高電圧信号
２０１〜２０ｎ、ＧＮＤ信号２１１〜２１ｎを出力す
る。制御回路１９からの出力信号が与えられる複数の冗
長回路の構成は図3の回路と同一であるため、代表的な
１つのみを図示し説明する。即ち、図4における制御回
路６ｎ、接続点１４ｎ、８ｎ、冗長フューズ１０ｎ、イ
ンバーター回路２ｎ、セレクタ回路３ｎ、トランジスタ
１ｎ、アドレス信号４ｎ、アドレス信号５ｎ、は第２の
実施の形態で説明した制御回路６、接続点１４、１８、
冗長フューズ１０、インバーター回路２、セレクタ回路
３、トランジスタ１、アドレス信号４、アドレス信号５
と同等である。なお、冗長データ信号２２はｎビットで
構成される冗長データを入力するための信号であり、
どの冗長フューズ（冗長フューズ１０１〜１０ｎ）を切
断するかを制御回路１９へ伝達する。図５は制御回路１
９の内部を示すブロック図である。以下、図５を用いて
制御回路１９を説明する。制御回路１９は内部に制御回
路２３と複数の制御回路２５１〜２５ｎとを有してい
る。制御回路２３は複数のレジスタＲｅｇ２４１〜２４
ｎを有している。それぞれのレジスタＲｅｇ２４１〜２
４ｎは冗長データ信号を1ビットづつ受取るよう構成さ
れており、レジスタＲｅｇ２４１〜２４ｎの出力は制御
回路２５１〜２５ｎのイネーブル入力ENにそれぞれ接続
されている。各制御回路２５１〜２５ｎはさらに3つの
入力を有し、第1の入力には冗長カットイネーブル信号
７が与えられ、他の2つの入力は、それぞれ制御回路１
１、１５を介して既存パッド１３、１７に接続されてい
る。

【００１４】次に第3の実施の形態の動作について説明
する。制御回路１９が冗長データ信号２２のデータを受
取ると、この信号は制御回路２３に伝えられる。制御回
路２３は、ｎビットの冗長データ信号２２のデータを受
取ると、各ビットごとに分解してそれぞれをレジスタＲ
ｅｇ２４１〜２４ｎに送る。これら1ビットごとの冗長
データ信号は、レジスタＲｅｇ２４１〜２４ｎにて保持
され、制御回路２５１〜２５ｎに出力される。各制御回
路２５１〜２５ｎでは、レジスタＲｅｇ２４１〜２４ｎ
の出力信号、既存パッド１３、１７からの入力信号及び
冗長カットイネーブル信号７を受取る。レジスタＲｅｇ
２４１〜２４ｎの出力信号が"１"の場合、制御回路２５
１〜２５ｎは入力された冗長カットイネーブル信号７を
冗長カットイネーブル信号７１〜７ｎとして出力し、制
御回路１１を介して接続されている既存のパッド１３か
らの入力信号を高電圧信号２０１〜２０ｎとして出力
し、制御回路１５を介して接続されている既存のパッド
１７からの入力信号をＧＮＤ信号２１１〜２１ｎとして
出力する。また、レジスタＲｅｇ２４１〜２４ｎの出力
信号が"０"の場合、冗長カットイネーブル信号７１〜７
ｎを"１"にするとともに、高電圧信号２０１〜２０ｎ及
びＧＮＤ信号２１１〜２１ｎをハイインピーダンス状態
にする。このように制御回路１９は所定の冗長回路を選
択する選択制御回路として機能する。ここで、冗長カッ
トイネーブル信号７が"０"の場合、冗長データ信号２２
によって"１"を入力されたレジスタＲｅｇ２５ｍ（１≦
ｍ≦ｎ：ｍは複数個存在する）に対応する制御回路２５
ｍが冗長カットイネーブル信号７を冗長カットイネーブ
ル信号７ｍとして出力し、制御回路１１を介して接続さ
れている既存のパッド１３からの入力信号を高電圧信号
２０ｍとして出力し、制御回路１５を介して接続されて
いる既存のパッド１７からの入力信号をＧＮＤ信号２１
ｍとして出力する。これらの交差終了後に、既存のパッ
ド１３と既存のパッド１７との間に所定の電圧をかける
と、制御回路２５ｍに接続された冗長フューズ１０ｍに
電流が流れ、切断される。

【００１５】以上説明したように、第３の実施の形態に
よれば第２の実施の形態の構成に冗長データ信号２２と
冗長カットイネーブル信号７を受けて冗長カットイネー
ブル信号７１〜７ｎを出力し、制御回路１１、１５を介
して接続されている既存のパッド１３、１７からの入力
信号を高電圧信号２０１〜２０ｎ及びＧＮＤ信号２１１
〜２１ｎとして出力する制御回路１９を設けた。第２の
実施の形態では冗長フューズ１０が１本につき既存のパ
ッド２つを使用してフューズ切断しており、パッド数に
よりフューズ構成（本数）を制限されていたが、第3の
実施の形態では既存のパッド２つに対して複数のフュー
ズを切断できるためにパッド数に制限されずに冗長フュ
ーズ構成（本数）を自由に設定できる。

【００１６】図６は、第４の実施の形態を示すブロック
図である。図６において第３の実施の形態と同一部分に
ついては同一符号を付してその説明は省略し、追加した
構成のみを以下に説明する。なお、第４の実施の形態に
おいては、図４に示していた制御回路６ｎ、接続点１４
ｎ、８ｎ、冗長フューズ１０ｎ、インバーター回路２
ｎ、セレクタ回路３ｎ、トランジスタ１ｎ、アドレス信
号４ｎ及びアドレス信号５ｎを省略しているが、図4同
様にこれらは冗長カットイネーブル信号７１〜７ｎ、高
電圧信号２０１〜２０ｎおよびＧＮＤ信号２１１〜２１
ｎを受取る冗長回路として存在する。高電圧発生回路２
８はパルス入力信号２６が入力されると高電圧出力信号
２７を出力する。この高電圧出力信号２７は制御回路１
１へ入力される。すなわち、制御回路１１は第３の実施
の形態のように既存のパッド１３には接続されず、高電
圧発生回路に接続されるのである。また、制御回路１５
は第３の実施の形態にある既存のパッド１７に接続され
るかわりに接地電位ＧＮＤへ接続される。図７は高電圧
発生回路２８の回路図であり、図８は高電圧発生回路２
８の動作を示すタイムチャートである。これらの図を参
照しつつ高電圧発生回路２８の回路構成及び動作を説明
する。高電圧回路２８は複数のNMOSトランジスタN311、
N321、N331．．．N31n、N32n、N33ｎと、複数のキャパ
シタCp281、CI291．．．Cp28n、CI29nとから構成され
る。これらのNMOSトランジスタ３つとキャパシタ２とで
１段の昇圧回路を構成し、高電圧回路２８は複数段の昇
圧回路701．．．70nから構成されている。具体的には、
第１段の昇圧回路701はNMOSトランジスタN311、N321、N
331とキャパシタCp281、CI291とから構成される。 NMOS
トランジスタN311及びN321のゲートと第1の電極は電源
電位Vccに接続される。 NMOSトランジスタN311の第２の
電極はNMOSトランジスタN331のゲートと第1の電極に接
続される。 NMOSトランジスタN321の第２の電極はNMOS
トランジスタN331の第２の電極とともにノードP301に接
続される。キャパシタCp281の第１の電極はNMOSトラン
ジスタN331の第1の電極に接続され、第２の電極にはパ
ルス入力信号２６が与えられる。キャパシタCl291の第1
の電極はノードP301に接続され、第2の電極は接地電位G
NDに接続される。 第１段の昇圧回路701においては、基
準電位である電源電位Vccを昇圧した電位が出力ノードP
301に現れる。第2段以降の昇圧回路702．．．70nにおけ
る回路構成は、第1段の昇圧回路701と同じである。ただ
し、前段において昇圧された電位（第2段については出
力ノードP301の電位）を基準電位として昇圧を行うた
め、NMOSトランジスタN31n及びN32nのゲートと第1の電
極は前段の出力ノードP30(n-1)に接続される。図8に示
すように、高電圧発生回路２８にパルス入力信号２６を
入力するとキャパシタCp281に充電された電荷がCl291に
移動し、出力ノードP301のポイントで電源電圧以上の電
圧が得られる。さらに出力ノードP301の電圧を用いてキ
ャパシタCp282を充電すると出力ノードP301より高い電
圧が出力ノードP302で得られる。これをn回（ nは１以
上の整数で所望する電圧が得られるまで繰り返す数）繰
り返した出力が出力ノードP30nで得られ、これが高電圧
出力信号２７となる。

【００１７】第4の実施の形態におけるテスト動作につ
いて説明する。第1回目のプロービングテストを行って
いる際パルス入力信号２６を高電圧発生回路２８に入力
する。第1回目のプロービングテストが終了し、冗長デ
ータを出力後、冗長カットイネーブル信号７１〜７ｎ
を"０"にセットする。この後、冗長データ信号２２とし
て出力された冗長データを入力し、冗長データイネーブ
ル信号７を"０"にすると、高電圧発生回路２８の出力で
ある高電圧出力信号２７にかかった高電圧が制御回路１
１を介して制御回路１９へ入力される。つまり第３の実
施の形態で既存のパッド１３，１７の間に電圧をかけた
代わりに高電圧出力信号２７とＧＮＤの間に高電圧をか
けた状態となる。これにより冗長データによって選ばれ
た冗長フューズ１０ｍが切断される。第4の実施の形態
によれば、メモリテスタから過剰な電圧を試料にかける
ことなく冗長フューズを切断できるため、メモリテスタ
の負荷が軽減でき安定したテストが可能となる。

【００１８】以上説明した実施の形態では、それぞれＤ
ＲＡＭに適用した例を挙げて説明したが、冗長救済を行
えるＩＣで、冗長救済を行う際にＩＣを測定する装置以
外に冗長救済を行う装置を使用するＩＣにも適用可能で
ある。

【００１９】

【発明の効果】以上詳細に説明したように、この発明に
よれば、メモリセルに対してデータの書き込みを行うこ
となくワード線やビット線のショートの有無を検出する
ことができる半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】第１の実施の形態の冗長フューズ回路図であ
る。

【図２】第１の実施の形態のテストフロー図である。

【図３】第２の実施の形態の冗長フューズ回路図であ
る。

【図４】第３の実施の形態の冗長フューズ回路図であ
る。

【図５】第３の実施の形態の制御回路のブロック図であ
る。

【図６】第４の実施の形態のブロック図である。

【図７】第４の実施の形態の高電圧発生回路の回路図で
ある。

【図８】高電圧発生回路の動作説明図である。

【符号の説明】

３、３ｎ セレクタ回路 ６、６ｎ 制御回路 ７、７ｎ 冗長カットイネーブル信号 １０、１０ｎ 冗長フューズ １１、１２、１５、１６ 制御回路 １３、１７ 既存のパッド １９ 制御回路 ２０ｎ 高電圧信号 ２１ｎ GND信号 ２２ 冗長データ信号

Claims (4)

【特許請求の範囲】
1. 【請求項１】 電源電位と接地電位との間に設けられた
   冗長フューズと、 この冗長フューズの一方の電極側のノードに接続され、
   接続されたノードの電位に応答して信号を出力する検知
   回路と、 この検知回路の出力した信号に応答して、入力されるデ
   ータを通常使用するメモリセルまたは冗長メモリセルの
   いずれかへ選択的に転送するセレクタ回路とを有する半
   導体記憶装置において、 前記電源電位と冗長フューズとの間の接続を制御する制
   御回路と、 前記冗長フューズの両端にそれぞれ接続された電圧印可
   用パッドとを有し、 前記冗長ヒューズが高電流を流すことにより切断される
   材料で構成されたことを特徴とする半導体記憶装置。
2. 【請求項２】 前記電圧印可用パッドは既存のパッドで
   あり、前記制御回路の制御信号によって前記既存のパッ
   ドを通常状態で使用する回路または前記冗長フューズの
   両端に選択的に接続する接続制御回路を前記既存のパッ
   ドと前記冗長フューズの両端との間に設けた請求項1記
   載の半導体記憶装置。
3. 【請求項３】 前記冗長フューズ、検知回路および制御
   回路は複数組存在し、それぞれの冗長フューズの両端と
   前記既存のパッドとの間に接続され、制御情報に応答し
   て所定の組の冗長フューズの両端と既存のパッドとを選
   択的に接続する選択制御回路を設けた請求項2記載の半
   導体記憶装置。
4. 【請求項４】 電源電位と接地電位との間に設けられ、
   高電流を流すことにより切断される材料で構成された冗
   長フューズと、 制御信号に応答して前記電源電位と冗長フューズとの間
   の接続を制御する制御回路とこの冗長フューズの一方の
   電極側のノードに接続され、接続されたノードの電位に
   応答して信号を出力する検知回路と、 この検知回路の出力した信号に応答して、入力されるデ
   ータを通常使用するメモリセルまたは冗長メモリセルの
   いずれかへ選択的に転送するセレクタ回路とから構成さ
   れる冗長回路を複数有し、 高電圧発生回路と、 前記複数の冗長回路におけるそれぞれの冗長フューズの
   両端及び制御回路に接続され、前記複数の冗長回路のう
   ち所定の冗長回路を選択する選択制御回路と前記選択制
   御回路及び高電圧発生回路に接続され、この高電圧発生
   回路と前記選択制御回路を選択的に接続する接続制御回
   路とを有する半導体記憶装置。