DE69524712T2

DE69524712T2 - Digitalsignalaufzeichnungsgerät

Info

Publication number: DE69524712T2
Application number: DE69524712T
Authority: DE
Inventors: Soon-Tae Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1994-10-31
Filing date: 1995-10-30
Publication date: 2002-06-13
Anticipated expiration: 2015-10-31
Also published as: EP0709845A2; JP2877743B2; TW274137B; EP0709845B1; ES2167406T3; BR9504306A; CA2161609C; DE69524712D1; RU2150149C1; US5745312A; US6384996B1; CN1144378A; CN1080919C; EP0709845A3; JPH08255433A; CA2161609A1; US20020105745A1

Description

Die vorliegende Erfindung bezieht sich auf eine digitale Signalaufzeichnungsvorrichtung und insbesondere, obwohl nicht ausschliesslich, auf eine digitale Signalaufzeichnungsvorrichtung zum Aufzeichnen von ineinander verschachtelten, Non-Return-to-Zero, Invert-On- ONEs-(I-NRZI)-Modulation, die Pilot- bzw. Steuersignale umfasst, verwendet zur Kopfspurführung während einer Wiedergabe.
In einer magnetischen Aufzeichnungs/Wiedergabevorrichtung, wie beispielsweise einem Videokassettenrecorder, wird, wenn ein Kopf von einer Spur auf einem magnetischen Aufzeichnungsmedium während einer Wiedergabe abweicht, der Ausgang des Kopfs verringert und Fehler erhöhen sich. Dies schliesst die normale Wiedergabe eines Bilds aus, so dass es für den Kopf erforderlich ist, eine Ziel-Spur präzise nachzufahren. Mit anderen Worten ist es notwendig, eine Kopf-Spurführung beizubehalten. Um die Aufzeichnungszeit in einem digitalen Videokassettenrecorder zur Verwendung zu Hause zu verlängern, sind Spuren besonders schmal, was die Präzision der Kopf-Spurführung, die für eine zufriedenstellende Wiedergabe von Bildern benötigt wird, erhöht. Unter den Verfahren zum Erfassen eines Kopfspurungsfehlers, oder einer Abweichung von einer idealen Spurführung, sind Verfahren vorhanden, die unterschiedliche, jeweilige Pilotsignale für aufeinanderfolgende Spuren verwenden, um einen Vergleich des Nebengeräuschs der Pilotsignale von den Spuren zu erleichtern, die der Spur vorausgehen und folgen, der am nächsten durch den Kopf gefolgt wird, um demzufolge zu erfassen, ob die Kopf-Spurführung zu der vorhergehenden Spur oder zu der darauffolgenden Spur hin abweicht. Die Pilotsignale nehmen die Form von Peaks bzw. Spitzen und Einschnitten in den Frequenzspektren der digitalen Signale, aufgezeichnet auf den Spuren, durch Auswählen zwischen zwei Typen einer ineinander verschachtelten Non-Return-to-Zero, Invert-On-ONEs-(I-NRZI)-Modulation an. Dieselben Informationen werden in zwei Sätze, parallel in der Zeit, von seriell zugeführten Kanalworten codiert; und die Kanalworte, die von einem oder dem anderen der Sätze ausgewählt sind, um eine I-NRZI-Modulation während einer Aufzeichnung zu steuern, werden so ausgewählt, dass die I-NRZI-Modulation zumindest von dem Pilotsignal- Kriterium für jede Aufzeichnungsspur abweichen wird. Wenn die Auswahl des Kanalworts abgeschlossen ist, werden Vorcodierinformationen, gespeichert in dem Vorcodierer, der nicht das ausgewählte Kanalwort erzeugte, geändert, um mit den vorcodierten Informationen, gespeichert in dem Vorcodierer, der das ausgewählte Kanalwort erzeugte, übereinzustimmen. Dies wird vorgenommen, um eine Kontinuität in den Vorcodierprozeduren und den Decodierprozeduren, der I-NRZI-Modulation folgend, die von dem Aufzeichnungsmedium während einer Wiedergabe zurückgewonnen und demoduliert werden soll, zu erzielen. Wenn die Auswahl des Kanalworts abgeschlossen ist, müssen Integratoren in der Schaltung zum Bestimmen, welches Kanalwort ausgewählt werden soll, ihre Inhalte aktualisiert haben, um wiederzugeben, welcher Kanal tatsächlich zum Aufzeichnen ausgewählt war. Solche Verfahren sind in dem US-Patent Nr. 5,142,421, herausgegeben am 25. August 1992 für Kahlman et alii, mit dem Titel "DEVICE FOR RECORDING A DIGITAL IN- FORMATION SIGNAL ON A RECORD CARRIER" beschrieben.
In Kahlman et alii wird die Erzeugung der I-NRZI-Modulation auf einer Seriellbit-Basis vorgenommen. Dies führt nicht selbst zu einer Pipeline-Operation, in der Kanalworte, ausgewählt von den Seriellbit-Vorcodierern, auf dem magnetischen Aufzeichnungsmedium aufgezeichnet werden, und zwar nach einer gewissen festgelegten Verzögerung, um die Auswahlschaltung anzupassen. Es benötigt eine gewisse Zeit, nachdem ein Paar jeweiliger Kanalworte erzeugt ist, und zwar für einen Entscheidungsvorgang, der bestimmt, welche davon aufgezeichnet werden sollen. Nach dem Entscheidungsvorgang benötigt es dann eine weitere Zeit zum Aktualisieren gespeicherter Informationen in den Vorcodierern. Diese Entscheidungs- und Aktualisierungsvorgänge müssen abgeschlossen sein, bevor eine weitere Vorcodierung möglich ist, so dass Verzögerungen, verursacht durch diese Entscheidungs- und Aktualisierungsvorgänge, Lücken in dem kontinuierlichen Fluss von Bits, wie sie regelmässig durch synchrone Taktverfahren getaktet sind, eingeführt werden. Die Entscheidungsprozeduren besitzen eine beträchtliche Verzögerungszeit, die dazu zugeordnet ist, um digitale Multiplikations-, Additions-, Integrations- und Quadrierungs- Vorgänge zu ermöglichen, die ausgeführt werden sollen, obwohl eine Quadrierzeit unter Verwendung von Durchsichtstabellen, gespeichert in einem Read-Only-Memory, reduziert werden können. Dementsprechend muss in einem Speicherpuffer auf der Basis zuerst eingegegen/zuerst ausgegeben, von dem intermittierend gelesen werden kann, vor den Seriellbit-Vorcodierern vorgesehen sein; und der Speicherpuffer auf der Basis zuerst eingegeben/zuerst ausgegeben, der intermittierend mit den ausgewählten Kanalworten beschrieben werden kann und von dem darauffolgend kontinuierlich gelesen werden kann, muss für Kanalworte vorgesehen werden, die durch die Seriellbit-Vorcodierer erzeugt sind. Die Erzeugung von Taktsignalen für den Pufferspeicher ist etwas komplex, so dass es wünschenswert ist, das Erfordernis für einen intermittierend beschriebenen oder intermittierend gelesenen Pufferspeicher zu vermeiden.
Die EP-A-0 476 767 offenbart eine digitale Signalaufzeichnungsvorrichtung zum Umwandeln von aufeinanderfolgend zugeführten n-Bit-Informations-Wörtern jeweils in ein entsprechendes (n+1)-Bit-Kanalwort und zum Aufzeichnen der umgewandelten Worte als digitale Informationen innerhalb einer von parallelen Spuren auf einem magnetischen Aufzeichnungsmedium, wobei die Vorrichtung einen Eingabeanschluss zum Aufzeichnen der aufeinanderfolgend zugeführten n-Bit-Informationsworte in einer Parallelbit-Form, eine Schaltung zum Einsetzen eines "0"-Bits in jedes der empfangenen n-Bit- Informationswörter und zum Erzeugen eines ersten (n+1)-Bit-Informationswortes, eine Schaltung zum Einfügen eines "1"-Bits in jedes der empfangenen n-Bit-Informationswörter und zum Erzeugen eines zweiten (n+1)-Bit-Informationswortes, das gleichzeitig mit dem ersten (n+1)-Bit-Informationswort zugeführt wird, erzeugt von demselben einen der n-Bit-Informationsworte, einen ersten Vorcodierer zum Codieren jedes ersten (n+1)-Bit- Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)-Bit- Kanalwort umzuwandeln, einen zweiten Vorcodierer zum Codieren jedes zweiten (n+1)- Bit-Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)- Bit-Kanalwort umzuwandeln, einen Steuersignalerzeuger zum Analysieren von Frequenzeigenschaften der (n+1)-Bit-Kanalwörter und zum Erzeugen eines Auswahlsteuersignals zum Auswählen des Kanalwortes mit der gewünschten Frequenzeigenschaft auf der Basis des analysierten Spektrums, und eine Aufzeichnungseinrichtung zum Aufzeichnen, als ein Seriellbit-Kanalwort auf der einen der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, das momentan aufgezeichnet wird, des einen des ersten Informations- und des zweiten Informations-(n+1)-Bit-Kanalworts, die parallel von dem ersten und dem zweiten Vorcodierer zugeführt werden, die zum Aufzeichnen durch das Steuersignal von dem Steuersignalerzeuger ausgewählt sind.
Gemäss der vorliegenden Erfindung wird, in einem ersten Aspekt, eine digitale Signalaufzeichnungsvorrichtung geschaffen, mit:
einer Aufzeichnungseinrichtung zum Aufzeichnen von parallelen Spuren einer digitalen Signalmodulation auf einem Aufzeichnungsmedium;
einem Eingabeanschluss zum seriellen Empfangen von n-Bit-Informationswörtern;
einer Schaltung zum Einfügen eines "0"-Bits in jedes der empfangenen n-Bit- Informationswörter und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes;
einer Schaltung zum Einfügen eines "1"-Bits in jedes der empfangenen n-Bit- Informationswörter und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationswortes;
wobei das zweite (n+1)-Parallelbit-Informationswort gleichzeitig mit dem ersten (n+1)- Parallelbit-Informationswort ausgegeben wird, das aus demselben einen n-Bit- Informationswort erzeugt wird;
einem ersten Vorcodierer zum Codieren jedes ersten (n+1)-Parallelbit-Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)-Parallelbit-Kanalwort umzuwandeln;
einem zweiten Vorcodierer zum Codieren jedes zweiten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln;
einem Steuersignalerzeuger zum Analysieren von Frequenzeigenschaften der (n+1)-Bit- Kanalwörter und zum Erzeugen eines Auswahlsteuersignals zum Auswählen des Kanalwortes mit der gewünschten Frequenzeigenschaft auf der Basis des analysierten Spektrums, dadurch gekennzeichnet dass
die Schaltung zum Einfügen eines "0"-Bits in jedes empfangene n-Bit-Informationswort und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes mit einer Informationswortrate betrieben wird, die um einen Faktor von (n+1) langsamer als die Rate eines Systemtakts ist;
die Schaltung zum Einfügen eines "1"-Bits in jedes empfangene n-Bit-Informationswort und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationsworts mit einer zweiten Informationswortrate betrieben wird;
der erste Vorcodierer zum Codieren jedes ersten (n+1)-Parallelbit-Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)-Parallelbit-Kanalwort umzuwandeln, mit einer Kanalwortrate betrieben wird, die um einen Faktor von (n+1) langsamer als die Rate des Systemtakts ist;
der zweite Vorcodierer zum Codieren jedes ersten (n+1)-Parallelbit-Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)-Parallelbit-Kanalwort umzuwandeln, mit der Kanalwortrate betrieben wird, und dass die Vorrichtung weiterhin umfasst:
eine Einrichtung zum Auswählen von einem Kanalwort aus jedem gleichzeitigen Paar aus einem ersten und einem zweiten Information-(n+1)-Parallelbit-Kanalwort für die serielle Aufzeichnung mit der Systemtaktrate, wobei die Einrichtung zum Auswählen von einem Kanalwort aus jedem gleichzeitigen Paar aus einem ersten und einem zweiten Information-(n+1)-Parallelbit-Kanalwort für die Aufzeichnung umfasst:
einen Auswahlschalter, der auf ein Steuersignal reagiert, indem er ein Signal zum Anlegen an der Aufzeichnungseinrichtung in Seriellbitform mit der Systemtaktrate wählt, und eine erste Parallel-zu-seriell-Umwandlungseinrichtung zum Erzeugen von ersten Parallelzu-seriell-Umwandlungsergebnissen durch das Umwandeln des durch den Auswahlschalter ausgewählten (n+1)-Parallelbit-Kanalwortes zur Seriellbitform für die serielle Aufzeichnung mit der Systemtaktrate;
eine zweite Parallel-zu-seriell-Umwandlungseinrichtung zum Erzeugen von zweiten Parallel-zu-seriell-Umwandlungsergebnissen durch das Umwandeln von wenigstens einem aus einem gleichzeitigen Paar von (n+1)-Parallelbit-Kanalwörtern zur Seriellbitform; und den Steuersignalerzeuger zum Auswählen einer vorgeschriebenen Spektralempfindlichkeit für die eine der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gerade aufgezeichnet wird, zum Bestimmen aus den zweiten Parallel-zu-seriell- Umwandlungsergebnissen, wie viele entsprechende Spektralempfindlichkeiten für die zuletzt durch den ersten und den zweiten Vorcodierer erzeugten ersten und zweiten Information-(n+1)-Parallelbit-Kanalwörter in ihrer Energie von der vorgeschriebenen Spektralempfindlichkeit abweichen, wenn sie in einem vorgeschriebenen Nicht-zu-Nullzurückkehren-bei-EINSen-invertieren-Format aufgezeichnet werden, sowie zum Vergleichen der Amplituden der entsprechenden Abweichungsergebnisse für die zuletzt durch den ersten und den zweiten Vorcodierer erzeugten ersten und zweiten Information-(n+1)- Parallelbit-Kanalwörter, um ein Steuersignal zu erzeugen, das angibt, welches der ersten und zweiten Information-(n+1)-Parallelbit-Kanalwörter eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht. In geeigneter Weise besteht der erste Vorcodierer im wesentlichen aus einem ersten aT- Codierer zum aT-Codieren jedes ersten (n+1)-Parallelbit-Informationsworts besteht, wobei der zweite Vorcodierer (106.2) im wesentlichen aus einem zweiten aT-Codierer zum aT- Codieren jedes ersten (n+1)-Parallelbit-Informationsworts besteht, und wobei die digitale Signalaufzeichnungsvorrichtung weiterhin umfasst:
eine Schaltung zum Herstellen derselben Bedingungen für die fortgesetzte aT-Codierung durch den zweiten Vorcodierer, wie sie für die fortgesetzte aT-Codierung durch den ersten Vorcodierer bestehen, wenn der Steuersignalerzeuger angibt, dass das erste Information- (n+1)-Bit-Kanalwort eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht; und
eine Schaltung zum Herstellen derselben Bedingungen für die fortgesetzte aT-Codierung durch den ersten Vorcodierer, wie sie für die fortgesetzte aT-Codierung durch den zweiten Vorcodierer bestehen, wenn der Steuersignalerzeuger angibt, dass das zweite Information-(n+1)-Bit-Kanalwort eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht.
In geeigneter Weise weist der Steuersignalerzeuger auf:
eine Schaltung zum Erzeugen eines vorgeschriebenen digitalen Summenwerts;
einen Vergleicher zum Erzeugen des Steuersignals in Reaktion auf die Polarität der Differenz zwischen dem ersten und dem zweiten Abweichungsergebnis;
eine erste Feststellungsschaltung zum Feststellen einer Abweichung des digitalen Summenwerts der zuvor für die Aufzeichnung ausgewählten Kanalwörter von dem vorgeschriebenen digitalen Summenwert sowie von aufeinanderfolgenden Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallelzu-seriell-Umwandlungseinrichtung ausgegeben werden, um ein erstes Feststellungsergebnis zu erzeugen;
eine Schaltung zum Berechnen der Energie des ersten Feststellungsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine zweite Feststellungsschaltung zum Feststellen einer Abweichung des digitalen Summenwerts der zuvor für die Aufzeichnung ausgewählten Kanalwörter von dem vorgeschriebenen digitalen Summenwert sowie von aufeinanderfolgenden Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallelzu-seriell-Umwandlungseinrichtung ausgegeben werden, um ein zweites Feststellungsergebnis zu erzeugen; und
eine Schaltung zum Berechnen der Energie des zweiten Feststellungsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen.
In geeigneter Weise weist der Steuersignalerzeuger weiterhin auf:
eine Schaltung zum Erzeugen von Abtastwerten einer Sinuswellensystemfunktion einer Sperrfrequenz und von Abtastwerten einer Kosinuswellensystemfunktion der Sperrfrequenz;
einen ersten Multiplizierer zum Multiplizieren von Bits in den zweiten Parallel-zu-seriell- Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung ausgegeben werden und erste Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der Sinuswellensystemfunktion der Sperrfrequenz, um einen ersten Satz von Produkten zu erzeugen;
eine erste Akkumulationsschaltung zum Erzeugen eines ersten Akkumulationsergebnisses durch das Akkumulieren des ersten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des ersten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine zweite Multiplizierereinrichtung zum Multiplizieren von Bits in den zweiten Parallel-zuseriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung ausgegeben werden und erste Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der Kosinuswellensystemfunktion der Sperrfrequenz, um einen zweiten Satz von Produkten zu erzeugen;
eine zweite Akkumulationsschaltung zum Erzeugen eines zweiten Akkumulationsergebnisses durch das Akkumulieren des zweiten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des zweiten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine dritte Multiplizierereinrichtung zum Multiplizieren von Bits in den Parallel-zu-seriell- Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung ausgegeben werden und zweite Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der Sinuswellensystemfunktion der Sperrfrequenz, um einen dritten Satz von Produkten zu erzeugen;
eine dritte Akkumulationsschaltung zum Erzeugen eines dritten Akkumulationsergebnisses durch das Akkumulieren des dritten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des dritten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine vierte Multiplizierereinrichtung zum Multiplizieren von Bits in den zweiten Parallel-zuseriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung ausgegeben werden und zweite Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der Kosinuswellensystemfunktion der Sperrfrequenz, um einen vierten Satz von Produkten zu erzeugen;
eine vierte Akkumulationsschaltung zum Erzeugen eines vierten Akkumulationsergebnisses durch das Akkumulieren des vierten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des vierten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine Schaltung zum Anpassen des dritten und vierten Akkumulationsergebnisses an das erste und zweite Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird; und
eine Schaltung zum Anpassen des ersten und zweiten Akkumulationsergebnisses an das dritte und vierte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.
In geeigneter Weise ist der vorgeschriebene, digitale Summenwert eine Dreieckwellensystemfunktion einer ersten Frequenz während des Aufzeichnens von ersten der parallelen Spuren, die eine erste vorgeschriebene Spektralempfindlichkeit aufweisen müssen. In geeigneter Weise ist der vorgeschriebene digitale Summenwert eine Dreieckwellensystemfunktion einer zweiten Frequenz während des Aufzeichnens von ausgewählten zweiten der parallelen Spuren, die eine zweite vorgeschriebene Spektralempfindlichkeit aufweisen müssen, und wobei der vorgeschriebene digitale Summenwert während der Aufzeichnung von anderen parallelen Spuren als den ersten und zweiten mit null gewertet wird, da diese anderen Spuren eine nullte vorgeschriebene Spektralempfindlichkeit aufweisen müssen.
In geeigneter Weise weist der Steuersignalerzeuger weiterhin auf eine Schaltung zum Erzeugen von Abtastwerten einer Sinuswellensystemfunktion einer zweiten Frequenz und von Abtastwerten einer Kosinuswellensystemfunktion der zweiten Frequenz;
eine erste Multiplizierereinrichtung zum Multiplizieren von Bits in den zweiten Parallel-zuseriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung ausgegeben werden und erste Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten einer ersten Multiplizierfunktion, um einen ersten Satz von Produkten zu erzeugen, wobei die Abtastwerte der ersten Multiplizierfunktion Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entsprechen;
eine erste Akkumulationsschaltung zum Erzeugen eines ersten Akkumulationsergebnisses durch das Akkumulieren des ersten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des ersten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine zweite Multiplizierereinrichtung zum Multiplizieren von Bits in den zweiten Parallel-zuseriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung ausgegeben werden und erste Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten einer zweiten Multiplizierfunktion, um einen zweiten Satz von Produkten zu erzeugen, wobei die Abtastwerte der zweiten Multiplizierfunktion Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entsprechen;
eine zweite Akkumulationsschaltung zum Erzeugen eines zweiten Akkumulationsergebnisses durch das Akkumulieren des zweiten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des zweiten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine dritte Multiplizierereinrichtung zum Multiplizieren von Bits in den zweiten Parallel-zuseriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung ausgegeben werden und zweite Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der ersten Multiplizierfunktion, um einen dritten Satz von Produkten zu erzeugen;
eine dritte Akkumulationsschaltung zum Erzeugen eines dritten Akkumulationsergebnisses durch das Akkumulieren des dritten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des dritten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine vierte Multiplizierereinrichtung zum Multiplizieren von Bits in den zweiten Parallel-zuseriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung ausgegeben werden und zweite Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der zweiten Multiplizierfunktion, um einen vierten Satz von Produkten zu erzeugen;
eine vierte Akkumulationsschaltung zum Erzeugen eines vierten Akkumulationsergebnisses durch das Akkumulieren des vierten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des vierten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine Schaltung zum Anpassen des dritten und vierten Akkumulationsergebnisses an das erste und zweite Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird; und
eine Schaltung zum Anpassen des ersten und zweiten Akkumulationsergebnisses an das dritte und vierte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.
In geeigneter Weise weist der Steuersignalerzeuger weiterhin auf:
eine Schaltung zum Erzeugen von Abtastwerten einer Sinuswellensystemfunktion der ersten Frequenz und von Abtastwerten einer Kosinuswellensystemfunktion der ersten Frequenz, wobei die Abtastwerte der ersten Multiplizierfunktion Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen und wobei die Abtastwerte der zweiten Multiplizierfunktion Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen.
In geeigneter Weise weist der Steuersignalerzeuger weiterhin auf:
eine Schaltung zum Erzeugen von Abtastwerten einer vorgeschriebenen Rechteckwellensystemfunktion, wobei die vorgeschriebene Rechteckwellensystemfunktion die erste Frequenz während der Aufzeichnung der ersten parallelen Spuren aufweist und die zweite Frequenz während der Aufzeichnung der zweiten parallelen Spuren aufweist;
eine dritte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell-Umwandlungseinrichtung ausgegebenen werden, von der vorgeschriebenen Rechteckwellensystemfunktion, um ein drittes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine vierte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in den zweiten Parallel-zu-Seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-Seriell-Umwandlungseinrichtung ausgegebenen werden, von der vorgeschriebenen Rechteckwellensystemfunktion, um ein viertes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine fünfte Multipliziereinrichtung zum Multiplizieren von Bits in dem dritten Feststellungsergebnis mit entsprechenden Abtastwerten einer dritten Multiplizierfunktion, um einen fünften Satz von Produkten zu erzeugen, wobei die Abtastwerte der dritten Multiplizierfunktion Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren sowie Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen;
eine fünfte Akkumulationsschaltung zum Erzeugen eines fünften Akkumulationsergebnisses durch das Akkumulieren des fünften Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des fünften Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine sechste Multipliziereinrichtung zum Multiplizieren von Bits in dem dritten Feststellungsergebnis mit entsprechenden Abtastwerten einer vierten Multiplizierfunktion, um einen sechsten Satz von Produkten zu erzeugen, wobei die Abtastwerte der vierten Multiplizierfunktion Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren sowie Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen;
eine sechste Akkumulationsschaltung zum Erzeugen eines sechsten Akkumulationsergebnisses durch das Akkumulieren des sechsten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des sechsten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine siebte Multipliziereinrichtung zum Multiplizieren von Bits in dem vierten Feststellungsergebnis mit entsprechenden Abtastwerten der dritten Multiplizierfunktion, um einen siebten Satz von Produkten zu erzeugen;
eine siebte Akkumulationsschaltung zum Erzeugen eines siebten Akkumulationsergebnisses durch das Akkumulieren des siebten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des siebten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine achte Multipliziereinrichtung zum Multiplizieren von Bits in dem vierten Feststellungsergebnis mit entsprechenden Abtastwerten der vierten Multiplizierfunktion, um einen achten Satz von Produkten zu erzeugen;
eine achte Akkumulationsschaltung zum Erzeugen eines achten Akkumulationsergebnisses durch das Akkumulieren des achten Satzes von Produkten;
eine Schaltung zum Berechnen der Energie des achten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine Schaltung zum Anpassen des siebten und achten Akkumulationsergebnisses an das fünfte und sechste Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird; und
eine Schaltung zum Anpassen des fünften und sechsten Akkumulationsergebnisses an das siebte und achte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.
In geeigneter Weise wandelt die zweite Parallel-zu-seriell-Umwandlungseinrichtung jedes der ersten Information-(n+1)-Parallellbit-Kanalwörter zu einer entsprechenden Vielzahl m von Seriellbit-Kanalwörtern um, die mit der Systemtaktrate zu dem Steuersignalerzeuger ausgegeben werden, und jedes der zweiten Information-(n+1)-Parallelbit-Kanalwörter zu einer entsprechenden Vielzahl m von Seriellbit-Kanalwörtern umwandelt, die mit der Systemtaktrate zu dem Steuersignalerzeuger ausgegeben werden, wobei m eine positive, ganze Zahl von wenigstens zwei ist.
In geeigneter Weise ist m gleich zwei.
In geeigneter Weise wandelt die zweite Parallel-zu-seriell-Umwandlungseinrichtung die ersten und zweiten Information-(n+1)-Parallelbit-Kanalwörter zu entsprechenden (n+1)- Seriellbit-Kanalwörtern um, die jeweils zu dem Steuersignalerzeuger mit einer zweiten Taktrate ausgegeben werden, die wesentlich höher ist als die Systemtaktrate.
In geeigneter Weise ist die zweite Taktrate ein Vielfaches der Systemtaktrate. In geeigneter Weise ist die zweite Taktrate doppelt so hoch wie die Systemtaktrate.
Gemäss der vorliegenden Erfindung wird, in einem zweiten Aspekt, eine digitale Signalaufzeichnungsvorrichtung zum Umwandeln von aufeinander folgenden n-Bit- Informationswörtern in jeweils ein entsprechendes (n+1)-Bit-Kanalwort und zum Aufzeichnen der umgewandelten Wörter als digitale Information in einer der parallelen Spuren auf einem magnetischen Aufzeichnungsmedium geschaffen, wobei die Vorrichtung umfasst:
einen Eingabeanschluss zum Empfangen der aufeinander folgend ausgegebenen n-Bit- Informationswörter in Parallelbitform;
eine Schaltung zum Einfügen eines "0"-Bits in jedes empfangene n-Bit = Informationswort und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes;
eine Schaltung zum Einfügen eines "1 "-Bits in jedes empfangene n-Bit-Informationswort und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationswortes, wobei das zweite (n+1)-Parallelbit-Informationswort gleichzeitig mit dem ersten (n+1)-Parallelbit- Informationswort ausgegeben wird, das aus demselben n-Bit-Informationswort erzeugt wird;
einen ersten Vorcodierer zum Codieren jedes ersten (n+1)-Parallelbit-Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)-Parallelbit-Kanalwort umzuwandeln;
einen zweiten Vorcodierer zum Codieren jedes zweiten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln;
einem Steuersignalerzeuger zum Analysieren von Frequenzeigenschaften der (n+1)-Bit- Kanalwörter und zum Erzeugen eines Auswahlsteuersignals zum Auswählen des Kanalwortes mit der gewünschten Frequenzeigenschaft auf der Basis des analysierten Spektrums; und
eine Aufzeichnungsvorrichtung, um in der einen der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gerade aufgezeichnet wird, das (n+1)-Parallelbit des einen der in paralleler Form von den ersten und zweiten Vorcodierern ausgegebenen Kanalwörter, das am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht und in Reaktion auf das Steuersignal des Steuersignalerzeugers ausgewählt wird, als ein Seriellbit-Kanalwort aufzuzeichnen, dessen Bits in Übereinstimmung mit dem Systemtakt getaktet werden, dadurch gekennzeichnet, dass
die Schaltung zum Einfügen eines "0"-Bits in jedes empfangene n-Bit-Informationswort und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationsworts mit einer Informationswortrate betrieben wird, die um einen Faktor von (n+1) langsamer ist als die Rate des Systemtakts;
die Schaltung zum Einfügen eines "1 "-Bits in jedes empfangene n-Bit-Informationswort und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationsworts mit der genannten Informationswortrate betrieben wird;
der erste Vorcodierer zum Codieren jedes ersten (n+1)-Parallelbit-Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)-Parallelbit-Kanalwort umzuwandeln, mit einer Kanalwortrate betrieben wird, die um einen Faktor von (n+1) langsamer ist als der Systemtakt;
der zweite Vorcodierer zum Codieren jedes zweiten (n+1)-Parallelbit-Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)-Parallelbit-Kanalwort umzuwandeln, mit der Kanalwortrate betrieben wird, wobei die Vorrichtung weiterhin umfasst:
eine erste Zeitteilungs-Multiplexeinrichtung zum Separieren jedes der aus dem ersten Vorcodierer ausgegebenen ersten Information-(n+1)-Parallelbit-Kanalwörter zu einem entsprechenden Paar von ersten Information-Teilkanalwörtern und zum Umwandeln der Teilkanalwörter zur Seriellbitform, die in Übereinstimmung mit dem Systemtakt getaktet wird;
eine zweite Zeifteilungs-Multiplexeinrichtung zum Separieren jedes der aus dem zweiten Vorcodierer ausgegebenen zweiten Information-(n+1)-Parallelbit-Kanalwörter zu einem entsprechenden Paar von zweiten Information-Teilkanalwörtern und zum Umwandeln der Teilkanalwörter zur Seriellbitform, die in Übereinstimmung mit dem Systemtakt getaktet wird; und
den Steuersignalerzeuger zum Auswählen einer vorgeschriebenen Spektralempfindlichkeit für die eine der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, zum Bestimmen, wie viele Spektralempfindlichkeiten für jedes Paar von Seriellbit-Teilkanalwörtern in ihrer Energie von der vorgeschriebenen Spektralempfindlichkeit abweichen, um entsprechende Abweichungsergebnisse zu erzeugen, und zum Vergleichen der Amplituden der entsprechenden Abweichungsergebnisse, die gleichzeitig erzeugt werden, um ein Steuersignal zum Auswählen des ersten oder zweiten Information-(n+1)-Bit-Kanalwortes zu erzeugen, dessen Spektralempfindlichkeit am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht, um den digitalen Summenwert von ausgewählten der (n+1)-Bit-Kanalwörter zu steuern, so dass ein beabsichtigtes Muster als Zeitfunktion vorgesehen wird.
In geeigneter Weise weist die Aufzeichnungsvorrichtung auf:
eine Parallel-zu-seriell-Signalumwandlungseinrichtung zum Umwandeln jedes aus dem ersten und zweiten Vorcodierer ausgegebenen (n+1)-Parallelbit-Kanalwortes, das in Reaktion auf das Steuersignal der Steuersignalerzeugungseinrichtung für die Aufzeichnung ausgewählt wird, zu einem (n+1)-Seriellbit-Kanalwort.
In geeigneter Weise umfasst die Aufzeichnungsvorrichtung:
einen ersten Parallel-zu-seriell-Umwandler zum Umwandeln jedes gegenwärtig aus dem ersten Vorcodierer ausgegebenen ersten Information-(n+1)-Parallelbit-Kanalwortes zu einem ersten Information-(n+1)-Seriellbit-Kanalwort, dessen Bits in Übereinstimmung mit dem Systemtaktssignal erzeugt werden;
einen zweiten Parallel-zu-seriell-Umwandler zum Umwandeln jedes gegenwärtig aus dem zweiten Vorcodierer ausgegebenen zweiten Information-(n+1)-Parallelbit-Kanalwortes zu einem zweiten Information-(n+1)-Seriellbit-Kanalwort, dessen Bits in Übereinstimmung mit dem Systemtaktssignal erzeugt werden; und
einen Auswahlschalter, um in Reaktion auf das Steuersignal zum Aufzeichnen auf der einen der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, das gegenwärtig erzeugte erste oder zweite Information- (n+1)-Seriellbit-Kanalwort auszuwählen, das am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht.
In geeigneter Weise besteht der erste Vorcodierer im wesentlichen aus einem ersten 2T- Codierer zum 2T-Codieren jedes ersten (n+1)-Parallelbit-Informationswortes, wobei der zweite Vorcodierer im wesentlichen aus einem zweiten 2T-Codierer zum 2T-Codieren jedes zweiten (n+1)-Parallelbit-Informationswortes besteht und wobei die digitale Signalaufzeichnungsvorrichtung weiterhin umfasst:
eine erste Vorcodierer-Initialisierungsschaltung zum Herstellen derselben Bedingungen für die fortgesetzte 2T-Codierung durch den ersten Vorcodierer, wie sie für die fortgesetzte 2T-Codierung durch den zweiten Vorcodierer bestehen, wenn der Steuersignalerzeuger angibt, dass das zweite Information-(n+1)-Bit-Kanalwort eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht; und eine zweite Vorcodierer-Initialisierungsschaltung zum Herstellen derselben Bedingungen für die fortgesetzte 2T-Codierung durch den zweiten Vorcodierer, wie sie für die fortgesetzte 2T-Codierung durch den ersten Vorcodierer bestehen, wenn der Steuersignalerzeuger angibt, dass das erste Information-(n+1)-Bit-Kanalwort eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht. In geeigneter Weise erzeugt der Steuersignalerzeuger in Reaktion auf die in Seriellbitform von dem ersten und zweiten Zeitteilungs-Multiplexer ausgegebenen Teilkanalwörter ein Steuersignal, um das Kanalwort aus den ersten und zweiten 2T-Vorcodierern auszuwählen, das in einer der Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, aufzuzeichnen ist, und weitere Steuersignale erzeugt, um die erste Vorcodierer-Initialisierungsschaltung und die zweite Vorcodierer- Initialisierungsschaltung zu steuern.
In geeigneter Weise trennt der erste Zeitteilungs-Multiplexer jedes der gegenwärtig aus dem ersten Vorcodierer ausgegebenen ersten Information-(n+1)-Parallelbit-Kanalwörter in gerade und ungerade erste Information-Kanalwörtern in Seriellbitform, und wobei der zweite Zeitteilungs-Multiplexer jedes der gegenwärtig aus dem zweiten Vorcodierer ausgegebenen zweiten Information-(n+1)-Parallelbit-Kanalwörter in gerade und ungerade zweite Information-Kanalwörtern in Seriellbitform trennt.
In geeigneter Weise umfasst der Steuersignalerzeuger:
eine Schaltung (PATHO, PATHI) zum Erzeugen eines vorgeschriebenen digitalen Summenwerts;
einen Vergleicher zum Erzeugen des Steuersignals in Reaktion auf die Polarität der Differenz zwischen dem ersten und dem zweiten Abweichungsergebnis;
eine erste Feststellungsschaltung zum Feststellen einer Abweichung des digitalen Summenwerts der zuvor für die Aufzeichnung ausgewählten Kanalwörter von dem vorgeschriebenen digitalen Summenwert und von aufeinander folgenden der seriellen Bits in dem aus dem ersten Zeitteilungs-Multiplexer ausgegebenen Paar von ersten information- Teilkanalwörtern, um ein erstes Feststellungsergebnis zu erzeugen;
eine Schaltung zum Berechnen der Energie des ersten Feststellungsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine zweite Feststellungsschaltung zum Feststellen einer Abweichung des digitalen Summenwerts der zuvor für die Aufzeichnung ausgewählten Kanalwörter von dem vorgeschriebenen digitalen Summenwert und von aufeinander folgenden der seriellen Bits in dem aus dem zweiten Zeitteilungs-Multiplexer ausgegebenen Paar von zweiten Information-Teilkanalwörtern, um ein zweites Feststellungsergebnis zu erzeugen; und
eine Schaltung zum Berechnen der Energie des zweiten Feststellungsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen.
In geeigneter Weise ist der vorgeschriebene digitale Summenwert eine Dreieckwellensystemfunktion einer ersten Frequenz während der Aufzeichnung von ersten der parallelen Spuren.
In geeigneter Weise ist der vorgeschriebene Signalsummenwert eine Dreieckwellensystemfunktion einer zweiten Frequenz während der Aufzeichnung von zweiten der parallelen Spuren, und wobei der vorgeschriebene digitale Summenwert während der Aufzeichnung von anderen als den ersten und zweiten der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium mit Null gewertet wird.
In geeigneter Weise umfasst der Steuersignalerzeuger weiterhin:
eine Schaltung zum Erzeugen von ungeraden und geraden Abtastwerten einer Sinuswellensystemfunktion einer zweiten Frequenz und zum Erzeugen von ungeraden und geraden Abtastwerten einer Kosinuswellensystemfunktion der zweiten Frequenz;
eine erste Akkumulationsschaltung zum Erzeugen eines ersten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den ersten Zeitteilungs- Multiplexer seriell ausgegebenen ersten ungeraden Informafions-Kanalwörter, die mit entsprechenden der ungeraden Abtastwerte einer ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden der ungeraden Abtastwerte einer zweiten Multiplizierfunktion multipliziert werden, wobei die Abtastwerte der ersten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entsprechen und wobei die Abtastwerte der zweifien Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entsprechen;
eine Schaltung zum Berechnen der Energie des ersten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine zweite Akkumulationsschaltung zum Erzeugen eines zweiten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den ersten Zeitteilungs- Multiplexer seriell ausgegebenen ersten geraden Informations-Kanalwörter, die mit entsprechenden der geraden Abtastwerte der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden der geraden Abtastwerte der zweiten Multiplizierfunktion multipliziert werden;
eine Schaltung zum Berechnen der Energie des zweiten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine dritte Akkumulationsschaltung zum Erzeugen eines dritten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den zweiten Zeitteilungs- Multiplexer seriell ausgegebenen zweiten ungeraden Informations-Kanalwörter, die mit entsprechenden der ungeraden Abtastwerte der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden der ungeraden Abtastwerte der zweiten Multiplizierfunktion multipliziert werden;
eine Schaltung zum Berechnen der Energie des dritten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine vierte Akkumulationsschaltung zum Erzeugen eines vierten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den zweiten Zeitteilungs- Multiplexer seriell ausgegebenen zweiten ungeraden Informations-Kanalwörter, die mit entsprechenden der geraden Abtastwerte der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden der geraden Abtastwerte der zweiten Multiplizierfunktion multipliziert werden;
eine Schaltung zum Berechnen der Energie des vierten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine Schaltung zum Anpassen des dritten und vierten Akkumulationsergebnisses an das erste und zweite Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird; und
eine Schaltung zum Anpassen des ersten und zweiten Akkumulationsergebnisses an das dritte und vierte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.
In geeigneter Weise umfasst der Steuersignalerzeuger weiterhin:
eine Schaltung zum Erzeugen von ungeraden und geraden Abtastwerten einer Sinuswellensystemfunktion der ersten Frequenz und zum Erzeugen von ungeraden und geraden Abtastwerten einer Kosinuswellensystemfunktion der ersten Frequenz, wobei die Abtastwerte der ersten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen und wobei die Abtastwerte der zweiten Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunktion während der Aufzeichnung der zweiten parallelen Spuren entsprechen.
In geeigneter Weise umfasst der Steuersignalerzeuger weiterhin:
eine Schaltung zum Erzeugen von ungeraden und geraden Abtastwerten einer vorgeschriebenen Rechteckwellensystemfunktion, wobei die vorgeschriebene Rechfeckwellensystemfunktion eine erste Frequenz während der Aufzeichnung der ersten parallelen Spuren und eine zweite Frequenz während der Aufzeichnung der zweiten parallelen Spuren aufweist;
eine dritte Feststellungsschaltung zum Feststellen einer Abweichung von Bits in dem gegenwärtig durch den ersten Zeitteilungs-Multiplexer ausgegebenen ersten ungeraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein drittes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten ungeraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine vierte Feststellungsschaltung zum Feststellen einer Abweichung von Bits in dem gegenwärtig durch den ersten Zeitteilungs-Multiplexer ausgegebenen ersten geraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein viertes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten geraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine fünfte Feststellungsschaltung zum Feststellen einer Abweichung von Bits in dem gegenwärtig durch den zweiten Zeitteilungs-Multiplexer ausgegebenen zweiten ungeraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein fünftes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten ungeraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine sechste Feststellungsschaltung zum Feststellen einer Abweichung von Bits in dem gegenwärtig durch den ersten Zeitteilungs-Multiplexer ausgegebenen zweiten geraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein sechstes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten geraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine fünfte Akkumulationsschaltung zum Erzeugen eines fünften Akkumulafionsergebnisses durch das Akkumulieren der Produkte der Bits des durch die dritte Feststellungsschaltung seriell ausgegebenen dritten Feststellungsergebnisses, das mit entsprechenden der ungeraden Abtastwerte einer dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden der ungeraden Abtastwerte einer vierten Multiplizierfunktion multipliziert wird, wobei die Abtastwerte der dritten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren und den Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen und wobei die Abtastwerte der vierten Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren und den Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen;
eine Schaltung zum Berechnen der Energie des fünften Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine sechste Akkumulationsschaltung zum Erzeugen eines sechsten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die vierte Feststellungsschaltung seriell ausgegebenen vierten Feststellungsergebnisses, das mit entsprechenden der geraden Abtastwerte der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden der geraden Abtastwerte der vierten Multiplizierfunktion multipliziert wird;
eine Schaltung zum Berechnen der Energie des sechsten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine siebte Akkumulationsschaltung zum Erzeugen eines siebten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die fünfte Feststellungsschaltung seriell ausgegebenen fünften Feststellungsergebnisses, das mit entsprechenden der ungeraden Abtastwerte der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden der ungeraden Abtastwerte der vierten Multiplizierfunktion multipliziert wird;
eine Schaltung zum Berechnen der Energie des siebten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine achte Akkumulationsschaltung zum Erzeugen eines achten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die sechste Feststellungsschaltung seriell ausgegebenen sechsten Feststellungsergebnisses, das mit entsprechenden der geraden Abtastwerte der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden der geraden Abtastwerte der vierten Multiplizierfunktion multipliziert wird;
eine Schaltung zum Berechnen der Energie des achten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine Schaltung zum Anpassen des siebten und achten Akkumulationsergebnisses an das fünfte und sechste Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird; und
eine Schaltung zum Anpassen des fünften und sechsten Akkumulationsergebnisses an das siebte und achte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.
In geeigneter Weise umfasst der Steuersignalerzeuger:
eine Schaltung zum Erzeugen eines vorgeschriebenen digitalen Summenwerts;
einen Vergleicher zum Erzeugen des Steuersignals in Reaktion auf die Polarität der Differenz zwischen dem ersten und dem zweiten Abweichungsergebnis;
eine erste Feststellungsschaltung zum Feststellen einer Abweichung des digitalen Summenwerts von zuvor für die Aufzeichnung ausgewählten Kanalwörtern von dem vorgeschriebenen digitalen Summenwert und von aufeinander folgenden der seriellen Bits in dem aus dem ersten Zeitteilungs-Multiplexer ausgegebenen Paar von ersten Informations- Teilkanalwörtern, um ein erstes Feststellungsergebnis zu erzeugen;
eine Schaltung zum Berechnen der Energie des ersten Feststellungsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine zweite Feststellungsschaltung zum Feststellen einer Abweichung des digitalen Summenwerts von zuvor für die Aufzeichnung ausgewählten Kanalwörtern von dem vorgeschriebenen digitalen Summenwert und von aufeinander folgenden der seriellen Bits in dem aus dem zweiten Zeitteilungs-Multiplexer ausgegebenen Paar von zweiten Informations-Teilkanalwörtern, um ein zweites Feststellungsergebnis zu erzeugen; und eine Schaltung zum Berechnen der Energie des zweiten Feststellungsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen.
In geeigneter Weise ist der vorgeschriebene digitale Summenwert eine Dreieckwellensystemfunktion einer ersten Frequenz während des Aufzeichnens von ersten der parallelen Spuren, die eine erste vorgeschriebene Spektralempfindlichkeit aufweisen müssen. In geeigneter Weise ist der vorgeschriebene digitale Summenwert eine Dreieckwellensystemfunktion einer zweiten Frequenz während des Aufzeichnens von zweiten parallelen Spuren, die eine zweite vorgeschriebene Spektralempfindlichkeit aufweisen müssen, und wobei der vorgeschriebene digitale Summenwert während der Aufzeichnung von anderen parallelen Spuren als den ersten und zweiten mit null gewertet wird, da diese anderen Spuren eine nullte vorgeschriebene Spektralempfindlichkeit, aufweisen müssen.
In geeigneter Weise umfasst der Steuersignalerzeuger weiterhin:
eine Schaltung zum Erzeugen von Abtastwerten einer Sinuswellensystemfunktion einer ersten Frequenz und zum Erzeugen von Abtastwerten einer Kosinuswellensystemfunktion der ersten Frequenz;
eine Schaltung zum Erzeugen von Abtastwerten einer Sinuswellensystemfunktion einer zweiten Frequenz und zum Erzeugen von Abtastwerten einer Kosinuswellensystemfunktion der zweiten Frequenz;
eine erste Akkumulationsschaltung zum Erzeugen eines ersten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der seriell aus dem ersten Zeitteilungs- Multiplexer ausgegebenen führenden ersten Information-Teilkanalwörter, die mit entsprechenden Abtastwerten einer ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden Abtastwerten einer zweiten Multiplizierfunktion multipliziert werden, wobei die Abtastwerte der ersten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entspricht und den Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entspricht und wobei die Abtastwerte der zweiten Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entspricht und den Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entspricht;
eine Schaltung zum Berechnen der Energie des ersten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine zweite Akkumulationsschaltung zum Erzeugen eines zweiten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den ersten Zeitteilungs- Multiplexer seriell ausgegebenen abschliessenden ersten Informations-Kanalwörter, die mit entsprechenden Abtastwerten der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden Abtastwerten der zweiten Multiplizierfunktion multipliziert werden;
eine Schaltung zum Berechnen der Energie des zweiten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine dritte Akkumulationsschaltung zum Erzeugen eines dritten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den zweiten Zeitteilungs- Multiplexer seriell ausgegebenen führenden zweiten Informations-Kanalwörter, die mit entsprechenden Abtastwerten der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden Abtastwerten der zweiten Multiplizierfunktion multipliziert werden;
eine Schaltung zum Berechnen der Energie des dritten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine vierte Akkumulationsschaltung zum Erzeugen eines vierten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den zweiten Zeitteilungs- Multiplexer seriell ausgegebenen zweiten abschliessenden Informations-Kanalwörter, die mit entsprechenden Abtastwerten der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden Abtastwerten der zweiten Multiplizierfunktion multipliziert werden;
eine Schaltung zum Berechnen der Energie des vierten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine Schaltung zum Anpassendes dritten und vierten Akkumulationsergebnisses an das erste und zweite Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird; und
eine Schaltung zum Anpassen des ersten und zweiten Akkumulationsergebnisses an das dritte und vierte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.
In geeigneter Weise umfasst der Steuersignalerzeuger weiterhin:
eine Schaltung zum Erzeugen von Abtastwerten einer vorgeschriebenen Rechteckwellensystemfunktion, wobei die vorgeschriebene Rechteckwellensystemfunktion die erste Frequenz während der Aufzeichnung der ersten parallelen Spuren aufweist und die zweite Frequenz während der Aufzeichnung der zweiten parallelen Spuren aufweist;
eine dritte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in dem gegenwärtig aus dem ersten Zeitteilungs-Multiplexer ausgegebenen ersten führenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein drittes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten führenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine vierte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in dem gegenwärtig aus dem ersten Zeitteilungs-Multiplexer ausgegebenen ersten abschliessenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein viertes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten abschliessenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine fünfte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in dem gegenwärtig aus dem zweiten Zeitteilungs-Multiplexer ausgegebenen zweiten führenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein fünftes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten führenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine sechste Feststellungsschaltung zum Feststellen einer Abweichung der Bits in dem gegenwärtig aus dem zweiten Zeitteilungs-Multiplexer ausgegebenen zweiten abschliessenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein sechstes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten abschliessenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt;
eine fünfte Akkumulationsschaltung zum Erzeugen eines fünften Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die dritte Feststellungsschaltung seriell ausgegebenen dritten Feststellungsergebnisses, das mit entsprechenden Abtastwerten einer dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden Abtastwerten einer vierten Multiplizierfunktion multipliziert wird, wobei die Abtastwerte der dritten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren und den Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen und wobei die Abtastwerte der vierten Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren und den Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen;
eine Schaltung zum Berechnen der Energie des fünften Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine sechste Akkumulationsschaltung zum Erzeugen eines sechsten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die vierte Feststellungsschaltung seriell ausgegebenen vierten Feststellungsergebnisses, das mit entsprechenden Abtastwerten der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden Abtastwerten der vierten Multiplizierfunktion multipliziert wird;
eine Schaltung zum Berechnen der Energie des sechsten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen;
eine siebte Akkumulationsschaltung zum Erzeugen eines siebten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die fünfte Feststellungsschaltung seriell ausgegebenen fünften Feststellungsergebnisses, das mit entsprechenden Abtastwerten der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden Abtastwerten der vierten Multiplizierfunktion multipliziert wird;
eine Schaltung zum Berechnen der Energie des siebten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine achte Akkumulationsschaltung zum Erzeugen eines achten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die sechste Feststellungsschaltung seriell ausgegebenen sechsten Feststellungsergebnisses, das mit entsprechenden Abtastwerten der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden Abtastwerten der vierten Multiplizierfunktion multipliziert wird;
eine Schaltung zum Berechnen der Energie des achten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen;
eine Schaltung zum Anpassen des siebten und achten Akkumulationsergebnisses an das fünfte und sechste Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird; und
eine Schaltung zum Anpassen des fünften und sechsten Akkumulationsergebnisses an das siebte und achte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.
Gemäss der vorliegenden Erfindung wird, in einem dritten Aspekt, eine digitale Signalaufzeichnungsvorrichtung zum Umwandeln von jeweils sukzessive ausgegebenen n-Bit- Informationswörtern zu einem entsprechenden (n+1)-Bit-Kanalwort und zum Aufzeichnen der umgewandelten Wörter als digitale Information in einer von parallelen Spuren auf einem magnetischen Aufzeichnungsmedium geschaffen, wobei die Vorrichtung umfasst:
einen Eingabeanschluss zum Empfangen der sukzessive ausgegebenen n-Bit- Informationswörter in Parallelbitform;
eine Schaltung zum Einfügen eines "0"-Bits in jedes der empfangenen n-Bit- Informationswörter und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes, eine Schaltung zum Einfügen eines "1 "-Bits in jedes der empfangenen n-Bit- Informationswörter und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationswortes, wobei das zweite (n+1)-Parallelbit-Informationswort gleichzeitig mit dem ersten (n+1)- Parallelbit-Informationswort ausgegeben wird, das aus dem selben n-Bit-Informationswort erzeugt wird;
einen ersten Vorcodierer zum Codieren jedes ersten (n+1)-Parallelbit-Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)-Parallelbit-Kanalwort umzuwandeln;
einen zweiten Vorcodierer zum Codieren jedes zweiten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln;
einem Steuersignalerzeuger zum Analysieren von Frequenzeigenschaften der (n+1)-Bit- Kanalwörter und zum Erzeugen eines Auswahlsteuersignals zum Auswählen des Kanalwortes mit der gewünschten Frequenzeigenschaft auf der Basis des analysierten Spektrums; und
eine Aufzeichnungseinrichtung zum Aufzeichnen des ersten oder zweiten (n+1)- Parallelbit-Kanalwortes, das aus dem ersten oder zweiten Vorcodierer ausgegeben wird und durch das Steuersignal aus dem Steuersignalerzeuger für die Aufzeichnung ausgewählt wird, als Seriellbit-Kanalwort auf einer der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, dadurch gekennzeichnet, dass
die Schaltung zum Einfügen eines "0"-Bits in jedes empfangene n-Bit-Informationswort und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes mit einer Informationswortrate betrieben wird, die um einen Faktor von (n+1) langsamer ist als die Rate eines Systemtakts;
die Schaltung zum Einfügen eines "1"-Bits in jedes empfangene n-Bit-Informationswort und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationsworts mit einer zweiten Informationswortrate betrieben wird;
der erste Vorcodierer zum Codieren jedes ersten (n+1)-Parallelbit-Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)-Parallelbit-Kanalwort umzuwandeln, mit einer Kanalwortrate betrieben wird, die um einen Faktor von (n+1) langsamer ist als die Rate des Systemtakts;
der zweite Vorcodierer zum Codieren jedes ersten (n+1)-Parallelbit-Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)-Parallelbit-Kanalwort umzuwandeln, mit derselben Kanalwortrate betrieben wird, und dass die Vorrichtung weiterhin umfasst:
eine erste Zeitkomprimierungseinrichtung zum Umwandeln der aus dem ersten Vorcodierer ausgegebenen ersten Information-(n+1)-Parallelbit-Kanalwörter zu entsprechenden zeitkomprimierten ersten (n+1)-Seriellbit-Kanalwörtern in Übereinstimmung mit einem beschleunigten Takt mit einer Frequenz, die ein Vielfaches der Frequenz des Systemtakts ist;
eine zweite Zeitkomprimierungseinrichtung zum Umwandeln der aus dem zweiten Vorcodierer ausgegebenen zweiten Information-(n+1)-Parallelbit-Kanalwörter zu entsprechenden zeitkomprimierten zweiten (n+1)-Seriellbit-Kanalwörtern in Übereinstimmung mit dem beschleunigten Takt; und
den Steuersignalerzeuger zum Auswählen einer vorgeschriebenen Spektralempfindlichkeit für die eine der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, zum Korrelieren einer Spektralempfindlichkeit für jedes der zeitkomprimierten Seriellbit-Kanalwörter mit der vorgeschriebenen Spektralempfindlichkeit, um ein entsprechendes Korrelationsergebnis zu erzeugen, und zum Vergleichen der Amplituden jedes gleichzeitig erzeugten entsprechenden Korrelationsergebnisses, um ein Steuersignal zu erzeugen, das eines der genannten aus dem ersten oder zweiten Vorcodiecer ausgegebenen (n+1)-Bit-Kanalwörter auswählt, dessen Spektralempfindlichkeit besser mit der vorgeschriebenen Spektralempfindlichkeit korreliert, um den digitalen Summenwert der ausgewählten der (n+1)-Bit-Kanalwörter zu steuern, um ein beabsichtigtes Muster als Zeitfunktion vorzusehen.
In geeigneter Weise umfasst die Aufzeichnungsvorrichtung:
eine Parallel-zu-seriell-Signalumwandlungseinrichtung zum Umwandeln von jedem in paralleler Form aus dem ersten und zweiten Vorcodierer ausgegebenen ersten und zweiten (n+1)-Bit-Kanalwort zu entsprechenden (n+1)-Seriellbit-Kanalwörtern, die in Übereinstimmung mit dem Systemtaktsignal erzeugt werden; und
einen Auswahlschalter, der in Reaktion auf das Steuersignal für die Aufzeichnung auf einer der parallelen Spuren des magnetischen Aufzeichnungsmediums, auf dem gegenwärtig aufgezeichnet wird, eines der entsprechenden (n+1)-Seriellbit-Kanalwörter auswählt, die in Übereinstimmung mit dem Systemtaktsignal erzeugt werden.
In einer digitalen Signalaufzeichnungsvorrichtung, die eine I-NRZI-Modulation zum Aufzeichnen verwendet, kann das Erfordernis für eine intermittierende Lese- oder intermittierende Schreib-Puffer-Speicherung, zugeordnet dazu, durch bevorzugte Ausführungsformen der Erfindung eliminiert werden. Das Vorcodieren, verwendet dazu, um die Code zu erzeugen, die die Erzeugung einer I-NRZI-Modulation steuern, wird auf einer Seriell-Wort-, Parallelbit-pro-Wortbasis durchgeführt. Die Vorcodierer sind modifiziert, um ein Vorcodieren auf einer beschleunigten Basis unter Verwendung einer Ripple-Through-Integration der alternierenden, aufeinanderfolgenden Bits, verwendet dazu, um jedes Kanalwort zu bilden, durchzuführen. Die Vorcodierer erzeugen dann (n+1)-Parallelbit-Kanalworte unter einer Kanalwortrate langsamer um einen Faktor von (n+1) als die Rate eines Systemtakts. Dies belässt zusätzliche Zeit während jedes Kanalwortintervalls, um einen Entscheidungsvorgang auszuführen, der bestimmt, welches der Kanalworte zum Aufzeichnen ausgewählt werden soll. Dabei ist auch ausreichende, zusätzliche Zeit vorhanden, um einen darauffolgenden Aktualisierungsvorgang abzuschliessen, in dem Vorcodierungsinformationen, gespeichert in dem Vorcodierer, die nicht das ausgewählte Kanalwort erzeugten, geändert werden, um mit Vorcodierungsinformationen, gespeichert in dem Vorcodierer, übereinzustimmen, die das ausgewählte Kanalwort erzeugten. Die Seriellwort-, Parallelbit- Kanalworte von den Vorcodierern, die dazu ausgewählt werden, um auf dem magnetischen Aufzeichnungsmedium aufgezeichnet zu werden, werden in ein Seriellbit-Format umgewandelt, mit einer Bitrate gleich zu derjenigen des Systemtaktes für die I-NRZI- Modulation, die aufgezeichnet werden soll. Die Seriellwort-, Parallelbit-pro-Wort-Codefolge von den Vorcodierern werden in ein Seriellbit-Format mit einer effektiven Bitrate umgewandelt, die wesentlich höher als diejenige des Systemtaktes ist, um ein Signal zum Ausführen der Entscheidungs- und Aktualisierungsvorgänge in einer zeitabgestimmten Art und Weise zu erzielen.
In bestimmten, bevorzugten Ausführungsformen der Erfindung sind die Kanalworte von den Vorcodierern jeweils in zwei Komponenten-Unterworte oder unterteilte Kanalworte separiert, wenn sie in ein Seriellbit-Format umgewandelt werden, um zwei parallele Bitfolgen zu bilden, von denen jede eine Bitrate besitzt, die dieselbe wie der Systemtakt ist, der dazu verwendet ist, um die I-NRZI-Modulation, die aufgezeichnet werden soll, zu kontrollieren. Die zwei parallelen Bitfolgen liefern einen Eingang für die Berechnungen, die durchgeführt werden, um zu bestimmen, welches der Kanalworte aufgezeichnet werden soll, welche Eingabe eine effektive Bitrate zweimal derjenigen des Systemtaktes besitzt. In einer alternativen, bevorzugten Ausführungsform der Erfindung werden, um Signale zu erzeugen, auf denen die Berechnungen begründet werden sollen, die durchgeführt werden zur Bestimmung, welches der Kanalworte aufgezeichnet werden soll, Kanalworte von den Vorcodierern in ein Seriellbit-Format umgewandelt, das eine Bitrate besitzt, die tatsächlich zweimal der Systemtaktrate, verwendet dazu, um die I-NRZI-Modulation, die aufgezeichnet werden soll, zu kontrollieren, ist. Die Seriellbit-Kanalworte, die eine Bitrate zweimal der Systemtaktrate haben, liefern einen Eingang für die Berechnungen, durchgeführt dazu, um zu bestimmen, welches der Kanalworte aufgezeichnet werden soll.
Die vorliegende Erfindung wird nun anhand eines Beispiels nur unter Bezugnahme auf die Zeichnungen beschrieben, die folgen, in denen:
Fig. 1 zeigt ein erläuterndes Muster zum Aufzeichnen einer seriellen Datenfolge aus Kanalworten auf angrenzenden, parallelen Spuren innerhalber der Fläche eines magnetischen Aufzeichnungsmediums;
Fig. 2A, 2B und 2C stellen Frequenzspektren dar, die den Mustern, dargestellt in Fig. 1, zugeordnet sind;
Fig. 3 zeigt ein Blockdiagramm einer digitalen Signalaufzeichnungsvorrichtung nach dem Stand der Technik, beschrieben in dem US-Patent Nr. 5,142,421;
Fig. 4 zeigt ein detailliertes Schaltungsdiagramm eines Bereichs eines verbesserten Steuersignalerzeugers für die digitale Signalaufzeichnungsvorrichtung, dargestellt in Fig. 3;
Fig. 5 stellt eines der Frequenzspektren des Musters einer seriellen Datenfolge von Kanalworten, ausgewählt durch ein Steuersignal, erzeugt von dem Steuersignalerzeuger, dargestellt in Fig. 4, dar;
Fig. 6 zeigt ein Blockdiagramm einer digitalen Signalaufzeichnungsvorrichtung, die die Erfindung verkörpert;
Fig. 7 zeigt ein Blockdiagramm einer anderen digitalen Signalaufzeichnungsvorrichtung, die die Erfindung verkörpert;
Fig. 8 zeigt ein detailliertes Blockdiagramm eines Bereichs der digitalen Signalaufzeichnungsvorrichtung der Fig. 6;
Fig. 9 zeigt ein detailliertes Schaltungsdiagramm der "0"-Bit-Einsetzeinrichtung, dargestellt in Fig. 8;
Fig. 10 zeigt ein detailliertes Schaltungsdiagramm des 2T-Vorcodierers, dargestellt in Fig. 8;
Fig. 11 zeigt ein detailliertes Schaltungsdiagramm eines Parallel-Seriell-Umwandlers, dargestellt in Fig. 8;
Fig. 12 zeigt ein Blockdiagramm des Steuersignalerzeugers, verwendet in der digitalen Signalaufzeichnungsvorrichtung der Fig. 6;
Fig. 13 zeigt ein detailliertes Schaltungsdiagramm eines PATHO in einem Bereich des Steuersignalerzeugers, dargestellt in Fig. 12;
Fig. 14A stellt die Wellenform eines Signals dar, das von dem Dreieckwellenerzeuger, dargestellt in Fig. 13, erzeugt ist;
Fig. 14B zeigt eine Datentabelle, gespeichert in einem Read-Only-Memory (ROM), zum Ausführen des Dreieckwellenerzeugers;
Fig. 15A, 15B und 15C stellen die Sinuswellen- und Rechteckwellen-Signale, verwendet in Fig. 13, dar;
Fig. 16A-16 G stellen Operationswellenformen für Blöcke des Diagramms, dargestellt in Fig. 6, dar;
Fig. 17 zeigt ein detailliertes Schaltungsdiagramm von PATHO in einem Bereich des Steuersignalerzeugers, dargestellt in Fig. 6, aufgebaut in einer Art und Weise alternativ zu derjenigen, die in Fig. 13 dargestellt ist;
Fig. 18 zeigt ein Blockdiagramm in einer noch anderen digitalen Signalaufzeichnungsvorrichtung, die die Erfindung verkörpert; und
Fig. 19A-19D stellen Operationswellenformen von Blöcken des Diagramms, dargestellt in Fig. 18, dar.
In den Blockdiagrammen sind die Blöcke der Legende "P/P" Parallel-Parallel-Umwandler zum Wandeln aufeinanderfolgender, serieller Gruppen aus Parallelbit-Daten jeweils in Parallelbit-Worte; Blöcke mit der Legende "P/S" sind Parallel-Seriell-Umwandler zum Wandeln von Parallelbit-Daten in Seriellbit-Daten; Blöcke mit der Legende "INT" sind digitale Integratoren; Blöcke mit der Legende "SQ" sind digitale Quadrierschaltungen; und Blöcke mit der Legende "L" sind Bit-Verriegelungen.
Fig. 1 stellt erläuternd dar, wie, um eine Kopf-Spurführung zu erleichtern, eine spiralförmig abtastende, digitale Aufzeichnungsvorrichtung eine serielle Datenfolge aus Kanalworten in drei spektralen Ansprech-Mustern F0, F1 und F2 auf aufeinanderfolgenden, parallelen Spuren eines magnetischen Aufzeichnungsmediums aufzeichnet. Per Übereinkunft sind die Spuren kürzer in der Länge und schräger aus der Richtung eines Bandlaufs dargestellt, als dies tatsächlich der Fall ist. Pilotsignale erscheinen in den Spektren der digitalen Signale, aufgezeichnet in der Sequenz von F0, F1, F0, F2, ..., auf den jeweiligen Spuren des magnetischen Aufzeichnungsmediums. Die Pilotsignale nehmen die Form von Vertiefungen oder Peaks bei vorgeschriebenen Frequenzen an, die in das spektrale Frequenz-Domänen-Energieansprechverhalten (Fourier-Transformation) der Signale, aufgezeichnet auf den Spuren, eingeführt sind. Wenn von irgendeiner dieser Spuren eines bestimmten Musters abgespielt wird, werden bestimmte Abweichungen des spektralen Frequenz-Domänen-Energieansprechverhaltens von erwarteten Werten ermittelt. Solche Abweichungen werden auf die Aufnahme von digitalen Signalen von den vorhergehenden und nachfolgenden Spuren zurückgeführt, um die relative Nähe des Kopfs zu der vorhergehenden Spur und zu der darauffolgenden Spur, von denen der Spurungsfehler des Kopfs bestimmt werden kann, abzuschätzen. Das dargestellte, sequentielle Muster F0, F1, F0, F2 ist nur beispielhaft, da in der Praxis die Anzahl von Mustern und die Aufzeichnungssequenz zu derjenigen der Darstellung unterschiedlich sein kann. Das US-Patent Nr. 5,142,421 beschreibt bestimmte dieser Varianten.
Die Fig. 2A, 2B und 2C stellen die Frequenzspektren von Seriellbit-Datenfolgen von Kanalworten, die Muster F0, F1 und F2, dargestellt in Fig. 1, jeweils tragen, dar. In dem Frequenzspektrum des Musters F0 sind Vertiefungen bzw. Einschnitte bei Frequenzen f1 und f&sub2; dargestellt, wo die spektrale Energie relativ klein ist. In dem Frequenzspektrum des Musters F1 ist ein Pilotsignal (Peak) bei einer Frequenz f&sub2; = ω&sub2;/2π vorhanden, wo die spektrale Energie relativ gross ist, und demzufolge ist eine Vertiefung bei der Frequenz f&sub1; = ω&sub1;/2π vorhanden, wo die spektrale Energie relativ klein ist. In dem Frequenzspektrum des Musters F2 ist eine Vertiefung bei der Frequenz f&sub1; vorhanden, wo die spektrale Energie relativ klein ist, und ein Pilotsignal (Peak) bei der Frequenz f&sub2; vorhanden, wo die spektrale Energie relativ gross ist.
Während des Abspielens bzw. Playbacks des Musters F0 wird ein Nebensprecheffekt zwischen Pilotsignalen (Peaks f&sub1; und f&sub2;) der Muster F1 und F2 benachbart der Spuren verwendet, um einen Spurungsfehler zu bestimmen. Andererseits wird, wenn der Kopf von der Mitte des Musters F0 zu dem Muster F1 abweicht, das Nebensprechen des Pilotsignals von dem Muster F1 grösser als dasjenige von dem Muster F2. Als Folge wird die Frequenzkomponente f&sub1; eines Playback-Signals grösser und die Frequenzkomponente f2 wird kleiner. Andererseits wird, wenn der Kopf von der Mitte des Musters F0 zu dem Muster F2 hin abweicht, das Nebensprechen des Pilotsignals von dem Muster F2 grösser als dasjenige von dem Muster F1. Als Folge wird, im Durchschnitt, die Frequenzkomponente f&sub2; eines Playback-Signals grösser und die Frequenzkomponente f&sub1; wird kleiner. Beim Abspielen des Musters F0 ermöglicht dann ein Vergleichen der durchschnittlichen, spektralen Energie des Playback-Signals bei Frequenzen f&sub1; und f&sub2; die Erfassung einer Abweichung einer Kopfspurführung. Unter Verwendung dieses Ergebnisses wird eine präzise Spurführung durch Kontrollieren der Höhe eines Kopfelements mit einer Spannung, angelegt an ein piezo-elektrisches Element des Kopfs, befestigt an, oder durch Steuern der Laufgeschwindigkeit des magnetischen Aufzeichnungsmediums (Band), möglich gemacht.
Fig. 3 zeigt ein Blockdiagramm einer digitalen Signalaufzeichnungsvorrichtung, die in dem US-Patent Nr. 5,142,421, herausgegeben am 25. August 1992 für Kahlman et alii, mit dem Titel "DEVICE FOR RECORDING A DIGITAL INFORMATION SIGNALS ON A RE- CORD CARRIER", offenbart ist, und das hier unter Bezug darauf eingeschlossen wird. Die schematische Konfiguration und Betriebsweise davon wird in Bezug auf das herkömmliche Verfahren zum Aufzeichnen der Muster F0, F1 und F2 beschrieben werden.
In Fig. 3 sind 8-Parallelbit-Digital-Worte über einen Eingabeanschluss 1 zu einem Parallel-zu-Seriell-(P/S)-Umwandler 2 zugeführt. Der P/S-Umwandler 2 wandelt, zum Beispiel, jede aufeinanderfolgende Gruppe von drei 8-Parallelbit-Digital-Worten in ein Einzel-24- Seriellbit-Digital-Informations-Wort, zugeführt über einen Umwandlerausgangsanschluss 3. Ein Signaleinsetzbereich 4 umfasst eine "0" Bit-Einsetzeinrichtung 4.1 und eine "1" Bit- Einsetzeinrichtung 4.2, wobei jede davon als jeweiliges Eingangssignal die Folge von 24- Seriellbit-Digital-Informations-Worten, die an dem Ausgangsanschluss 3 des P/S- Umwandlers 2 erscheinen, aufnehmen. Die "0" Bit-Einsetzeinrichtung 4.1 setzt ein Einzel- Bit-Digital-Präfix ein, das aus einer "0" besteht, vor dem signifikantesten Bit (MSB) jedes 24-Seriellbit-Informations-Worts, um ein jeweiliges 25-Seriellbit-"Positiv"-Informations-Wort zu erzeugen, das von einem Ausgangsanschluss 5 der "0" Bit-Eimsetzeinrichfiung 4.1 zugeführt ist. Die "1" Bit-Einsetzeinrichtung 4.2 setzt ein Einzel-Bit-Digital-Präfix, das aus einer "1" besteht, vor dem signifikantesten Bit (MSB) jedes 24-Seriellbit-Lnfomiations- Worts ein, um ein jeweiliges 25-Seriellbit-"Negativ"-Informations-Wort, zugeführt von einem Ausgangsanschluss 7 der "1" Bit-Einsetzeinrichtung 4.2, zu erzeugen.
Ein Codierer 6 umfasst einen Vordecodierer 6.1, der die "positiven" Informations-Worte in jeweilige 25-Seriellbit-Kanalworte, zugeführt über eine Verbindung 9, umwandelt. Der Codierer 6 umfasst weiterhin einen Vorcodierer 6.2, der die "Negativ"-Informations-Worte in jeweilige 25-Seriellbit-Kanalworte, zugeführt über eine Verbindung 11, umwandelt. In dem Rest dieser Beschreibung und' in den Ansprüchen, die dieser Beschreibung beigefügt sind, werden, um zwischen den Kanalworten, zugeführt von dem Vorcodierer 6.1, und den Kanalworten, zugeführt von dem Vorcodierer 6.2, zu unterscheiden, die Kanalworte, die von dem Vorcodierer 6.1 zugeführt sind, als "Positiv"-Informations-Kanalworte bezeichnet; und die Kanalworte, die von dem Vorcodierer 6.2 zugeführt sind, werden als "Negativ"- Informations-Kanalworte bezeichnet. Wenn die Vorcodierer 6.1 und 6.2 2T-Vorcodierer sind, veranlasst sie der Einzel Bit-Präfix-Code, zwei 25-Seriellbit-Kanalworte zu erzeugen, in denen die entsprechenden, geraden Bits dieselben sind, und die entsprechenden ungeraden Bits Bit-Komplementär sind. Ein 2T-Vorcodierer weist Zwei-Eingang-Exklusiv- ODER-Gatter und ein Zwei-Stufen-Schieberegister, eine integrierende Rückkopplungsverbindung von der Ausgangsverbindung des Exklusiv-ODER-Gatters zu einer ersten dieser Eingangs-Verbindungen, auf. Das Exklusiv-ODER-Gatter nimmt das Vorcodierer- Eingangssignal an seiner zweiten Eingangsverbindung auf, führt das Vorcodierer- Ausgangssignal an seiner Ausgangsverbindung zu und empfängt normalerweise an seiner ersten Eingangsverbindung das Vorcodierer-Ausgangssignal, verzögert 2T, durch einen Durchgang durch das Zwei-Stufen-Verschieberegister. Das Intervall T ist das Abtastintervall des Vorcodierer-Eingangssignals und das Intervall zwischen getakteten Verschiebungen von Bits durch das Zwei-Stufen-Schieberegister. Die Rückkopplungsverbindung des Exklusiv-ODER-Gatters, gebildet durch das Zwei-Stufen-Schieberegister, wird als die "integrierende Rückkopplungsverbindung" oder einfach die "Integrierverbindurig" bezeichnet. Der Vorcodierer 6.1 führt 25-Seriellbit-"Positiv"-Informations-Kanalworte über die Verbindung 9 als dessen Ausgangssignal zu; und der Vorcodierer 6.2 führt 25-Seriellbit- Negativ"-Informations-Kanalworte über die Verbindung 11 als dessen Ausgangssignal zu. Basierend auf diesen 25-Seriellbit-Kanalworten, zugeführt parallel von den Vorcodierern 6.1 und 6.2, vergleicht ein Steuersignalerzeuger 10 die jeweiligen Frequenz-Domänen- Spektral-Energie-Eigenschaften jedes Worts mit den vorgeschriebenen Spektral-Energie- Eigenschaften für die Spur, die durch die digitale Aufzeichnungseinrichtung 14 aufgezeichnet werden soll, um zu bestimmen, weiches Kanalwort am wenigsten von der vorgeschriebenen, spektralen Antwort abweicht. Der Steuersignalerzeuger 10 erzeugt ein Steuersignal CS, das dafür indikativ ist, welche Kanalworte, zugeführt von den Vorcodierern 6.1 und 6.2, am wenigsten von der vorgeschriebenen, spektralen Antwort abweicht, und sollte zum Aufzeichnen ausgewählt werden. Ein Steuersignal CS wird über eine Verbindung 17 zu dem Auswahlsteueranschluss eines Auswahlschalters 12, der das Ausgangssignal von einem der Vorcodierer 6.1 und 6.2 auswählt (verzögert durch einen Zeitkompensator 8), das am wenigsten von der vorgeschriebenen, spektralen Antwort abweicht, zur Anlegung an die Digitalbandaufzeichnungseinrichtung 14, zugeführt. Verzögerungen 8.1 und 8.2 des Zeitkompensators 8 werden benötigt, um die Zeit zu kompensieren, die für den Steuersignalerzeuger 10 notwendig ist, um ein Steuersignal CS zum Anlegen an den Auswahlschalter 12 zu erzeugen. Das Steuersignal CS wird über die Verbindung 17 zu jeweiligen Steueranschlüssen der Vorcodierer 6.1 und 6.2 zugeführt, um die Übertragung der Inhalte des Schieberegisters in dem einen der Vorcodierer 6.1 und 6.2 zu steuern, wobei der Ausgang davon zum Aufzeichnen zu dem Schieberegister in dem anderen der Vorcodierer 6.1' und 6.2 ausgewählt wird, um die Kontinuität eines Codierens zu erzielen.
Der Auswahlschalter 12 empfängt über eine Verbindung 13 den "positiven" Informationsausgangs des Vorcodierers 6.1, verzögert durch die Verzögerung 8.1; und empfängt über eine Verbindung 15 den "negativen" Informationsausgang des Vorcodierers 6.2, verzögert durch die Verzögerung 8.2. In Abhängigkeit von dem Steuersignal CS führt der Auswahlschalter 12 ein ausgewähltes eines der verzögerten Ausgangssignale der Vorcodierer 6.1 und 6.2 über eine Verbindung 19 zu der digitalen Aufzeichnungseinrichtung 14 als Eingangssignal zum Aufzeichnen zu. Eine gewisse Ratenpufferung ist erforderlich, damit die Bit-Modulation unter einer konstanten Bitrate durch die digitale Aufzeichnungseinrichtung 14 aufgezeichnet werden kann. Die Verzögerungen 8.1 und 8.2 können festgelegte Verzögerungen sein, wobei die Ratenpufferung nach dem Auswahlschalter 12 vorgesehen wird; oder alternativ können die Verzögerungen 8.1 und 8.2 First-in-First-out-(FLFO - zuerst eingegeben/zuerst ausgegeben)-Ratenpufferspeicher sein, die die notwendige Ratenpufferung liefern, zusätzlich, dass immer eine ausreichende Verzögerung geliefert wird, um die Berechnungen zum Entscheiden, welches der Ausgangssignale der Vorcodierer 6.1 und 6.2 aufgezeichnet werden soll, abzuschliessen.
Die Fig. 4 zeigt ein detailliertes Schaltungsdiagramm eines verbesserten Steuersignalerzeugers für die digitale Signalaufzeichnungsvorrichtung der Fig. 3, wie sie betrieben wird, um eine serielle Datenfolge aus Kanalworten mit einem Frequenzansprechspektrum, wie es in Fig. 5 dargestellt ist, zu erzeugen. Verglichen mit dem Spektrum des Musters f&sub1;, dargestellt in Fig. 2B, treten in dem Spektrum, das in Fig. 5 dargestellt ist, Einsenkungen auf jeder Seite von f&sub1; auf. Diese Einsenkungen zeigen an, dass die Rauschenergie des Spektrums am nächsten zu der Pilotsignalfrequenz f&sub1; reduziert wird, was zu einem erhöhten Signal-Rausch-Verhältnis für die Erfassung des Pilotsignals bei der Frequenz f&sub1; führt.
Der verbesserte Steuersignalerzeuger von Fig. 4 unterscheidet sich von demjenigen, der durch Kahlman et alii beschrieben ist, dahingehend, dass er Code-zu-Arithmetik- Auflistungseinrichtungen 10.1 und 10.2 umfasst. Die Code-zu-Arithmetik- Auflistungseinrichtung 10.1 wandelt die EINSen und die NULLen des "Positiv"- Informationsausgangs des Vorcodierers 6.1 zu arithmetischen Beschreibungen der I- NRZI-Modulation, die zwischen negativen und positiven arithmetischen Werten von ähnlicher Amplitude umschaltet und nicht durch einen direkten Term begleitet wird. Die Codezu-Arithmetik-Auflistungseinrichtung 10.2 ist ähnlich in ihrem Aufbau zu der Code-zu- Arithmetik-Auflistungseinrichtung 10.1. Die Code-zu-Arithmetik-Auflistungseinrichtung 10.2 wandelt die EINSen und NULLen des "Negativ"-Informationsausgangs des Vorcodierers 6.2 zu arithmetischen Beschreibungen der I-NRZI-Modulation, die zwischen negativen und positiven arithmetischen Werten von ähnlicher Amplitude umschaltet und nicht durch einen direkten Term begleitet wird. Anhand eines Beispiels kann jede der Auflistungseinrichtungen 10.1 und 10.2 die EINSen und NULLen, zugeführt dazu, afs ein sich änderndes Zeichen-Bit vor einer nicht sich ändernden EINS verwenden, so dass die Modulation in Zwei'er-Komplement-Arithmetik-Termen beschrieben ist.
Eine Sinus/Kosinus-Durchsichtstabelle, gespeichert in dem Read-Only-Memory (ROM), der nicht dargestellt ist, erzeugt einen komplexen Träger einer Frequenz f&sub1;, die eine Winkelfrequenz ω&sub1; besitzt und aus sin &sub1;t und cos &sub1;t Komponenten zusammengesetzt ist. Eine andere Sinus/Kosinus-Durchsichtstabelle, gespeichert in dem ROM, der nicht dargestellt ist, erzeugt einen komplexen Träger einer Frequenz f&sub2;, die eine Winkelfrequenz &sub2; besitzt und aus sin &sub2;t und cos &sub2;t Komponenten zusammengesetzt ist. Ein Dreieckwellenerzeuger 18 erzeugt ein Dreiecksignal entsprechend einem digitalen Summenwert einer vorgesehenen Frequenz (f&sub1;) der seriellen Datenfolge von Kanalworten, und ein Rechteckwellenerzeuger 38 erzeugt eine Rechteckwelle einer Frequenz f&sub1;. Der Dreieckwellenerzeuger 18 und der Rechteckwellenerzeuger 38 können auch mit Durchsichtstabellen, gespeichert in dem ROM, versehen werden. Die Erzeugung aller Systemfunktionen in dem ROM vereinfacht eine Verarbeitung der Kanalworte in einer anderen als die normale Bit- Reihenfolge.
Ein Filterschaltkreis PATHO bestimmt, wie die spektrale Energieverteilung der I-NRZI- Modulation; wenn die Erzeugung davon basierend auf einem "Positiv"-Informations- Kanalwort von dem Vorcodierer 6.1 fortfährt, von der erwünschten, spektralen Energieverteilung von einer Spur, aufgezeichnet mit einem F1 Muster, das einen Peak bei der Frequenz f&sub1; besitzt, eine Vertiefung an jeder Seite der Frequenz f&sub1; besitzt und eine Sperrfrequenz bei der Frequenz f&sub2; besitzt, abweicht. Eine Gewichtungssummierschaltung 52.1 kombiniert mit einer geeigneten Gewichtung die berechnete Abweichung von der erwünschten Sperrfrequenz bei einer Null-Frequenz und dem erwünschten Peak bei einer Frequenz f&sub1;, wie er durch eine Quadrierschaltung 22.1 geliefert wird, mit den berechneten Abweichungen von den anderen, erwünschten Merkmalen. Die berechneten Abweichungen von der Sperrfrequenz bei der Frequenz f&sub2;, wie sie für orthogonale Phasen der Frequenz f&sub2; durch Quadrierschaltungen 28.1 und 34.1 geliefert werden, werden ähnlich zueinander in der Gewichtungssummierschaltung 52.1 gewichtet. Die berechneten Abweichungen von der Vertiefung auf jeder Seite der Frequenz f&sub1;, wie sie für orthogonale Phasen der Frequenz f&sub1; durch die Quadrierschaltungen 44.1 und 50.1 geliefert sind, werden ähnlich zueinander in der Gewichtungssummierschaltung 52.1 gewichtet. Die effektive Gewichtung der Eingänge zu der Gewichtungssummierschaltung 52.1 von den Quadrierschaltungen 28.1 und 34.1 ist relativ gross verglichen mit der Gewichtung des Eingangs zu der Gewichtungssummierschaltung 52.1 von der Quadrierschaltung 22.1, da ein Fehlen einer korrekten Pilotfrequenz f&sub1; besser toleriert wird als das Vorhandensein einer nicht korrekten Pilotfrequenz f&sub2; durch die Spurungskorrekturschaltung, verwendet während einer Wiedergabe. Die effektive Gewichtung der Eingänge zu der Gewichtungssummierschaltung 52.1 von den Quadrierschaltungen 44.1 und 50.1 ist relativ klein verglichen mit der Gewichtung des Eingangs zu der Gewichtungssummierschaltung 52.1 von der Quadrierschaltung 22.1. Die Filterschaltung PATHO führt, als das gewichtete Summenausgangssignal von der Gewichtungssummierschaltung 52.1 darin, ein erstes Fehlersignal e1 zu. Die Berechnung in dem PATHO System des Betrags, um den die spektrale Energieverteilung der I-NRZI-Modulation, wenn die Erzeugung davon basierend auf einem "Positiv"- Informations-Kanalwort von dem Vorcodierer 6.1 fortfährt, von der erwünschten Sperrfrequenz bei einer Null-Frequenz und dem erwünschten Peak bei einer Peak-Frequenz f&sub1; abweicht, wird in der folgenden Art und Weise vorgegangen. Eine Integrationsschaltung 16.1 empfängt das momentane "Positiv"-Informations-Kanalwort von dem Vorcodierer 6.1, wie es zu einer arithmetischen Form durch die Code-zu-Arithmetik-Auflistungseinrichtung 10.1 konvertiert ist, und integriert es mit einem vorgespeicherten Wert. Eine Subtrahiereinrichtung 20.1 subtrahiert das Ausgangssignal des Dreieckwellenerzeugers 18 von dem Ausgang der Integrationsschaltung 16.1; und eine Quadrierschaltung 22.1 multipliziert die erhaltene Differenz mit sich selbst; und das erhaltene Quadrat wird zu dem Gewichtungssummationsnetzwerk 52.1 zugeführt, um eine Komponente des ersten Fehlersignals e1 zu liefern. Der Dreieckwellenerzeuger 18 und die Subtrahiereinrichtung 20.1 bilden eine Feststellungsschaltung zum Erfassen irgendeiner Abweichung von der vorgeschriebenen, digitalen Summe, die zum Beibehalten des erwünschten Pilotsignals benötigt wird, des digitalen Summenwerts, den die Integrationsschaltung 16.1 zuführt. Die Quadrierschaltung 22.1 berechnet die Energie dieser Abweichung.
Die Berechnung in dem PATHO System des Betrags, um den die spektrale Energieverteilung der I-NRZI-Modulation, wenn die Erzeugung davon basierend auf einem "Positiv"- Informations-Kanalwort von dem Vorcodierer 6.1 fortfährt, von der erwünschten Sperrfrequenz bei einer Frequenz f&sub2; abweicht, wird in der folgenden Art und Weise vorgenommen. Eine Multipliziereinrichtung 24.1 multipliziert den Ausgang des Vorcodierers 6.1 mit einer Sinuswellensystemfunktion sin &sub2;t einer Frequenz von f&sub2;; eine Integrationsschaltung 26.1 integriert das Produkt von dem Multiplizierer 24.1; und die Quadrierschaltung 28.1 quadriert die Integrationsergebnisse von der Integrationsschaltung 26.1 zum Anlegen an das Gewichtungssummationsnetzwerk 52.1. Ein Multiplizierer 30.1 multipliziert den Ausgang des Vorcodierers 6.1 mit einer Kosinuswellensystemfunktion cos &sub2;t einer Frequenz von f&sub2;; eine Integrationsschaltung 32.1 integriert das Produkt von dem Multiplizierer 30.1 und die Quadrierschaltung 34.1 quadriert die Integrationsergebnisse von der Integrationsschaltung 32.1 für ein Anlegen an das Gewichtungssummationsnetzwerk 52.1. (Der Ausdruck "Systemfunktion" wird in digitalen Elektroniken verwendet, um auf eine Funktion in dem analogen Bereich, der auf einer Basis abgetasteter Daten durch digitale Abtastung geschrieben ist, Bezug zu nehmen.)
Die Berechnung in dem PATHO System des Betrags, um den die spektrale Energieverteilung der I-NRZI-Modulation, wenn die Erzeugung davon basierend auf einem "Positiv"- Informations-Kanalwort von dem Vorcodierer 6.1 fortfährt, von der erwünschten Sperrfrequenz bzw. Vertiefung auf jeder Seite eines Peaks bei einer Frequenz f&sub1; abweicht, wird in der folgenden Art und Weise vorgenommen. Ein Subtrahierer 36.1 subtrahiert eine Rechteckwelle einer Frequenz f&sub1;, zugeführt durch den Rechteckwellenerzeuger 38, von dem Ausgangssignal des Vorcodierers 6.1. Der Rechteckwellenerzeuger 38 und der Subtrahierer 36.1 bilden eine Feststellungsschaltung für die Erfassung irgendeiner Abweichung von der vorgeschriebenen Rechteckwelle des "Positiv"-Informations-Seriellbit-Kanalworts, das der Vorcodierer 6.1 zuführt, wie es zu einer arithmetischen Form durch die Code-zu- Arithmetik-Auflistungseinrichtung 10.1 umgewandelt ist. Ein Multiplizierer 40.1 multipliziert das Differenzausgangssignal des Subtrahierers 36.1 mit einer Sinuswellensystemfunktion sin &sub1;t einer Frequenz von f&sub1;; eine Integrationsschaltung 42.1 integriert das Produkt von dem Multiplizierer 40.1; und die Quadrierschaltung 44.1 quadriert die Integrationsergebnisse von der Integrationsschaltung 42.1 zum Anlegen an das Gewichtungssummationsnetzwerk 52.1: Ein Multiplizierer 46.1 multipliziert das Differenzausgangssignal des Subtrahierers 36.1 mit einer Kosinuswellensystemfunktion cos &sub1;t einer Frequenz von f&sub1;; eine Integrationsschaltung 48.1 integriert das Produkt von dem Muttiplizierer 46.1 und die Quadrierschalfung 50.1 quadriert die Integrationsergebnisse von der Integrationsschaltung 48.1 für ein Anlegen an das Gewichtungssummationsnetzwerk 52.1.
Die Filterschaltung PATHI bestimmt den Betrag, um den die spektrale Energieverteilung der I-NRZI-Modulation, wenn die Erzeugung davon fortfährt, basierend auf einem "Negativ"-Informations-Kanalwort von dem Vorcodierer 6.2, von der erwünschten spektralen Energieverteilung abweicht, für eine Spur, aufgezeichnet mit dem F1 Muster, das einen Peak bei einer Frequenz f&sub1;, eine Vertiefung auf jeder Seite der Frequenz f&sub1; und eine Sperrfrequenz bei der Frequenz f&sub2; besitzt. Eine Gewichtungs-Summations-Schaltung 52.2 in der Filterschaltung PATH1 kombiniert sich mit einer geeigneten Gewichtung der berechneten Abweichung von der erwünschten Sperrfrequenz bei einer Null-Frequenz und dem erwünschten Peak bei einer Frequenz f&sub1;, wie er von einer Quadrierschaltung 22.1 geliefert wird, mit den berechneten Abweichungen von den anderen, erwünschten Merkmalen, wie sie von Quadrierschaltungen 28.2, 34.2, 44.2 und 50.2 zugeführt sind. Das Gewichtungssummationsnetzwerk 52.2 führt, als das Summenausgangssignal davon, ein zweites Fehlersignal e2 zu. Ein Komparator 54 vergleicht die Fehlersignale e1 und e2 zum Erzeugen des Steuersignals CS, zugeführt zu dem Auswahlsteueranschluss des Auswahlschalters 12, der das Kanalwort auswählt, das ein Fehlersignal eines kleineren Werts besitzt.
Die Berechnung in dem PATHI System des Betrags, um den die spektrale Energieverteilung der I-NRZI-Modulation, wenn die Erzeugung davon basierend auf einem "Negativ"- Informations-Kanalwort von dem Vorcodierer 6.2 fortfährt, von der erwünschten Sperrfrequenz bei einer Null-Frequenz und dem erwünschten Peak bei einer Frequenz f&sub1; abweicht, wird in der folgenden Art und Weise vorgenommen. Eine Integrationsschaltung 16.2 empfängt das momentane "Negativ"-Informations-Kanalwort von dem Vorcodierer 6.2, wie es in einer arithmetischen Form durch die Code-zu-Arithmetik-Auflistungseinrichtung 10.2 umgewandelt ist, und integriert es mit einem vorgespeicherten Wert. Ein Subtrahierer 20.2 subtrahiert das Ausgangssignal des Dreieckwellenerzeugers 18 von dem Ausgang der Integrationsschaltung 16.2; und eine Quadrierschaltung 22.2 multipliziert die sich ergebende Differenz mit sich selbst; und das erhaltene Quadrat wird zu dem Gewichtungssummationsnetzwerk 52.2 zugeführt, um eine Komponente des zweiten Fehlersignals e2 zu liefern. Der Dreieckwellenerzeuger 18 und der Subtrahierer 20.2 bilden einen Erfasssungschaltungkreis zum Erfassen irgendeiner Abweichung von der vorgeschriebenen, digitalen Summe, die zum Beibehalten des erwünschten Pilotsignals benötigt wird, des digitalen Summenwerts, den die Integrationsschaltung 16.2 zuführt. Die Quadrierschaltung 22.2 berechnet die Energie dieser Abweichung.
Die Berechnung in dem PATH1 System des Betrags, um den die spektrale Energieverteilung der I-NRZI-Modulation, wenn die Erzeugung davon basierend auf einem "Negativ"- Informations-Kanalwort von dem Vorcodierer 6.2 fortfährt, von der erwünschten Sperrfrequenz bei einer Frequenz f&sub2; abweicht, wird in der folgenden Art und Weise vorgenommen. Ein Multiplizierer 24.2 multipliziert den Ausgang des Vorcodierers 6.2 mit einer Sinuswellensystemfunktion sin &sub2;t einer Frequenz von f&sub2;; eine Integrationsschaltung 26.2 integriert das Produkt von dem Multiplizierer 24.1; und die Quadrierschaltung 28.2 quadriert die Integrationsergebnisse von der Integrationsschaltung 26.2 zum Anlegen an das Gewichtungssummationsnetzwerk 52.2. Ein Multiplizierer 30.2 multipliziert den Ausgang des Vorcodierers 6.2 mit einer Kosinuswellensystemfunktion cos &sub2;t einer Frequenz von f&sub2;; eine Integrationsschaltung 32.2 integriert das Produkt von dem Multiplizierer 30.2 und die Quadrierschaltung 34.2 quadriert die Integrationsergebnisse von der Integrationsschaltung 32.2 für ein Anlegen an das Gewichtungssummationsnetzwerk 52.1.
Die Berechnung in dem PATH1 System des Betrags, um den die spektrale Energieverteilung der I-NRZI-Modulation, wenn die Erzeugung davon basierend auf einem "Negativ"- Informations-Kanalwort von dem Vorcodierer 6.2 fortfährt, von der erwünschten Vertiefung auf jeder Seite eines Peaks bei einer Frequenz f&sub1;, abweicht, wird in der folgenden Art und Weise durchgeführt. Ein Subtrahierer 36.2 subtrahiert eine Rechteckwelle einer Frequenz f&sub1;, zugeführt durch den Rechteckwellenerzeuger 38, von dem Ausgangssignal des Vorcodierers 6.2. Der Rechteckwellenerzeuger 38 und der Subtrahierer 36.2 bilden eine Feststellungsschaltung zur Erfassung irgendeiner Abweichung von der vorgeschriebenen Rechteckwelle des "Negativ"-Informations-Seriellbit-Kanalworts, das der Vorcodierer 6.2 zuführt, wie es zu einer arithmetischen Form durch die Code-zu-Arifhmetik- Auflistungseinrichtung 10.2 umgewandelt ist. Der Multiplizierer 40.2 multipliziert das Differenzausgangssignal von dem Subtrahierer 36.2 mit einer Sinuswellensystemfunktion sin &sub1;t einer Frequenz f&sub1;; eine Integrationsschaltung 42.2 integriert das Produkt von dem Multiplizierer 40.2; und eine Quadrierschaltung 44.2 quadriert die Integrationsergebnisse von der Integrationsschaltung 42.2 zum Anlegen an das Gewichtungssummationsnetzwerk 52.2. Ein Multiplizierer 46.2 multipliziert das Differenzausgangssignal des Subtrahierers 36.2 mit einer Kosinuswellensystemfunktion cos &sub1; einer Frequenz f&sub1;, eine Integrationsschaltung 48.2 integriert das Produkt von dem Multiplizierer 46.2 und eine Quadrierschaltung 50.2 quadriert die Integrationsergebnisse von der Integrationsschaltung 48.2 zum Anlegen an das Gewichtungssummationsnetzwerk 52.2.
Die Betriebsweise des Steuersignalerzeugers 10, wenn das F1 Muster erzeugt wird, ist beschrieben worden. Wenn das F2 Muster erzeugt wird, wird die Betriebsweise des Steuersignalerzeugers 10 durch Transponieren von f&sub1; und f2 modifiziert, um dadurch auch 1 und 2 zu transponieren. Wenn das F0 Muster erzeugt wird, wird die Betriebsweise des Steuersignalerzeugers 10 modifiziert, was den Dreieckwellenerzeuger 18 sperrt und den Rechteckwellenerzeuger 38 sperrt. Unabhängig davon, ob das F0, F1 oder F2 Muster erzeugt werden soll, muss bestimmten Reinitialisierungs-Prozeduren auf die Entscheidung folgend gefolgt werden, die vorgenommen werden, ob ein "Positiv"-Informations- Kanalwort, geliefert durch den Vorcodierer 6.1, auszuwählen ist, oder ein "Negativ"- Informations-Kanalwort, geliefert durch den Vorcodierer 6.2, auszuwählen ist, um die I- NRZI-Modulation zu bestimmen, die aufgezeichnet werden soll. Diese Reinitialisierungs- Prozeduren sind für eine Kontinuität einer Codierung und zum Freigeben des Steuersignalerzeugers vorgesehen, um eine Basis einzurichten, von der aus eine Entscheidung vorgenommen werden kann, die sich darauf bezieht, welches des nächsten Pfads von Kanalworten für eine Aufzeichnung ausgewählt werden soll.
In Bezug auf das letztere müssen, wenn das Kanalwort, das als nächstes aufgezeichnet werden soll, bestimmt worden ist, die Inhalte der Integrationsschaltungen 16.1, 26.1, 32.1, 42.1 und 48.1 oder die Inhalte der Integrationsschaltungen 16.2, 26.2, 32.3, 42.2 und 48.2 geändert werden. Wenn das neu ausgewählte Kanalwort von einem "Negativ"- Informations-Typ ist, werden die Inhalte der Integrationsschaltungen 16.1, 26.1, 32.1, 42.1 und 48.1 geändert, um den Inhalten der Integrationsschaltungen 16.2, 26.2, 32.2, 42.2 und 48.2 jeweils zu entsprechen. Wenn das neu ausgewählte Kanalwort von einem "Positiv"- Informations-Typ ist, werden die Inhalte der Integrationsschaltungen 16,2, 26.2, 32.2, 42.2 und 48.2 geändert, um den Inhalten der Integrationsschaltungen 16,1, 26.1, 32.1, 42.1 und 48.1 jeweils zu entsprechen.
Wie zuvor angemerkt ist, müssen, wenn das Kanalwort, das als nächstes aufgezeichnet werden soll, bestimmt worden ist, Vorcodierungs-Informationen, von der "integrierenden Rückführungs-Verbindung" des einen der Vorcodierer 6.1 und 6.2, zuführend das Kanalwort, das zum Aufzeichnen ausgewählt ist, in die "integrierende Rückführungs- Verbindung" des anderen der Vorcodierer 6.1 und 6.2 transferiert werden. Wenn das Kanalwort, ausgewählt dafür, dass es als nächstes aufgezeichnet wird, von dem Vorcodierer 6.1 zugeführt wurde, werden die Inhalte des Schieberegisters in der integrierenden Rückführungs-Verbindung deren Exklusiv-ODER-Gatter zu entsprechenden Positionen in dem Schieberegister in der integrierenden Rückführungs-Verbindung des Exklusiv-ODER- Gatters in dem Vorcodierer 6.2 übertragen. Andererseits werden, wenn das Kanalwort, ausgewählt, dass es als nächstes aufgezeichnet werden soll, von dem Vorcodierer 6.2 zugeführt wurde, die Inhalte des Schieberegisters in der integrierenden Rückführungs- Verbindung deren Exklusiv-ODER-Gatter zu entsprechenden Positionen in dem Schieberegister in der integrierenden Rückführungs-Verbindung des Exklusiv-ODER-Gatters in dem Vorcodierer 6.1 übertragen.
In der Praxis ist dabei allerdings eine wesentliche Zeitverzögerung vorhanden, bevor diese Übertragung in der digitalen Signalaufzeichnungsvorrichtung nach dem Stand der Technik, beschrieben in dem US-Patent Nr. 5,142,421, abgeschlossen werden kann, wobei diese Verzögerung in den digitalen Multiplizierern, in den Integrationsschaltungen und in den Quadrierschaltungen in dem Steuersignalerzeuger 10 entsteht. Diese Verzögerung erfordert einen intermittierend geschriebenen Pufferspeicher nach dem Codierer 6, wie dies durch den Zeitkompensator 8 geliefert werden kann, und erfordert einen intermittierend gelesenen Pufferspeicher vor dem Codierer 6, wie dies durch den Parallel-zu-Seriell- Umwandler 2 geliefert werden kann. Die Anordnungen für dieses intermittierende Lesen und Schreiben eines Pufferspeichers sind, in der Praxis, schwierig, um ein Takten dafür anzuordnen, und können entsprechend der Erfindung unter Durchführen einer Vorcodierung auf einer Parallelbit-Wortbasis vermieden werden.
Wie die Fig. 6 zeigt, verbindet sich ein Eingabeanschluss 101 zum Aufnehmen seriell zugeführter 8-Parallelbit-Worte mit dem Eingabeanschluss eines Parallel-zu-Parallel-(P/P)- Umwandlers 102. Der P/P-Umwandler 102 wandelt jede aufeinanderfolgende Gruppe von drei seriellen 8-Parallelbit-Worten, zugeführt zu deren Eingabeanschluss, in drei parallele 8-Parallelbit-Digital-Worte, d. h. ein 24-Bit-Informations-Wort, und führt das umgewandelte Wort in einer Parallelbit-Form von seinem Ausgangsanschluss 103 zu:
Ein Signaleinsetzbereich 104 hängt ein Einzel-Bit-Digital-Wort-Präfix an jedes 24-Bit- Informationswort, zugeführt in Parallelbit-Form von dem Ausgangsanschluss 103 des P/P- Umwandlers 102, an. Der Signaleinsetzbereich weist eine "0" Bit-Einsetzeinrichtung 104.1 zum Anhängen eines "0" Bits als Präfix an das 24-Bit-Informations-Wort, und eine "1" Bit- Einsetzeinrichtung 104.2 zum Anhängen eines "1" Bits als Präfix an das 24-Bit- Informations-Wort auf.
Die so erhaltenen 24-Bit-Informations-Worte werden von Ausgangsanschlüssen 105 und 107 zu Vorcodierern 106.1 und 106.2 jeweils eines Codierbereichs 106 zugeführt. Für die Vorcodierer 106.1 und 106.2 werden 2T-Vorcodierervorzugsweise verwendet, um ein 25- Bit-Informations-Wort in ein 25-Bit-Kanalwort umzuwandeln. Diese 2T-Vorcodierer sind für eine Verarbeitung auf einer Parallelbit-Wortbasis geeignet und unterscheiden sich in deren Aufbau von solchen, die in dem US-Patent Nr. 5,142,421 beschrieben sind, geeignet zur Verarbeitung auf einer Seriellbit-Wortbasis. Der Aufbau dieser Vorcodierer 106.1 und 106.2, von denen jeder 25 Exklusiv-ODER-Gatter umfasst, wird im Detail weiter nachfolgend in dieser Beschreibung unter Bezugnahme auf die Fig. 8 und 1 O der Zeichnungen beschrieben, in denen der Signaleinsetzbereich 104 in den Codierbereich 106 eingeschlossen ist. Eine Vorcodierung erfordert noch, dass Bits, die später aufgezeichnet werden, basierend auf Bits bestimmt werden, die früher aufgezeichnet werden. So ist Zeit während einer Vorcodierung für eine Schnellintegration (Ripple-Through Integration) der Initialisierungs-Bits und der darauffolgenden Bits, verwendet, um jedes Kanalwort zu formen, erforderlich. Allerdings ist die Zeit, die während einer Vorcodierung für eine Schnellintegration dieser Bits erforderlich ist, nur ein Bruchteil des Kanalwort-Intervalls. Die Eingangsanschlüsse der Parallel-zu-Seriell-(PIS)-Umwandler 108.1 und 108.2 eines ersten Signalumwandlers 108 verbinden sich jeweils von Ausgangsanschlüssen 109 und 111 der Vorcodierer 106.1 und 106.2 aus; und Ausgangsanschlüsse der Umwandler 108.1 und 108.2 verbinden sich jeweils mit Eingangsanschlüssen von Verzögerungen 114.1 und 114.2 eines Zeitkompensators 114. Jeder der Umwandler 108.1 und 108.2 wandelt jedes 25-Parallelbit-Kanalwort, zugeführt dazu, in ein 25-Seriellbit-Kanalwort, zugeführt unter der Bitrate, die der I-NRZI-Modulation zugeordnet ist, aufgezeichnet auf dem magnetischen Aufzeichnungsmedium, um.
P/S-Umwandler 110.1 und 110.2 eines zweiten Signalumwandlers 110 wandeln zu einer Seriellbit-Form die ungerade numerierten Bit-Plätze jedes Kanalworts (nachfolgend bezeichnet als ein Wort eines "ungeraden Kanals") von den 25-Bit-Kanalworten, zugeführt parallel von den Vorcodierern 106.1 und 106.2 um. P/S-Umwandler 112.1 und 112.2 eines dritten Signalumwandlers 112 wandeln in eine Seriellbit-Form die gerade numerierten Bit- Stellen jedes Kanalworts (nachfolgend bezeichnet als ein Wort eines "geraden Kanals") von den 25-Bit-Kanalworten, zugeführt parallel von den Vorcodierern 106.1 und 106.2 jeweils um.
Festgelegte Verzögerungen, erzeugt durch Verzögerungselemente 114.1 und 114.2 eines Zeitkompensators 114, kompensieren die Zeit, die durch einen Steuersignalerzeuger 116 benötigt wird, um ein Steuersignal zu erzeugen, das einem Auswahlschalter 118 anzeigt, welche der Kanalworte, jeweils erzeugt durch die Vorcodierer 106.1 und 106.2 und verzögert durch die Verzögerungselemente 114.1 und 114.2, zu einem Aufzeichnungsbereich 120 auszuwählen sind.
Der Steuersignalerzeuger 116 erzeugt erste, zweite und dritte Steuersignale CS1, CS2 und CS3 auf der Basis der Kanalwort-Signale, zugeführt jeweils von den jeweiligen Ausgangsanschlüssen 117, 119, 121 und 123 der P/S-Umwandler 110.1, 110.2, 112.1 und 112.2. Die Schaltung in dem Steuersignalerzeuger 116, die entscheidet, welches der Kanalworte, erzeugt durch die Vorcodierer 106.1 und 106.2, aufgezeichnet werden soll, verarbeitet das Wort eines ungeraden Kanals, zugeführt von dem P/S-Umwandler 110.1, und das Wort eines geraden Kanals, zugeführt von dem P/S-Umwandler 11'2.1, parallel, und diese Schaltung verarbeitet auch das Wort eines ungeraden Kanals, zugeführt von dem P/S-Umwandler 110.2 und das Wort eines geraden Kanals, zugeführt von dem P/S- Umwandler 112.2, parallel zueinander. Diese parallelen Verarbeitungsprozeduren benötigen die Hälfte der Zeit, die erforderlich ist, um die Entscheidungsprozedur abzuschliessen, wobei die Berechnungen dafür unter denselben Bitraten, wie das I-NRZI-Signal, das aufgezeichnet werden soll, getaktet werden. Dementsprechend können die Berechnungen in etwas mehr als der Hälfte des Zeitintervalls zwischen Seriell-Wort-Kanal-Wort-Takten, die unter einem 25stel der Bitrate des I-NRZI-Signals, das au gezeichnet werden soll, auftreten, abgeschlossen werden. Die Zeit für diese Berechnungen, kombiniert mit der Zeit für eine Schnellintegration in den Vorcodierern 106.1 und 106.2 des Codierbereichs 106, ist ausreichend weniger als das Zeitintervall zwischen Kanalwort-Takten, um eine Menge Zeit zu erhalten, um Integratoren innerhalb des Steuersignalerzeugers 116 zu reinitialisieren und eine Initialisierung für eine Schnellintegration, die stattfinden soll, wenn das nächste serielle Wort in die Vorcodierer 106.1 und 106.2 hineingetaktet wird, einzustellen. Das erste und das zweite Steuersignal CS1 und CS2, die der Steuersignalerzeuger 116 über seine Ausgangsanschlüsse 125 und 127 zuführt, werden an die jeweiligen Steueranschlüsse der Vorcodierer 106.1 und 106.2 angelegt. Das dritte Steuersignal CS3 des Steuersignalerzeugers 116, zugeführt über dessen Ausgangsanschluss 127, wird an den Auswahlsteueranschluss des Auswahlschalters 118 angelegt.
Entsprechend dem dritten Steuersignal CS3 wählt der Auswahlschalter 118 einen Wert näher zu einer vorgesehenen Frequenz-Eigenschaft zwischen dem 25-Seriellbit-"Positiv"- Informations-Kanalwort, zugeführt durch den P/S-Umwandler 108.1, und das 25-Seriellbit- "ungerade"-Informations-Kanalwort, zugeführt durch den P/S-Umwandler 108.2, aus, und überträgt das ausgewählte Wort zu dem Aufzeichnungsbereich 120.
Reduktionen können in der digitalen Signalaufzeichnungsvorrichtung in der Fig. 6 vorgenommen werden. Entsprechende Bit-Stellen der Worte des geraden Kanals, zugeführt parallel von den Vorcodierern 106.1 und 106.2, sind identisch, wenn sie von einem 2T Typ sind, und Einzel-Bit-Präfizes werden verwendet, so dass einer der P/S-Umwandler 112.1 und 112.2 entbehrlich ist, und das Signal, zugeführt von seinem Ausgangsanschluss zu dem Steuersignalerzeuger 116, kann anstelle davon von dem Ausgangsanschluss des verbleibenden einen der Umwandler 112.1 und 112.2 zugeführt werden. Wenn die Vorcodierer 106.1 und 106.2 von einem 2T Typ sind und Einzel-Bit-Präfizes verwendet werden, sind entsprechende Bit-Stellen der Worte des ungeraden Kanals, die sie parallel zuführen, Bit-Komplemente zueinander, sodass einer der P/S-Umwandler 110.1 und 110.2 entbehrlich ist, und das Signal, zugeführt von seinem Ausgangsanschluss zu dem Steuersignalerzeuger 116, kann anstelle davon durch die Bit-Komplementärbildung des Signals von dem Ausgangsanschluss des verbleibenden einen der Umwandler 110.1 und 110.2 zugeführt werden.
Fig. 7 zeigt ein Blockdiagramm einer anderen Ausführungsform der digitalen Signalaufzeichnungsvorrichtung der vorliegenden Erfindung. In der Zeichnung bezeichnen dieselben Bezugszeichen dieselben Bauelemente wie diejenigen der Vorrichtung der Fig. 6. Dementsprechend werden die Konfiguration und die Operation, die dieselben sind, nicht erneut beschrieben werden. Wie die Fig. 7 zeigt, sind Ausgangsanschlüsse 117', 119', 121' und 123' des ersten Signalumwandlers 108 direkt mit den Eingangsanschlüssen eines modifizierten Steuersignalerzeugers 116' verbunden, so dass der zweite und der dritte Signalumwandler 110 und 112 der Fig. 6 von der Schaltung eliminiert sind.
In dem Betrieb der Fig. 7 führt, auf das 25-Parallelbit-"Positiv"-Informations-Kanalwort, zugeführt von dem Vorcodierer 106.1 ansprechend, ein P/S-Umwandler 108.3 innerhalb des ersten Signalumwandlers 108 erste bis dreizehnte Bits des Kanalworts (nachfolgend bezeichnet als die "voranführende Bit-Gruppe") über einen Ausgangsanschluss 117' zu dem Steuersignalerzeuger 116' zu. Zur selben Zeit führt der P/S-Umwandler 108.3 das erste bis zwölfte dieser Bits zu, er führt auch vierzehnte bis fünfundzwanzigste Bits des Kanalworts (nachfolgend bezeichnet als die "nachlaufende Bit-Gruppe") über einen Ausgangsanschluss 121' zu dem Steuersignalerzeuger 116' zu.
Auf das 25-Parallelbit-"Negativ"-Informations-Kanalwort ansprechend, zugeführt von dem Vorcodierer 106.2, führt ein P/S-Umwandler 108.4 innerhalb des ersten Signalumwandlers 108 erste bis dreizehnte Bits des Kanalworts (nachfolgend als eine "voranführende Bit- Gruppe" bezeichnet) über einen Ausgangsanschluss 119' zu dem Steuersignalerzeuger 116' zu. Während derselben Zeit führt der P/S-Umwandler 108.4 auch vierzehnte bis fünf- undzwanzigste Bits des Kanalworts (nachfolgend bezeichnet als die "nachlaufende Bit- Gruppe" bzw. die "abschliessende Bit-Gruppe") über den Ausgangsanschluss 123' zu dem Steuersignalerzeuger 116' zu.
Der modifizierte Steuersignalerzeuger 116' führt dieselben, allgemeinen Berechnungen wie der Steuersignalerzeuger 116 durch, allerdings in einer etwas unterschiedlichen Reihenfolge, was Modifikationen der Filterschaltung der Fig. 4 in Bezug auf den Dreieckwellenerzeuger 18, den Rechteckwellenerzeuger 38 und den Sinus- und Kosinussignalwellenerzeuger erfordert. Diese Modifikationen können leicht durch einen Fachmann auf dem Fachgebiet eines Digital-System-Designs vorgenommen werden. Dies ist insbesondere dort der Fall, wo diese Erzeuger unter Verwendung eines Read-Only-Memory (ROM) ausgeführt werden, da die Reihenfolge des sequentiellen Lesens der Abtastwerte jeder der verschiedenen Systemfunktionen leicht permutiert wird.
Fig. 8 zeigt ein detailliertes Blockdiagramm der "0" Bit-Einsetzeinrichtung 104.1, des Vorcodierers 106.1 und der P/S-Umwandler 108.1, 110.1 und 112.1, wobei jeder davon in Fig. 6 dargestellt ist. Wie Fig. 8 zeigt, ist die "0" Bit-Einsetzeinrichtung 104.1 aus 2b Verriegelungen 104.a bis 104.y aufgebaut. Ein "0" Bit wird an die Verriegelung 104.a angelegt, die das signifikanteste Bit speichert, und zwar entsprechend einem Systemtakt (CLOCK 1) und ein Lade-Befehlssignal LOAD. Die verbleibenden Verriegelungen 104.b bis 104.y empfangen das 24-Bit-Informationswort, zugeführt parallel von dem Ausgangsanschluss 103 des P/P-Umwandlers 102.
Wie in Fig. 9 dargestellt ist, die ein detailliertes Schaltungsdiagramm der "0" Bit- Einsetzeinrichtung 104.1 zeigt, ist jede der 25 Verriegelungen aus einem D-Flip-Flop, zwei UND-Gattern und einem ODER-Gatter aufgebaut. Im Betrieb des Einsetzbereichs 104.1 werden, wenn das LOAD Befehlssignal logisch hoch ist, ein "0" Bit, angelegt an den Datenanschluss der Verriegelung 104.a, und das 24-Bit-Informations-Wort, zugeführt von dem P/P-Umwandler 102, verriegelt und von den Q-Ausgängen der jeweiligen D-Flip- Flops zugeführt. Wenn das LOAD Befehlssignal logisch niedrig ist, behalten die Verriegelungen den Ausgang jedes D-Flip-Flops bei.
Die ersten Eingangsanschlüsse der XOR-Gatter 106.a bis 106.y des Vorcodierers 106.1, dargestellt in Fig. 8, werden jeweils mit den jeweiligen Ausgangsanschlüssen der Verriegelungen 104.a bis 104.y der "0" Bit-Einsetzeinrichtung 104.1 verbunden. Die zweiten Eingänge der XOR-Gatter 106.a und 106.b werden auf die jeweiligen Ausgänge der Verriegelungen 106.3 und 106.4 festgelegt. Die jeweiligen Ausgänge der XOR-Gatter 106.a bis 106.w verbinden die zweiten Eingänge der XOR-Gatter 106.e bis 106.y. Die Ausgänge der XOR-Gatter der Verriegelungen 906.x und 106.y werden mit den jeweiligen Eingängen der Verriegelungen 106.3 und 106.4 verbunden.
Die Betriebsweise des Vorcodierers 106 wird nachfolgend erläutert.
Das zweite, am wenigsten signifikante Bit von dem vorhergehenden Kanalwort und das MSB (hier das eingesetzte "0" Bit) des momentanen 25-Bit-Kanalworts werden an das XOR-Gatter 106.a angelegt. Das am wenigsten signifikante Bit (LSB) von dem vorhergehenden Kanalwort und das zweite MSB Bit (hier das erste Bit der Eingangs-Daten) des momentanen 25-Bit-Kanalworts werden an das XOR-Gatter 106.b angelegt. Der Ausgang des XOR-Gatters 106.a und das zweite Bit der Eingangs-Daten werden zu dem XOR- Gatter 106.c zugeführt. Der Ausgang des XOR-Gatters 106.b und das dritte Bit der Eingangs-Daten werden zu dem XOR-Gatter 106.d zugeführt.
Die XOR-Gatter 106.e bis 106.y codieren die verbleibenden Daten des 25-Bit-Kanalworts in einer ähnlichen Art und Weise. Die Ausgänge der XOR-Gatter 106.a bis 106.y sind das 25-Bit-Kanalwort (vorcodierte Daten), zugeführt parallel von dem Vorcodierer 106.1.
Fig. 10 zeigt ein detailliertes Schaltungsdiagramm der Verriegelungen 106.3 und 106.4 des Vorcodierers 106.1. Wie die Fig. 10 zeigt, wird, wenn das LOAD Signal logisch hoch ist, das Ausgangssignal 24 des XOR-Gatters 106.x, zugeführt zu dem Datenanschluss eines D-Flip-Flops D2 über Gatter G8 und G9, an das zweite LSB 24' des vorhergehenden Kanalworts angelegt, und zwar an den zweiten Eingang des XOR-Gatters 106.a der Fig. 8 entsprechend dem Systemtaktsignal (CLOCK 1). Simultan wird das Ausgangssignal 25 des XOR-Gatters 106.y, angelegt an den Datenanschluss eines D-Flip-Flops D1 über Gatter G2, G3, G5 und G6, zugeführt als das LSB 25' des vorhergehenden Kanalworts, an dem zweiten Eingabeanschluss des XOR-Gatters 106.b der Fig. 8 entsprechend dem Systemtaktsignal (CLOCK 1) angelegt. Während das LOAD Befehlssignal niedrig ist (und bis dieses zu hoch übergeht), werden die Q-Ausgänge der D-Flip-Flops D1 und D2 beibehalten.
Da der Ausgang des D-Flip-Flops D1 dem Einfluss des ersten Steuersignals CS1, zugeführt von dem ersten Steuersignalausgangsanschluss 125 des Steuersignalerzeugers 115, dargestellt in Fig. 6, unterworfen wird, falls das erste Steuersignal CS1 hoch ist, wird der Ausgang 25 des XOR-Gatters 106.y zu dem Gatter G2 ohne Änderung zugeführt. Falls das erste Steuersignal CS1 niedrig ist, wird der Ausgang des XOR-Gatters 106.y komplementiert.
Zum Beispiel ist, wenn der Ausgang 25 des XOR-Gatters 106.y logisch hoch ist und das erste Steuersignal CS1 logisch niedrig ist, der Ausgang des D-Flip-Flops D1 niedrig. Wenn das erste Steuersignal CS1 und der Ausgang 25 beide hoch sind, ist der Ausgang des D- Flip-Flops D1 hoch.
Falls das erste Steuersignal CS1 logisch hoch ist, was anzeigt, dass das "Positiv"- Informations-Kanalwort ausgewählt ist, bleibt der Anfangswert der Verriegelung 106.3 des Vorcodierers 106.1 unverändert. Falls das Steuersignal CS1 logisch niedrig ist, was anzeigt, dass das "Negativ"-Informations-Kanalwort ausgewählt ist, wird der anfängliche Wert der Verriegelung 106.3 des Vorcodierers 106.1 komplementiert.
Der P/S-Umwandler 108.1 der Fig. 8 empfängt die jeweiligen Ausgänge der XOR-Gatter 106.a bis 106.y parallel entsprechend dem Systemtakt und dem LOAD Befehlssignal, um dadurch die empfangenen Ausgänge als ein Seriell-25-Bit-Kanalwort zuzuführen. Fig. 8 zeigt, dass der P/S-Umwandler 108.1 aus 25 Verriegelungen 108.a bis 108.y zusammengesetzt ist, was Fig. 11 im Detail darstellt. Fig. 11 stellt jede Verriegelung so dar, dass sie aus zwei UND-Gattern und einem ODER-Gatter und einem D-Flip-Flop aufgebaut ist.
Wenn das LOAD Befehlssignal logisch hoch ist, empfangen die D-Flip-Flops jeweils den Ausgang eines entsprechenden XOR-Gatters des Vorcodierers 106.1 und führen es als den Eingang des ersten UND-Gatters der Verriegelung des nächsten, höheren Bits zu. Falls das LOAD Befehlssignal logisch niedrig ist, hält jedes D-Flip-Flop seinen Q-Ausgang, bis das LOAD Befehlssignal zu hoch übergeht. Als der abschliessende Ausgang wird ein Seriell-25-Bit-Kanalwort von dem Ausgangsanschluss 113 zugeführt.
Der P/S-Umwandler 108.3 der Fig. 7 besitzt dieselbe Konfiguration wie diejenige des P/S-Umwandlers 108.1 der Fig. 11. Allerdings ist der Unterschied derjenige, dass der Ausgangsanschluss 117' der Verriegelung 108.a und der Ausgangsanschluss 121' der Verriegelung 108.n mit dem Steuersignalerzeuger 116 gekoppelt sind.
Der P/S-Umwandler 110.1 der Fig. 8 ist aus dreizehn Verriegelungen 110.a, 110.e ..., und 110.y aufgebaut. Deren Konfiguration ist dieselbe wie diejenige der jeweiligen Verriegelungen des P/S-Umwandlers 108.1, dargestellt in Fig. 11. Auf das LOAD Befehlssignal und das Taktsignal, die simultan auftreten, ansprechend, werden Worte eines ungeraden Kanals von dem 25-Bit-Kanalwort (zugeführt parallel von dem Vorcodierer 106.1) ausgewählt, um parallel in diese dreizehn Verriegelungen 110.a, 110.c, ..., und 110.y eingeladen zu werden, so dass ein 13-Bit-ungerade-Kanalwort seriell von dem Ausgangsanschluss 117 der Verriegelung 110.a zugeführt wird.
Der P/S-Umwandler 112.1 der Fig. 8 besitzt 12 Verriegelungen 112.b, 112.d, ..., und 112.x. Deren Konfiguration ist dieselbe wie diejenige der Verriegelungen des PIS- Umwandlers 108.1, dargestellt in Fig. 11. Auf das LOAD Befehlssignal und das Taktsignal, die simultan auftreten, ansprechend, werden Worte eines geraden Kanals von dem 25-Bit-Kanalwort (zugeführt parallel von dem Vorcodierer 106.1) ausgewählt, um parallel in diese 12 Verriegelungen 112b, 112.d, ..., und 112.x hinein eingeladen zu werden, so dass ein 12-Bitgerade-Kanalwort seriell von dem Ausgangsanschluss 121 der Verriegelung 112.a zugeführt wird.
Fig. 12 zeigt ein Blockdiagramm des Steuersignalerzeugers 116, dargestellt in Fig. 6, der eine PATHO Einheit 116.1, eine PATHI Einheit 116.2, einen Detektor 116.3 und Codezu-Arithmetik-Auflistungseinrichtungen 116.4-116.7 umfasst. Die Code-zu-Arithmetik- Auflistungseinrichtung 116 : 4 wandelt die EINSen und NULLen, zugeführt von dem Ausgangsanschluss 117 des P/S-Umwandlers 110.1 der Fig. 6, zu arithmetischen Beschreibungen der NRZI-Modulation, die zwischen negativen und positiven arithmetischen Werten ähnlicher Amplitude umschaltet und durch einen direkten Term begleitet wird, wobei diese arithmetischen Beschreibungen von dem Ausgangsanschluss 117' der Code-zu- Arithmetik-Auflistungseinrichtung 116.4 zugeführt werden. Eine Code-zu-Arithmetik- Auflistungseinrichtung 116.5 wandelt die EINSen und NULLen, zugeführt von dem Ausgangsanschluss 121 des P/S-Umwandlers 110.1 der Fig. 6, zu arithmetischen Beschreibungen einer NRZI-Modulation, die zwischen negativen und positiven arithmetischen Werten einer ähnlichen Amplitude umschaltet, und wird nicht durch einen direkten Term begleitet, wobei diese arithmetischen Beschreibungen von dem Ausgangsanschluss 121' der Code-zu-Arithmetik-Auflistungseinrichtung 116.5 zugeführt werden. Eine Code-zu- Arithmetik-Auflistungseinrichtung 116.6 wandelt die EINSen und die NULLen, zugeführt von dem Ausgangsanschluss 119 des P/S-Umwandlers 110.2 der Fig. 6, zu arithmetischen Beschreibungen einer NRZI-Modulation, die zwischen negativen und positiven Arithmetik-Werten einer ähnlichen Amplitude umschaltet, und wird nicht durch einen direkten Term begleitet, wobei diese arithmetischen Beschreibungen von dem Ausgangsanschluss 119' der Code-zu Arithmetik-Auflistungseinrichtung 116.6 zugeführt werden. Eine Code-zu-Arithmetik-Auflistungseinrichtung 116.7 wandelt die EINSen und NULLen, zugeführt von dem Ausgangsanschluss 123 des P/S-Umwandlers 110.2 der Fig. 6, zu arithmetischen Beschreibungen einer NRZI-Modulation, die zwischen negativen und positiven arithmetischen Werten einer ähnlichen Amplitude umschaltet, und nicht durch einen direkten Term begleitet wird, wobei diese arithmetischen Beschreibungen von dem Ausgangsanschluss 123' der Code-zu-Arithmetik-Auflistungseinrichtung 116.6 zugeführt werden.
Der erste und der zweite Eingabeanschluss einer PATHO Einheit 116.1 verbinden sich mit den jeweiligen Ausgangsanschlüssen 117' und 121' der Code-zu-Arithmetik- Auflistungseinrichtungen 116.4 und 116.5. Ein Voreinstell-Signal-Ausgangsanschluss 137 einer PATHI Einheit 116.2 ist mit dem Voreinstell-Eingabeanschluss der PATHO Einheit 116.1 verbunden. Der Ausgangsanschluss der PATHO Einheit 116.1 zum Zuführen eines Fehlersignals e1 ist mit dem ersten Eingabeanschluss des Detektors 116.3 verbunden. Der erste und der zweite Eingabeanschluss der PATH1 Einheit 116.2 verbinden sich mit den jeweiligen Ausgangsanschlüssen 119' und 123' der Code-zu-Arithmetik- Auflistungseinrichtungen 116.6 und 116.7. Der Voreinstell-Signal-Ausgangsanschluss 135 der PATHO Einheit 116.1 ist mit dem Voreinstell-Eingabeanschluss der PATH1 Einheit 116.2 verbunden. Der Ausgangsanschluss der PATHI Einheit 116.2 zum Zuführen eines Fehlersignals e2 ist mit dem zweiten Eingabeanschluss des Detektors 116.3 gekoppelt. Der erste und der zweite Steuersignalausgangsanschluss 125 und 127 des Detektors 116.3 sind mit den jeweiligen Steueranschlüssen der Vorcodierer 106.1 und 106.2 der Fig. 6 und mit den jeweiligen Steueranschlüssen der Einheiten 116.1 und 116.2 verbunden. Der dritte Steuersignalausgangsanschluss 129 ist mit dem Auswahlsteueranschluss des Auswahlschalters 118 verbunden.
Fig. 13 zeigt ein detailliertes Diagramm der PATHO Einheit 116.1 des Steuersignalerzeugers, dargestellt in Fig. 12. Der erste und der zweite Eingabeanschluss der PATHO Einheit 116.1 verbinden sich mit jeweiligen Ausgangsanschlüssen 117' und 121' der Code-zu- Arithmetik-Auflistungseinrichtungen 116.4 und 116.5 von Fig. 12, um jeweilige Zwei'er- Komplementär-Zahlen, die für eine I-NRZI-Modulation beschreibend sind, aufzunehmen, die als Eingangssignal durch arithmetische Elemente 122, 124, 134, 138, 146, 150, 158 und 174 verwendet werden. Die Einheit 116.1 ist aus den Integrationsschaltungen 122, 124 über eine Quadrierschaltung 132 zum Bilden eines Pilotsignals bei einer vorgesehenen Frequenz (hier f&sub1;) auf dem Frequenzspektrum der 25-Bit-Seriell-Datenfolge aufgebaut, während gleichzeitig eine Sperrfrequenz bei einer Null-Frequenz gebildet wird, die Multiplizierer 134, 138 über eine Quadrierschaltung 156 zum Bilden einer Sperrfrequenz bei einer vorgesehenen Frequenz (hier f&sub2;), die Subtrahierer 158, 174 über eine Quadrierschaltung 188 zum Formen von Vertiefungen an den Säumen bzw. Rändern des Pilotsignals (f&sub1;) und ein Gewichtungssummationsnetzwerk 190 zum Aufsummieren der Ausgänge der Quadrierschaltungen 132, 144, 156, 172 und 188 aufgebaut, um dadurch ein Fehlersignal e1 zu erzeugen.
Der ungerade Kanalwort-Eingang von dem Ausgangsanschluss 117' und der gerade Kanalwort-Eingang von dem Ausgangsanschluss 121' werden zu einem Wert addiert (der digitale Summenwert des vorhergehenden 25-Bit-Kanalworts), zuvor gespeichert in jeweiligen Integrationsschaltungen 122 und 124. Die jeweiligen Ausgänge der Integrationsschaltungen 122 und 124 werden in einem Addierer 126 aufaddiert und dann zu dem ersten Eingabeanschluss des Subtrahierers 130 zugeführt.
Ein Dreieckwelllenerzeuger 128 ist aus einem ROM aufgebaut und erzeugt ein Dreieckwellensignal entsprechend dem digitalen Summenwert (DSV) der Seriell-Datenfolge von Kanalworten, die für eine vorgeschriebene Frequenz (hier f1) beschreibend sind, entsprechend der fundamentalen Frequenzkomponenten des Dreieckwellensignals. Wenn das Signal, erzeugt von dem ROM, eine Dreieckwelle einer Frequenz f1 (zum Beispiel 1190T), wie dies in Fig. 14A dargestellt ist, ist, werden 8-Bit-Daten (zum Beispiel 90A bis 90L) unter Verwendung von 5-Bit-Adressen gespeichert, die für Werte Null bis sechzehn in der ROM-Tabelle, dargestellt in Fig. 14B, indikativ sind. Der Subtrahierer 130 subtrahiert den Ausgang des Dreieckwellenerzeugers 128 von dem Ausgang des Addierers 126. Der Differenzwert wird in der Quadrierschaltung 132 quadriert und an das Gewichtungssummationsnetzwerk 190 angelegt. Der Dreieckwellenerzeuger 128 und der Subtrahierer 130 schaffen eine Feststellungsschaltung zum Erfassen irgendeiner Abweichung von der vorgeschriebenen digitalen Summe, die zum Beibehalten des erwünschten Pilotsignals benötigt wird, des digitalen Summenwerts, den der Addierer 126 zuführt; und die Quadrierschaltung 132 berechnet die Energie dieser Abweichung. Diese Berechnungen sind zu implementieren, wobei eine Sperrfrequenz bei f = 0Hz (mit anderen Worten die DC- Komponente) gebildet wird und ein Pilotsignal bei der Frequenz f&sub1; gebildet wird. Berechnungen werden auch vorgenommen, um die Einführung einer Sperrfrequenz bei einer Frequenz f&sub2;( &sub2;/&sub2;π) durch Erzeugen von Summandeneingangssignalen zum Anlegen an das Gewichtungssummationsnetzwerk 190 auszuführen, immer wenn dort eine Energie bei der Frequenz in dem Spektrum des "Positiv"-Informations-Kanalworts, zugeführt durch den Vorcodierer 106.1, vorhanden ist. Dies wird wie folgt vorgenommen.
Ein Multiplizierer 134 multipliziert die Worte eines ungeraden Kanals durch ein ungerades Sinussignal 0_sin &sub2;t, und das sich ergebende Produkt wird in einer Integrierschaltung 136 integiert. Ein Multiplizierer 138 multipliziert die Worte eines geraden Kanals mit einem geraden Sinussignal e_sin &sub2;t, und das sich ergebende Produkt wird in einer Integrationsschaltung 140 integriert. Die Integrationsergebnisse von den Integrationsschaltungen 136 und 140 werden in einem Addierer 142 addiert. Die sich ergebende Summe wird in der Quadrierschaltung 144 quadriert, und das sich ergebende Quadrat wird an das Gewichtungssummationsnetzwerk 190 angelegt.
Ein Multiplizierer 146 multipliziert die Worte des ungeraden Kanals mit einem ungeraden Kosinussignal o_cos &sub2;t, und das sich ergebende Produkt wird in einer Integrationsschaltung 148 integriert. Die Worte des geraden Kanals und das gerade Kosinussignal e_cos &sub2;t werden miteinander in einem Multiplizierer 150 multipliziert und das sich ergebende Produkt wird in einer Integrationsschaltung 152 integriert. Ein Addierer 154 summiert die Integrationsergebnisse von den Integrationsschaltungen 148 und 152 auf. Der aufsummierte Wert wird durch die Quadrierschaltung 156 quadriert und das sich ergebende Quadrat wird als Summand zu dem Gewichtungssummationsnetzwerk 190 zugeführt.
Ein ROM (nicht dargestellt) erzeugt einen Sinussignaleingang zum Anlegen an die Multiplizierer 134 und 138. Die Sinus-Tabelle, gespeichert in dem ROM; wird in eine Ungerade- Abtast-Sinus-Tabelle und eine Gerade-Abtast-Sinus-Tabelle unterteilt. Wenn die Wellenform des Sinussignals zum Beispiel 1/60T für eine Frequenz f&sub2; ist, wie dies in Fig. 15A dargestellt ist, wird eine Periode des Sinussignals in sechzig Adressen unterteilt, und Daten, entsprechend zu der Amplitude eines abgetasteten Sinussignals, werden in jeder Adresse der Sinus-Tabelle gespeichert. Daten entsprechend den ungeraden Adressen des abgetasteten Sinussignals werden in der ungeraden Abtast-Sinus-Tabelle gespeichert. Die gerade Abtast-Sinus-Tabelle speichert Daten entsprechend den geraden Adressen des abgetasteten Sinussignals. Wie in Fig. 15B dargestellt ist, werden die Punkte entsprechend zu Bits (angezeigt durch Punkte) alternativ ungerade Adressen oder gerade Adressen des Sinussignals, abgetastet durch die Periode des 25-Bit-Kanalworts. In der Zeichnung zeigen die Zeichen EB (Extra-Bit) an, wo ein "0" Bit eingesetzt ist, das bedeutet, das MSB. Ähnlich kann ein Kosinussignal, zugeführt zu den Multiplizierern 146 und 150, durch einen ROM erzeugt werden, der eine ungerade Abtast-Kosinus-Tabelle und eine gerade Abtast-Kosinus-Tabelle besitzt. Wenn das Sinussignal und das Kosinussignal so ausgelegt werden, um durch einen einzelnen ROM erzeugt zu werden, wird eine Adresse, verschoben um 45º in Bezug zu dem Sinussignal, angelegt, und ein entsprechender Wert (der Kosinus) wird ausgelesen.
Eine Vertiefung wird auch in Bereichen des Frequenzspektrums, flankierend die Frequenz f&sub1; = ( &sub1;/2π), durch Erzeugen von Summanden-Eingangssignalen zum Anlegen an das Gewichtungssummationsnetzwerk 190 eingeführt, immer wenn dort eine Energie in diesen Bereichen des Frequenzspektrums des "Positiv"-Informations-Kanalworts, zugeführt durch den Vorcodierer 106.1, vorhanden ist. Dies wird wie folgt vorgenommen.
Ein Subtrahierer 158 subtrahiert, von den ungeraden Kanalworten, die ungeraden Abtastwerte eines Rechteckwellensignals (Fig. 15C), erzeugt durch einen Rechteckwellenerzeuger 160. Der Rechteckwellenerzeuger 160 und der Subtrahierer 158 bilden eine Feststellungsschaltung zum Erfassen irgendeiner Abweichung von der vorgeschriebenen Rechteckwelle des "Positiv"-Information-Seriellbit-Ungerade-Kanalworts, das der P/S- Umwandlec 110.1 zuführt, wie es zu einer arithmetischen Form durch die Code-zu- Arithmetik-Auflistungseinrichtung 116.4 umgewandelt ist. Ein Multiplizierer 162 multipliziert den Ausgang des Subtrahierers 158 mit einem ungeraden Sinussignal o_sin &sub1;t, und das sich ergebende Produkt wird in einer Integrationsschaltung 164 integriert. Ein Multiplizierer 166 multipliziert den Ausgang des Subtrahierers 158 mit einem ungeraden Kosinussignal o_cos &sub1;t, und das sich ergebende Produkt wird in einer Integrationsschaltung 168 integriert.
Ein Subtrahierer 174 subtrahiert, von den geraden Kanalworten, die geraden Abtastwerte eines Rechteckwellensignals, erzeugt durch einen Rechteckwellenerzeuger 176. Der Rechteckwellenerzeuger 176 und der Subtrahierer 174 bilden eine Feststellungsschaltung zum Erfassen irgendeiner Abweichung von der vorgeschriebenen Rechteckwelle des "Positiv"-Information-Seriellbit-Ungerade-Kanalworts, das der P/S-Umwandler 112.1 zuführt, wie es zu einer arithmetischen Form durch die Code-zu-Arithmetik-Auflistungseinrichtung 116.5 umgewandelt ist. Ein Multiplizierer 178 multipliziert den Ausgang des Subtrahierers 174 mit einem geraden Abtast-Sinussignal o_sin &sub1;t, und das sich ergebende Produkt wird in einer Integrationsschaltung 180 integriert. Ein Multiplizierer 182 multipliziert den Ausgang des Subtrahierers 174 mit einem geraden Abtast-Kosinussignal o_cosin &sub1;t, wobei das sich ergebende Produkt in einer Integrationsschaltung 184 integriert wird.
Ein Addierer 170 summiert den jeweiligen Ausgang der Integrationsschaltungen 164 und 180 auf; die sich ergebende Summe wird durch die Quadrierschaltung 172 quadriert; und das quadrierte Ergebnis wird zu dem Gewichtungssummationsnetzwerk 190 zugeführt. Ein Addierer 186 sumlert die jeweiligen Ausgänge der Integrationsschaltungen 168 und 184 auf; die sich ergebende Summe wird durch die Quadrierschaltung 188 quadriert; und das quadrierte Ergebnis wird zu dem Gewichtungssummationsnetzwerk 190 zugeführt. Dann summiert das Gewichtungssummationsnetzwerk 190 die Ausgänge der Quadrierschaltungen 132, 144, 156, 172 und 188 auf, um dadurch ein Fehlersignal e1 zu erzeugen.
Die Betriebsweise, dargestellt in Fig. 13, wird ähnlich in der PATH1 Einheit 116.2 von Fig. 12 durchgeführt.
Der Unterschied ist derjenige, daß der Steuersignaleingang zu den jeweiligen Integrationsschaltungen (nicht dargestellt) von Einheit 116.2 ein zweites Steuersignal CS2 ist, und dass das Fehlersignal e2 wird von einem Gewichtungssummationsnetzwerk (nicht dargestellt) der Einheit 116.2 erzeugt wird. Wenn die Vorcodierer 106.1 und 106.2 von dem 2T Typ sind, sind bestimmte Berechnungen, ausgeführt in dem PATHO und in dem PATH1 vor Integrationsprozeduren, in ihrer Art ähnlich, was eine gewisse gemeinsame Teilung von Hardware, falls dies erwünscht ist, ermöglicht. Das Fehlersignal e1 ist dafür indikativ, wieviel das DSV in der Serielldatenfolge, gebildet durch ein nächstes Auswählen des "Positiv"-Informationsworts, von diesem vorgeschriebenen DSV abweicht; und das Fehlersignal e2 ist dafür indikativ, wieviel das DSV in der Serielldatenfolge, gebildet durch nächstes Auswählen des "Negativ"-Informationsworts, von dem vorgeschriebenen DSV abweicht. Wenn das Fehlersignal e1 kleiner als das Fehlersignal e2 ist, wird das "Positiv"- Informationswort von dem Vorcodierer 106.1 zum Aufzeichnen ausgewählt werden. Falls das Fehlersignal e2 kleiner als das Fehlersignal e1 ist, wird das "Negativ"-Informationswort von dem Vorcodierer 106.2 zum Aufzeichnen ausgewählt werden. Falls die Fehlersignale e1 und e2 ähnlich sind, ist es bevorzugt, das "Positiv"-Informationswort von dem Vorcodierer 106.1 auszuwählen.
Der Detektor 116.3 von Fig. 12 umfaßt einen Komparator, der den kleineren Wert zwischen Fehlersignalen e1 und e2 auswählt, und das dritte Steuersignal CS3 zuführt. Der Komparator ist typischerweise als ein Zwei'er-Komplement-Subtrahierer, Fehlersignale e1 und e2 mit "0" Bit-Vorzeichenerweiterungen als Minuend und Subtrahend aufnehmend, gebildet, wobei das Vorzeichen-Bit der sich ergebenden Differenz als das dritte Steuersignal CS3 verwendet wird. Das dritte Steuersignal CS3 bestimmt, welches des ersten und des zweiten Steuersignals CS1 und CS2 zu einer Zeit nahe zu dem Ende des Kanalwortintervalls erzeugt werden wird.
Entsprechend dem ersten und dem zweiten Steuersignal CS1 und CS2, erzeugt von dem Detektor 116.3 der Fig. 12, das bedeutet, wenn das erste Steuersignal CS1 hoch ist und das zweite Steuersignal CS2 niedrig ist, wird PATH0, das ein Fehlersignal e1 besitzt, ausgewählt, so daß die Werte der jeweiligen Integrationsschaltungen von PATH1 durch die Werte, gespeichert in den jeweiligen Integrationsschaltungen 122, 124, 136, 149, 148, 152, 164, 168, 182 und 184 entsprechend zu PATHO, dargestellt in Fig. 13, über einen Vorabeinstell-Ausgangsanschluss 131 ersetzt werden.
Die Fig. 16A -16 G sind Operationswellenformdiagramme von Blöcken, dargestellt in Fig. 6.
Die Fig. 16A stellt die Ausgangswellenform des P/S-Umwandlers 108.1 des ersten Umwandlers 108 zum Wandeln des "Positiv"-Information-25-Parallelbit-Kanalworts, zugeführt von dem Codierbereich 106, in ein 25-Seriellbit-Kanalwort entsprechend dem Systemtakt (CLOCK1), dargestellt in Fig. 16D, dar. Fig. 16B stellt die Ausgangswellenform des P/S- Umwandlers 110.1 des zweiten Umwandlers 110 zum Aufnehmen des "Positiv"- Infiormation-25-Parallelbit-Kanalworts von dem Codierbereich 106 und zum seriellen Zuführen nur der Worte eines ungeraden Kanals, ausgewählt davon, wie dies entsprechend dem Systemtakt getaktet ist, dar (Fig. 16D). Fig. 16C stellt die Ausgangswellenform des P/S-Umwandlers 112.1 des dritten Umwandlers 112 zum Aufnehmen des "Positiv"- Infiormation-25-Parallelbit-Kanalworts von dem Codierbereich 106 und serielles Zuführen nur der Worte des geraden Kanals, ausgewält davon, wie dies entsprechend dem Systemtakt getaktet ist, dar.
Die Fig. 16E, 16F und 16 G stellen erste, zweite und dritte Steuersignale CS1, CS2 und CS3, erzeugt durch den Steuersignalerzeuger 116, dar.
Das erste und das zweite Steuersignal CS1 und CS2 werden alternativ hoch an den Enden von Zyklen einer Länge von 25 Bits. Das erste und das zweite Steuersignal CS1 und CS2 werden jeweils zu dem ersten Vorcodierer 106.1 und zu dem zweiten Vorcodierer 106.2 zugeführt. Das dritte Steuersignal CS3 wird zu dem Auswahlschalter 108 zugeführt. Falls das dritte Steuersignal CS3 hoch ist, wählt der Auswahlschalter 118 den Ausgang des P/S-Umwandlers 108.1 aus, wie er durch die Verzögerung 114.1 während des gesamten nachfolgenden Zyklus einer 25 Bit Länge verzögert ist.
Falls das dritte Steuersignal CS3 niedrig ist, wählt der Auswahlschalter 118 den Ausgang des P/S-Umwandlers 108.2 aus, wie er durch die Verzögerung 114.2 während des gesamten nachfolgenden Zyklus einer 25 Bit Länge verzögert ist.
Deshalb ist, falls die Daten in die Worte des ungeraden Kanals und die Worte des geraden Kanals, dargestellt in den Fig. 16B und 16C, obwohl sie durch die Integrationsschaltungen, Multiplizierer und Quadrierschaltungen des Steuersignalerzeugers, dargestellt in Fig. 13, verzögert sind, zeitteilungs-multiplexiert sind, eine Reduktion von mindestens 12 Systemtakten für die Zeit vorgesehen, die erforderlich ist, um ein Steuersignal zu berechnen, verglichen mit der Periode von 25 Systemtakten pro Kanalwort. Falls die Daten in voranführende und nachlaufende Bit-Gruppen zeitteilungs-multiplexiert sind, ist eine ähnliche Reduktion in der Zeit möglich, die erforderlich ist, um ein Steuersignal zu berechnen. Dies ermöglicht, daß ein Steuersignal in einer Realzeit zum Auswählen eines Ausgangs erzeugt werden kann, das bedeutet das eine, das die vorgesehenen, spektralen Eigenschaften besitzt, unter solchen, die von den P/S-Umwandlern 108.1 und 108.2 zugeführt sind.
Fig. 17 zeigt ein anderes, detailliertes Schaltungsdiagramm von PATHO, dargestellt in Fig. 12, das Reduktionen darstellt, die in der PATHO Schaltung in der Fig. 13 vorgenommen werden können. Die zwei Integrationsschaltungen 122 und 124 und der Einzeladdierer 126, umgeben durch eine unterbrochene Linie in Fig. 13, sind in Fig. 17 durch eine einfachere, äquivalente Schaltung ersetzt, die aus einem einzelnen Addierer 192 und einer einzelnen Integrationsschaltung 194 aufgebaut ist. Die zwei Integrationsschaltungen 136 und 140 und der einzelne Addierer 142, umgeben durch eine unterbrochene Linie in Fig. 13, sind in Fig. 17 durch eine einfachere, äquivalente Schaltung ersetzt, die aus einem einzelnen Addierer 206 und einer einzelnen Integrationsschaltung 208 aufgebaut ist. Die zwei Integrationsschaltungen 148 und 152 und der einzelne Addierer 154, umgeben durch eine unterbrochene Linie in Fig. 13, sind in Fig. 17 durch eine einfachere, äquivalente Schaltung ersetzt, aufgebaut aus einem einzelnen Addierer 216 und einer einzelnen Integrationsschaltung 218. Die zwei Integrationsschaltungen 164 und 180 und der einzelne Addierer 170, umgeben durch eine unterbrochene Linie in Fig. 13, sind in Fig. 17 durch eine einfachere, äquivalente Schaltung ersetzt, die aus einem einzelnen Addierer 230 und einer einzelnen Integrationsschaltung 232 aufgebaut ist. Und die zwei Integrationsschaltungen 168 und 184 und der einzelne Addierer 186, umgeben durch dieselbe unterbrochene Linie in Fig. 13, sind in Fig. 17 durch eine einfachere und äquivalente Schaltung ersetzt, aufgebaut aus einem einzelnen Addierer 244 und einer einzelnen Integrationsschaltung 246. Wenn die Vorcodierer 106.1 und 106.2 von einem 2T Typ sind, sind bestimmte Berechnungen, ausgeführt in PATH0 und in PATH1 vor Integrationsvorgängen, ähnlich in der Art, was eine gewisse, gemeinsame Teilung der Hardware, falls dies erwünscht ist, zulässt.
Fig. 18 stellt eine andere, digitale Signalaufzeichnungsvorrichtung dar, die die Erfindung verkörpert, in der Parallelbit-Worte, seriell zugeführt von den Vorcodierern, in ein Seriellbitformat mit einer Bitrate umgewandelt werden, die ein Vielfaches der Bitrate ist, die während einer digitalen Aufzeichnung verwendet ist. Bauelemente, die dieselben wie diejenigen sind, die in Fig. 6 verwendet sind, sind mit denselben Bezugszeichen bezeichnet, und eine Beschreibung deren Betriebsweise wird nicht wiederholt werden.
Die Konfiguration der Fig. 18 ist dieselbe wie diejenige der Fig. 6 mit der Ausnahme eines zweiten Umwandlers 310 zum Wandeln des 25-Bit-Kanalworts, zugeführt parallel von dem Codierbereich 106, in ein Seriell-25-Bit-Kanalwort entsprechend einem zweiten Takt (CLOCK 2) von zweimal der Frequenz des Systemtaktsignals (CLOCK 1). Der zweite Umwandler 310 ersetzt sowohl den zweiten Umwandler 110 zum Umwandeln der Worte eines ungeraden Kanals von dem 25-Parallelbit-Kanalwort, zugeführt von dem Codierbereich 106 der Fig. 6, in ein Seriellbit-Kanalwort, als auch den dritten Umwandler 112 zum Umwandeln der Worte des geraden Kanals von dem 25-Parallelbit Kanalwort, zugeführt von dem Codierbereich 106, in ein Seriellbit-Kanalwort.
Die Betriebsweise der Fig. 18 wird unter Bezugnahme auf die Fig. 19A bis 19D erläutert.
In Fig. 18 sind die detaillierte Konfiguration und Betriebsweise des P/P-Umwandlers 102, des Signaleinsetzbereichs 104, des Codierbereichs 106 und des ersten Umwandlers 108 dieselben wie diejenigen in den Fig. 8 bis 11.
Fig. 19A stellt die Ausgangswellenform des P/S-Umwandlers 108.1 des ersten PIS- Umwandlers 108 dar, der das 25-Parallelbit-"Positiv"-Informations-Kanalwort (wie es von dem Vorcodierer 106.1 zugeführt ist) in ein 25-Seriellbit-"Positiv"-Informations-Kanalwort umwandelt.
Fig. 19B stellt das erste Taktsignal (CLOCK 1) dar, entsprechend dem die Seriellbitsignale von dem ersten Umwandler 108 getaktet werden.
Fig. 19C stellt die Ausgangswellenform des P/S-Umwandlers 310.1 des zweiten Umwandlers 310 zum Wandeln des 25-Parallelbit-"Positiv"-Informations-Kanalworts (wie es von dem Vorcodierer 106.1 zugeführt ist), zugeführt in ein 25-Seriellbit-Kanalwort unter einer Bitrate zweimal so hoch wie diejenige des 25-Seriellbit-Kanalworts, zugeführt von dem P/S-Umwandler 108.1, dar.
Fig. 19D stellt das weite Taktsignal (CLOCK 2) dar, entsprechend dem die Seriellbit- Signale von dem zweiten Umwandler 310 getaktet werden.
In der digitalen Signalaufzeichnungsvorrichtung der Fig. 18 empfängt der Steuersignalerzeuger 116' den Ausgang des zweiten Umwandlers 310, der in der Zeit zweifach entsprechend dem zweiten Taktsignal komprimiert ist und dadurch der Hälfte der originalen Periode des 25-Parallelbit = Kanalworts entspricht. Der Vergleich zwischen den jeweiligen Frequenzkomponenten der in der Zeit komprimierten "Positiv"-Informations-25-Seriellbit- Kanalworte und der in der Zeit komprimierten "Negativ"-Informations-25-Seriellbit- Kanalworte, zugeführt parallel zueinander, wird gut innerhalb eines 25-Parallelbit- Kanalwort-Intervalls ausgeführt, ungeachtet einer Verzögerung, die in die Berechnungen durch die Integrationsschaltungen, die Multiplizierer und die Quadrierschaltungen des Steuersignalerzeugers 116" ähnlich zu solchen, dargestellt in Fig. 13 oder 17, eingeführt werden. Dementsprechend kann ein Steuersignal zum Auswählen eines 25-Parallelbit- Kanalworts für einen vorgesehenen Kanal erzeugt werden, ohne dass man von einer Pipeline-Verarbeitung von Kanalworten abweichen muss. Eine zweifache Zeitkompression ist allgemein ausreichend und bevorzugt, und zwar aufgrund der Einfachheit, mit der die Taktsignale mit Raten von einem 2 : 1 Verhältnis unter Verwendung einer einfachen Zählerschaltung erzeugt werden kann, und da ein Verdoppeln der Taktrate nicht dazu tendiert, eine übermässig hohe Taktrate zu erfordern.
Andere alternative Ausführungsformen der Erfindung, zusätzlich zu solchen, die bis hier beschrieben sind, sind für Fachleute auf dem betreffenden Fachgebiet des Designs von digitalen Aufzeichnungsgeräten ersichtlich und ergeben sich aus der vorstehenden Beschreibung; und solche alternativen Ausführungsformen sind dazu vorgesehen, dass sie innerhalb des Schutzumfangs der Ansprüche, die dieser Beschreibung beigefügt sind, fallen. Anhand eines spezifischen Beispiels kann der Zeitkompensator 114 nach dem ersten Umwandler 108, verwendet dazu, die Ausgangssignale von den Vorcodierern 106.1 und 106.2 zu verzögern, wie sie zu dem Auswahlschalter 118 zugeführt sind, nicht nur eine festgelegte Verzögerung entsprechend der Erfindung haben, sondern in bestimmten Designs der Art, die in Fig. 6 dargestellt ist, kann eine Zeitkompensation zumindest teilweise durch Verzögern der Verriegelung der Kanalworte von den 2T-Vorcodierern 106.1 und 106.2 in die P/S-Umwandler 108.1 und 108.2 hinein erhalten werden. Anhand eines weiteren, spezifischen Beispiels werden in anderen Ausführungsformen der Erfindung die Verzögerungen der Ausgangssignale von den Vorcodierern 106.1 und 106.2, wie sie an den Auswahlschalter 118 angelegt sind, vor dem ersten Umwandler 108 (z. B. durch jeweilige Wort-Verriegelungen) eingeführt, im Gegensatz dazu, dass sie nach dem ersten Umwandler 108 zugeführt werden. In noch anderen Ausführungsformen der Erfindung wird die Auswahl zwischen den Ausgangssignalen von den Vorcodiereren 106.1 und 106.2 durchgeführt, während die Signale noch in einem 25-Parallelbit-Format vorliegen, und eine Umwandlung zu einem Seriellbit-Format zum Aufzeichnen wird aufgeschoben, bis die Auswahl zwischen Kanalworten abgeschlossen ist.
Der Dreieckwellenerzeuger 128 der Fig. 13 kann durch einen Dreieckwellenerzeuger ersetzt werden, der eine Dreieckwelle komplementär zu derjenigen erzeugt, die durch den Erzeuger 128 erzeugt ist, und der Subtrahierer 130 kann durch einen Addierer, ohne eine Änderung der Operation, ersetzt werden. Die Rechteckwellenerzeuger 160 und 176 der Fig. 13 können durch Rechteckwellenerzeuger ersetzt werden, die Rechteckwellen komplementär zu solchen erzeugen, die durch die Erzeuger 160 und 176 erzeugt sind, und die Subtrahierer 158 und 174 können durch jeweilige Addierer ersetzt werden, ohne die Operation zu ändern. Analoge Modifikationen können in den Bereichen der Steuersignalerzeugeren, dargestellt in den Fig. 4 und 17, vorgenommen werden.
Verfahren zum Abschätzen der Energien von Abweichungen von den absoluten Werten, im Gegensatz dazu die Abweichungen zu quadrieren, sind für Digital-Designer bekannt, und Schaltungen, die solche Verfahren verwenden, sind Äquivalente zu der Quadrierschaltung, die in den Fig. 13 und 17 dargestellt ist. Ausführungsformen der Erfindung, bei denen die Vorcodierer 106.1 und 106.2 von einem aT Typ sind, wobei a drei ist oder eine noch höhere, ganze Zahl ist, sind auch vorgesehen.

Claims

1. Digitale Signalaufzeichnungsvorrichtung mit:

einer Aufzeichnungseinrichtung (120) zum Aufzeichnen von parallelen Spuren einer digitalen Signalmodulation auf einem Aufzeichnungsmedium,

einem Eingangsanschluss (101) zum seriellen Empfangen von n-Bit-Informationswörtern,

einer Schaltung (104.1) zum Einfügen eines "0"-Bits in jedes der empfangenen n-Bit- Informationswörter und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes,

einer Schaltung (104.2) zum Einfügen eines "1"-Bits in jedes der empfangenen n-Bit- Informationswörter und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationswortes, wobei das zweite (n+1)-Parallelbit-Informationswort gleichzeitig mit dem ersten (n+1)- Parallelbit-Informationswort ausgegeben wird, das aus demselben n-Bit-Informationswort erzeugt wird,

einem ersten Vorcodierer (106.1) zum Codieren jedes ersten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln,

einem zweiten Vorcodierer (106.2) zum Codieren jedes zweiten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln,

einem Steuersignalerzeuger (116) zum Analysieren von Frequenzeigenschaften der (n+1)-Bit-Kanalwörter und zum Erzeugen eines Auswahlsteuersignals zum Auswählen des Kanalwortes mit der gewünschten Frequenzeigenschaft auf der Basis des analysierten Spektrums, dadurch gekennzeichnet dass, die Schaltung (104.1) zum Einfügen eines "0"-Bits in jedes empfangene n-Bif- Informationswort und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes mit einer Informationswortrate betrieben wird, die um einen Faktor von (n+1) langsamer als die Rate eines Systemtakts ist,

die Schaltung (104.2) zum Einfügen eines "1 "-Bits in jedes empfangene n-Bit- Informationswort und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationsworts mit einer zweiten Informationswortrate betrieben wird,

der erste Vorcodierer (106.1) zum Codieren jedes ersten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln, mit einer Kanalwortrate betrieben wird, die um einen Faktor von (n+1) langsamer als die Rate des Systemtakts ist,

der zweite Vorcodierer (106.2) zum Codieren jedes ersten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln, mit der Kanalwortrate betrieben wird, und dass die Vorrichtung weiterhin umfasst:

eine Einrichtung (108, 110, 112, 114, 116, 118) zum Auswählen von einem Kanalwort aus jedem gleichzeitigen Paar aus einem ersten und einem zweiten Information-(n+1)- Parallelbit-Kanalwort für die serielle Aufzeichnung mit der Systemtaktrate, wobei die Einrichtung zum Auswählen von einem Kanalwort aus jedem gleichzeitigen Paar aus einem ersten und einem zweiten Information-(n+1)-Parallelbit-Kanalwort für die Aufzeichnung umfasst:

einen Auswahlschalter (118), der auf ein Steuersignal reagiert, indem er ein Signal zum Anlegen an der Aufzeichnungseinrichtung in Seriellbitform mit der Systemtaktrate wählt, und

eine erste Parallel-zu-seriell-Umwandlungseinrichtung (108) zum Erzeugen von ersten Parallel-zu-seriell-Umwandlungsergebnissen durch das Umwandeln des durch den Auswahlschalter (118) ausgewählten (n+1)-Parallelbit-Kanalwortes zur Seriellbitform für die serielle Aufzeichnung mit der Systemtaktrate,

eine zweite Parallel-zu-Seriell-Umwandlungseinrichtung (110) zum Erzeugen von zweiten Parallel-zu-seriell-Umwandlungsergebnissen durch das Umwandeln von wenigstens einem aus einem gleichzeitigen Paar von (n+1)-Parallelbit-Kanalwörtern zur Seriellbitform, und

den Steuersignalerzeuger (116) zum Auswählen einer vorgeschriebenen Spektralempfindlichkeit für die eine der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gerade aufgezeichnet wird, zum Bestimmen aus den zweiten Parallel-zuseriell-Umwandlungsergebnissen, wie viele entsprechende Spektralempfindlichkeiten für die zuletzt durch den ersten und den zweiten Vorcodierer erzeugten ersten und zweiten Information-(n+1)-Parallelbit-Kanalwörter in ihrer Energie von der vorgeschriebenen Spektralempfindlichkeit abweichen, wenn sie in einem vorgeschriebenen Nicht-zu-Nullzurückkehren-bei-EINSen-invertieren-Format aufgezeichnet werden, sowie zum Vergleichen der Amplituden der entsprechenden Abweichungsergebnisse für die zuletzt durch den ersten und den zweiten Vorcodierer (106.1, 106.2) erzeugten ersten und zweiten Information-(n+1)- Parallelbit-Kanalwörter, um ein Steuersignal zu erzeugen, das angibt, welches der ersten und zweiten Information-(n+1)-Parallelbit-Kanalwörter eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht.

2. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 1, wobei der erste Vorcodierer (106.1) im wesentlichen aus einem ersten aT-Codierer zum aT-Codieren jedes ersten (n+1)-Parallelbit-Informationsworts besteht, wobei der zweite Vorcodierer (106.2) im wesentlichen aus einem zweiten aT-Codierer zum aT-Codieren jedes ersten (n+1)- Parallelbit-Informationsworts besteht, und wobei die digitale Signalaufzeichnungsvorrichtung weiterhin umfasst:

eine Schaltung (116) zum Herstellen derselben Bedingungen für die fortgesetzte aT- Codierung durch den zweiten Vorcodierer (106.2), wie sie für die fortgesetzte aT-Codierung durch den ersten Vorcodierer (106.1) bestehen, wenn der Steuersignalerzeuger (116) angibt, dass das erste Information-(n+1)-Bit-Kanalwort eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht, und

eine Schaltung (116) zum Herstellen derselben Bedingungen für die fortgesetzte aT- Codierung durch den ersten Vorcodierer (106.1), wie sie für die fortgesetzte aT-Codierung durch den zweiten Vorcodierer (106.2) bestehen, wenn der Steuersignalerzeuger (116) angibt, dass das zweite Information-(n+1)-Bit-Kanalwort eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht.

3. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 1 oder 2, wobei der Steuersignalerzeuger (116) umfasst:

eine Schaltung (122, 124, 126) zum Erzeugen eines vorgeschriebenen digitalen Summenwerts,

einen Vergleicher zum Erzeugen des Steuersignals in Reaktion auf die Polarität der Differenz zwischen dem ersten und dem zweiten Abweichungsergebnis,

eine erste Feststellungsschaltung zum Feststellen einer Abweichung des digitalen Summenwerts der zuvor für die Aufzeichnung ausgewählten Kanalwörter von dem vorgeschriebenen digitalen Summenwert sowie von aufeinanderfolgenden Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell-Umwandlungseinrichtung (110) ausgegeben werden, um ein erstes Feststellungsergebnis zu erzeugen,

eine Schaltung (22.1, 52.1) zum Berechnen der Energie des ersten Feststellungsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine zweite Feststellungsschaltung (16.2, 18.2, 20.2) zum Feststellen einer Abweichung des digitalen Summenwerts der zuvor für die Aufzeichnung ausgewählten Kanalwörter von dem vorgeschriebenen digitalen Summenwert sowie von aufeinanderfolgenden Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell-Umwandlungseinrichtung (110) ausgegeben werden, um ein zweites Feststellungsergebnis zu erzeugen,

eine Schaltung (22.2, 52.2) zum Berechnen der Energie des zweiten Feststellungsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen.

4. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 2 oder 3, wobei der Steuersignalerzeuger (116) weiterhin umfasst:

eine Schaltung zum Erzeugen von Abtastwerten einer Sinuswellensystemfunktion einer Sperrfrequenz und von Abtastwerten einer Kosinuswellensystemfunktion der Sperrfrequenz,

einen ersten Multiplizierer (24.1) zum Multiplizieren von bits in den zweiten Parallelzu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung (110) ausgegeben werden und erste Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der Sinuswellensystemfunktion der Sperrfrequenz, um einen ersten Satz von Produkten zu erzeugen,

eine erste Akkumulationsschaltung (26.1) zum Erzeugen eines ersten Akkumulationsergebnisses durch das Akkumulieren des ersten Satzes von Produkten,

eine Schaltung (28.1, 52.1) zum Berechnen der Energie des ersten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine zweite Multiplizierereinrichtung (30.1) zum Multiplizieren von Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zuseriell-Umwandlungseinrichtung (110) ausgegeben werden und erste Informations- Kanalwörter beschreiben, mit entsprechenden Abtastwerten der Kosinuswellensystemfunktion der Sperrfrequenz, um einen zweiten Satz von Produkten zu erzeugen,

eine zweite Akkumulationsschaltung (32.1) zum Erzeugen eines zweiten Akkumulationsergebnisses durch das Akkumulieren des zweiten Satzes von Produkten,

eine Schaltung (34.1, 52.1) zum Berechnen der Energie des zweiten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine dritte Multiplizierereinrichtung (24 : 2) zum Multiplizieren von Bits in den Parallelzu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell- Umwandlungseinrichtung (110) ausgegeben werden und zweite Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der Sinuswellensystemfunktion der Sperrfrequenz, um einen dritten Satz von Produkten zu erzeugen,

eine dritte Akkumulationsschaltung (26.2) zum Erzeugen eines dritten Akkumulationsergebnisses durch das Akkumulieren des dritten Satzes von Produkten,

eine Schaltung (28.2, 52.2) zum Berechnen der Energie des dritten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen, eine vierte Multiplizierereinrichtung (30.2) zum Multiplizieren von Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zuseriell-Umwandlungseinrichtung (110) ausgegeben werden und zweite Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der Kosinuswellensystemfunktion der Sperrfrequenz, um einen vierten Satz von Produkten zu erzeugen,

eine vierte Akkumulationsschaltung (32.2) zum Erzeugen eines vierten Akkumulationsergebnisses durch das Akkumulieren des vierten Satzes von Produkten,

eine Schaltung (34.2, 52.2) zum Berechnen der Energie des vierten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine Schaltung zum Anpassen des dritten und vierten Akkumulationsergebnisses an das erste und zweite Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird, und

eine Schaltung zum Anpassen des ersten und zweiten Akkumulationsergebnisses an das dritte und vierte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.

5. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 3, wobei der vorgeschriebene digitale Summenwert eine Dreieckwellensystemfunktion einer ersten Frequenz während des Aufzeichnens von ersten der parallelen Spuren ist, die eine erste vorgeschriebene Spektralempfindlichkeit aufweisen müssen.

6. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 5, wobei der vorgeschriebene digitale Summenwert eine Dreieckwellensystemfunktion einer zweiten Frequenz während des Aufzeichnens von ausgewählten zweiten der parallelen Spuren ist, die eine zweite vorgeschriebene Spektralempfindlichkeit aufweisen müssen, und wobei der vorgeschriebene digitale Summenwert während der Aufzeichnung von anderen parallelen Spuren als den ersten und zweiten mit null gewertet wird, da diese anderen Spuren eine nullte vorgeschriebene Spektralempfindlichkeit aufweisen müssen.

7. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 6, wobei der Steuersignalerzeuger (116) weiterhin umfasst:

eine Schaltung zum Erzeugen zum Abtastwerten eine Sinuswellensystemfunktion einer zweiten Frequenz und von Abtastwerten einer Kosinuswellensystemfunktion der zweiten Frequenz,

eine erste Multiplizierereinrichtung (24.1) zum Multiplizieren von Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zuseriell-Umwandlungseinrichtung (110) ausgegeben werden und erste Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten einer ersten Multiplizierfunktion, um einen ersten Satz von Produkten zu erzeugen, wobei die Abtastwerte der ersten Multiplizierfunktion Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entsprechen,

eine erste Akkumulationsschaltung (26.1) zum Erzeugen eines ersten Akkumulafionsergebnisses durch das Akkumulieren des ersten Satzes von Produkten,

eine Schaltung (26.1, 52.1) zum Berechnen der Energie des ersten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine zweite Multiplizierereinrichtung (30.1) zum Multiplizieren von Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zuseriell-Umwandlungseinrichtung (110) ausgegeben werden und erste Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten einer zweiten Multiplizierfunktion, um einen zweiten Satz von Produkten zu erzeugen, wobei die Abtastwerte der zweiten Multiplizierfunktion Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entsprechen,

eine zweite Akkumulationsschaltung zum Erzeugen eines zweiten Akkumulationsergebnisses durch das Akkumulieren des zweiten Satzes von Produkten,

eine dritte Multiplizierereinrichtung (24.2) zum Multiplizieren von Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zuseriell-Umwandlungseinrichtung ausgegeben werden und zweite Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der ersten Multiplizierfunktion, um einen dritten Satz von Produkten zu erzeugen,

eine Schaltung (28.2, 52.2) zum Berechnen der Energie des dritten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine vierte Multiplizierereinrichtung (30.2) zum Multiplizieren von Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zuseriell-Umwandlungseinrichtung ausgegeben werden und zweite Informations-Kanalwörter beschreiben, mit entsprechenden Abtastwerten der zweiten Multiplizierfunktion, um einen vierten Satz von Produkten zu erzeugen,

8. Digitale Signalaufzeichnungsvorrichtung nach wenigstens einem der vorstehenden Ansprüche, wobei der Steuersignalerzeuger (116) weiterhin umfasst:

eine Schaltung zum Erzeugen von Abtastwerten einer Sinuswellensystemfunktion der ersten Frequenz und von Abtastwerten einer Kosinuswellensystemfunktion der ersten Frequenz, wobei die Abtastwerte der ersten Multiplizierfunktion Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen und wobei die Abtastwerte der zweiten Multiplizierfunktion Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen.

9. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 7 oder 8, wobei der Steuersignalerzeuger (116) weiterhin umfasst:

eine Schaltung (38) zum Erzeugen von Abtastwerten einer vorgeschriebenen Rechteckwellensystemfunktion, wobei die vorgeschriebene Rechteckwellensystemfunktion die erste Frequenz während der Aufzeichnung der ersten parallelen Spuren aufweist und die zweite Frequenz während der Aufzeichnung der zweiten parallelen Spuren aufweist,

eine dritte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in den zweiten Parallel-zu-seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-seriell-Umwandlungseinrichtung (110) ausgegebenen werden, von der vorgeschriebenen Rechteckwellensystemfunktion, um ein drittes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine vierte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in den zweiten Parallel-zu-Seriell-Umwandlungsergebnissen, die gegenwärtig durch die zweite Parallel-zu-Seriell-Umwandlungseinrichtung (110) ausgegebenen werden, von der vorgeschriebenen Rechteckwellensystemfunktion, um ein viertes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine fünfte Multipliziereinrichtung (40.1) zum Multiplizieren von Bits in dem dritten Feststellungsergebnis mit entsprechenden Abtastwerten einer dritten Multiplizierfunktion, um einen fünften Satz von Produkten zu erzeugen, wobei die Abtastwerte der dritten Multiplizierfunktion Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren sowie Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen,

eine fünfte Akkumulationsschaltung (42.1) zum Erzeugen eines fünften Akkumulationsergebnisses durch das Akkumulieren des fünften Satzes von Produkten,

eine Schaltung (44.1, 52.1) zum Berechnen der Energie des fünften Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine sechste Multipliziereinrichtung (46.1) zum Multiplizieren von Bits in dem dritten Feststellungsergebnis mit entsprechenden Abtastwerten einer vierten Multiplizierfunktion, um einen sechsten Satz von Produkten zu erzeugen, wobei die Abtastwerte der vierten Multiplizierfunktion Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren sowie Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen,

eine sechste Akkumulationsschaltung (48.1) zum Erzeugen eines sechsten Akkumulationsergebnisses durch das Akkumulieren des sechsten Satzes von Produkten,

eine Schaltung (50.1, 52.1) zum Berechnen der Energie des sechsten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine siebte Multipliziereinrichtung (40.2) zum Multiplizieren von Bits in dem vierten Feststellungsergebnis mit entsprechenden Abtastwerten der dritten Multiplizierfunktion, um einen siebten Satz von Produkten zu erzeugen,

eine siebte Akkumulationsschaltung (42.2) zum Erzeugen eines siebten Akkumulationsergebnisses durch das Akkumulieren des siebten Satzes von Produkten,

eine Schaltung (44.2, 52.2) zum Berechnen der Energie des siebten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine achte Multipliziereinrichtung (46.2) zum Multiplizieren von Bits in dem vierten Feststellungsergebnis mit entsprechenden Abtastwerten der vierten Multiplizierfunktion, um einen achten Satz von Produkten zu erzeugen,

eine achte Akkumulationsschaltung (48.2) zum Erzeugen eines achten Akkumulationsergebnisses durch das Akkumulieren des achten Satzes von Produkten,

eine Schaltung (50.2, 52.2) zum Berechnen der Energie des achten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine Schaltung zum Anpassen des siebten und achten Akkumulationsergebnisses an das fünfte und sechste Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird und

eine Schaltung zum Anpassen des fünften und sechsten Akkumulationsergebnisses an das siebte und achte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.

10. Digitale Signalaufzeichnungsvorrichtung nach wenigstens einem der vorstehenden Ansprüche, wobei die zweite Parallel-zu-seriell-Umwandlungseinrichtung (110) jedes der ersten Information-(n+1)-Parallellbif-Kanalwörter zu einer entsprechenden Vielzahl m von Seriellbit-Kanalwörtern umwandelt, die mit der Systemtaktrate zu dem Steuersignalerzeuger (116) ausgegeben werden, und jedes der zweiten Information-(n+1)-Parallelbit-Kanalwörter zu einer entsprechenden Vielzahl m von Seriellbit-Kanalwörtern umwandelt, die mit der Systemtaktrate zu dem Steuersignalerzeuger ausgegeben werden, wobei m eine positive, ganze Zahl von wenigstens zwei ist.

11. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 10, wobei m gleich zwei ist.

12. Digitale Signalaufzeichnungsvorrichtung nach wenigstens einem der Ansprüche 1 bis 9, wobei die zweite Parallel-zu-seriell-Umwandlungseinrichtung (110) die ersten und zweiten Information-(n+1)-Parallelbit-Kanalwörter zu entsprechenden (n+1)-Seriellbit-Kanalwörtern umwandelt, die jeweils zu dem Steuersignalerzeuger (116) mit einer zweiten Taktrate ausgegeben werden, die wesentlich höher ist als die Systemtaktrate.

13. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 12, wobei die zweite Taktrate ein Vielfaches der Systemtaktrate ist.

14. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 13, wobei die zweite Taktrate doppelt so hoch wie die Systemtaktrate ist.

15. Digitale Signalaufzeichnungsvorrichtung zum Umwandeln von aufeinander folgenden n-Bit-Informationswörtern in jeweils ein entsprechendes (n+1)-Bit-Kanalwort und zum Aufzeichnen der umgewandelten Wörter als digitale Information in einer der parallelen Spuren auf einem magnetischen Aufzeichnungsmedium, wobei die Vorrichtung umfasst:

einen Eingabeanschluss (101) zum Empfangen der aufeinander folgend ausgegebenen n-Bit-Informationswörter in Parallelbitform,

eine Schaltung (104.1) zum Einfügen eines "0"-Bits in jedes empfangene n-Bit- Informationswort und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes,

eine Schaltung (104.2) zum Einfügen eines "1"-Bits in jedes empfangene n-Bit- Informationswort und zum Erzeugen eines zweiten (n+1)-ParaNelbit-Informationswortes, wobei das zweite (n+1)-Parallelbit-Informationswort gleichzeitig mit dem ersten (n+1)- Parallelbit-Informationswort ausgegeben wird, das aus demselben n-Bit-Informationswort erzeugt wird,

einen ersten Vorcodierer (106.1) zum Codieren jedes ersten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln,

einen zweiten Vorcodierer (106.2) zum Codieren jedes zweiten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln,

einem Steuersignalerzeuger (116) zum Analysieren von Frequenzeigenschaften der (n+1)-Bit-Kanalwörter und zum Erzeugen eines Auswahlsteuersignals zum Auswählen des Kanalwortes mit der gewünschten Frequenzeigenschaft auf der Basis des analysierten Spektrums, und

eine Aufzeichnungsvorrichtung (120), um in der einen der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gerade aufgezeichnet wird, das (n+1)- Parallelbit des einen der in paralleler Form von den ersten und zweiten Vorcodierern (106) ausgegebenen Kanalwörter, das am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht und in Reaktion auf das Steuersignal des Steuersignalerzeugers (116) ausgewählt wird, als ein Seriellbit-Kanalwort aufzuzeichnen, dessen Bits in Übereinstimmung mit dem Systemtakt getaktet werden, dadurch gekennzeichnet, dass

die Schaltung (104.1) zum Einfügen eines "0"-Bits in jedes empfangene n-Bit- Informationswort und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationsworts mit einer Informationswortrate betrieben wird, die um einen Faktor von (n+1) langsamer ist als die Rate des Systemtakts,

die Schaltung (104.2) zum Einfügen eines "1"-Bits in jedes empfangene n-Bit- Informationswort und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationsworts mit der genannten Informationswortrate betrieben wird,

der erste Vorcodierer (106.1) zum Codieren jedes ersten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln, mit einer Kanalwortrate betrieben wird, die um einen Faktor von (n+1) langsamer ist als der Systemtakt,

der zweite Vorcodierer (106.2) zum Codieren jedes zweiten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln, mit der Kanalwortrate betrieben wird, wobei die Vorrichtung weiterhin umfasst:

eine erste Zeitteilungs-Multiplexeinrichtung (108.3) zum Separieren jedes der aus dem ersten Vorcodierer (106.1) ausgegebenen ersten Information-(n+ 1)-Parallelbit-Kanalwörter zu einem entsprechenden Paar von ersten Information-Teilkanalwörtern und zum Umwandeln der Teilkanalwörter zur Seriellbitform, die in Übereinstimmung mit dem Systemtakt getaktet wird,

eine zweite Zeitteilungs-Multiplexeinrichtung (108.4) zum Separieren jedes der aus dem zweiten Vorcodierer (106.2) ausgegebenen zweiten Information-(n+ 1)-Parallelbit-Kanalwörter zu einem entsprechenden Paar von zweiten Information-Teilkanalwörtern und zum Umwandeln der Teilkanalwörter zur Seriellbitform, die in Übereinstimmung mit dem Systemtakt getaktet wird, und

den Steuersignalerzeuger (116) zum Auswählen einer vorgeschriebenen Spektralempfindlichkeit für die eine der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, zum Bestimmen, wie viele Spektralempfindlichkeiten für jedes Paar von Seriellbit-Teilkanalwörtern in ihrer Energie von der vorgeschriebenen Spektralempfindlichkeit abweichen, um entsprechende Abweichungsergebnisse zu erzeugen, und zum Vergleichen der Amplituden der entsprechenden Abweichungsergebnisse, die gleichzeitig erzeugt werden, um ein Steuersignal zum Auswählen des ersten oder zweiten Information-(n+1)-Bit-Kanalwortes zu erzeugen, dessen Spektralempfindlichkeit am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht, um den digitalen Summenwert von ausgewählten der (n+1)-Bit-Kanalwörter zu steuern, so dass ein beabsichtigtes Muster als Zeitfunktion vorgesehen wird

16. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 15, wobei die Aufzeichnungsvorrichtung umfasst:

eine Parallel-zu-seriell-Signalumwandlungseinrichtung (108) zum Umwandeln jedes aus dem ersten und zweiten Vorcodierer ausgegebenen (n+1)-Parallelbit-Kanalwortes, das in Reaktion auf das Steuersignal der Steuersignalerzeugungseinrichtung für die Aufzeichnung ausgewählt wird, zu einem (n+1)-Seriellbit-Kanalwort.

17. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 15, wobei die Aufzeichnungsvorrichtung umfasst:

einen ersten Parallel-zu-seriell-Umwandler (108.3) zum Umwandeln jedes gegenwärtig aus dem ersten Vorcodierer ausgegebenen ersten Information-(n+1)-Parallelbit- Kanalwortes zu einem ersten Information-(n+1)-Seriellbit-Kanalwort, dessen Bits in Übereinstimmung mit dem Systemtaktssignal erzeugt werden,

einen zweiten Parallel-zu-seriell-Umwandler (108.4) zum Umwandeln jedes gegenwärtig aus dem zweiten Vorcodierer ausgegebenen zweiten Information-(n+1)-Parallelbit- Kanalwortes zu einem zweiten Information-(n+1)-Seriellbit-Kanalwort, dessen Bits in Übereinstimmung mit dem Systemtaktssignal erzeugt werden, und

einen Auswahlschalter (118), um in Reaktion auf das Steuersignal zum Aufzeichnen auf der einen der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, das gegenwärtig erzeugte erste oder zweite Information- (n+1)-Seriellbit-Kanalwort auszuwählen, das am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht.

18. Digitale Signalaufzeichnungsvorrichtung nach wenigstens einem der Ansprüche 15 bis 17, wobei der erste Vorcodierer (106.1) im wesentlichen aus einem ersten 2T-Codierer zum 2T-Codieren jedes ersten (n+1)-Parallelbit-Informationswortes besteht, wobei der zweite Vorcodierer (108.4) im wesentlichen aus einem zweiten 2T-Codierer zum 2T-Codieren jedes zweiten (n+1)-Parallelbit-Informationswortes besteht und wobei die digitale Signalaufzeichnungsvorrichtung weiterhin umfasst:

eine erste Vorcodierer-Initialisierungsschaltung zum Herstellen derselben Bedingungen für die fortgesetzte 2T-Codierung durch den ersten Vorcodierer, wie sie für die fortgesetzt 2T-Codierung durch den zweiten Vorcodierer bestehen, wenn der Steuersignalerzeuger angibt, dass das zweite Information-(n+1)-Bit-Kanalwort eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht, und

eine zweite Vorcodierer-Initialisierungsschaltung zum Herstellen derselben Bedingungen für die fortgesetzte 2T-Codierung durch den zweiten Vorcodierer, wie sie für die fortgesetzte 2T-Codierung durch den ersten Vorcodierer bestehen, wenn der Steuersignalerzeuger angibt, dass das erste Information-(n+1)-Bit-Kanalwort eine Spektralempfindlichkeit aufweist, die am wenigsten von der vorgeschriebenen Spektralempfindlichkeit abweicht.

19. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 18, wobei der Steuersignalerzeuger (116) in Reaktion auf die in Seriellbitform von dem ersten und zweiten Zeitteilungs- Multiplexer ausgegebenen Teilkanalwörter ein Steuersignal erzeugt, um das Kanalwort aus den ersten und zweiten 2T-Vorcodierern auszuwählen, das in einer der Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, aufzuzeichnen ist, und weitere Steuersignale erzeugt, um, die erste Vorcodierer-Initialisierungsschaltung und die zweite Vorcodierer-Initialisierungsschaltung zu steuern.

20. Digitale Signalaufzeichnungsvorrichtung nach wenigstens einem der Ansprüche 15 bis 19, wobei der erste Zeitteilungs-Multiplexer jedes der gegenwärtig aus dem ersten Vorcodierer ausgegebenen ersten Information-(n+1)-Parallelbit-Kanalwörter in gerade und ungerade erste Information-Kanalwörtern in Seriellbitform trennt, und wobei der zweite Zeitteilungs-Multiplexer jedes der gegenwärtig aus dem zweiten Vorcodierer ausgegebenen zweiten Information-(n+1)-Parallelbit-Kanalwörter in gerade und ungerade zweite Information-Kanalwörtern in Seriellbitform trennt.

21. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 20, wobei der Steuersignalerzeuger (116) umfasst:

eine Schaltung (PATHO, PATHI) zum Erzeugen eines vorgeschriebenen digitalen Summenwerts,

eine erste Feststellungsschaltung (122, 128) zum Feststellen einer Abweichung des digitalen Summenwerts der zuvor für die Aufzeichnung ausgewählten Kanalwörter von dem vorgeschriebenen digitalen Summenwert und von aufeinander folgenden der seriellen Bits in dem aus dem ersten Zeitteilungs-Multiplexer ausgegebenen Paar von ersten Information- Teilkanalwörtern, um ein erstes Feststellungsergebnis zu erzeugen,

eine Schaltung (132, 190) zum Berechnen der Energie des ersten Feststellungsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine zweite Feststellungsschaltung zum Feststellen einer Abweichung des digitalen Summenwerts der zuvor für die Aufzeichnung ausgewählten Kanalwörter von dem vorgeschriebenen digitalen Summenwert und von aufeinander folgenden der seriellen Bits in dem aus dem zweiten Zeitteilungs-Multiplexer ausgegebenen Paar von zweiten Information- Teilkanalwörtern, um ein zweites Feststellungsergebnis zu erzeugen,

eine Schaltung zum Berechnen der Energie des zweiten Feststellungsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen.

22. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 21, wobei der vorgeschriebene digitale Summenwert eine Dreieckwellensystemfunktion einer ersten Frequenz während der Aufzeichnung von ersten der parallelen Spuren ist.

23. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 22, wobei der vorgeschriebene Signalsummenwert eine Dreieckwellensystemfunktion einer zweiten Frequenz während der Aufzeichnung von zweiten der parallelen Spuren ist, und wobei der vorgeschriebene digitale Summenwert während der Aufzeichnung von anderen als den ersten und zweiten der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium mit Null gewertet wird.

24. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 22, wobei der Steuersignalerzeuger (116) weiterhin umfasst:

eine Schaltung zum Erzeugen von ungeraden und geraden Abtastwerten einer Sinuswellensystemfunktion einer zweiten Frequenz und zum Erzeugen von ungeraden und geraden Abtastwerten einer Kosinuswellensystemfunktion der zweiten Frequenz,

eine Akkumulationsschaltung (136, 142) zum Erzeugen eines ersten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den ersten Zeitteilungs-Multiplexer seriell ausgegebenen ersten ungeraden Informations-Kanalwörter, die mit entsprechenden der ungeraden Abtastwerte einer ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden der ungeraden Abtastwerte einer zweiten Multiplizierfunktion multipliziert werden, wobei die Abtastwerte der ersten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entsprechen und wobei die Abtastwerte der zweiten Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entsprechen,

eine Schaltung (144, 190) zum Berechnen der Energie des ersten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine zweite Akkumulationsschaltung (140, 142) zum Erzeugen eines zweiten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den ersten Zeitteilungs-Multiplexer seriell ausgegebenen ersten geraden Informations- Kanalwörter, die mit entsprechenden der geraden Abtastwerte der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden der geraden Abtastwerte der zweiten Multiplizierfunktion multipliziert werden,

eine Schaltung (144, 190) zum Berechnen der Energie des zweiten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine dritte Akkumulationsschaltung (148, 154) zum Erzeugen eines dritten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den zweiten Zeitteilungs-Multiplexer seriell ausgegebenen zweiten ungeraden Informations- Kanalwörter, die mit entsprechenden der ungeraden Abtastwerte der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden der ungeraden Abtastwerte der zweiten Multiplizierfunktion multipliziert werden,

eine Schaltung (156, 190) zum Berechnen der Energie des dritten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine vierte Akkumulationsschaltung (152, 154) zum Erzeugen eines vierten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den zweiten Zeitteilungs-Multiplexer seriell ausgegebenen zweiten ungeraden Informations- Kanalwörter, die mit entsprechenden geraden Abtastwerte der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden der geraden Abtastwerte der zweiten Multiplizierfunktion multipliziert werden,

eine Schaltung (156, 190) zum Berechnen der Energie des vierten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine Schaltung zum Anpassendes ersten und zweiten Akkumulationsergebnisses an das dritte und vierte Akkumulationsergebnis, wenn ein zweites Informations-Kanalwort für die Aufzeichnung ausgewählt wird.

25. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 24, wobei der Steuersignalerzeuger (116) weiterhin umfasst:

eine Schaltung (162, 166, 178, 182) zum Erzeugen von ungeraden und geraden Abtastwerten einer Sinuswellensystemfunktion der ersten Frequenz und zum Erzeugen von ungeraden und geraden Abtastwerten einer Kosinuswellensystemfunktion der ersten Frequenz, wobei die Abtastwerte der ersten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen und wobei die Abtastwerte der zweiten Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunktion während der Aufzeichnung der zweiten parallelen Spuren entsprechen.

26. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 25, wobei der Steuersignalerzeuger (116) weiterhin umfasst:

eine Schaltung (158, 160) zum Erzeugen von ungeraden und geraden Abtastwerten einer vorgeschriebenen Rechteckwellensystemfunktion, wobei die vorgeschriebene Rechteckwellensystemfunktion eine erste Frequenz während der Aufzeichnung der ersten parallelen Spuren und eine zweite Frequenz während der Aufzeichnung der zweiten parallelen Spuren aufweist,

eine dritte Feststellungsschaltung (162, 164, 170) zum Feststellen einer Abweichung von Bits in dem gegenwärtig durch den ersten Zeitteilungs-Multiplexer ausgegebenen ersten ungeraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein drittes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten ungeraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine vierte Feststellungsschaltung (166, 168, 186) zum Feststellen einer Abweichung von Bits in dem gegenwärtig durch den ersten Zeitteilungs-Multiplexer ausgegebenen ersten geraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein viertes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten geraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine fünfte Feststellungsschaltung (178, 180, 170) zum feststellen einer Abweichung von Bits in dem gegenwärtig durch den zweiten Zeitteilungs-Multiplexer ausgegebenen zweiten ungeraden Informations-Kanalwort von der vorgeschriebenen Rechfeckwellensystemfunktion, um ein fünftes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten ungeraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine sechste Feststellungsschaltung (182, 184, 186) zum Feststellen einer Abweichung von Bits in dem gegenwärtig durch den ersten Zeitteilungs-Multiplexer ausgegebenen zweiten geraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein sechstes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten geraden Informations-Kanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine fünfte Akkumulationsschaltung (164) zum Erzeugen eines fünften Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die dritte Feststellungsschaltung seriell ausgegebenen dritten Feststellungsergebnisses, das mit entsprechenden der ungeraden Abtastwerte einer dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden der ungeraden Abtastwerte einer vierten Multiplizierfunktion multipliziert wird, wobei die Abtastwerte der dritten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren und den Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen und wobei die Abtastwerte der vierten Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren und den Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen,

eine Schaltung (172, 190) zum Berechnen der Energie des fünften Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine sechste Akkumulationsschaltung (168) zum Erzeugen eines sechsten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die vierte Feststellungsschaltung seriell ausgegebenen vierten Feststellungsergebnisses, das mit entsprechenden der geraden Abtastwerte der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden der geraden Abtastwerte der vierten Multiplizierfunktion multipliziert wird,

eine Schaltung (168, 190) zum Berechnen der Energie des sechsten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine siebte Akkumulationsschaltung (180) zum Erzeugen eines siebten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die fünfte Feststellungsschaltung seriell ausgegebenen fünften Feststellungsergebnisses, das mit entsprechenden der ungeraden Abtastwerte der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden der ungeraden Abtastwerte der vierten Multiplizierfunktion multipliziert wird,

eine Schaltung (172, 190) zum Berechnen der Energie des siebten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine achte Akkumulationsschaltung (184) zum Erzeugen eines achten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die sechste Feststellungsschaltung seriell ausgegebenen sechsten Feststellungsergebnisses, das mit entsprechenden der geraden Abtastwerte der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden der geraden Abtastwerte der vierten Multiplizierfunktion multipliziert wird,

eine Schaltung (188, 190) zum Berechnen der Energie des achten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine Schaltung zum Anpassen des siebten und achten Akkumulationsergebnisses an das fünfte und sechste Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird, und

27. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 15, wobei der Steuersignalerzeuger (116) umfasst:

eine Schaltung (128) zum Erzeugen eines vorgeschriebenen digitalen Summenwerts,

eine erste Feststellungsschaltung (122, 126) zum Feststellen einer Abweichung des digitalen Summenwerts von zuvor für die Aufzeichnung ausgewählten Kanalwörtern von dem vorgeschriebenen digitalen Summenwert und von aufeinander folgenden der seriellen Bits in dem aus dem ersten Zeitteilungs-Multiplexer ausgegebenen Paar von ersten Informations- Teilkanalwörtern, um ein erstes Feststellungsergebnis zu erzeugen,

eine zweite Feststellungsschaltung (124, 126) zum Feststellen einer Abweichung des digitalen Summenwerts von zuvor für die Aufzeichnung ausgewählten Kanalwörtern von dem vorgeschriebenen digitalen Summenwert und von aufeinander folgenden der seriellen Bits in dem aus dem zweiten Zeitteilungs-Multiplexer ausgegebenen Paar von zweiten Informations-Teilkanalwörtern, um ein zweites Feststellungsergebnis zu erzeugen,

eine Schaltung (132, 190) zum Berechnen der Energie des zweiten Feststellungsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen.

28. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 27, wobei der vorgeschriebene digitale Summenwert eine Dreieckwellensystemfunktion einer ersten Frequenz während des Aufzeichnens von ersten der parallelen Spuren ist, die eine erste vorgeschriebene Spektralempfindlichkeit aufweisen müssen.

29. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 28, wobei der vorgeschriebene digitale Summenwert eine Dreieckwellensystemfunktion einer zweiten Frequenz während des Aufzeichnens von zweiten parallelen Spuren ist, die eine zweite vorgeschriebene Spektralempfindlichkeit aufweisen müssen, und wobei der vorgeschriebene digitale Summenwert während der Aufzeichnung von anderen parallelen Spuren als den ersten und zweiten mit null gewertet wird, da diese anderen Spuren eine nullte vorgeschriebene Spektralempfindlichkeit aufweisen müssen.

30. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 29, wobei der Steuersignalerzeuger (116) weiterhin umfasst:

eine Schaltung zum Erzeugen von Abtastwerten einer Sinuswellensystemfunktion einer ersten Frequenz und zum Erzeugen von Abtastwerten einer Kosinuswellensystemfunktion der ersten Frequenz,

eine Schaltung zum Erzeugen von Abtastwerten einer Sinuswellensystemfunktion einer zweiten Frequenz und zum Erzeugen von Abtastwerten einer Kosinuswellensystemfunktion der zweiten Frequenz,

eine erste Akkumulationsschaltung zum Erzeugen eines ersten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der seriell aus dem ersten Zeitteilungs-Multiplexer ausgegebenen führenden ersten Information-Teilkanalwörter, die mit entsprechenden Abtastwerten einer ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden Abtastwerten einer zweiten Multiplizierfunktion multipliziert werden, wobei die Abtastwerte der ersten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entspricht und den Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entspricht und wobei die Abtastwerte der zweiten Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunkfion der zweiten Frequenz während der Aufzeichnung der ersten parallelen Spuren entspricht und den Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entspricht,

eine Schaltung zum Berechnen der Energie des ersten Akkumulationsergebnisses um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine zweite Akkumulationsschaltung zum Erzeugen eines zweiten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den ersten Zeitteilungs-Multiplexer seriell ausgegebenen abschließenden ersten Informations-Kanalwörter, die mit entsprechenden Abtastwerten der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden Abtastwerten der zweiten Multiplizierfunktion multipliziert werden,

eine Schaltung zum Berechnen der Energie des zweiten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine dritte Akkumulationsschaltung zum Erzeugen eines dritten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den zweiten Zeitteilungs-Multiplexer seriell ausgegebenen führenden zweiten Informations-Kanalwörter, die mit entsprechenden Abtastwerten der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden Abtastwerten der zweiten Multiplizierfunktion multipliziert werden,

eine Schaltung zum Berechnen der Energie des dritten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine vierte Akkumulationsschaltung zum Erzeugen eines vierten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits der durch den zweiten Zeitteilungs-Multiplexer seriell ausgegebenen zweiten abschließenden Informations-Kanalwörter, die mit entsprechenden Abtastwerten der ersten Multiplizierfunktion multipliziert werden und die mit entsprechenden Abtastwerten der zweiten Multiplizierfunktion multipliziert werden,

eine Schaltung zum Berechnen der Energie des vierten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

31. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 30, wobei der Steuersignalerzeuger weiterhin umfasst:

eine Schaltung zum Erzeugen von Abtastwerten einer vorgeschriebenen Rechteckwellensystemfunktion, wobei die vorgeschriebene Rechteckwellensystemfunktion die erste Frequenz während der Aufzeichnung der ersten parallelen Spuren aufweist und die zweite Frequenz während der Aufzeichnung der zweiten parallelen Spuren aufweist,

eine dritte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in dem gegenwärtig aus dem ersten Zeitteilungs-Multiplexer ausgegebenen ersten führenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein drittes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten führenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine vierte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in dem gegenwärtig aus dem ersten Zeitteilungs-Multiplexer ausgegebenen ersten abschließenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein viertes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem ersten abschließenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine fünfte Feststellungsschaltung zum Feststellen einer Abweichung der Bits in dem gegenwärtig aus dem zweiten Zeitteilungs-Multiplexer ausgegebenen zweiten führenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein fünftes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten führenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine sechste Feststellungsschaltung zum Feststellen einer Abweichung der Bits in dem gegenwärtig aus dem zweiten Zeitteilungs-Multiplexer ausgegebenen zweiten abschließenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion, um ein sechstes Feststellungsergebnis zu erzeugen, das die Abweichung der Bits in dem zweiten abschließenden Informations-Teilkanalwort von der vorgeschriebenen Rechteckwellensystemfunktion angibt,

eine fünfte Akkumulationsschaltung zum Erzeugen eines fünften Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die dritte Feststellungsschaltung seriell ausgegebenen dritten Feststellungsergebnisses, das mit entsprechenden Abtastwerten einer dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden Abtastwerten einer vierten Multiplizierfunktion multipliziert wird, wobei die Abtastwerte der dritten Multiplizierfunktion den Abtastwerten der Sinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren und den Abtastwerten der Sinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen und wobei die Abtastwerte der vierten Multiplizierfunktion den Abtastwerten der Kosinuswellensystemfunktion der ersten Frequenz während der Aufzeichnung der ersten parallelen Spuren und den Abtastwerten der Kosinuswellensystemfunktion der zweiten Frequenz während der Aufzeichnung der zweiten parallelen Spuren entsprechen,

eine Schaltung zum Berechnen der Energie des fünften Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine sechste Akkumulationsschaltung zum Erzeugen eines sechsten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die vierte Feststellungsschaltung seriell ausgegebenen vierten Feststellungsergebnisses, das mit entsprechenden Abtastwerten der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden Abtastwerten der vierten Multiplizierfunktion multipliziert wird,

eine Schaltung zum Berechnen der Energie des sechsten Akkumulationsergebnisses, um dieselbe in das erste Abweichungsergebnis aufzunehmen,

eine siebte Akkumulationsschaltung zum Erzeugen eines siebten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die fünfte Feststellungsschaltung seriell ausgegebenen fünften Feststellungsergebnisses, das mit entsprechenden Abtastwerten der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden Abtastwerten der vierten Multiplizierfunktion multipliziert wird,

eine Schaltung zum Berechnen der Energie des siebten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine achte Akkumulationsschaltung zum Erzeugen eines achten Akkumulationsergebnisses durch das Akkumulieren der Produkte der Bits des durch die sechste Feststellungsschaltung seriell ausgegebenen sechsten Feststellungsergebnisses, das mit entsprechenden Abtastwerten der dritten Multiplizierfunktion multipliziert wird und das mit entsprechenden Abtastwerten der vierten Multiplizierfunktion multipliziert wird,

eine Schaltung zum Berechnen der Energie des achten Akkumulationsergebnisses, um dieselbe in das zweite Abweichungsergebnis aufzunehmen,

eine Schaltung zum Anpassen des siebten und achten Akkumulafiionsergebnisses an das fünfte und sechste Akkumulationsergebnis, wenn ein erstes Informations-Kanalwort für die Aufzeichnung ausgewählt wird, und

32. Digitale Signalaufzeichnungsvorrichtung zum Umwandeln von jeweils sukzessive ausgegebenen n-Bit-Informationswörtern zu einem entsprechenden (n+1)-Bit-Kanalwort und zum Aufzeichnen der umgewandelten Wörter als digitale Information in einer von parallelen Spuren auf einem magnetischen Aufzeichnungsmedium, wobei die Vorrichtung umfasst:

einen Eingabeanschluss (101) zum Empfangen der sukzessive ausgegebenen n-Bit- Informationswörter in Parallelbitform,

eine Schaltung (104.1) zum Einfügen eines "0"-Bits in jedes der empfangenen n-Bit- Informationswörter und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes,

eine Schaltung (104.2) zum Einfügen eines "1"-Bits in jedes der empfangenen n-Bit- Informationswörter und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationswortes, wobei das zweite (n+1)-Parallelbit-Informationswort gleichzeitig mit dem ersten (n+1)- Parallelbit-Informationswort ausgegeben wird, das aus dem selben n-Bit-Informationswort erzeugt wird,

eine ersten Vorcodierer (106.1) zum Codieren jedes ersten (n+1) Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln,

eine Aufzeichnungseinrichtung (120) zum Aufzeichnen des ersten oder zweiten (n+1)-Parallelbit-Kanalwortes, das aus dem ersten oder zweiten Vorcodierer ausgegeben wird und durch das Steuersignal aus dem Steuersignalerzeuger für die Aufzeichnung ausgewählt wird, als Seriellbit-Kanalwort auf einer der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, dadurch

gekennzeichnet, dass

die Schaltung (104.1) zum Einfügen eines "0"-Bits in jedes empfangene n-Bit- Informationswort und zum Erzeugen eines ersten (n+1)-Parallelbit-Informationswortes mit einer Informationswortrate betrieben wird, die um einen Faktor von (n+1) langsamer ist als die Rate eines Systemtakts,

die Schaltung (104.2) zum Einfügen eines "1"-Bits in jedes empfangene n-Bit- Informationswort und zum Erzeugen eines zweiten (n+1)-Parallelbit-Informationsworts mit einer zweiten Informationswortrate betrieben wird,

der erste Vorcodierer (106.1) zum Codieren jedes ersten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden ersten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln, mit einer Kanalwortrate betrieben wird, die um einen Faktor von (n+1) langsamer ist als die Rate des Systemtakts,

der zweite Vorcodierer (106.2) zum Codieren jedes ersten (n+1)-Parallelbit- Informationswortes, um dasselbe zu einem entsprechenden zweiten Information-(n+1)- Parallelbit-Kanalwort umzuwandeln, mit derselben Kanalwortrate betrieben wird, und dass die Vorrichtung weiterhin umfasst:

eine erste Zeitkomprimierungseinrichtung (108.1) zum Umwandeln der aus dem ersten Vorcodierer ausgegebenen ersten Information-(n+1)-Parallelbit-Kanalwörter zu entsprechenden zeitkomprimierten ersten (n+1)-Seriellbit-Kanalwörtern in Übereinstimmung mit einem beschleunigten Takt mit einer Frequenz, die ein Vielfaches der Frequenz des Systemtakts ist,

eine zweite Zeitkomprimierungseinrichtung (108.2) zum Umwandeln der aus dem zweiten Vorcodierer ausgegebenen zweiten Information-(n+1)-Parallelbit-Kanalwörter zu entsprechenden zeitkomprimierten zweiten (n+1)-Seriellbit-Kanalwörtern in Übereinstimmung mit dem beschleunigten Takt, und

dem Steuersignalerzeuger (116) zum Auswählen einer vorgeschriebenen Spektralempfindlichkeit für die eine der parallelen Spuren auf dem magnetischen Aufzeichnungsmedium, auf dem gegenwärtig aufgezeichnet wird, zum Korrelieren einer Spektralempfindlichkeit für jedes der zeitkomprimierten Seriellbit-Kanalwörter mit der vorgeschriebenen Spektralempfindlichkeit, um ein entsprechendes Korrelationsergebnis zu erzeugen, und zum Vergleichen der Amplituden jedes gleichzeitig erzeugten entsprechenden Korrelationsergebnisses, um ein Steuersignal zu erzeugen, das eines der genannten aus dem ersten oder zweiten Vorcodierer ausgegebenen (n+1)-Bit-Kanalwörter auswählt, dessen Spektralempfindlichkeit besser mit der vorgeschriebenen Spektralempfindlichkeit korreliert, um den digitalen Summenwert der ausgewählten der (n+1)-Bit-Kanalwörter zu steuern, um ein beabsichtigtes 'Muster als Zeitfunktion vorzusehen.

33. Digitale Signalaufzeichnungsvorrichtung nach Anspruch 32, wobei die Aufzeichnungsvorrichtung umfasst:

eine Parallel-zu-seriell-Signalumwandlungseinrichtung (110, 112) zum Umwandeln von jedem in paralleler Form aus dem ersten und zweiten Vorcodierer ausgegebenen ersten und zweiten (n+1)-Bit-Kanalwort zu entsprechenden (n+1)-Seriellbit-Kanalwörtern, die in Übereinstimmung mit dem Systemtaktsignal erzeugt werden, und

einem Auswahlschalter (118), der in Reaktion auf das Steuersignal für die Aufzeichnung auf einer der parallelen Spuren des magnetischen Aufzeichnungsmediums, auf dem gegenwärtig aufgezeichnet wird, eines der entsprechenden (n+1) Seriellbit-Kanalwörter auswählt, die in Übereinstimmung mit dem Systemtaktsignal erzeugt werden.