DE3887249T2 - Digitaler Multiplexer. - Google Patents

Description

• Die vorliegende Erfindung bezieht sich auf einen digitalen Multiplexer zum Zeitteilungsbzw. Zeitmultiplexen digitaler Signale von Rahmeneinheiten.
• Ein digitaler Multiplexer ist eine Vorrichtung zum Umsetzen von Gruppeneingangssignalen niedrigerer Ordnung, die asynchrone Digitalsignale sind, auf einer Vielzahl von Kanälen in ein Gruppensignal höherer Ordnung durch Zeitmultiplexen. Ein herkömmlicher digitaler Multiplexer ist in "Multiplexing and Synchronisation Techniques", Kap. 3, in einem Buch mit dem Titel "Digital Communication Techniques", Tokai University Verlagsgesellschaft in Japan, beschrieben. Gemäß diesem digitalen Multiplexer sind eine Vielzahl von Rahmeneinheiten jeweils für eine Vielzahl von Kanälen bereitgestellt, und Ausgangssignale der Rahmeneinheiten sind von einem Multiplexer zeitgemultiplext. In diesem Fall stellt der Multiplexer den Rahmeneinheiten Blocksynchronisationssignale bereit, von denen jedes um eine vorbestimmte Anzahl von Bits, die von Kanal zu Kanal verschieden ist, zeitmäßig verzögert ist. Jede der Rahmeneinheiten erzeugt ein Blocksignal, das aus einem m-Bit-Informationssignal und einem 1-Bit-Blockbegrenzersignal synchron mit einem entsprechenden Blocksynchronisationssignal zusammengesetzt ist. Der Multiplexer multiplext sequentiell von den Rahmeneinheiten gesandte Blocksignale und fügt C Bits zu einem sich ergebenden, gemultiplexten Signal hinzu. Dies führt zu einem BSI-Code-Gruppensignal höherer Ordnung, das aus mB1C zusammengesetzt ist.
• Gemäß dem oben beschriebenen Multiplexschema benötigt der Multiplexer Verzögerungsschaltungen, die in ihrer Anzahl den Kanälen entsprechen, um die Blocksynchronisationssignale zu erzeugen, die Verzögerungen ausgesetzt sind, die für die jeweiligen Kanäle geeignet sind. Dies führt zu einem größeren Maßstab und zu höheren Kosten der Multiplexer-Schaltungsanordnung.
• Außerdem müssen zum Bau eines digitalen Multiplexers mit einer unterschiedlichen Anzahl von Multiplexierung (der Anzahl von Kanälen für Gruppensignale niedrigerer Ordnung) Verzögerungsschaltungen, die zum Erzeugen von Blocksynchronisationssignalen nötig sind, in der Anzahl von zu multiplexenden Signalen bereitgestellt sein. Dies macht flexible Änderung der Anzahl von zu multiplexenden Signalen schwierig.
• Dementsprechend ist eine Aufgabe der vorliegenden Erfindung die Bereitstellung eines digitalen Multiplexers, der Gruppensignale niedrigerer Ordnung in einer Form formatiert, die zum nachfolgenden Multiplexen in jeder der Rahmeneinheiten geeignet ist, und der Gruppensignale niedrigerer Ordnung zu einem Gruppensignal höherer Ordnung multiplext, indem er einfach die von den Rahmeneinheiten erzeugten Gruppensignale niedrigerer Ordnung multiplext.
• Gemäß der vorliegenden Erfindung blocken N Rahmeneinheiten jeweils digitale N-Kanal- Informationssignale, um geblockte Signale bereitzustellen. In diesem Fall reagieren die Rahmeneinheiten auf ein gemeinsames Blocksynchronisationssignal von einer Multiplexeinheit, um die geblockten Signale in einer Zeitbeziehung, die zum Multiplexen geeignet ist, bereitzustellen. Die Multiplexeinheit multiplext die geblockten Signale von den Rahmeneinheiten, um ein gemultiplextes Signal (Gruppensignal höherer Ordnung) bereitzustellen.
• Diese Erfindung kann anhand der folgenden ausführlichen Beschreibung in Verbindung mit den beiliegenden Zeichnungen vollständiger verstanden werden; es zeigen:
• Fig. 1 ein Blockdiagramm eines digitalen Multiplexers, der die vorliegende Erfindung verkörpert;
• Fig. 2 ein Blockdiagramm der Rahmeneinheiten von Fig. 1;
• Fig. 3 ein Format eines Gruppensignals höherer Ordnung, das von der Multiplexeinheit von Fig. 1 erzeugt ist;
• Fig. 4 ein Blockdiagramm des Serien-Parallel-Umsetzers von Fig. 2;
• Fig. 5 eine Alternative zu dem Serien-Parallel-Umsetzer;
• Fig. 6 ein Zeitablaufdiagramm zum Erklären des Betriebs des Serien- Parallel-Umsetzers von Fig. 5;
• Fig. 7 ein Zeitablaufdiagramm zum Erklären eines anderen Betriebs des Serien-Parallel-Umsetzers;
• Fig. 8 ein Blockdiagramm der Hauptteilbereiche der Rahmeneinheit;
• Fig. 9 ein Blockdiagramm des Biteinfügers von Fig. 2;
• Fig. 10 ein Blockdiagramm der Scrambler- bzw. Verwürflerschaltung von Fig. 2;
• Fig. 11 ein Blockdiagramm der Rahmeneinheit, die in einem digitalen Multiplexer gemäß einem weiteren Ausführungsbeispiel der vorliegenden Erfindung benutzt ist;
• Fig. 12 ein Blockdiagramm einer Rahmensynchronisationsschaltung, die an einem empfangenden Ende in dem digitalen Multiplexer der vorliegenden Erfindung benutzt ist;
• Fig. 13 ein Format von Rahmendaten; und
• Fig. 14 ein Zeitablaufdiagramm von Signalen, die von der Schaltung von Fig. 12 erzeugt sind.
• Nunmehr auf Fig. 1 Bezug nehmend, umfaßt ein digitaler Multiplexer der vorliegenden Erfindung N Rahmeneinheiten 2, die jeweils zum Empfangen von Gruppensignalen niedrigerer Ordnung 1 auf N Kanälen verbunden sind, und deren Ausgänge mit einer Multiplexeinheit 5 gekoppelt sind. Ein Gruppeneingangssignal niedrigerer Ordnung ist von einer entsprechenden Rahmeneinheit in ein geblocktes Signal 3 umgesetzt, das aus m- Bit-Informations- und einem 1-Bit-Blockbegrenzersignal, das in (m+1)-Bit-Intervallen eingefügt ist, zusammengesetzt ist. Geblockte Signale von Rahmeneinheiten 1 sind dann von der Multiplexeinheit 5 zur Umsetzung in ein Gruppensignal höherer Ordnung eines BSI-(Bit Sequence Independence, d. h. Bitfolgeunabhängigkeits-)Code 6 von z. B. mB1 zeitteilungs- bzw. zeitgemultiplext. Wenn beispielsweise angenommen ist, daß die Bitrate des Gruppeneingangssignals niedrigerer Ordnung 100 MBits pro Sekunde beträgt und die Anzahl von Kanälen N=16 ist, ist die Bitrate des Gruppenausgangssignals höherer Ordnung 1,6 GBits pro Sekunde.
• Wie in Fig. 3 gezeigt ist, ist mB1 ein codiertes Signal, das aus einem m-Bit-Informationssignal (m-1 Bits in dem Falle eines Blocks, der ein Kontroll- bzw. Steuerbit enthält) und einem C-(Komplementär-)Bit, das als Blockbegrenzerbit dient, das einen Zyklus von m+1 Bits hat, zusammengesetzt ist. Dies ist eine Art von BSI-Code. Das C-Bit ist durch ein Komplement eines Informationsbit k Bits vorher dargestellt. Wenn nämlich das Informationsbit, das dem C-Bit um k Bits vorausgeht, 1 ist, dann ist das C-Bit 0. Wenn umgekehrt das Informationsbit 0 ist, dann ist das C-bit 1. Durch Definieren des C-Bit wie oben enthält das Gruppensignal höherer Ordnung 6, das sich aus dem Multiplexprozeß ergibt, niemals aufeinanderfolgende Einsen oder Nullen mehr als m Bits und hat daher ein geeignetes Format für den BSI-Code.
• Als das C-Bit, das als Blockbegrenzersignal für jeden Kanal dient, das in dem Gruppensignal höherer Ordnung enthalten ist, kann ein Komplement des Informationsbit des vorherigen Kanals benutzt sein. Das Blockbegrenzersignal für jeden Kanal der Gruppensignale höherer Ordnung kann durch ein Komplement eines Informationsbit k Bits vorher ersetzt sein.
• Überdies kann ein Platzbit oder ein Markierungsbit als das Blockbegrenzersignal benutzt sein.
• Die Einfügung des Blockbegrenzersignals oder des C-Bit in ein geblocktes Signal kann der von Rahmeneinheit 2 oder der Multiplexereinheit 5 ausgeführt sein.
• Die Rahmeneinheiten 2 sind angeordnet, um ein gemeinsames Blocksynchronisationssignal 4 von der Multiplexeinheit 5 zu erhalten, die jeweiligen Daten um die jeweiligen erforderlichen Bits zu verzögern und geblockte Signale 3 gleichzeitig zu liefern.
• Weil N Rahmeneinheiten 2 die geblockten Signale gleichzeitig liefern, sind N Bits gleichzeitig an N Eingänge der Multiplexeinheit 5 angelegt. Die Multiplexeinheit 5 setzt das parallele N-Bit-Signal in ein serielles Signal um und erzeugt dadurch ein zeitgemultiplextes Gruppensignal höherer Ordnung.
• Die Fig. 2 zeigt eine ausführliche Anordnung von Rahmeneinheiten von Fig. 1. Ein Serien-Parallel-Umsetzer 12 hat einen Eingangsanschluß und m Datenausgangsanschlüsse. In serieller Form an den Eingangsdatenanschluß angelegte Eingangsdaten 11 bilden ein digitales Informationssingal, das dem Gruppensignal niedrigerer Ordnung von Fig. 1 entspricht. Der Serien-Parallel-Umsetzer 12 setzt Eingangsdaten 11 in parallele Daten 13 von m Bits oder m-n Bits um. Hier ist m > n > 0. In diesem Ausführungsbeispiel ist die Beschreibung von dem Fall gemacht, in dem n = 1. Wenn der Serien-Parallel-Umsetzer 12 parallele Daten von m-n Bits erzeugt, sind m-n Bits (m-1 Bits in diesem Ausführungsbeispiel) auf der ersten bis (m-n)-ten oder (m-1)-ten Ausgangsleitung in diesem Ausführungsbeispiel ausgegeben.
• Die Ausgänge des Serien-Parallel-Umsetzers 12 sind über Ausgangsleitungen mit einem Biteinfüger verbunden. Der Serien-Parallel-Umsetzer 12 legt über die Ausgangsleitungen die parallelen Daten an den Biteinfüger 14 an. Wenn die parallelen Daten 13 m-1 Bits enthalten, liefert der Biteinfüger 14 an eine verbleibende Ausgangsleitung des Umsetzers 12 Steuerbits, die, wie in Fig. 3 gezeigt ist, Rahmensynchronisationsbits (F1-F4), die zur Rahmung nötig sind, ein Kanalidentifizierungsbit (CID), ein Paritätsbit (P), ein Dienstbit (SV), Personalkontrollbits (SFC1-SFC3), ein Personalbit (SB) und ähnliches beinhalten.
• Die Rahmensynchronisationsbits F1 bis F4 sind zum Festlegen der Position eines entsprechenden Rahmens am empfangenden Ende benutzt, anders gesagt zum Herstellen von Rahmensynchronisation. Das Kanalidentifizierungsbit CID ist zum Identifizieren eines entsprechenden Kanals benutzt, zu dem der relevante Rahmen gehört. Das Paritätsbit P ist zur Paritätsprüfung am empfangenden Ende benutzt. Das Dienstbit SV steht dem Benutzer zur Verfügung. Das Paritätsbit P kann nach dem Multiplexprozeß zum Gruppensignal höherer Ordnung 6 in die parallelen Daten eingefügt sein.
• Das Personalbit SB ist zur Synchronisation des Eingangs und Ausgangs von Rahmeneinheit 2 bereitgestellt und in einer speziellen Position eingefügt, wenn ein Phasenunterschied über einem festen Wert zwischen Eingangs- und Ausgangstakten auftritt. Die Personalkontrollbits SFC1 bis SFC3 sind angepaßt, um darzustellen, ob Daten an einer Position, in der das Personalbit einzufügen ist, Personalbit SB ist oder gewöhnliche Daten sind. Die Einfügung von Personalbit SB in die parallelen Daten ist als "Personal ein" bezeichnet.
• Ausgänge des Biteinfügers 14 sind mit einem Scrambler bzw. Verwürfler 15 verbunden. Der Verwürfler 15 verwürfelt ein Ausgangssignal des Biteinfügers 14, um ein Markierung-zu-Platz-Verhältnis des Ausgangssignals nahezu konstant zu halten, und stellt dann ein paralleles Rahmensignal 16 bereit. In diesem Ausführungsbeispiel bilden der Biteinfüger 14 und der Verwürfler 15 die Rahmeneinheit.
• Ausgänge der Rahmeneinheit oder Ausgänge des Verwürflers 15 sind mit Eingängen eines Parallel-Serien-Umsetzers 17 verbunden. Der Parallel-Serien-Umsetzer 17 setzt das parallele Rahmensignal 16 von der Rahmeneinheit in ein serielles Datensignal um, das wiederum als ein Blocksignal 18 ausgegeben ist.
• Eingangstakte (ein erstes Taktsignal) 19 sind an den Serien-Parallel-Umsetzer 12 und an den Eingangszahler (einen ersten Zähler) 20 durch einen Takteingangsanschluß angelegt. Die Eingangstakte 19 sind mit Eingangsdaten 11 synchronisiert. Der Eingangszahler 20 dient als Einrichtung zum Umschalten der parallelen Daten 13, die von dem Serien- Parallel-Umsetzer 12 ausgegeben sind, zwischen m Bits und (m-n) Bits und besteht aus einem Modulzähler eines Teilungsfaktorvariablentyps. Der Eingangszahler 20 arbeitet gewöhnlich als ein Modulo-m-Zähler, um beim Zählen der Eingangstakte 19 nach m, d. h. der Anzahl von Bits, die in den parallelen Daten 13 enthalten sind, einen Zwischenspeicherimpuls LAP an den Serien-Parallel-Umsetzer 12 anzulegen.
• Andererseits sind Ausgangstakte (ein zweites Taktsignal) 21 an den Parallel-Serien- Umsetzer 17, einen Ausgangszahler 22 und einen Phasenvergleicher 27 durch einen Ausgangstaktanschluß angelegt. Die Ausgangstakte sind mit den Ausgangsdaten 18 synchronisiert. Der Ausgangszähler 22 ist ein Modulo-(m+1)-Zähler, der angepaßt ist, um interne Takte (ein drittes Taktsignal) ICK zu erzeugen, die im Biteinfüger 14 und Verwürfler 15 benutzt sind, und ein paralleles Ladesignal PLS an den Parallel-Serien- Umsetzer 17 anzulegen, wenn der Zählwert davon 0 wird. Das parallele Ladesignal PLS ist als Zeitsteuerungssignal zum Ausgeben des Blocksignals 18 aus dem Parallel-Serien- Umsetzer 17 benutzt.
• Der Ausgangszähler 22 ist mit einer Anfangswerteinstellschaltung 23 verbunden. Mit einem Blocksynchronisationssignal 24 beliefert, das dem Blocksynchronisationssignal 4 entspricht, das von der Multiplexeinheit 5 von Fig. 1 erzeugt ist, lädt die Anfangswerteinstellschaltung 23 einen vorher darin eingestellten Anfangswert an den Ausgangszahler 22. Der Ausgangszähler 22 ist von dem Anfangswert voreingestellt und gibt an den Serien-Parallel-Umsetzer 17 das parallele Ladesignal PLS aus, das dem Anfangswert entspricht. Dementsprechend kann die Phase des parallelen Ladesignals PLS, das als Zeitsteuerungssignal zum Ausgeben des Blocksignals 18 wirkt, durch Wahl des Anfangswerts willkürlich auf das Blocksynchronisationssignal 24 eingestellt werden. So wird es möglich, die Ausgangszeitsteuerung bzw. den Ausgangszeitpunkt des Blocksignals 18, oder die Phase des Blocksignals relativ zu dem Blocksynchronisationssignal 24, zu steuern. Selbst wenn sie mit dem gemeinsamen Blocksynchronisationssignal 4 beliefert sind, können folglich Rahmeneinheiten 2 von Fig. 1 die Blocksignale 3 gleichzeitig ausgeben, so daß sie in der Multiplexeinheit 5 korrekt gemultiplext sein können, indem der Anfangswerteinstellschalter 23 passend eingestellt ist.
• Wie oben beschrieben ist, sind die von dem Ausgangszähler 22 erzeugten internen Takte ICK an den Biteinfüger 14, Verwürfler 15 und Adreßzähler 25 angelegt. Ausgänge des Adreßzählers 25 sind neben Eingängen des Phasenvergleichers 27 mit einem Ausgang des Phasenvergleichers 27 gekoppelt.
• Der Phasenvergleicher 27 macht einen Vergleich zwischen einem Phasenvergleichssignal S1, das vom Eingangszähler 20 ausgegeben ist, und einem Phasenbezugssignal S2, das vom Ausgangszähler 22 ausgegeben ist. Das Phasenbezugssignal S2 muß nur mit den Ausgangstakten 21 synchronisiert werden. Daher kann z. B. sogar ein Startimpuls in einem Rahmen als das Phasensynchronisationssignal benutzt sein. Der Phasenvergleicher 27, der eine Speicherfunktion hat, speichert das Ergebnis des Phasenvergleichs zwischen den Signalen S1 und S2 zu einer speziellen Zeit innerhalb eines Rahmens. Beim Erkennen einer Phaseninkonsistenz bzw. -abweichung der Signale S1 und S2 und Speichern ihres Vergleichsergebnisses gibt der Phasenvergleicher 27 ein Belegschafts- bzw. Personalbedarfssignal SFTR an den Adreßdecodierer 26 aus.
• Es ist vorzuziehen, daß eine Zeit, zu der der Phasenvergleicher 27 das Vergleichsergebnis speichert, eine Zeit früher als das erste Bit SFC1 der Personalkontrollbits SFC1 bis SFC3 (Fig. 3) ist, z. B. eine Zeit, die der vorderen Position eines Rahmens entspricht. Dies ist so, weil, wenn der Adreßdecodierer 26 das Personalbedarfssignal SFTR von dem Phasenvergleicher 27 erhält, jedes der Personalkontrollbits SFC1 bis SFC3 auf einen speziellen Wert gesetzt ist, und ob das Personalbit SB in das Blocksignal eingefügt werden soll, von einer Kombination der drei Bits angewiesen ist.
• Wenn der Phasenvergleicher 27 zeitgesteuert ist, um das Vergleichsergebnis zu speichern, wie oben beschrieben ist, können die Einstellung der Personalbits SFC1 bis SFC3 und die Einfügung des Personalbit SB in das Blocksignal auf der Grundlage des gespeicherten Vergleichsergebnisses in demselben Rahmen durchgeführt werden wie der Rahmen, in dem das Vergleichsergebnis aufgezeichnet ist.
• Der Phasenvergleicher 27 kann das Vergleichsergebnis später speichern als das erste Personalkontrollbit SFC1. Es ist nicht nur das Vergleichsergebnis einmal pro einem Rahmen gespeichert, sondern es kann auch mehrmals pro einem Rahmen synchron mit dem Zyklus von Blöcken, die einen Rahmen bilden, gespeichert sein. In diesem Fall können die Einstellung der Personalkontrollbits SFC1 bis SFC3 und die Einfügung des Personalbit SB in dem nächsten Rahmen ausgeführt werden. Die Speicherung des Vergleichsergebnisses in dem Phasenvergleicher 27 ist innerhalb eines Zeitraums zwischen der Einfügung von Personalbit SB auf der Grundlage der Speicherung und der Beendigung der Rahmung des relevanten Rahmens annulliert bzw. zurückgenommen.
• Der Adreßdecodierer 26 reagiert auf die Ausgänge des Adreßzählers 25 und den Ausgang des Phasenvergleichers 27, um ein Wählsignal an einen Einfügedatenwähler 28, ein Einfügungssteuersignal INS-C an Biteinfüger 14, ein Verwürflung-Aus-Signal SCR-O und ein Verwürflungsrücksetzsignal SCR-R an Verwürfler 15 und ein Zählermodusschaltsignal CNT-C an den Eingangszähler 20 anzulegen.
• Das Zählermodusschaltsignal CNT-C ist angepaßt, um den Eingangszähler 20 von dem Modulo-m-Zähler auf den Modulo-(m-1)-Zähler umzuschalten, wenn der Biteinfüger 14 Daten einfügt, die von dem Einfügedatenwähler 28 in die parallelen Daten 13 einzufügen sind (Steuersignal). Als Reaktion auf das Zählermodusschaltsignal CNT-C gibt der Eingangszähler 20 den Zwischenspeicherimpuls LAP an den Serien-Parallel-Umsetzer 12 nach dem Zählen von (m-1) Eingangstakten 19 aus. Zu dieser Zeit gibt der Serien- Parallel-Umsetzer 12 parallele Daten von Eingangsdaten 11 auf nur (m-1) Ausgangsleitungen unter m Ausgangsleitungen und keine Daten auf einer anderen Ausgangsleitung aus. Die Ausgangsleitung ohne Daten kann als ein leeres Bit für den Biteinfüger 14 benutzt sein. So kann der Biteinfüger 14 ein Steuerbit an die Leerbitausgangsleitung anlegen. Die als das leere Bit benutzte Ausgangsleitung ist vorgewählt, um die niedrigste (die m-te Ausgangsleitung) der Ausgangsleitungen des Serien-Parallel-Umsetzers 12 zu sein. Der Biteinfüger 14 fügt in dieses leere Bit ein Steuerbit ein, das für die Rahmung erforderlich und von dem Einfügedatenwähler 28 geliefert ist.
• In Fig. 2 bilden der Adreßzähler 25, Adreßdecodierer 26 und der Einfügedatenwähler 28 eine Rahmensteuerung.
• Als nächstes werden Anordnungen verschiedener Komponenten von Fig. 2 unter Bezugnahme auf Fig. 4 bis 10 beschrieben. Die Fig. 4 zeigt eine Anordnung des Serien-Parallel-Umsetzers 12, die aus einem m-Stufen-Schieberegister 41 und einer Zwischenspeicherschaltung 42 besteht. Das m-Stufen-Schieberegister 41 empfangt Eingangsdaten (Gruppensignal niedrigerer Ordnung) 11 und Eingangstakte 19, und die Zwischenspeicherschaltung 42 reagiert auf den Zwischenspeicherimpuls LAP, um parallele Ausgänge des Schieberegisters 41 vorübergehend zu speichern und parallele Daten 13 auszugeben.
• Die Fig. 5 zeigt eine weitere Anordnung des Serien-Parallel-Umsetzers 12, die aus m flankengesteuerten Typ-D-Flipflops 51, einer Zwischenspeicherschaltung 52, die auf den Zwischenspeicherimpuls LAP reagiert, um Ausgänge von Flipflops 51 vorübergehend zu speichern, einem Zähler 53, der angepaßt ist, um Eingangstakte 19 zu zählen, und einem Decodierer 54 zum Decodieren eines Zählwerts des Zählers 53 besteht. Die Fig. 6 zeigt Wellenformen von Ausgängen Qc1 bis Qcm des Decodierers 54, die an Takteingänge von Flipflops 51 als Taktimpulse angelegt sind. Flipflops 51 können wie das Schieberegister 41 von Fig. 4 arbeiten, indem sie sequentiell getaktet sind.
• Ein Master-Slave-Typ-D-Flipflop kann als jedes der Flipflops 51 von Fig. 5 benutzt sein. In diesem Fall sind die von dem Decodierer 54 bereitgestellten Taktimpulse so, daß ihre Anstiegsflanken sequentiell verzögert sind, und ihre abfallenden Flanken gleichzeitig auftreten, wie in Fig. 7 gezeigt ist. Master-Flipflops reagieren auf die Anstiegsflanken der Taktimpulse, um eine Serien-Parallel-Umsetzung von Eingangsdaten 11 durchzuführen. Andererseits speichern Slave-Flipflops die parallelen Daten von den Master-Flipflops als Reaktion auf die fallenden Flanken der Takte zwischen. In diesem Fall verdoppeln sich Flipflops (Master-Slave-Flipflops) 51 als Zwischenspeicherschaltungen und beseitigen dabei den Bedarf an der Zwischenspeicherschaltung 52.
• Die Fig. 8 zeigt speziell die Ausgangssignale des Adreßdecodierers 26, der auf Ausgangssignale des Adreßzählers 25 reagiert, und die Einfügedaten 29, die an den Einfügedatenwähler 28 angelegt sind. F1-F4, SV, CID, P, SFC1-SFC3, die an den Einfügedatenwähler 28 von dem Adreßdecodierer 26 angelegt sind, weisen die Wahl von entsprechenden Steuersignalen an, die in Fig. 3 mit denselben Symbolen bezeichnet sind. F1D-F4D, SVD, CIDD, PD, SBD, SFC1D-SF3D, die in den Einfügedaten 29 enthalten sind, stellen alle einen Wert von Daten dar, die in die parallelen Daten 13 als ein entsprechendes der Steuersignale F1-F4, SV, SID, P, SFC1-SFC3 einzufügen ist. Genauer sind die Rahmensynchronisationsbits F1D-F4D gewählt, um beispielsweise F1D=1, F2D=0, F3D=0 und F4D=1 zu sein. Die Personalkontrollbits SFC1-SFC3 sind gewählt, um SFC1D=1, SFC2D=1 und SFC3D=1 zur Zeit des Personal-ein, nämlich wenn das Personalbedarfssignal STFR vom Phasenvergleicher 27 ausgegeben ist, zu sein.
• Das vom Adreßdecodierer 26 ausgegebene Einfügungssteuersignal INS-C ist benutzt, um den Biteinfüger 14 über das Vorhandensein oder Fehlen von Einfügedaten anzuweisen bzw. zu informieren. Das Verwürflung-Aus-Signal SCR-O ist benutzt, um anzuweisen, ob die Daten der m-ten Leitung der parallelen Daten, die an den Verwürfler 15 angelegt sind, verwürfelt oder nicht verwürfelt (Verwürflung Aus) sein sollen. Wenn ein Steuersignal auf der m-ten Leitung ist, ergibt sich der Verwürflung-Aus-Zustand. Das Verwürflungs- Rücksetzsignal SCR-R ist benutzt, um einen Zufallsfolgengenerator (später zu beschreiben) in dem Verwürfler 15 zurückzusetzen.
• Gemäß einem Blockdiagramm des in Fig. 9 gezeigten Biteinfügers 14 sind die parallelen Daten 13 von dem Serien-Parallel-Umsetzer 12 an m flankengesteuerte Typ-D-Flipflops 61 angelegt, die als Puffer dienen, die die parallelen Daten als Reaktion auf die Anstiegsflanke eines Takts zwischenspeichern, der durch einen Inverter 62 zum Umkehren interner Takte ICK erhalten ist. Ausgänge von Flipflops 61 sind von m flankengesteuerten Typ-D-Flipflops 63 zwischengespeichert, die auf die Anstiegsflanke eines durch einen Puffer 64, der mit den internen Empfangstakten ICK verbunden ist, erhaltenen Takt reagieren.
• Ein Schalter 65 ist zwischen dem Q-Ausgang des m-ten Flipflop 61m und dem D- Eingang des m-ten Flipflop 63m eingefügt. Dieser Schalter 65 ist von dem Q-Ausgang eines flankengesteuerten Typ-D-Flipflops 66, das auf die Anstiegsflanke eines Ausgangstakts des Inverters 62 reagiert, gesteuert, um das Einfügungssteuersignal INS-C zwischenzuspeichern. Der Schalter 65 verbindet normalerweise den Q-Ausgang des Flipflop 61m mit dem D-Eingang des Flipflop 63m. Wenn das Einfügungssteuersignal INS-C in den Einfügezustand kommt, trennt der Schalter 65 das Flipflop 61m von dem Flipflop 63m, um von dem Einfügedatenwähler 28 gewählte Einfügedaten an den D- Eingang von Flipflop 63 als ein Steuersignal anzulegen. Folglich ist das Steuersignal in das vorherige leere Bit eingefügt.
• Auf Fig. 10 Bezug nehmend, ist ein Blockdiagramm des Verwürflers 15 gezeigt. Die parallelen Daten von dem Biteinfüger 14 sind an m flankengesteuerte Typ-D-Flipflops 71, die als Puffer dienen, die die parallelen Daten als Reaktion auf die Anstiegsflanke eines durch einen Inverter 72 zum Umkehren von internen Takten ICK erhaltenen Takts zwischenspeichern. Ausgänge von Flipflops 71 sind jeweils mit Eingängen von m exklusiven ODER-Schaltungen (EOR-Schaltungen) 73 verbunden. Die EOR-Schaltungen 73 haben ihre anderen Eingänge mit Ausgängen des Quasizufallsgenerators 74 verbunden. Die Ausgänge von EOR-Schaltungen 73 sind an m flankengesteuerte Typ-D-Flipflops 75 angelegt, die die EOR-Schaltungsausgänge als Reaktion auf das Anstiegssignal eines Takts zwischenspeichern, der durch einen Puffer 76 zum Umkehren von internen Takten ICK erhalten ist. Der Quasizufallsgenerator 74 erzeugt m M-Folge(Maximalperiodenfolge-) Signale. Wenn das Quasizufallsfolgesignal und Eingangsdaten exklusiv geODERt sind, sind die Eingangsdaten zufällig angeordnet, anders gesagt, verwürfelt.
• Ein Schalter 77 ist zwischen dem Eingang/Ausgang der m-ten EOR-Schaltung 73m und dem D-Eingang des m-ten Flipflop 75m eingefügt. Dieser Schalter 77 ist von dem Q- Ausgang eines flankengesteuerten Typ-D-Flipflops 78 gesteuert, das auf die Anstiegsflanke eines Ausgangstakts des Inverters 72 zum Zwischenspeichern des Verwürflung- Aus-Signals SCR-O reagiert. Der Schalter 65 verbindet normalerweise den Ausgang von EOR 73m mit dem D-Eingang von Flipflop 75m. Wenn das Verwürflung-Aus-Signal SCR-O in den Verwürflung-Aus-Zustand kommt, verbindet Schalter 65 den Eingang der EOR-Schaltung 73m (den Ausgang von Flipflop 71m) mit dem D-Eingang von Flipflop 75m. Wegen dieser Konfiguration von Verwürfler 15 sind die ersten bis (m-1)-ten Bits der parallelen Daten von dem Biteinfüger 14 normalerweise verwürfelt, während das m-te Bit nur verwürfelt ist, wenn ein Informationssignal (Eingangsdaten) auf der m-ten Bitleitung ist. Wenn ein Informationssignal auf der m-ten Bitleitung ist, ist das Informationssignal ausgegeben wie es ist, ohne verwürfelt zu sein.
• Der Quasizufallsgenerator 74 ist aus einer Anordnung von Schieberegistern und einer exklusiven ODER-Schaltung für Rückkopplungsverbindung von geeigneten Stufen jedes Schieberegisters zu dem Eingang davon gebildet und erzeugt ein Quasizufallsmuster, das in einem langen Zyklus wiederholt ist. In diesem Fall ist der Quasizufallsgenerator 74 zurückgesetzt, indem das Verwürflungsrücksetzsignal SCR-R daran angelegt ist, um seinen Ausgang auf einen Anfangswert zurückzubringen und die Erzeugung der Quasizufallsfolgesignale in einer Folge, die wieder durch die Rückkopplungsverbindung bestimmt ist, einzuleiten. Der Anfangswert des Quasizufallsgenerators 74 kann durch den Anfangswerteinstellschalter 79 eingestellt sein. Ist der Anfangswert von Rahmeneinheit zu Rahmeneinheit des digitalen Multiplexers von Fig. 1 anders gemacht, würde die Zufallsfolgebildung nicht verschlechtert, selbst nicht nach dem Multiplexprozeß durch die Multiplexeinheit 5.
• Wie oben beschrieben ist, sind gemäß der vorliegenden Erfindung digitale Informationssignale auf N Kanälen jeweils durch die N Rahmeneinheiten in geblockte Signale geblockt. In diesem Fall reagiert jede der Rahmeneinheiten auf das gemeinsame Rahmensynchronisationssignal von der Multiplexeinheit, um eine Folge von geblockten Signalen zu erzeugen, die Folge von geblockten Signalen von jeder Rahmeneinheit ist von der Folge geblockter Signale der folgenden Rahmeneinheit um eine Zeit verzögert, die einer vorbestimmten Anzahl von Bits zwischen aufeinanderfolgenden geblockten Signalen entspricht. Die Multiplexeinheit 5 multiplext die geblockten Signale von Rahmeneinheiten 2, um ein gemultiplextes Signal (Gruppensignal höherer Ordnung) zu erzeugen. Das heißt, die Rahmeneinheiten 2 führen den Verzögerungsprozeß aus, der zum Multiplexen erforderlich ist, und die Multiplexeinheit 5 multiplext die geblockten Signale, die gleichzeitig von Rahmeneinheiten 2 gesandt sind, um das Gruppensignal höherer Ordnung bereitzustellen. Deshalb benötigt die Multiplexeinheit 5 keine Verzögerungsschaltungen.
• Wie oben beschrieben ist, führt gemäß der vorliegenden Erfindung jede der Rahmeneinheiten 2 sowohl die Einfügung von Steuerinformationen, die zur Rahmung erforderlich sind, als auch den Personalprozeß für die Synchronisierung durch. Deshalb kann der Schaltungsmaßstab des Multiplexers der vorliegenden Erfindung im Vergleich zu einem Stand der Technik, der den Rahmungsprozeß und den Personalprozeß getrennt ausführt, wesentlich verringert sein. Außerdem ist der Rahmungsprozeß in einem Stadium ausgeführt, in dem die Eingangsdaten von dem Serien-Parallel-Umsetzer 12 in die parallelen Daten von m Bits oder (m-1) Bits umgesetzt sind. Selbst wenn die Bitrate des Gruppensignals niedrigerer Ordnung oder der Eingabedaten 11 hoch ist, kann deshalb die Verarbeitungsgeschwindigkeit zur Rahmung 1/m oder 1/(m-1) der Bitrate sein. Dies erlaubt den Einsatz von preisgünstigen elektronischen Allzweckkomponenten in Teilbereichen anders als dem Serien-Parallel-Umsetzer 12 und dem Parallel-Serien- Umsetzer 17.
• Ferner sind die seriellen Eingangsdaten von dem Serien-Parallel-Umsetzer in die parallelen Daten von m Bits oder (m-n) Bits (m> n> 0) für die m Ausgangsleitungen oder (m-n) Ausgangsleitungen, ausschließlich von n Ausgangsleitungen in speziellen Positionen, umgesetzt, und die zur Rahmung erforderlichen Steuerbits sind auf die n Ausgangsleitungen (in dem Falle der parallelen Daten von m-n Bits) für die Einfügung in die parallelen Daten gegeben. Danach sind die parallelen Daten von dem Serien-Parallel- Umsetzer in die seriellen Daten umgesetzt. Mit einer solchen Konfiguration geht die Verarbeitungsgeschwindigkeit in der Rahmeneinheit unter 1/(m+1) der Ausgangstaktrate bzw. -frequenz. Auf diese Weise können viele Schaltungsteilbereiche anders als der Serien-Parallel-Umsetzer und der Parallel-Serien-Umsetzer durch Einsatz gewöhnlicher ICs, die in der Betriebsgeschwindigkeit relativ langsam sind, verwirklicht sein.
• Überdies ist die gesenkte Verarbeitungsgeschwindigkeit von einem verringerten Einfluß der Ausbreitungs- bzw. Laufzeitverzögerung der Steuersignale auf der Rahmeneinheit begleitet. Als Folge unterliegen Innenanordnungen von ICs fast keinen Beschränkungen zum Verringern der Laufzeitverzögerung.
• Ferner besteht kein Bedarf an einer Schreib-Lese-Adreßsteuerschaltung einschließlich einer Entfernungssteuerschaltung für Eingabe- und Ausgabeverwaltung eines Speichers, die einen großen Hardware- bzw. Geräteanteil einnimmt. Statt dessen ist es nur erforderlich, Schalteinrichtungen, wie z. B. Zähler, zum Schalten der Anzahl von Bits der parallelen Daten von dem Serien-Parallel-Umsetzer zwischen m Bits und (m-n) Bits gemäß dem Vorhandensein oder Fehlen der Einfügung von Steuerbits zur Rahmung hinzuzufügen. Dies ermöglicht es dem gesamten Schaltungsmaßstab des Multiplexers, verringert zu sein. Dementsprechend macht dies in Zusammenarbeit mit einem kleinen Anteil von Schaltungen, die Hochgeschwindigkeitsoperationen erfordern, eine IC-Version des Multiplexers einfach.
• Als nächstes wird ein weiteres Ausführungsbeispiel unter Bezugnahme auf Fig. 11 beschrieben.
• In Fig. 11 ist ein Eingangsanschluß, der serielle Eingangsdaten 101 erhält, mit einem Eingangsanschluß eines Serien-Parallel-Umsetzers 102 verbunden, und eine Rahmensteuerung 105 ist mit einem Identifizierungskennzeichenwortspeicher 107 verbunden. Der Serien-Parallel-Umsetzer 102 setzt die seriellen Eingangsdaten 101 in parallele Daten 103 von m Bits zur Anlegung an den Datenspeicher 104 um. Der Datenspeicher 104 speichert die parallelen Daten 103. Gleichzeitig ist das Identifizierungskennzeichenwort 106 von n Bits, das von der Rahmensteuerung 105 erzeugt ist, in einen Identifizierungskennzeichenspeicher 107 geschrieben. Der Datenspeicher 104 und der Identifizierungskennzeichenspeicher 107 können durch einen (m+n)-Bit-Speicher integriert gebildet sein.
• Der Serien-Parallel-Umsetzer 102 besteht aus einem m-Bit-Schieberegister. Welche Anzahl von Bits (k Bits, m ≥ k) der m-Bit-Ausgabe zu verwenden sind, ist durch die Zeit bestimmt, zu der ein Schreibimpuls 108 aus der Rahmensteuerung 105 an den Datenspeicher 104 und den Identifizierungskennzeichenspeicher 107 angelegt ist. Das heißt, wenn der Schreibimpuls in dem Augenblick des Eingangs des k-ten Bit von seriellen Eingangsdaten 101 in das Schieberegister 102 an den Speicher angelegt ist, dann werden k-Bit Daten als parallele Daten 103 in den Datenspeicher 104 geschrieben.
• Die Rahmensteuerung 105 reagiert auf Eingangstakte 109, die mit Eingangsdaten 101 synchronisiert sind, und Ausgangstakte 110, die mit Ausgangsdaten 121 synchronisiert sind, um den Schreibimpuls 108 und Verarbeitungstakte 118, die später zu beschreiben sind, zu erzeugen.
• Die Rahmensteuerung 105 beinhaltet einen Zähler zum Zählen der Takte und einen Speicher, auf den durch den Zählwert des Zählers zugegriffen wird, um das Identifizierungskennzeichenwort auszugeben.
• Das Identifizierungskennzeichenwort 106 trägt Informationen hinsichtlich Prozessen, die von den Verarbeitungseinheiten 111 und 115 auszuführen sind. In diesem Ausführungsbeispiel ist angenommen, daß das Identifizierungskennzeichenwort aus n=2 Bits besteht, einem ersten Bit, das als ein Einfügungssteuersignal dient, und einem zweiten Bit als ein Verwürflungssteuersignal zum Anweisen von Verwürflung-Aus, Verwürflung-Rücksetzung usw.
• Die parallelen Daten und das Identifizierungskennzeichenwort, die in dem Datenspeicher 104 und Identifizierungskennzeichenspeicher 107 gespeichert sind, sind paarweise an den Einfüger 112 und Speicher/Decodierer 113 der ersten Verarbeitungseinheit 111 in der Rahmeneinheit übertragen. Der Einfüger 111 ist extern mit einem Blocksynchronisationsbit, einem Paritätsbit, einem Servicebit, einem Personalkontrollbit, einem Personalbit usw. als Steuerbits 114 beliefert, die zu parallelen Daten 103 hinzuzufügen sind, und fügt Steuerbits 114 in (m-k) Bits von parallelen Daten 103 gemäß dem Decodierergebnis für das erste Bit des Identifizierungskennzeichenworts aus der Speicher-/Decodiererschaltung 113 ein.
• Es ist angenommen, daß die Zeit, zu der der Schreibimpuls 108 erzeugt ist, von der Rahmensteuerung 105 so festgesetzt ist, daß k=m, wenn die Steuerbits nicht in parallele Daten 103 eingefügt sind, und k=m-1, wenn die Steuerbits eingefügt sind. Wenn k=m-1, setzt die Rahmensteuerung 105 das Einfügungssteuersignal, das dem ersten Bit des Identifizierungskennzeichenworts zugewiesen ist, auf einen Wert, um die Biteinfügung anzuweisen. Wenn das erste Bit des Identifizierungskennzeichenworts die Biteinfügung anweist, fügt der Einfüger 12 Steuerbits 1 14 in (m-k) Bits von parallelen Daten 103 ein. In diesem Fall sind Steuerbits 114 in Übereinstimmung mit einer vorbestimmten Regel für einen speziellen Steuerbittyp, der in eine spezielle Position einzufügen ist, periodisch erzeugt.
• Parallele Daten, die von der ersten Verarbeitungseinheit 111 ausgegeben sind, sind an den Verwürfler 116 in der zweiten Verarbeitungseinheit 115 übertragen, und gleichzeitig sind Ausgänge von dem Speicher/Decodierer 113 der ersten Verarbeitungseinheit 111 an den Speicher/Decodierer 117 der zweiten Verarbeitungseinheit 115 übertragen.
• Zur Verbesserung der Zufallsanordnung von Daten führt der Verwürfler 116 eine exklusive ODER-Operation der parallelen Eingangsdaten und sequentiellen Quasizufallsdaten von M Folgen (maximale periodische Folgen), die von einem Quasizufallsgenerator parallel ausgegeben sind, durch. In diesem Fall, wo Verwürflung-Aus von dem Verwürflungssteuersignal angewiesen ist, das dem zweiten Bit des an die Speicher/Decodiererschaltung 117 übertragenen Identifizierungskennzeichenworts zugewiesen ist, arbeitet der Verwürfler 116, um die von dem Einfüger 112 eingefügten Steuerbits nicht zu verwürfeln. Das Verwürflungssteuersignal kann benutzt sein, um das Vorhandensein oder Fehlen der Verwürflung-Rücksetzung anzuweisen. Wenn die Verwürflung-Rücksetzung angewiesen ist, ist der Ausgang des Quasizufallsgenerators in dem Verwürfler 116 auf 0 rückgesetzt.
• Nachdem sie dem Rahmungsprozeß durch die erste und zweite Verarbeitungseinheit 111 und 115 ausgesetzt sind, sind parallele Daten (parallel gerahmte Daten) 119 durch den Parallel-Serien-Umsetzer 120 in serielle Daten zurückgeführt und dann als Ausgangsdaten 121 der Rahmeneinheit an eine Multiplexeinheit oder ein Übertragungssystem übertragen.
• Erste und zweite Verarbeitungseinheiten 111 und 115 führen Übertragungen der parallelen Daten und des Identifizierungskennzeichenworts und interne Prozesse synchron mit Verarbeitungstakten 118 von der Rahmensteuerung 105 durch. In diesem Fall könnten die Übertragungen der parallelen Daten und des Identifizierungskennzeichenworts durch Versetzen der Phase von Verarbeitungstakten um 180 Grad oder 90 Grad erfolgreich ausgeführt sein. Zu diesem Zweck können als Verarbeitungstakte 118 Zweiphasentakte Φ1 und Φ2, die sich phasenmäßig um 180 Grad unterscheiden, wie gezeigt ist, und Vierphasentakte, die nacheinander phasenmäßig um 90 Grad versetzt sind, benutzt sein. Verarbeitungstakte 118 sind allgemein in Korrelation mit Ausgangstakten 110 erzeugt. Anders gesagt, sind Verarbeitungstakte 118 in demselben Zyklus erzeugt wie Ausgangstakte 110.
• In dem obigen Ausführungsbeispiel können die Verarbeitungseinheiten zum Ausführen der Änderung von Daten und ähnlichem, die keine direkte Korrelation mit der Rahmung haben, beinhalten. Zu solchen Verarbeitungseinheiten können ein Identifizierungskennzeichenwort mit Informationen, die mit den durchzuführenden Prozessen verbunden sind, sowie parallele Daten übertragen sein.
• Das Identifizierungskennzeichenwort muß nicht in Eins-zu-eins-Entsprechung mit den obigen Prozessen sein. Beispielsweise kann dem Identifizierungskennzeichenwort ein Binärcode zugewiesen sein, der die Anzahl der Umwandlungen von der Vorderkante eines Rahmens in dem Serien-Parallel-Umsetzer 102 darstellt, anders gesagt eine Wortanzahl (Blockanzahl) paralleler Daten 103, die von dem Serien-Parallel-Umsetzer 102 erhalten sind. Der Binärcode ist an der Vorderkante des Rahmens initialisiert. In diesem Fall kann jede Verarbeitungseinheit bestimmen, welcher Prozeß in einem Block, der von der Blockanzahl auf der Grundlage des Decodierergebnisses durch die Decodierschaltung bekannt ist, durchgeführt werden soll, und sie führt nachfolgende Verarbeitung auf der Grundlage des bestimmten Ergebnisses aus.
• Gemäß dem obigen Ausführungsbeispiel gibt die Rahmensteuerung 105 Identifizierungskennzeichenwortdaten aus, die den Rahmungsprozeß anweisen, der an die Speicher/Decodiererschaltungen 113 und 117 über den Identifizierungskennzeichenspeicher übertragen ist. Durch diese Übertragung der Identifizierungskennzeichenwortdaten führen der Einfüger 112 und der Verwürfler 116 ihre eigenen einzigartigen Prozesse gemäß den Inhalten des von den Speicher/Decodiererschaltungen 113 und 117 decodierten Identifizierungskennzeichenworts oder die Einfügung der Steuerbits und den Verwürflungsprozeß durch. Anders gesagt, wenn Eingangsdaten 101 aus dem Datenspeicher 104 gelesen sind, sind sie in einer Form formatiert, die sich für den Rahmungsprozeß durch die Rahmensteuerung 105 eignet, und dann zusammen mit den Identifizierungskennzeichenwortdaten an die Verarbeitungseinheiten 111 und 115 übertragen. Verarbeitungseinheiten 111 und 115 verarbeiten die Eingangsdaten in Übereinstimmung mit dem Identifizierungskennzeichenwort. Deshalb können Verarbeitungseinheiten 111 und 115 die Eingangsdaten einzigartig verarbeiten, ohne von den Eingangsdaten gesteuert zu sein.
• Gemäß dem obigen Ausführungsbeispiel sind serielle Eingangsdaten in parallele Daten umgesetzt und in dem Datenspeicher gespeichert, und dann sind die aus dem Bildspeicher gelesenen parallelen Daten nacheinander unterschiedlichen Prozeßtypen ausgesetzt, die zur Rahmung erforderlich sind. So kann die Verarbeitungsgeschwindigkeit um einen Faktor gesenkt sein, der der Anzahl von Bits der parallelen Daten entspricht, und die Rahmung kann durch Benutzung von Niedriggeschwindigkeitskomponenten in verschiedenen Teilbereichen außer für die Serien-Parallel- und Parallel-Serien-Umsetzer verwirklicht sein. Ein Problem eines Zeitunterschieds zwischen den parallelen Daten und dem Identifizierungskennzeichenwort tritt praktisch nicht auf, weil das Identifizierungskennzeichenwort, das Informationen trägt, die direkt oder indirekt die von jeder Verarbeitungseinheit auszuführenden Prozesse betreffen, in dem Identifizierungskennzeichenspeicher gespeichert und dann gleichzeitig mit den in dem Datenspeicher gespeicherten parallelen Daten nacheinander an die Verarbeitungseinheiten übertragen ist. In dem Fall einer IC-Version des Geräts kann dementsprechend die Innenanordnung eines IC von solchen Begrenzungen für die Zeitsteuerungseinstellung von Steueroperationen und Datensignalen wie in dem Stand der Technik befreit sein, was das Entwerfen einer Anordnung mit hohem Freiheitsgrad ermöglicht.
• Ferner können selbst in dem Fall, in dem zu dem Gerät der vorliegenden Erfindung andere Verfahrensprozeduren hinzugefügt sind als die Verfahrensprozeduren für Rahmung, die die Einverleibung in die Rahmeneinheiten vorziehen, diese durch einfaches Hinzufügen von Verarbeitungseinheiten, die zusätzlich mit Identifizierungskennzeichenwortspeicher- und Decodiererschaltungen versehen sind, auf einfache Weise hinzugefügt sein. Wären alle von den Verarbeitungseinheiten gepackt, würde der IC-Entwurf einfacher werden.
• Das obige Ausführungsbeispiel ist in bezug auf den Rahmungsprozeß an dem übertragenden Ende beschrieben. Als nächstes wird eine Rahmensynchronisationsschaltung, die an dem empfangenden Ende benutzt ist, beschrieben.
• Gemäß der Rahmensynchronisierungsschaltung von Fig. 12 ist ein Block eines Übertragungssignals aus einem Code von n=8 Bits gebildet. Als Beispiels wird ein Fall, bei dem ein Rahmenidentifizierungssignal zur Vorderkante eines ersten Blocks von vier aufeinanderfolgenden Blöcken hinzugefügt ist, wie in Fig. 13 gezeigt, beschrieben.
• In der Rahmensynchronisationsschaltung von Fig. 12 sind Eingangsdaten 201 serielle Daten, die eine Bitrate von fo und eine Rahmenstruktur haben, in der ein Block aus 8 Bits besteht, und Rahmenidentifizierungssignale F1, F2, F3, F4 sind alle zur Vorderkante eines ersten Blocks von vier aufeinanderfolgenden Blöcken hinzugefügt, wie in Fig. 13 gezeigt ist. Die seriellen Daten sind durch den Serien-Parallel-Umsetzer 202 in parallele 8-Bit-Daten 203 umgesetzt. In diesem Fall ist das Rahmensynchronisationssignal auf der niedrigsten von 8 Ausgangsleitungen des Serien-Parallel-Umsetzers 202 ausgegeben. Ausgangsdaten 203 des Serien-Parallel-Umsetzers 202 sind von dem Parallel-Serien- Umsetzer 204 in serielle Daten 205 zurückgeführt und dann an eine nachfolgende Schaltung gesandt.
• Andererseits ist ein Taktsignal 206 mit einer Frequenz fo in einem Frequenzteiler 207 durch einen Faktor von n=8 geteilt, um ein Taktsignal (Fig. 14) derselben Rate wie die Ausgangsdaten 203 des Serien-Parallel-Umsetzers 202 bereitzustellen. Das Taktsignal ist an den Adreßzähler 208 angelegt, der als eine erste Zähleinrichtung dient. Ausgangssignale von Adreßzähler 208 sind an die Decodierschaltung 209 angelegt, um sequentielle 4-Phasen-Impulse (Rahmenpositionsimpulse), die bei b, c, d, e in Fig. 14 gezeigt sind und dieselbe Periode haben wie das Rahmenidentifizierungssignal, bereitzustellen.Das heißt, ein Rahmenpositionsimpuls ist alle vier Blöcke einmal erzeugt.
• Die Rahmenpositionsimpulse sind in den Rahmenidentifizierungssignalerkenner 210 und Rahmenmustererzeuger 211 eingegeben. Der Rahmenidentifizierungssignalerkenner 210 erkennt ein Rahmenidentifizierungssignal an dem speziellen Bit von parallelen Daten 203 von dem Serien-Parallel-Umsetzer 202 durch Verwendung der Rahmenpositionsimpulse. Der Rahmenmustererzeuger 211 UNDet die Rahmenpositionsimpulse mit einem Rahmenidentifizierungsbit, das vorher zum Bereitstellen eines Rahmensignals festgesetzt ist.
• Der Koinzidenzerkenner 212 erkennt die Koinzidenz oder Abweichung zwischen dem Rahmenidentifizierungssignal von der Rahmenidentifizierungsschaltung 210 und dem Rahmenmuster von dem Rahmenmustererzeuger 211, um einen Koinzidenzerkennungsimpuls 213, wenn die Koinzidenz auftritt, oder einen Abweichungserkennungsimpuls 214, wenn keine Koinzidenz auftritt, zu erzeugen.
• Der Rahmenschutzzähler 215, der als zweite Zähleinrichtung dient, umfaßt Modulo-l- Zähler 216, Modulo-m-Zähler 217 und das JK-Flipflop 218. Die Zähler 216 und 217 sind angepaßt, um den Koinzidenzerkennungsimpuls 213 bzw. den Abweichungserkennungsimpuls 214 zu erkennen. Hier sind l und m alle eine Ganzzahl und können gewählt sein, um m=l=8 zu sein. Der Zähler 216 zum Zählen des Koinzidenzerkennungsimpulses 213 ist von dem Abweichungserkennungsimpuls 214 zurückgesetzt, und der Zähler 217 zum Zählen des Abweichungsimpulses 214 ist von dem Koinzidenzerkennungsimpuls 213 zurückgesetzt.
• Ausgänge der Zähler 216 und 217 sind mit J- bzw. K-Eingängen von Flipflop 218 gekoppelt, das ein Zählaktivierungssignal 219 an den Adreßzähler 208 bereitstellt. Wo der Abweichungserkennungsimpuls 214 über acht Rahmen erfolgreich erzeugt ist, ist das Flipflop 218 zustandsmäßig umgekehrt, um den Adreßzähler 208 vorübergehend zu deaktivieren, so daß eine synchronisationsrestaurative bzw. -wiederherstellende Operation durchgeführt ist. Mit einer solchen Anordnung ist die Rahmensynchronisation nur hergestellt, wenn der Koinzidenzerkennungsimpuls 213 acht Rahmenperioden erfolgreich erzeugt ist. Die Synchronisation ist nicht verloren, es sei denn, der Abweichungserkennungsimpuls 214 ist über acht Rahmen hinweg erfolgreich erzeugt. Der Rahmensynchronisationsimpuls kann auf der Grundlage des Koinzidenzerkennungsimpulses 213 von dem Koinzidenzerkenner 212 erzeugt sein.
• Gemäß der obigen Rahmensynchronisationsschaltung sind serielle Eingangsdaten, die eine Rahmenstruktur haben, in der sich ein Rahmenidentifizierungssignal an einer vorbestimmten Position von Blöcken befindet, auf eine solche Weise in parallele Daten umgesetzt, daß das Rahmenidentifizierungssignal immer in einem speziellen Bit erscheint, und dann ist die Erkennung des Rahmenidentifizierungssignals für das spezielle Bit durchgeführt. So kann der Schaltungsmaßstab wesentlich verringert sein. Ferner vorteilhaft, kann die Rahmensynchronisationsschaltung durch Einsatz von Allzweck-ICs anstelle des Einsatzes von logischen Hochgeschwindigkeitskomponenten verwirklicht sein, weil das Übertragungssignal durch die Serien-Parallel-Umsetzung geschwindigkeitsmäßig gesenkt ist, um die Rahmensynchronisation herzustellen.

Claims (19)

1. Rahmeneinheit zur Verwendung für einen digitalen Multiplexer, dadurch gekennzeichnet, daß sie folgendes umfaßt: - eine Serien-Parallel-Umsetzereinrichtung (12) mit m parallelen Ausgangsleitungen zum Umsetzen serieller Eingangsdaten in parallele Daten von m oder (m-n) Bit (m > n > 0) und zum Absetzen der parallelen Daten auf m oder (m-n) Ausgangsleitungen, ausschließlich spezieller n Ausgangsleitungen; - eine Schalteinrichtung (20) zum selektiven Umschalten der von der Serien-Parallel-Umsetzereinrichtung (12) abgesetzten parallelen Daten zwischen m Bit und (m-n) Bit; - eine Rahmeneinrichtung (14, 15) zum Einfügen von zur Rahmung erforderlichen Steuerbits in die speziellen n Ausgangsleitungen, wenn die (m-n) Bit breiten parallelen Daten von der Serien-Parallel-Umsetzereinrichtung abgesetzt werden; und - einen Parallel-Serien-Umsetzer (17) zur Umsetzung von Ausgangsdaten der Rahmeneinheit in serielle Daten.

2. Rahmeneinheit gemäß Anspruch 2, dadurch gekennzeichnet, daß die Rahmeneinrichtung eine Einrichtung (14) zum selektiven Einfügen eines Rahmensynchronisationsbit, eines Kanalidentifizierungsbit, eines Paritätsbit, eines Dienstbit und mindestens eines Personalkontrollbit und eines Personalbit umfaßt.

3. Rahmeneinheit gemäß Anspruch 1, dadurch gekennzeichnet, daß die Rahmeneinrichtung eine Einrichtung (15) zur Verwürflung bzw. zum Scrambling der parallelen Daten enthält.

4. Rahmeneinheit gemäß Anspruch 1, dadurch gekennzeichnet, daß die Serien-Parallel-Umsetzereinrichtung (12) über eine Schieberegisterfunktion zum Verschieben der seriellen Eingangsdaten bei Vorliegen vorgegebener Takte und über eine Zwischenspeicherfunktion verfügt, und daß die Schalteinrichtung eine Zählereinrichtung (20) zur Zählung der Takte mit einem zwischen 1/m und 1/(m+1) umschaltbaren Teilungsfaktor bzw. Divisor enthält, wobei die Zählereinrichtung einen Zwischenspeicherimpuls an die Serien-Parallel-Umsetzereinrichtung legt, um die von dieser abgesetzten parallelen Daten selektiv zwischen m und (m-n) Bit umzuschalten.

5. Digitaler Multiplexer, der folgendes umfaßt: - N Rahmeneinheiten zur Blockung von digitalen N-Kanal- Informationssignalen gemäß einem zum Rahmen geeigneten Format, um N geblockte Signale bereitzustellen, von denen jedes ein Vielzahl von Blocksignalen besitzt, dadurch gekennzeichnet, daß er weiterhin umfaßt:

eine Multiplexereinrichtung (5) zur Generierung eines Blocksynchronisierungssignals und zum Zeitmultiplexen von mindestens jeweils einem der gleichzeitig von den Rahmeneinheiten abgesetzten Blocksignale bei Vorliegen des Blocksynchronisierungssignals, um ein Zeitmultiplexsignal bereitzustellen;

wobei jede der Rahmeneinheiten (2) eine Zeittaktsignalerzeugungseinrichtung (22, 23) enthält, welche auf das Blocksynchronisierungssignal anspricht, um ein Zeittaktsignal zu einer einem Anfangswert entsprechenden Zeit zu erzeugen, welcher von Rahmeneinheit zu Rahmeneinheit verschieden ist; sowie eine ???? Einrichtung (17) ????? zur Erzeugung des Blocksignals synchron mit dem Zeittaktsignal.

6. Digitaler Multiplexer gemäß Anspruch 5, dadurch gekennzeichnet, daß die Zeittaktsignalerzeugungseinrichtung eine Einstelleinrichtung für den Anfangswert (23) und eine Zählereinrichtung (22) zur Zählung der extern angelegten Takte enthält, um bei Vorliegen des Blocksynchronisierungssignals das Taktsignal zu erzeugen, wenn die Takte gezählt sind, deren Anzahl dem durch die Einstelleinrichtung für den Anfangswert (23) eingestellten Anfangswert entspricht.

7. Digitaler Multiplexer gemäß Anspruch 5, dadurch gekennzeichnet, daß jede der Rahmeneinheiten (2) folgendes enthält:

- eine Serien-Parallel-Umsetzereinrichtung (12) zur Umsetzung des digitalen Informationssignals in parallele Daten; - eine Rahmeneinrichtung (14, 15) zum selektiven Einfügen spezieller Bitinformationen in die parallelen Daten von der Serien-Parallel-Umsetzereinrichtung, um ein paralleles Rahmensignal einschließlich des Blocksignals bereitzustellen; und - eine Parallel-Serien-Umsetzereinrichtung (17) zum Umsetzen des parallelen Rahmensignals von der Rahmeneinrichtung in serielle Daten und zur Bereitstellung eines Blocksignals bei Vorliegen des Zeittaktsignals.

8. Rahmeneinheit zur Verwendung für einen Multiplexer, dadurch gekennzeichnet, daß sie folgendes umfaßt:

- eine Serien-Parallel-Umsetzereinrichtung (102) zur Umsetzung serieller Eingangsdaten in parallele Daten;

- einen Datenspeicher (104) zur Speicherung der parallelen Daten von der Serien-Parallel-Umsetzereinrichtung;

- eine Rahmeneinheit mit einer Vielzahl von Verarbeitungsbzw. Prozessoreinheiten zur sequentiellen Anwendung ????? einer Vielzahl von zur Rahmung der aus dem Datenspeicher ausgelesenen parallelen Daten erforderlichen Prozessen;

- einen Identifizierungskennzeichenspeicher (107) zur Speicherung eines Identifizierungskennzeichenwortes aus einer Vielzahl von Bits mit Informationen bezüglich eines auf die parallelen Daten in jeder der Prozessoreinheiten anzuwendenden Prozesses; und

- eine Einrichtung (105) zur sequentiellen Übertragung des Identifizierungskennzeichenwortes an die Prozessoreinheiten (111, 115) in der Rahmeneinheit.

9. Rahmeneinheit gemäß Anspruch 8, dadurch gekennzeichnet, daß die Rahmeneinrichtung eine Prozessoreinheit (112) zum Einfügen von zur Rahmen der parallelen Daten erforderlichen Steuerbits enthält; und bei der das Identifizierungskennzeichenwort Informationen zur Anweisung der Anwesenheit oder des Fehlens der Einfügung von Steuerbits für jedes parallele Datum überträgt.

10. Rahmeneinheit gemäß Anspruch 8, dadurch gekennzeichnet, daß die Rahmeneinrichtung eine Prozessoreinheit (116) zur Verwürflung bzw. zum Scrambling der parallelen Daten enthält, und dadurch gekennzeichnet, daß das Identifizierungskennzeichenwort Informationen zur Anweisung der Verwürflungsweise für jedes parallele Datum übertragt.

11. Rahmeneinheit gemäß Anspruch 8, dadurch gekennzeichnet, daß Bits des Identifizierungskennzeichenwortes den durch die jeweiligen Prozessoreinheiten (111, 115) auszuführenden Prozessen entsprechen.

12. Rahmeneinheit gemäß Anspruch 8, dadurch gekennzeichnet, daß das Identifizierungskennzeichenwort Informationen überträgt, welche die Anzahl der Umsetzungen, beginnend an der Vorderkante eines Rahmens, durch die Serien- Parallel-Umsetzereinrichtung repräsentiert.

13. Rahmeneinheit gemäß Anspruch 8, dadurch gekennzeichnet, daß jede der Prozessoreinheiten (111, 115). in der Rahmeneinrichtung eine Einrichtung (113, 117) zur Decodierung des Identifizierungskennzeichenwortes enthält.

14. Rahmeneinheit zur Verwendung für einen digitalen Multiplexer, dadurch gekennzeichnet, daß sie folgendes umfaßt:

- eine Serien-Parallel-Umsetzereinrichtung (12) zur Umsetzung serieller Eingangsdaten in parallele Daten bei Vorliegen erster Takte;

- eine erste Zählereinrichtung (22) zur Zählung zweiter Takte;

- eine Phasenvergleichseinrichtung (27) zum Vergleich eines Ausgangssignals der ersten Zählereinrichtung (20) mit einem mit den zweiten Takten synchronisierten Signal;

- eine Rahmeneinrichtung (14, 15, 25, 26, 28) zur Rahmung der parallelen Daten von der Serien-Parallel-Umsetzereinrichtung in Synchronität mit einem Ausgangssignal der zweiten Zählereinrichtung (22) und zur Durchführung eines Personalprozesses in Übereinstimmung mit einem Ausgang der Phasenvergleichseinrichtung (27); und eine Parallel-Serien-Umsetzereinrichtung (17) zur Umsetzung der Ausgangsdaten der Rahmeneinrichtung bei Vorliegen des zweiten Taktsignals.

15. Rahmeneinheit gemäß Anspruch 14, dadurch gekennzeichnet, daß die Rahmeneinrichtung eine Einrichtung (14) zum selektiven Einfügen von mindestens einem von einem Rahmensynchronisationsbit, einem Kanalidentifizierungsbit, einem Paritätsbit, einem Dienstbit und einem Personalkontrollbit sowie einem Personalbit in spezifische Bits der parallelen Daten von der Serien-Parallel- Umsetzereinrichtung (14) umfaßt.

16. Rahmeneinheit gemäß Anspruch 15, dadurch gekennzeichnet, daß die Rahmeneinrichtung eine Einrichtung (26) zur Speicherung eines Vergleichsergebnisses aus der Vergleichseinrichtung (27) zu einer vorgegebenen Zeit in einem Rahmen und

eine Einrichtung (28) zur Bestimmung eines Wertes des Personalkontrollbit in Übereinstimmung mit dem gespeicherten Vergleichsergebnis und zum Einfügen des Personalbit gemäß der Bestimmung des Wertes des Personalkontrollbit in die parallelen Daten enthält.

17. Rahmeneinheit gemäß Anspruch 16, dadurch gekennzeichnet, daß der Zeitpunkt der Speicherung des Vergleichsergebnisses von der Phasenvergleichseinrichtung (27) auf eine Zeit eingestellt wird, die synchron zu einer Periode jedes der einen Rahmen bildenden Blöcke ist.

18. Rahmeneinheit gemäß Anspruch 16, dadurch gekennzeichnet, daß die Rahmeneinrichtung eine Einrichtung (28) zum Löschen des gespeicherten Vergleichsergebnisses innerhalb eines Zeitintervalls zwischen dem erfolgten Einfügen des Personalbit gemäß dem Vergleichsergebnis und dem Ende eines Rahmens, in den das Personalbit eingefügt ist, enthält.

19. Rahmensynchronisierungsschaltung zur Verwendung für einen digitalen Multiplexer, dadurch gekennzeichnet, daß sie folgendes umfaßt:

- eine Serien-Parallel-Umsetzerschaltung (202) zur Umsetzung serieller Eingangsdaten mit einer Rahmenstruktur, in die ein Rahmenidentifizierungssignal in einer vorgegebenen Blockposition eingefügt wird, in n Bit breite parallele Daten in einer solchen Weise, daß das Rahmenidentifizierungsbit auf einem speziellen Bit positioniert ist;

- eine Einrichtung (210) zur Erkennung des Rahmenidentifizierungssignals aus dem speziellen Bit der Ausgangsdaten der Serien-Parallel-Umsetzerschaltung;

- eine erste Zählereinrichtung (208) zur Zählung eines Taktsignals mit der gleichen Raten bzw. Frequenz wie die Codierrate bzw. -frequenz der Ausgangsdaten der Serien-Parallel-Umsetzerschaltung;

- eine auf die erste Zählereinrichtung ansprechende Einrichtung (209) zur Erzeugung von Rahmenpositionsimpulsen mit der gleichen Periode wie das Rahmenidentifizierungssignal;

- eine auf die Rahmenpositionsimpulse von der ersten Impulserzeugungseinrichtung ansprechende Einrichtung (211) zur Erzeugung eines Rahmenmusters, das identisch mit dem des Rahmenidentifizierungssignals ist; ?????

- eine Koinzidenzerkennungseinrichtung (212) zur Erkennung von Koinzidenz/Abweichung zwischen dem von der Mustererzeugungseinrichtung erzeugten Muster und dem Rahmenidentifizierungssignal zur Erzeugung mindestens eines Abweichungsimpulses; und

- eine zweite Zählereinrichtung (217) zur Zählung auf einanderfolgender von der Koinzidenzerkennungseinrichtung erzeugter Abweichungsimpulse zum vorübergehenden Stoppen der Zähloperation der ersten Zählereinrichtung (208), wenn eine vorgegebene Anzahl aufeinanderfolgender Abweichungsimpulse gezählt wird.