JPH08255433A - ディジタル信号記録装置 - Google Patents
ディジタル信号記録装置Info
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- JPH08255433A JPH08255433A JP7282277A JP28227795A JPH08255433A JP H08255433 A JPH08255433 A JP H08255433A JP 7282277 A JP7282277 A JP 7282277A JP 28227795 A JP28227795 A JP 28227795A JP H08255433 A JPH08255433 A JP H08255433A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/14—Digital recording or reproducing using self-clocking codes
- G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
- G11B20/1423—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code
- G11B20/1426—Code representation depending on subsequent bits, e.g. delay modulation, double density code, Miller code conversion to or from block codes or representations thereof
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B15/00—Driving, starting or stopping record carriers of filamentary or web form; Driving both such record carriers and heads; Guiding such record carriers or containers therefor; Control thereof; Control of operating function
- G11B15/18—Driving; Starting; Stopping; Arrangements for control or regulation thereof
- G11B15/46—Controlling, regulating, or indicating speed
- G11B15/463—Controlling, regulating, or indicating speed by using pilot tracking tones embedded in binary coded signals, e.g. using DSV/CDS values of coded signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 再生時ヘッドトラッキングに使用するパイロ
ット信号を含むＩ−ＮＲＺＩ変調データを記録するディ
ジタル信号装置。 【解決手段】 チャネルワードを発生し、その一つを記
録用に選択する並列ビット前置符号化を用い、間歇的な
記入と読み出しを遂行するバッファー記憶装置が不要と
なる。前置符号器は各チャネルワードの形成に交代で連
続するビットをリプルスルー積分し、加速的に前置符号
化する。二つの前置符号器はＩ−ＮＲＺＩ変調のシステ
ムクロック率より因子（ｎ＋１）よりさらに遅いチャネ
ルワード率に（ｎ＋１）並列ビットチャネルワードを発
生する。該チャネルワード中の一つを記録用として選択
に余分の時間が生じ、選択されない前置符号情報は選択
された前置符号情報との一致に変更後続く更新仮定の完
了にも余分の時間が生じる。該並列ビットチャネルワー
ドはシステムクロックと同一なビット率に記録されるよ
うに直列形態に変換する。
ット信号を含むＩ−ＮＲＺＩ変調データを記録するディ
ジタル信号装置。 【解決手段】 チャネルワードを発生し、その一つを記
録用に選択する並列ビット前置符号化を用い、間歇的な
記入と読み出しを遂行するバッファー記憶装置が不要と
なる。前置符号器は各チャネルワードの形成に交代で連
続するビットをリプルスルー積分し、加速的に前置符号
化する。二つの前置符号器はＩ−ＮＲＺＩ変調のシステ
ムクロック率より因子（ｎ＋１）よりさらに遅いチャネ
ルワード率に（ｎ＋１）並列ビットチャネルワードを発
生する。該チャネルワード中の一つを記録用として選択
に余分の時間が生じ、選択されない前置符号情報は選択
された前置符号情報との一致に変更後続く更新仮定の完
了にも余分の時間が生じる。該並列ビットチャネルワー
ドはシステムクロックと同一なビット率に記録されるよ
うに直列形態に変換する。
Description
【０００１】
【発明の属する技術分野】本発明は再生時、ヘッドのト
ラッキングのために使用されるパイロット信号を含むＩ
−ＮＲＺＩ変調データを記録するディジタル信号記録装
置に関する。
ラッキングのために使用されるパイロット信号を含むＩ
−ＮＲＺＩ変調データを記録するディジタル信号記録装
置に関する。
【０００２】
【従来の技術】ビデオカセットレコーダーのような磁気
記録／再生装置において、ヘッドが再生時に磁気記録媒
体のトラックからずれる場合、ヘッドの出力は減り、エ
ラーは増える。このようになると、正常的な映像再生が
不可能になるのでヘッドが目標トラックを正確に追跡し
なければならない。即ち、正確なヘッドのトラッキング
が行われるべきである。家庭用のディジタルビデオカセ
ットレコーダーの記録時間を延ばすためにトラックの幅
が特に狭いが、これは満足すべき映像再生のために必要
なヘッドトラッキングの正確性を向上させるからであ
る。ヘッドトラッキングのエラーや理想的なトラッキン
グにおけるずれを検出する方法には、連続されるトラッ
クに各々他のパイロット信号を使用してヘッドが最も近
く追跡するトラックの前後トラックのパイロット信号の
干渉信号（クロストーク）を容易に比較することによ
り、ヘッドトラッキングが前置或いは後置トラックへず
れているかを確かめる方法がある。二種のＩ−ＮＲＺＩ
変調方式のうち一つを選択してトラック上に記録されて
いるディジタル信号の周波数スペクトルで前記パイロッ
ト信号はピークとノッチの形態を有する。同一な情報が
二つの直列供給チャネルワードの並列時間群で符号化さ
れ、各トラックの基準パイロット信号からＩ−ＮＲＺＲ
変調の外れを最小化するためにＩ−ＮＲＺＩ変調を制御
する前記二つのチャネルワード群中のいずれか一つから
チャネルワードが選択される。
記録／再生装置において、ヘッドが再生時に磁気記録媒
体のトラックからずれる場合、ヘッドの出力は減り、エ
ラーは増える。このようになると、正常的な映像再生が
不可能になるのでヘッドが目標トラックを正確に追跡し
なければならない。即ち、正確なヘッドのトラッキング
が行われるべきである。家庭用のディジタルビデオカセ
ットレコーダーの記録時間を延ばすためにトラックの幅
が特に狭いが、これは満足すべき映像再生のために必要
なヘッドトラッキングの正確性を向上させるからであ
る。ヘッドトラッキングのエラーや理想的なトラッキン
グにおけるずれを検出する方法には、連続されるトラッ
クに各々他のパイロット信号を使用してヘッドが最も近
く追跡するトラックの前後トラックのパイロット信号の
干渉信号（クロストーク）を容易に比較することによ
り、ヘッドトラッキングが前置或いは後置トラックへず
れているかを確かめる方法がある。二種のＩ−ＮＲＺＩ
変調方式のうち一つを選択してトラック上に記録されて
いるディジタル信号の周波数スペクトルで前記パイロッ
ト信号はピークとノッチの形態を有する。同一な情報が
二つの直列供給チャネルワードの並列時間群で符号化さ
れ、各トラックの基準パイロット信号からＩ−ＮＲＺＲ
変調の外れを最小化するためにＩ−ＮＲＺＩ変調を制御
する前記二つのチャネルワード群中のいずれか一つから
チャネルワードが選択される。
【０００３】チャネルワードの選択が完了されると、チ
ャネルワードの選択されない前置符号器に貯蔵された前
置符号情報はチャネルワードの選択された前置符号器に
貯蔵された前置符号情報と一致されるように変更され
る。これは再生時、記録媒体で再生、復調されるＩ−Ｎ
ＲＺＩ変調以後の前置符号化過程と復号化過程の持続性
を確保するためになされる。チャネルワードの選択が完
了されると、チャネルワードの選択を決定する回路の積
分器内容は記録用として選択されたチャネルワードを反
映するために更新されなければならない。そのような方
法は、" DEVICE FOR RECORDING A DIGITAL INFORMATION
SIGNAL ON A RECORD CARRIER"という題目で Kahlman e
t aliiの１９９２年８月２５日付けアメリカ特許第 5,1
42,421号に開示されており、参照のためにここに引用す
る。
ャネルワードの選択されない前置符号器に貯蔵された前
置符号情報はチャネルワードの選択された前置符号器に
貯蔵された前置符号情報と一致されるように変更され
る。これは再生時、記録媒体で再生、復調されるＩ−Ｎ
ＲＺＩ変調以後の前置符号化過程と復号化過程の持続性
を確保するためになされる。チャネルワードの選択が完
了されると、チャネルワードの選択を決定する回路の積
分器内容は記録用として選択されたチャネルワードを反
映するために更新されなければならない。そのような方
法は、" DEVICE FOR RECORDING A DIGITAL INFORMATION
SIGNAL ON A RECORD CARRIER"という題目で Kahlman e
t aliiの１９９２年８月２５日付けアメリカ特許第 5,1
42,421号に開示されており、参照のためにここに引用す
る。
【０００４】Kahlman特許では、Ｉ−ＮＲＺＩ変調が直
列ビットよりなる。これは選択回路のための所定の固定
時間が経過した後、直列ビット前置符号器から選択され
たチャネルワードが磁気記録媒体に記録されるパイプラ
インの動作にあまり役に立たない。一対のチャネルワー
ドが発生された後、記録されるチャネルワードを決定す
るに所定の時間がかかり、その決定後に前置符号器に貯
蔵された情報を更新するのにさらに多くの時間が所要さ
れる。このような決定、更新過程はそれ以上の前置符号
化が可能になる前に完了されるべきである。それで、こ
の決定、更新過程による時間遅延により、同期クロッキ
ング方法により規則的にクロック同期されるビットの連
続的な流れにギャップが生じるようになる。決定過程に
おいては、ＲＯＭ（read-only-memory) に貯蔵されてい
るルックアップテーブルを用いて二乗計算時間を減らす
ことはできるが、ディジタル乗算、加算、積分、二乗計
算の実行のためには相当な時間遅れが生じる。したがっ
て、間欠的な読み出し動作を遂行する先入れ／先出し
（ＦＩＦＯ）バッファー記憶装置が直列ビット前置符号
器の前に設けられるべきであり、直列ビット前置符号器
から発生されるチャネルワードの処理のためには、選択
されたチャネルワードを間欠的に記入し、以後に続けて
読み出し動作を遂行するバッファー記憶装置があるべき
である。
列ビットよりなる。これは選択回路のための所定の固定
時間が経過した後、直列ビット前置符号器から選択され
たチャネルワードが磁気記録媒体に記録されるパイプラ
インの動作にあまり役に立たない。一対のチャネルワー
ドが発生された後、記録されるチャネルワードを決定す
るに所定の時間がかかり、その決定後に前置符号器に貯
蔵された情報を更新するのにさらに多くの時間が所要さ
れる。このような決定、更新過程はそれ以上の前置符号
化が可能になる前に完了されるべきである。それで、こ
の決定、更新過程による時間遅延により、同期クロッキ
ング方法により規則的にクロック同期されるビットの連
続的な流れにギャップが生じるようになる。決定過程に
おいては、ＲＯＭ（read-only-memory) に貯蔵されてい
るルックアップテーブルを用いて二乗計算時間を減らす
ことはできるが、ディジタル乗算、加算、積分、二乗計
算の実行のためには相当な時間遅れが生じる。したがっ
て、間欠的な読み出し動作を遂行する先入れ／先出し
（ＦＩＦＯ）バッファー記憶装置が直列ビット前置符号
器の前に設けられるべきであり、直列ビット前置符号器
から発生されるチャネルワードの処理のためには、選択
されたチャネルワードを間欠的に記入し、以後に続けて
読み出し動作を遂行するバッファー記憶装置があるべき
である。
【０００５】
【発明が解決しようとする課題】本発明の目的は、間歇
的な読み出しや記入動作を遂行するバッファー記憶装置
が不要なＩ−ＮＲＺＩ変調を用いて記録するディジタル
信号記録装置を提供することである。
的な読み出しや記入動作を遂行するバッファー記憶装置
が不要なＩ−ＮＲＺＩ変調を用いて記録するディジタル
信号記録装置を提供することである。
【０００６】
【課題を解決するための手段】本発明の目的を達成する
ために、Ｉ−ＮＲＺＩ変調を制御するコードを発生する
ための前置符号器は、直列ワード、ワード当たり並列ビ
ットよりなる。前置符号器は各々のチャネルワードを形
成するために使用される交代連続バットのリプルスルー
積分を用いて加速的な前置符号化を遂行するために変更
される。その後、二つの前置符号器はシステムクロック
比率より因子（ｎ＋１）ほどさらに遅いチャネルワード
比率に（ｎ＋１）並列ビットのチャネルワードを発生す
るようになる。記録するチャネルワードの決定が行われ
る各チャネルワード間隔中、余分の時間が残るようにな
る。さらに、チャネルワードの選択されない前置符号器
に貯蔵された前置符号化情報が、チャネルワードの選択
された前置符号器に貯蔵された前置符号化情報と一致す
るように変化させる後続く更新過程が完了され得る余分
の時間が生じる。磁気記録媒体に記録するために選択さ
れた前置符号器の直列、並列ビットのチャネルワードは
記録されているＩ−ＮＲＺＩ変調のためのシステムクロ
ックと同じ比率に直列ビットフォーマットに変換され
る。前置符号器の直列ワード、ワード当たり並列ビッ
ト、コードストリームはシステムクロックよりはるかに
高い効果的なビット率に直列ビットフォーマットに変換
されて、適時に決定、更新過程を遂行するための信号を
出力するようになる。
ために、Ｉ−ＮＲＺＩ変調を制御するコードを発生する
ための前置符号器は、直列ワード、ワード当たり並列ビ
ットよりなる。前置符号器は各々のチャネルワードを形
成するために使用される交代連続バットのリプルスルー
積分を用いて加速的な前置符号化を遂行するために変更
される。その後、二つの前置符号器はシステムクロック
比率より因子（ｎ＋１）ほどさらに遅いチャネルワード
比率に（ｎ＋１）並列ビットのチャネルワードを発生す
るようになる。記録するチャネルワードの決定が行われ
る各チャネルワード間隔中、余分の時間が残るようにな
る。さらに、チャネルワードの選択されない前置符号器
に貯蔵された前置符号化情報が、チャネルワードの選択
された前置符号器に貯蔵された前置符号化情報と一致す
るように変化させる後続く更新過程が完了され得る余分
の時間が生じる。磁気記録媒体に記録するために選択さ
れた前置符号器の直列、並列ビットのチャネルワードは
記録されているＩ−ＮＲＺＩ変調のためのシステムクロ
ックと同じ比率に直列ビットフォーマットに変換され
る。前置符号器の直列ワード、ワード当たり並列ビッ
ト、コードストリームはシステムクロックよりはるかに
高い効果的なビット率に直列ビットフォーマットに変換
されて、適時に決定、更新過程を遂行するための信号を
出力するようになる。
【０００７】本発明の望ましい実施例において、前置符
号器のチャネルワードは直列ビットフォーマットに変換
された時、二つの成分サブワードや分割チャネルワード
にそれぞれ分離され、記録されているＩ−ＮＲＺＩ変調
制御のために使用されるクロックシステムと同じ比率を
有する二つの並列ビットストリームを形成する。前記二
つの並列ビットストリームは記録されるチャネルワード
の選択と前記システムクロックの二倍のビット率を有す
る入力決定計算処理のために入力される。
号器のチャネルワードは直列ビットフォーマットに変換
された時、二つの成分サブワードや分割チャネルワード
にそれぞれ分離され、記録されているＩ−ＮＲＺＩ変調
制御のために使用されるクロックシステムと同じ比率を
有する二つの並列ビットストリームを形成する。前記二
つの並列ビットストリームは記録されるチャネルワード
の選択と前記システムクロックの二倍のビット率を有す
る入力決定計算処理のために入力される。
【０００８】本発明の他の実施例においては、記録され
るチャネルワードの決定のために遂行される計算の根拠
となる信号を発生するために、前置符号器のチャネルワ
ードは記録されているＩ−ＮＲＺＩ変調制御のために使
用されるシステムクロックの実際の２倍のビット率を有
する直列ビットフォーマットに変換される。システムク
ロックの２倍のビット率を有する直列ビットのチャネル
ワードは記録されるチャネルワードを決定するための計
算過程に入力される。
るチャネルワードの決定のために遂行される計算の根拠
となる信号を発生するために、前置符号器のチャネルワ
ードは記録されているＩ−ＮＲＺＩ変調制御のために使
用されるシステムクロックの実際の２倍のビット率を有
する直列ビットフォーマットに変換される。システムク
ロックの２倍のビット率を有する直列ビットのチャネル
ワードは記録されるチャネルワードを決定するための計
算過程に入力される。
【０００９】
【発明の実施の形態】以下、添付した図面に基づき本発
明を詳細に説明する。図１は容易なヘッドトラッキング
のために、磁気記録媒体の連続平行トラック上にチャネ
ルワードの直列データストリームをＦ０，Ｆ１，Ｆ２の
３種のスペクトル応答パターンで記録するヘリカル走査
ディジタル記録装置の記録方式を示す。通常、トラック
は実際の場合よりさらに短く、かつ、テープの走行方向
からさらに傾斜した状態に示される。パイロット信号は
磁気記録媒体の各トラック上にＦ０，Ｆ１，Ｆ２のパタ
ーン順に記録されているディジタル信号のスペクトルに
示される。トラック上に記録されている信号をフーリエ
変換して周波数領域スペクトルエネルギー応答を求めた
時、前記パイロット信号は特定周波数でピークやノッチ
形態を有する。このようなトラックのうち、特定パター
ンを有するいずれか一つを再生する時、周波数領域スペ
クトルエネルギー応答の期待値がずれるかが確認され
る。ヘッドのトラッキングエラーを決定するための方法
として、前後トラックとヘッドの相対的な近接性を測定
しようとして前後トラックのディジタル信号をピックア
ップする時、ずれが生じる。Ｆ０，Ｆ１，Ｆ２の順に示
されたパターンは単に一例に過ぎず、実際にはパターン
の数や記録順序がアメリカ特許第 5,142,421号に開示さ
れたものと相違な場合もある。
明を詳細に説明する。図１は容易なヘッドトラッキング
のために、磁気記録媒体の連続平行トラック上にチャネ
ルワードの直列データストリームをＦ０，Ｆ１，Ｆ２の
３種のスペクトル応答パターンで記録するヘリカル走査
ディジタル記録装置の記録方式を示す。通常、トラック
は実際の場合よりさらに短く、かつ、テープの走行方向
からさらに傾斜した状態に示される。パイロット信号は
磁気記録媒体の各トラック上にＦ０，Ｆ１，Ｆ２のパタ
ーン順に記録されているディジタル信号のスペクトルに
示される。トラック上に記録されている信号をフーリエ
変換して周波数領域スペクトルエネルギー応答を求めた
時、前記パイロット信号は特定周波数でピークやノッチ
形態を有する。このようなトラックのうち、特定パター
ンを有するいずれか一つを再生する時、周波数領域スペ
クトルエネルギー応答の期待値がずれるかが確認され
る。ヘッドのトラッキングエラーを決定するための方法
として、前後トラックとヘッドの相対的な近接性を測定
しようとして前後トラックのディジタル信号をピックア
ップする時、ずれが生じる。Ｆ０，Ｆ１，Ｆ２の順に示
されたパターンは単に一例に過ぎず、実際にはパターン
の数や記録順序がアメリカ特許第 5,142,421号に開示さ
れたものと相違な場合もある。
【００１０】図２（Ａ），（Ｂ），（Ｃ）は図１に示さ
れたパターンＦ０，Ｆ１，Ｆ２を有するチャネルワード
の直列ビットデータストリームの周波数スペクトルをそ
れぞれ示す。パターンＦ０の周波数スペトクルでは、ス
ペクトルエネルギーが相対的に小さい周波数ｆ1 とｆ2
にノッチが形成されている。Ｆ１パターンの周波数スペ
クトルでは、スペクトルエネルギーが相対的に大きい周
波数ｆ1 ＝ω1 ／２πにパイロット信号（ピーク）があ
り、スペクトルエネルギーが相対的に小さいｆ 2 ＝ω1
／２πにはノッチがある。パターンＦ２の周波数スペク
トルでは、スペクトルエネルギーが相対的に小さい周波
数ｆ1 にはノッチが、スペクトルエネルギーが相対的に
大きい周波数ｆ2 にはパイロット信号（ピーク）があ
る。
れたパターンＦ０，Ｆ１，Ｆ２を有するチャネルワード
の直列ビットデータストリームの周波数スペクトルをそ
れぞれ示す。パターンＦ０の周波数スペトクルでは、ス
ペクトルエネルギーが相対的に小さい周波数ｆ1 とｆ2
にノッチが形成されている。Ｆ１パターンの周波数スペ
クトルでは、スペクトルエネルギーが相対的に大きい周
波数ｆ1 ＝ω1 ／２πにパイロット信号（ピーク）があ
り、スペクトルエネルギーが相対的に小さいｆ 2 ＝ω1
／２πにはノッチがある。パターンＦ２の周波数スペク
トルでは、スペクトルエネルギーが相対的に小さい周波
数ｆ1 にはノッチが、スペクトルエネルギーが相対的に
大きい周波数ｆ2 にはパイロット信号（ピーク）があ
る。
【００１１】パターンＦ０の再生時、隣接トラックのパ
ターンＦ１とＦ２のパイロット信号（ピークｆ1 と
ｆ2 ）間のクロストーク効果はトラッキングエラーを確
かめるのに用いられる。一方、ヘッドがパターンＦ０の
中心から外れてパターンＦ１に向ける場合、パターンＦ
１のパイロット信号クロストークはパターンＦ２のもの
より大きくなる。結果的に、再生信号の周波数成分ｆ1
はさらに大きくなるが、周波数成分ｆ2 はさらに小さく
なる。一方、ヘッドがパターンＦ０の中心から外れてＦ
２に向けると、パターンＦ２のパイロット信号クロスト
ークがパターンＦ１のものよりさらに大きくなる。これ
により、平均的に再生信号の周波数成分ｆ2はさらに大
きくなり、周波数成分ｆ1 はさらに小さくなる。次に、
パターンｆ0を再生する時、周波数ｆ1 とｆ2 における
再生信号の平均スペクトルエネルギーを比較すると、ヘ
ッドトラッキングのずれを確かめることができるように
なる。この結果を用いて圧電素子に電圧を印加すること
により、圧電素子上に装着されたヘッドの高さを調節し
たり、或いは磁気記録媒体、即ちテープの走行速度を調
節すると正確なトラッキングが実現されることができ
る。
ターンＦ１とＦ２のパイロット信号（ピークｆ1 と
ｆ2 ）間のクロストーク効果はトラッキングエラーを確
かめるのに用いられる。一方、ヘッドがパターンＦ０の
中心から外れてパターンＦ１に向ける場合、パターンＦ
１のパイロット信号クロストークはパターンＦ２のもの
より大きくなる。結果的に、再生信号の周波数成分ｆ1
はさらに大きくなるが、周波数成分ｆ2 はさらに小さく
なる。一方、ヘッドがパターンＦ０の中心から外れてＦ
２に向けると、パターンＦ２のパイロット信号クロスト
ークがパターンＦ１のものよりさらに大きくなる。これ
により、平均的に再生信号の周波数成分ｆ2はさらに大
きくなり、周波数成分ｆ1 はさらに小さくなる。次に、
パターンｆ0を再生する時、周波数ｆ1 とｆ2 における
再生信号の平均スペクトルエネルギーを比較すると、ヘ
ッドトラッキングのずれを確かめることができるように
なる。この結果を用いて圧電素子に電圧を印加すること
により、圧電素子上に装着されたヘッドの高さを調節し
たり、或いは磁気記録媒体、即ちテープの走行速度を調
節すると正確なトラッキングが実現されることができ
る。
【００１２】図３は Kahlman特許により“記録キャリア
上にディジタル情報信号を記録する装置”という題目で
１９９２年８月２５日付けアメリカ特許第 5,142,421号
に開示されて、ここに参照されたディジタル信号記録装
置のブロック図である。前記ディジタル記録装置の構成
と動作はパターンＦ０，Ｆ１，Ｆ２を記録するための従
来の方法と連関して説明する。
上にディジタル情報信号を記録する装置”という題目で
１９９２年８月２５日付けアメリカ特許第 5,142,421号
に開示されて、ここに参照されたディジタル信号記録装
置のブロック図である。前記ディジタル記録装置の構成
と動作はパターンＦ０，Ｆ１，Ｆ２を記録するための従
来の方法と連関して説明する。
【００１３】図３において、８ビット直列ビットのディ
ジタルワードは入力端子１を通じて並直列（Ｐ／Ｓ）変
換器２に入力される。Ｐ／Ｓ変換器２は、例えば８直列
ビットディジタルワードより構成された三つの群の各々
を連続的に単一２４直列ビットディジタル情報ワードに
変換して変換器出力端子３を通じて出力する。信号挿入
部４は０ビット挿入器 4.1と“１”ビット挿入器 4.2を
含み、各々の挿入器はＰ／Ｓ変換器２の出力端子３に入
力される２４直列ディジタル情報ワードストリームを入
力信号として入力する。“０”ビット挿入器 4.1は各２
４直列ビット情報ワードの最上位ビットの前に“０”よ
りなる１ビットディジタル付加ビットを挿入することに
より、各々の２５直列ビット“正”情報ワードを発生し
て出力端子５を通じて出力する。“１”ビット挿入器
4.2は各々の２４直列ビット情報ワードの最上位ビット
の前に“１”より構成された１ビットディジタル付加ビ
ットを挿入することにより、各々の２５直列ビット
“負”情報ワードを発生させて出力端子７を通じて出力
する。
ジタルワードは入力端子１を通じて並直列（Ｐ／Ｓ）変
換器２に入力される。Ｐ／Ｓ変換器２は、例えば８直列
ビットディジタルワードより構成された三つの群の各々
を連続的に単一２４直列ビットディジタル情報ワードに
変換して変換器出力端子３を通じて出力する。信号挿入
部４は０ビット挿入器 4.1と“１”ビット挿入器 4.2を
含み、各々の挿入器はＰ／Ｓ変換器２の出力端子３に入
力される２４直列ディジタル情報ワードストリームを入
力信号として入力する。“０”ビット挿入器 4.1は各２
４直列ビット情報ワードの最上位ビットの前に“０”よ
りなる１ビットディジタル付加ビットを挿入することに
より、各々の２５直列ビット“正”情報ワードを発生し
て出力端子５を通じて出力する。“１”ビット挿入器
4.2は各々の２４直列ビット情報ワードの最上位ビット
の前に“１”より構成された１ビットディジタル付加ビ
ットを挿入することにより、各々の２５直列ビット
“負”情報ワードを発生させて出力端子７を通じて出力
する。
【００１４】エンコーダー６は前置符号器 6.1を含み、
前置符号器 6.1は“正”情報ワードを各々の２５直列ビ
ットチャネルワードに変換して接続線９を通じて出力す
る。エンコーダー６も前置符号器 6.2を含み、前置符号
器 6.2は“負”情報ワードを各々の２５直列ビットチャ
ネルワードに変換して連結線１１を通じて出力する。前
置符号器 6.1から出力されるチャネルワードと前置符号
器 6.2から出力されるチャネルワードとを区分するため
に、前置符号器 6.1のチャネルワードは以下"正" 情報
チャネルワードと、前置符号器 6.2のチャネルワードは
" 負" 情報チャネルワードと称する。前置符号器 6.1と
6.2が２Ｔ前置符号器の場合、１ビット付加ビットコー
ドにより該当偶数ビットは相互同一であり、該当奇数ビ
ットはビット相補的な二つの２５直列ビットチャネルワ
ードが発生される。２Ｔ前置符号器は二つの入力排他的
な論理和（ＸＯＲ）ゲートと、ＸＯＲゲートの出力接続
線と第１入力接続線を積分帰還接続する２段階シフトレ
ジスタ一つより構成されている。前置符号器入力信号は
ＸＯＲゲートの第２入力線に入力され、前置符号器の出
力信号はＸＯＲゲートの出力線に出力され、前記２段階
シフトレジスタを通じて２Ｔ遅延された前置符号器の出
力信号はＸＯＲゲートの第１入力線に入力される。間隔
Ｔは前置符号器入力信号のサンプリング間隔と、２段階
シストレジスタを通じたビットクロックに同期されたシ
フト間の間隔である。２段階シフトレジスタによりなる
ＸＯＲゲートの帰還接続は“積分帰還接続”、或いはさ
らに簡単に“積分接続”とも言う。
前置符号器 6.1は“正”情報ワードを各々の２５直列ビ
ットチャネルワードに変換して接続線９を通じて出力す
る。エンコーダー６も前置符号器 6.2を含み、前置符号
器 6.2は“負”情報ワードを各々の２５直列ビットチャ
ネルワードに変換して連結線１１を通じて出力する。前
置符号器 6.1から出力されるチャネルワードと前置符号
器 6.2から出力されるチャネルワードとを区分するため
に、前置符号器 6.1のチャネルワードは以下"正" 情報
チャネルワードと、前置符号器 6.2のチャネルワードは
" 負" 情報チャネルワードと称する。前置符号器 6.1と
6.2が２Ｔ前置符号器の場合、１ビット付加ビットコー
ドにより該当偶数ビットは相互同一であり、該当奇数ビ
ットはビット相補的な二つの２５直列ビットチャネルワ
ードが発生される。２Ｔ前置符号器は二つの入力排他的
な論理和（ＸＯＲ）ゲートと、ＸＯＲゲートの出力接続
線と第１入力接続線を積分帰還接続する２段階シフトレ
ジスタ一つより構成されている。前置符号器入力信号は
ＸＯＲゲートの第２入力線に入力され、前置符号器の出
力信号はＸＯＲゲートの出力線に出力され、前記２段階
シフトレジスタを通じて２Ｔ遅延された前置符号器の出
力信号はＸＯＲゲートの第１入力線に入力される。間隔
Ｔは前置符号器入力信号のサンプリング間隔と、２段階
シストレジスタを通じたビットクロックに同期されたシ
フト間の間隔である。２段階シフトレジスタによりなる
ＸＯＲゲートの帰還接続は“積分帰還接続”、或いはさ
らに簡単に“積分接続”とも言う。
【００１５】前置符号器 6.1は出力信号として２５直列
ビット“正”情報チャネルワードを接続線９を通じて出
力し、前記符号器 6.2は出力信号として２５直列ビット
“負”情報チャネルワードを接続線１１を通じて出力す
る。前記符号器 6.1と 6.2から並列に提供されたこれら
２５直列ビットのチャネルワードに基づいて、制御信号
発生器１０では各ワードの周波数領域スペクトルエネル
ギー特性とディジタルレコーダー１４により記録される
トラックに対する所定のスペクトルエネルギー特性とが
比較されてどのチャネルワードが前記所定のスペクトル
応答からのずれが最も小さいかが決定される。制御信号
発生器１０は制御信号ＣＳを発生するが、この制御信号
ＣＳは前置符号器 6.1と 6.2から出力されたチャネルワ
ードのうち、前記所定のスペクトル応答からのずれが最
も少なくて記録の目的として選択されるべきチャネルワ
ードを示す。制御信号ＣＳは接続線１７を通じて選択器
１２の選択制御端子に入力される。選択器１２は（時間
補償器８により遅延された）前置符号器 6.1と 6.2の出
力信号のうち、前記所定のスペクトル応答とのずれが最
も少ない出力信号を選択してディジタルレコーダー１４
に出力する。時間補償部８の遅延器 8.1と 8.2は制御信
号発生器１０から制御信号ＣＳが発生されて選択器１２
に出力されるのに所要される時間を補償するために必要
である。制御信号ＣＳは接続線１７を通じて前置符号器
6.1と 6.2の各々の制御端子に出力され、符号化の連続
性を確保するために前置符号器 6.1と 6.2のうち記録の
目的として出力が選択された前置符号器のシフトレジス
タ内容が残り前置符号器のレジスタに移送されるように
制御する。
ビット“正”情報チャネルワードを接続線９を通じて出
力し、前記符号器 6.2は出力信号として２５直列ビット
“負”情報チャネルワードを接続線１１を通じて出力す
る。前記符号器 6.1と 6.2から並列に提供されたこれら
２５直列ビットのチャネルワードに基づいて、制御信号
発生器１０では各ワードの周波数領域スペクトルエネル
ギー特性とディジタルレコーダー１４により記録される
トラックに対する所定のスペクトルエネルギー特性とが
比較されてどのチャネルワードが前記所定のスペクトル
応答からのずれが最も小さいかが決定される。制御信号
発生器１０は制御信号ＣＳを発生するが、この制御信号
ＣＳは前置符号器 6.1と 6.2から出力されたチャネルワ
ードのうち、前記所定のスペクトル応答からのずれが最
も少なくて記録の目的として選択されるべきチャネルワ
ードを示す。制御信号ＣＳは接続線１７を通じて選択器
１２の選択制御端子に入力される。選択器１２は（時間
補償器８により遅延された）前置符号器 6.1と 6.2の出
力信号のうち、前記所定のスペクトル応答とのずれが最
も少ない出力信号を選択してディジタルレコーダー１４
に出力する。時間補償部８の遅延器 8.1と 8.2は制御信
号発生器１０から制御信号ＣＳが発生されて選択器１２
に出力されるのに所要される時間を補償するために必要
である。制御信号ＣＳは接続線１７を通じて前置符号器
6.1と 6.2の各々の制御端子に出力され、符号化の連続
性を確保するために前置符号器 6.1と 6.2のうち記録の
目的として出力が選択された前置符号器のシフトレジス
タ内容が残り前置符号器のレジスタに移送されるように
制御する。
【００１６】遅延器 8.1により遅延された前置符号器
6.1の" 正" 情報出力は接続線１３を通じて選択器１２
に出力され、遅延器 8.2により遅延された前置符号器
6.2の"負" 情報出力は接続線１５を通じて選択器１２に
出力される。制御信号ＣＳに反応して選択器１２は前置
符号器 6.1と 6.2の遅延された出力信号中から選択され
た信号を接続線１９を通じてディジタルレコーダー１に
出力する。ディジタルレコーダー１４でビット変調が一
定なビット率に記録されるためには一定なレートのバッ
ファリングが要される。遅延器 8.1と 8.2は選択器１２
の動作以後、前記レートバッファリングとなる固定遅延
器や、前置符号器 6.1と 6.2の出力信号のうちどの信号
を記録するかを決定するための計算を完了するために常
に十分な遅延時間を提供すること以外に必要なレートバ
ッファリングを遂行する先入れ／先出し（ＦＩＦＯ）レ
ートバッファー記憶装置ともなり得る。
6.1の" 正" 情報出力は接続線１３を通じて選択器１２
に出力され、遅延器 8.2により遅延された前置符号器
6.2の"負" 情報出力は接続線１５を通じて選択器１２に
出力される。制御信号ＣＳに反応して選択器１２は前置
符号器 6.1と 6.2の遅延された出力信号中から選択され
た信号を接続線１９を通じてディジタルレコーダー１に
出力する。ディジタルレコーダー１４でビット変調が一
定なビット率に記録されるためには一定なレートのバッ
ファリングが要される。遅延器 8.1と 8.2は選択器１２
の動作以後、前記レートバッファリングとなる固定遅延
器や、前置符号器 6.1と 6.2の出力信号のうちどの信号
を記録するかを決定するための計算を完了するために常
に十分な遅延時間を提供すること以外に必要なレートバ
ッファリングを遂行する先入れ／先出し（ＦＩＦＯ）レ
ートバッファー記憶装置ともなり得る。
【００１７】図４は図３のディジタル信号記録装置に使
用される改善された制御信号発生器の詳細回路図であ
り、前記改善された制御信号発生器は図５に示された周
波数応答スペクトルを有するチャネルワードの直列デー
タストリームを発生させる。図２（Ｂ）に示されたパタ
ーンＦ１はスペクトルと比較すると、図５に示されたス
ペクトルではｆ1 の両側にディップ（dip)が生じる。こ
れらディップは前記スペクトルの雑音電力がほぼパイロ
ット信号周波数ｆ1 にまで減ることにより、周波数ｆ1
でパイロット信号の検出のための信号対雑音比が増える
ということを意味する。
用される改善された制御信号発生器の詳細回路図であ
り、前記改善された制御信号発生器は図５に示された周
波数応答スペクトルを有するチャネルワードの直列デー
タストリームを発生させる。図２（Ｂ）に示されたパタ
ーンＦ１はスペクトルと比較すると、図５に示されたス
ペクトルではｆ1 の両側にディップ（dip)が生じる。こ
れらディップは前記スペクトルの雑音電力がほぼパイロ
ット信号周波数ｆ1 にまで減ることにより、周波数ｆ1
でパイロット信号の検出のための信号対雑音比が増える
ということを意味する。
【００１８】図４の改善された制御信号発生器は符号−
算術マッパー（mapper) 10.1と 10.2 を含んでいる点か
ら Kahlman特許の制御信号発生器とは異なる。符号−算
術マッパー 10.1 は前置符号器 6.1の" 正" 情報出力０
と１を類似な振幅を有する正数値と負数値との間でスイ
ッチされ、直流値の伴われないＩ−ＮＲＺＩ変調算術値
に変換する。符号−算術マッパー 10.2 は符号−算術マ
ッパー10.1と構造が類似である。符号−算術マッパー 1
0.2 は前置符号器 6.2の“負”情報出力０と１を類似な
振幅を有する正数値と負数値との間でスイッチされ、直
流値の伴われないＩ−ＮＲＺＩ変調算術値に変換する。
例えば、変換器 10.1 と 10.2 の各々は入力される１と
０を不変の１の前に可変表示ビットとして使用して変調
が２の補数値で表現され得る。
算術マッパー（mapper) 10.1と 10.2 を含んでいる点か
ら Kahlman特許の制御信号発生器とは異なる。符号−算
術マッパー 10.1 は前置符号器 6.1の" 正" 情報出力０
と１を類似な振幅を有する正数値と負数値との間でスイ
ッチされ、直流値の伴われないＩ−ＮＲＺＩ変調算術値
に変換する。符号−算術マッパー 10.2 は符号−算術マ
ッパー10.1と構造が類似である。符号−算術マッパー 1
0.2 は前置符号器 6.2の“負”情報出力０と１を類似な
振幅を有する正数値と負数値との間でスイッチされ、直
流値の伴われないＩ−ＮＲＺＩ変調算術値に変換する。
例えば、変換器 10.1 と 10.2 の各々は入力される１と
０を不変の１の前に可変表示ビットとして使用して変調
が２の補数値で表現され得る。
【００１９】図示してはいないが、ＲＯＭに貯蔵されて
いる正弦／余弦ルックアップテーブルは各周波数ω1 を
有し、正弦信号（sin ω1t) と余弦信号（cos ω1t) 成
分よりなる周波数ｆ1 の複合キャリアを発生させる。ま
た図示してはいないが、ＲＯＭに貯蔵された正弦／余弦
ルックアップテーブルは各周波数ω2 を有し、正弦信号
（sin ω2t) と余弦信号（cos ω2t) 成分よりなる周波
数ｆ2 の複合キャリアを発生させる。三角波発生器１８
ではチャネルワードの直列データストリームの所定の周
波数ｆ1 のディジタル合算値に当たる三角信号が発生さ
れ、矩形波発生器３８では周波数ｆ1 の矩形波が発生さ
れる。三角波発生器１８と矩形波発生器３８にもＲＯＭ
に貯蔵されたルックアップテーブルが提供される。ＲＯ
Ｍの全システム機能が発揮されてノーマルビット以外の
順にチャネルワードを処理する過程が単純化する。
いる正弦／余弦ルックアップテーブルは各周波数ω1 を
有し、正弦信号（sin ω1t) と余弦信号（cos ω1t) 成
分よりなる周波数ｆ1 の複合キャリアを発生させる。ま
た図示してはいないが、ＲＯＭに貯蔵された正弦／余弦
ルックアップテーブルは各周波数ω2 を有し、正弦信号
（sin ω2t) と余弦信号（cos ω2t) 成分よりなる周波
数ｆ2 の複合キャリアを発生させる。三角波発生器１８
ではチャネルワードの直列データストリームの所定の周
波数ｆ1 のディジタル合算値に当たる三角信号が発生さ
れ、矩形波発生器３８では周波数ｆ1 の矩形波が発生さ
れる。三角波発生器１８と矩形波発生器３８にもＲＯＭ
に貯蔵されたルックアップテーブルが提供される。ＲＯ
Ｍの全システム機能が発揮されてノーマルビット以外の
順にチャネルワードを処理する過程が単純化する。
【００２０】前置符号器 6.1の" 正" 情報チャネルワー
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、フィル
ター回路０は周波数ｆ1 でピークを有し、周波数ｆ1 の
両側にディップが形成され、周波数ｆ2 でノッチのある
パターンＦ１で記録されたトラックに対して所望のスペ
クトルエネルギー分布から前記Ｉ−ＮＲＺＩ変調スペク
トルエネルギー分布のずれ程度を決定する。加重合計回
路 52.1 は自乗回路 22.1 から出力された周波数０にお
ける所望のノットと周波数ｆ1 における所望のピークと
のずれ値と、その他の特性とのずれ値を適切に加重合計
する。二乗回路28.1 と 34.1 により、周波数ｆ2 の直
交位相のために提供された周波数ｆ2 の所望のノッチか
らのずれ値も同様に加重合計回路 52.1 で相互加重され
る。二乗回路 44.1 と 50.1 により周波数ｆ1 の直交位
相のために提供された周波数ｆ1の両側の所望のディッ
プとのずれ値も同様に加重合計回路 52.1 で相互加重さ
れる。二乗回路 28.1 と 34.1 から加重合計回路 52.1
への入力を加重することが、二乗回路 22.1 から加重合
計回路 52.1 への入力を加重処理することに比して相対
的に効果的である。これは再生時に使用されるトラッキ
ング補正回路により不正確なパイロット周波数ｆ2 を用
いることよりかえって正確なパイロット信号ｆ1 のない
方がよいからである。二乗回路 44.1 と 50.1 から加重
合計回路 52.1 への入力を加重することが、二乗回路 2
2.1 から加重合計回路 52.1 への入力を加重処理するこ
とに比して相対的に効果が少ない。フィルター回路経路
０は第１エラー信号ｅ１を加重合計回路 52.1 の加重合
計出力信号として提供する。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、フィル
ター回路０は周波数ｆ1 でピークを有し、周波数ｆ1 の
両側にディップが形成され、周波数ｆ2 でノッチのある
パターンＦ１で記録されたトラックに対して所望のスペ
クトルエネルギー分布から前記Ｉ−ＮＲＺＩ変調スペク
トルエネルギー分布のずれ程度を決定する。加重合計回
路 52.1 は自乗回路 22.1 から出力された周波数０にお
ける所望のノットと周波数ｆ1 における所望のピークと
のずれ値と、その他の特性とのずれ値を適切に加重合計
する。二乗回路28.1 と 34.1 により、周波数ｆ2 の直
交位相のために提供された周波数ｆ2 の所望のノッチか
らのずれ値も同様に加重合計回路 52.1 で相互加重され
る。二乗回路 44.1 と 50.1 により周波数ｆ1 の直交位
相のために提供された周波数ｆ1の両側の所望のディッ
プとのずれ値も同様に加重合計回路 52.1 で相互加重さ
れる。二乗回路 28.1 と 34.1 から加重合計回路 52.1
への入力を加重することが、二乗回路 22.1 から加重合
計回路 52.1 への入力を加重処理することに比して相対
的に効果的である。これは再生時に使用されるトラッキ
ング補正回路により不正確なパイロット周波数ｆ2 を用
いることよりかえって正確なパイロット信号ｆ1 のない
方がよいからである。二乗回路 44.1 と 50.1 から加重
合計回路 52.1 への入力を加重することが、二乗回路 2
2.1 から加重合計回路 52.1 への入力を加重処理するこ
とに比して相対的に効果が少ない。フィルター回路経路
０は第１エラー信号ｅ１を加重合計回路 52.1 の加重合
計出力信号として提供する。
【００２１】前置符号器 6.1の“正”情報チャネルワー
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
０における所望のノッチと周波数ｆ1 におけるピークか
ら前記Ｉ−ＮＲＺＩ変調スペクトルエネルギー分布のず
れ程度は経路０システムにおいて次のような方式で算出
される。積分回路 16.1 は符号−算術マッパー 10.1で
数値化した前置符号器 6.1の" 正" 情報チャネルワード
を入力して予め貯蔵された値と積分する。減算器 20.1
は積分回路 16.1 の出力から三角波発生器１８の出力信
号を減算する。二乗回路 22.1 は減算値を二乗する。そ
して、算出された二乗値は加重合計回路 52.1 に出力さ
れて第１エラー信号ｅ１成分を提供する。三角波発生器
18.1 と減算器 20.1 は所望のパイロット信号を保つた
めに必要な所定のディジタル合計から積分回路 16.1 か
ら出力されるディジタル合計値のずれを検出する検出回
路を提供する。二乗回路 22.1 ではそのようなずれエネ
ルギーが計算される。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
０における所望のノッチと周波数ｆ1 におけるピークか
ら前記Ｉ−ＮＲＺＩ変調スペクトルエネルギー分布のず
れ程度は経路０システムにおいて次のような方式で算出
される。積分回路 16.1 は符号−算術マッパー 10.1で
数値化した前置符号器 6.1の" 正" 情報チャネルワード
を入力して予め貯蔵された値と積分する。減算器 20.1
は積分回路 16.1 の出力から三角波発生器１８の出力信
号を減算する。二乗回路 22.1 は減算値を二乗する。そ
して、算出された二乗値は加重合計回路 52.1 に出力さ
れて第１エラー信号ｅ１成分を提供する。三角波発生器
18.1 と減算器 20.1 は所望のパイロット信号を保つた
めに必要な所定のディジタル合計から積分回路 16.1 か
ら出力されるディジタル合計値のずれを検出する検出回
路を提供する。二乗回路 22.1 ではそのようなずれエネ
ルギーが計算される。
【００２２】前置符号器 6.1の" 正" 情報チャネルワー
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ2 におけるノッチから前記Ｉ−ＮＲＺＩ変調スペクト
ルエネルギー分布のずれ程度は経路０システムで次のよ
うな方法で算出される。乗算器 24.1 は前置符号器 6.1
の出力と周波数ｆ2 の正弦波システム関数 sinω2tを乗
算する。積分回路 26.1 は乗算器 24.1 の出力を積分す
る。二乗回路 28.1 は加重合計回路 52.1 に出力するた
めに積分回路 26.1 の積分結果を二乗する。乗算器 30.
1 は前置符号器 6.1の出力を周波数ｆ2 の余弦波システ
ム関数 cosω2tと乗算し、積分回路 32.1 は乗算器 30.
1 の値を積分し、二乗回路 34.1 は加重合計回路 52.1
に適用するために積分回路 34.1 の積分結果を二乗する
( “システム関数”というのはディジタル電子工学でデ
ィジタルサンプルによりサンプリングされたデータに基
づいて記述されるアナログ方式の関数である）。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ2 におけるノッチから前記Ｉ−ＮＲＺＩ変調スペクト
ルエネルギー分布のずれ程度は経路０システムで次のよ
うな方法で算出される。乗算器 24.1 は前置符号器 6.1
の出力と周波数ｆ2 の正弦波システム関数 sinω2tを乗
算する。積分回路 26.1 は乗算器 24.1 の出力を積分す
る。二乗回路 28.1 は加重合計回路 52.1 に出力するた
めに積分回路 26.1 の積分結果を二乗する。乗算器 30.
1 は前置符号器 6.1の出力を周波数ｆ2 の余弦波システ
ム関数 cosω2tと乗算し、積分回路 32.1 は乗算器 30.
1 の値を積分し、二乗回路 34.1 は加重合計回路 52.1
に適用するために積分回路 34.1 の積分結果を二乗する
( “システム関数”というのはディジタル電子工学でデ
ィジタルサンプルによりサンプリングされたデータに基
づいて記述されるアナログ方式の関数である）。
【００２３】前置符号器 6.1の" 正" 情報チャネルワー
ドに基づいてＩ−ＮＲＺＩ変調する時、周波数ｆ1 のピ
ークの両側の所望のディップから前記Ｉ−ＮＲＺＩ変調
スペクトルエネルギー分布のずれ程度は経路０システム
で次のような方式で算出される。減算器 36.1 は矩形波
発生器３８から出力された周波数ｆ1 の矩形波を前置符
号器 6.1の出力信号から減算する。矩形波発生器３８と
減算器 36.1 は符号−算術マッパー 10.1 で数値化した
前置符号器 6.1の" 正" 情報直列ビットチャネルワード
からの外れを検出するための検出回路を提供する。乗算
器 40.1 は減算器 36.1 の差値である出力信号を周波数
ｆ1 の正弦波システム関数 sinω1tと乗算する。積分回
路 42.1 は乗算器 40.1 の値を積分する。二乗回路 44.
1 は加重合計回路 52.1 に出力するために積分回路 42.
1 の積分結果を二乗する。乗算器46.1 は減算器 36.1
の差値である出力信号を周波数ｆ1 の余弦波システム関
数cosω1tと乗算し、積分回路 48.1 は乗算器 46.1 の
値を積分し、二乗回路 50.1 は加重合計回路 52.1 に出
力するために積分回路 48.1 の積分結果を二乗する。
ドに基づいてＩ−ＮＲＺＩ変調する時、周波数ｆ1 のピ
ークの両側の所望のディップから前記Ｉ−ＮＲＺＩ変調
スペクトルエネルギー分布のずれ程度は経路０システム
で次のような方式で算出される。減算器 36.1 は矩形波
発生器３８から出力された周波数ｆ1 の矩形波を前置符
号器 6.1の出力信号から減算する。矩形波発生器３８と
減算器 36.1 は符号−算術マッパー 10.1 で数値化した
前置符号器 6.1の" 正" 情報直列ビットチャネルワード
からの外れを検出するための検出回路を提供する。乗算
器 40.1 は減算器 36.1 の差値である出力信号を周波数
ｆ1 の正弦波システム関数 sinω1tと乗算する。積分回
路 42.1 は乗算器 40.1 の値を積分する。二乗回路 44.
1 は加重合計回路 52.1 に出力するために積分回路 42.
1 の積分結果を二乗する。乗算器46.1 は減算器 36.1
の差値である出力信号を周波数ｆ1 の余弦波システム関
数cosω1tと乗算し、積分回路 48.1 は乗算器 46.1 の
値を積分し、二乗回路 50.1 は加重合計回路 52.1 に出
力するために積分回路 48.1 の積分結果を二乗する。
【００２４】前記符号器 6.2の" 負" 情報チャネルワー
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、フィル
ター回路経路１は周波数ｆ1 でピークを有し、周波数ｆ
1 の両側にディップが形成され、周波数ｆ2 でノッチの
あるパターンＦ１で記録されたトラックに対して所望の
スペクトルエネルギー分布から前記Ｉ−ＮＲＺＩ変調ス
ペクトルエネルギー分布のずれ程度を決定する。フィル
ター回路経路１の加重合計回路 52.2 では、二乗回路 2
2.2 から出力された周波数０における所望のノッチと周
波数ｆ1 における所望のピークとのずれ値と、二乗回路
28.2, 34.2, 44.2, 50.2 から出力されたその他の特性
とのずれ値を適切に加重合計する。加重合計回路 52.2
は合計出力信号として第２エラー信号ｅ２を提供する。
比較器５４はエラー信号ｅ１とｅ２を比較して制御信号
ＣＳを発生させて選択器１２の選択制御端子に出力す
る。そして、選択器１２はさらに小さい値のエラー信号
を有するチャネルワードを選択する。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、フィル
ター回路経路１は周波数ｆ1 でピークを有し、周波数ｆ
1 の両側にディップが形成され、周波数ｆ2 でノッチの
あるパターンＦ１で記録されたトラックに対して所望の
スペクトルエネルギー分布から前記Ｉ−ＮＲＺＩ変調ス
ペクトルエネルギー分布のずれ程度を決定する。フィル
ター回路経路１の加重合計回路 52.2 では、二乗回路 2
2.2 から出力された周波数０における所望のノッチと周
波数ｆ1 における所望のピークとのずれ値と、二乗回路
28.2, 34.2, 44.2, 50.2 から出力されたその他の特性
とのずれ値を適切に加重合計する。加重合計回路 52.2
は合計出力信号として第２エラー信号ｅ２を提供する。
比較器５４はエラー信号ｅ１とｅ２を比較して制御信号
ＣＳを発生させて選択器１２の選択制御端子に出力す
る。そして、選択器１２はさらに小さい値のエラー信号
を有するチャネルワードを選択する。
【００２５】前置符号器 6.2の" 負" 情報チャネルワー
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
０における所望のノッチと周波数ｆ1 における所望のピ
ークから前記Ｉ−ＮＲＺＩ変調スペクトルエネルギーの
分布ずれの程度は経路１システムで次のような方式で算
出される。積分回路 16.2 は符号−算術マッパー 10.2
で数値化された前置符号器 6.2の" 負" 情報チャネルワ
ードを入力して予め貯蔵された値で積分する。減算器 2
0.2 は積分回路 16.2 の出力から三角波発生器１８の出
力信号を減算する。二乗回路 22.2 は差値を乗算する。
そして、第２エラー信号ｅ2 成分を提供するために、算
出された二乗値は加重合計回路 52.2 に出力される。三
角波発生器１８と減算器 20.2 は所望のパイロット信号
を保つために必要な所定のディジタル合計から積分回路
16.2 から出力されるディジタル合計値の外れを検出す
る検出回路を提供する。二乗回路 22.2 ではそのような
ずれエネルギーが計算される。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
０における所望のノッチと周波数ｆ1 における所望のピ
ークから前記Ｉ−ＮＲＺＩ変調スペクトルエネルギーの
分布ずれの程度は経路１システムで次のような方式で算
出される。積分回路 16.2 は符号−算術マッパー 10.2
で数値化された前置符号器 6.2の" 負" 情報チャネルワ
ードを入力して予め貯蔵された値で積分する。減算器 2
0.2 は積分回路 16.2 の出力から三角波発生器１８の出
力信号を減算する。二乗回路 22.2 は差値を乗算する。
そして、第２エラー信号ｅ2 成分を提供するために、算
出された二乗値は加重合計回路 52.2 に出力される。三
角波発生器１８と減算器 20.2 は所望のパイロット信号
を保つために必要な所定のディジタル合計から積分回路
16.2 から出力されるディジタル合計値の外れを検出す
る検出回路を提供する。二乗回路 22.2 ではそのような
ずれエネルギーが計算される。
【００２６】前置符号器 6.2の" 負" 情報チャネルワー
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ2 におけるノッチから前記Ｉ−ＮＲＺＩ変調のスペク
トルエネルギーのずれ程度は経路０システムで次のよう
な方式で算出される。乗算器24.2 は前置符号器 6.2の
出力と周波数ｆ2 の正弦波システム関数 sinω2tを乗算
する。積分回路 26.2 は乗算器 24.2 は前置符号器 6.2
の出力と周波数ｆ2 の正弦波システム関数 sinω2tを乗
算する。積分回路 26.2 は乗算器 24.2 の出力を積分す
る。二乗回路 28.2 は積分回路 26.2 の積分結果を二乗
して加重合計回路 52.2 に出力する。乗算器 30.2 は前
置符号器 6.2の出力を周波数ｆ2 の余弦波システム関数
cosω2tと乗算し、積分回路 32.2 は乗算器 30.2 の値
を積分し、二乗回路 34.2 は積分回路 34.2 の積分結果
を二乗して加重合計回路 52.2 に出力する。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ2 におけるノッチから前記Ｉ−ＮＲＺＩ変調のスペク
トルエネルギーのずれ程度は経路０システムで次のよう
な方式で算出される。乗算器24.2 は前置符号器 6.2の
出力と周波数ｆ2 の正弦波システム関数 sinω2tを乗算
する。積分回路 26.2 は乗算器 24.2 は前置符号器 6.2
の出力と周波数ｆ2 の正弦波システム関数 sinω2tを乗
算する。積分回路 26.2 は乗算器 24.2 の出力を積分す
る。二乗回路 28.2 は積分回路 26.2 の積分結果を二乗
して加重合計回路 52.2 に出力する。乗算器 30.2 は前
置符号器 6.2の出力を周波数ｆ2 の余弦波システム関数
cosω2tと乗算し、積分回路 32.2 は乗算器 30.2 の値
を積分し、二乗回路 34.2 は積分回路 34.2 の積分結果
を二乗して加重合計回路 52.2 に出力する。
【００２７】前置符号器 6.2の "負" 情報チャネルワー
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ1 のピークの両側の所望のディップから前記Ｉ−ＮＲ
ＺＩ変スペクトルエネルギーの分布ずれ程度は経路１シ
ステムで次のような方式で算出される。減算器 36.2 は
矩形波発生器３８から出力された周波数ｆ1 の矩形波を
前置符号器 6.2の出力信号から減算する。矩形波発生器
３８と減算器 36.2 は符号−算術マッパー 10.2 で数値
化した前置符号器 6.2の" 負" 情報直列ビットチャネル
ワードからの外れを検出するための検出回路を提供す
る。乗算器 40.2は減算器 36.2 の差値である出力信号
を周波数ｆ1 の正弦波システム関数 sinω 1tと乗算す
る。積分回路 42.2 は乗算器 40.2 の値を積分する。二
乗回路 44.2は積分回路 42.2 の積分結果を二乗して加
重合計回路 52.2 に出力する。乗算器46.2 は減算器 3
6.2 の差値である出力信号を周波数ｆ1 の余弦波システ
ム関数cosω1tと乗算し、積分回路 48.1 は乗算器 46.2
の値を積分し、二乗回路 50.2 は積分回路 48.2 の積
分結果を二乗して加重合計回路 52.2 に出力する。
ドに基づいて持続的にＩ−ＮＲＺＩ変調する時、周波数
ｆ1 のピークの両側の所望のディップから前記Ｉ−ＮＲ
ＺＩ変スペクトルエネルギーの分布ずれ程度は経路１シ
ステムで次のような方式で算出される。減算器 36.2 は
矩形波発生器３８から出力された周波数ｆ1 の矩形波を
前置符号器 6.2の出力信号から減算する。矩形波発生器
３８と減算器 36.2 は符号−算術マッパー 10.2 で数値
化した前置符号器 6.2の" 負" 情報直列ビットチャネル
ワードからの外れを検出するための検出回路を提供す
る。乗算器 40.2は減算器 36.2 の差値である出力信号
を周波数ｆ1 の正弦波システム関数 sinω 1tと乗算す
る。積分回路 42.2 は乗算器 40.2 の値を積分する。二
乗回路 44.2は積分回路 42.2 の積分結果を二乗して加
重合計回路 52.2 に出力する。乗算器46.2 は減算器 3
6.2 の差値である出力信号を周波数ｆ1 の余弦波システ
ム関数cosω1tと乗算し、積分回路 48.1 は乗算器 46.2
の値を積分し、二乗回路 50.2 は積分回路 48.2 の積
分結果を二乗して加重合計回路 52.2 に出力する。
【００２８】Ｆ１パターンを発生する時、制御信号発生
器１０の動作は前記のとおりである。Ｆ２パターンを発
生する時、制御信号発生器１０の動作はｆ1 とｆ2 の置
き換えを通じて変更され、これにより、ω1 とω2 も置
き換えられる。Ｆ０パターンを発生する時、制御信号発
生器１０の動作は変更されて三角波発生器１８と矩形波
発生器３８が作動しなくなる。Ｆ０，Ｆ１，Ｆ２のパタ
ーン中のいずれかが発生されるに問わず、記録するＩ−
ＮＲＺＩ変調決定のために前置符号器の "正"情報チャ
ネルワードと前置符号器 6.2の" 負" 情報チャネルワー
ドのうち一つを選択する決定をした後、所定の再初期化
過程が伴われるべきである。かかる再初期化は符号化の
連続性を確保し、制御信号発生器で次に入力される一対
のチャネルワードのうち、記録されるチャネルワードが
選択される根拠を提供するためになされる。
器１０の動作は前記のとおりである。Ｆ２パターンを発
生する時、制御信号発生器１０の動作はｆ1 とｆ2 の置
き換えを通じて変更され、これにより、ω1 とω2 も置
き換えられる。Ｆ０パターンを発生する時、制御信号発
生器１０の動作は変更されて三角波発生器１８と矩形波
発生器３８が作動しなくなる。Ｆ０，Ｆ１，Ｆ２のパタ
ーン中のいずれかが発生されるに問わず、記録するＩ−
ＮＲＺＩ変調決定のために前置符号器の "正"情報チャ
ネルワードと前置符号器 6.2の" 負" 情報チャネルワー
ドのうち一つを選択する決定をした後、所定の再初期化
過程が伴われるべきである。かかる再初期化は符号化の
連続性を確保し、制御信号発生器で次に入力される一対
のチャネルワードのうち、記録されるチャネルワードが
選択される根拠を提供するためになされる。
【００２９】後者の場合、次に記録されるチャネルワー
ドが決定された時、積分回路 16.1,26.1, 32.1, 42.1,
48.1の内容や積分回路 16.2, 26.2, 32.2, 42.2, 48.2
の内容が変更されなければならない。新たに選択された
ワードが" 負" 情報の形態なら、積分回路 16.1, 26.2,
32.2, 42.2, 48.2 の内容は積分回路 16.2, 26.2, 32.
2, 42.2, 48.2 の各々の内容と一致するように変更され
るべきである。新たに選択されたワードが" 正" 情報の
形態なら、積分回路 16.2, 26.2, 32.2, 42.2,４８．２
の内容が積分回路 16.1, 26.1, 32.1, 42.1, 48.1 の
各々の内容と一致するように変更されなければならな
い。
ドが決定された時、積分回路 16.1,26.1, 32.1, 42.1,
48.1の内容や積分回路 16.2, 26.2, 32.2, 42.2, 48.2
の内容が変更されなければならない。新たに選択された
ワードが" 負" 情報の形態なら、積分回路 16.1, 26.2,
32.2, 42.2, 48.2 の内容は積分回路 16.2, 26.2, 32.
2, 42.2, 48.2 の各々の内容と一致するように変更され
るべきである。新たに選択されたワードが" 正" 情報の
形態なら、積分回路 16.2, 26.2, 32.2, 42.2,４８．２
の内容が積分回路 16.1, 26.1, 32.1, 42.1, 48.1 の
各々の内容と一致するように変更されなければならな
い。
【００３０】周知のように、次に記録されるチャネルワ
ードが決定される時、前置符号器 6.1と 6.2のうち記録
用として選択されたチャネルワードを出力する前置符号
器にある" 積分帰還接続線" の前置符号情報は残り前置
符号器の“積分帰還接続線”に伝送されなければならな
い。次に、記録用として選択されたチャネルワードが前
置符号器 6.1から出力されると、前置符号器 6.1にある
ＸＯＲゲートと積分帰還接続されているシフトレジスタ
の内容は前置符号器 6.2にあるＸＯＲゲートと積分接続
されているシフトレジスタの該当位置に移送される。一
方、次の記録用として選択されたチャネルワードが前置
符号器 6.2から出力されると、前置符号器 6.2にあるＸ
ＯＲゲートと積分帰還接続されているシフトレジスタの
内容は前置符号器 6.1にあるＸＯＲゲートの積分接続さ
れているシフトレジスタの該当位置に移送される。
ードが決定される時、前置符号器 6.1と 6.2のうち記録
用として選択されたチャネルワードを出力する前置符号
器にある" 積分帰還接続線" の前置符号情報は残り前置
符号器の“積分帰還接続線”に伝送されなければならな
い。次に、記録用として選択されたチャネルワードが前
置符号器 6.1から出力されると、前置符号器 6.1にある
ＸＯＲゲートと積分帰還接続されているシフトレジスタ
の内容は前置符号器 6.2にあるＸＯＲゲートと積分接続
されているシフトレジスタの該当位置に移送される。一
方、次の記録用として選択されたチャネルワードが前置
符号器 6.2から出力されると、前置符号器 6.2にあるＸ
ＯＲゲートと積分帰還接続されているシフトレジスタの
内容は前置符号器 6.1にあるＸＯＲゲートの積分接続さ
れているシフトレジスタの該当位置に移送される。
【００３１】しかしながら、実際的にはアメリカ特許第
5,142,421号に開示された従来のディジタル信号記録装
置ではこのような移送が完全に終了されるに相当な時間
が所要される。前記ディジタル信号記録装置では、制御
信号発生器１０のディジタル乗算器、積分回路、二乗回
路で時間の遅れが生じる。この遅延により、符号器６の
次に間欠的な記録を遂行するバッファー記憶装置が必要
であり、これは時間補償器８により提供されることがで
きる。また、符号器６の前で間欠的な読み出しを遂行す
るバッファー記録装置も必要であり、これは並直列変換
器２により提供され得る。実際にはバッファー記憶装置
のこの間欠的な記入と読み出し動作の配列に応じてクロ
ック同期を配列するということは困難なので、本発明で
は並直列ワードに基づいて前置符号化を実行することに
より、かかるややこしさを避けている。
5,142,421号に開示された従来のディジタル信号記録装
置ではこのような移送が完全に終了されるに相当な時間
が所要される。前記ディジタル信号記録装置では、制御
信号発生器１０のディジタル乗算器、積分回路、二乗回
路で時間の遅れが生じる。この遅延により、符号器６の
次に間欠的な記録を遂行するバッファー記憶装置が必要
であり、これは時間補償器８により提供されることがで
きる。また、符号器６の前で間欠的な読み出しを遂行す
るバッファー記録装置も必要であり、これは並直列変換
器２により提供され得る。実際にはバッファー記憶装置
のこの間欠的な記入と読み出し動作の配列に応じてクロ
ック同期を配列するということは困難なので、本発明で
は並直列ワードに基づいて前置符号化を実行することに
より、かかるややこしさを避けている。
【００３２】図６を参照すれば、８並列ビットワードを
入力する入力端子１０１は並並列（Ｐ／Ｐ）変換器１０
２の入力端子と連結されている。Ｐ／Ｐ変換器１０２は
入力端子に入力される三つの直列８並列ビットワードよ
り構成されて連続する各々の群を三つの並列８並列ビッ
トディジタルワード、即ち２４ビット情報ワードに変換
して前記変換されたワードを並列ビットの形態に出力端
子１０３を通じて出力する。
入力する入力端子１０１は並並列（Ｐ／Ｐ）変換器１０
２の入力端子と連結されている。Ｐ／Ｐ変換器１０２は
入力端子に入力される三つの直列８並列ビットワードよ
り構成されて連続する各々の群を三つの並列８並列ビッ
トディジタルワード、即ち２４ビット情報ワードに変換
して前記変換されたワードを並列ビットの形態に出力端
子１０３を通じて出力する。
【００３３】信号挿入部１０４はＰ／Ｐ変換器１０２の
出力端子１０３から並列ビットの形態に入力される各々
の２４ビット情報ワードに１ビットディジタルワード付
加ビットを挿入する。前記信号挿入部は２４ビット情報
ワードに付加ビットとして"０" ビットを挿入する" ０"
ビット挿入器 104.1と２４ビット情報ワードに付加ビ
ットとして“１" ビットを挿入する“１”ビット挿入器
104.2より構成される。
出力端子１０３から並列ビットの形態に入力される各々
の２４ビット情報ワードに１ビットディジタルワード付
加ビットを挿入する。前記信号挿入部は２４ビット情報
ワードに付加ビットとして"０" ビットを挿入する" ０"
ビット挿入器 104.1と２４ビット情報ワードに付加ビ
ットとして“１" ビットを挿入する“１”ビット挿入器
104.2より構成される。
【００３４】このように得られた２５ビット情報ワード
は出力端子１０５と１０７を通じてエンコーダー１０６
の前置符号器 106.1と 106.2に各々入力される。２５ビ
ット情報ワードを２５ビットチャネルワードに変換させ
るための前置符号器 106.1と106.2として２Ｔ前置符号
器を使用することが望ましい。これら２Ｔ前置符号器は
並列ビットワードの処理に適合であり、構成はアメリカ
特許第 5,142,421号に開示されたこととは相違である。
各々２５個のＸＯＲゲートを有しているこれら前置符号
器 106.1と 106.2の構成は、信号挿入部１０４がエンコ
ーダー１０６に含まれている図８と図１０を参照して詳
細に説明される。前置符号化のために以前に記録された
ビットに基づいて以後に記録されるビットが決定されな
ければならない。したがって、前置符号化時には初期化
ビットと、各チャネルワードを形成するために使用され
る連続されるビットのリップルスルー積分時間が要求さ
れる。しかしながら、これらビットのリップルスルー積
分のために前置符号化時に必要な時間は単にチャネルワ
ード間隔の一部に過ぎない。
は出力端子１０５と１０７を通じてエンコーダー１０６
の前置符号器 106.1と 106.2に各々入力される。２５ビ
ット情報ワードを２５ビットチャネルワードに変換させ
るための前置符号器 106.1と106.2として２Ｔ前置符号
器を使用することが望ましい。これら２Ｔ前置符号器は
並列ビットワードの処理に適合であり、構成はアメリカ
特許第 5,142,421号に開示されたこととは相違である。
各々２５個のＸＯＲゲートを有しているこれら前置符号
器 106.1と 106.2の構成は、信号挿入部１０４がエンコ
ーダー１０６に含まれている図８と図１０を参照して詳
細に説明される。前置符号化のために以前に記録された
ビットに基づいて以後に記録されるビットが決定されな
ければならない。したがって、前置符号化時には初期化
ビットと、各チャネルワードを形成するために使用され
る連続されるビットのリップルスルー積分時間が要求さ
れる。しかしながら、これらビットのリップルスルー積
分のために前置符号化時に必要な時間は単にチャネルワ
ード間隔の一部に過ぎない。
【００３５】第１信号変換部１０８の並直列（Ｐ／Ｓ）
変換器 108.1と 108.2は前置符号器106.1と 106.2の出
力端子１０９と１１１に各々連結されている。変換器 1
08.1と 108.2の出力端子の各々は時間補償器１１４の遅
延器 114.1と114.2 の入力端子と連結されている。変換
器 108.1と 108.2の各々は入力される各２５並列ビット
チャネルワードを磁気記録媒体上に記録されるＩ−ＮＲ
ＺＩ変調ビット率に出力される２５直列ビットチャネル
ワードに変換する。
変換器 108.1と 108.2は前置符号器106.1と 106.2の出
力端子１０９と１１１に各々連結されている。変換器 1
08.1と 108.2の出力端子の各々は時間補償器１１４の遅
延器 114.1と114.2 の入力端子と連結されている。変換
器 108.1と 108.2の各々は入力される各２５並列ビット
チャネルワードを磁気記録媒体上に記録されるＩ−ＮＲ
ＺＩ変調ビット率に出力される２５直列ビットチャネル
ワードに変換する。
【００３６】第２信号変換部１１０のＰ／Ｓ変換器 11
0.1と 110.2は前置符号器 106.1と 106.2から並列に入
力される２５ビットチャネルワードの各々の奇数番目の
ビット桁（以下、奇数チャネルワードと称する）を直列
ビット形態に変換する。第３信号変換部１１２のＰ／Ｓ
変換器 112.1と 112.2は前置符号器 106.1と 106.2から
並列に入力される２５ビットチャネルワードの各々の偶
数番目のビット桁（以下、偶数チャネルワードと称す
る）を直列ビットの形態に変換する。
0.1と 110.2は前置符号器 106.1と 106.2から並列に入
力される２５ビットチャネルワードの各々の奇数番目の
ビット桁（以下、奇数チャネルワードと称する）を直列
ビット形態に変換する。第３信号変換部１１２のＰ／Ｓ
変換器 112.1と 112.2は前置符号器 106.1と 106.2から
並列に入力される２５ビットチャネルワードの各々の偶
数番目のビット桁（以下、偶数チャネルワードと称す
る）を直列ビットの形態に変換する。
【００３７】時間補償部１１４の遅延器 114.1と 114.2
による固定遅延は、制御信号発生器116 が前置符号器 1
06.1と 106.2によりそれぞれ発生され、遅延器 114.1と
114.2により遅延されたチャネルワードのうち記録部１
２０に選択されるチャネルワードを選択器１１８に知ら
せる制御信号を発生するにかかる時間を補償する。制御
信号発生器１１６においては、Ｐ／Ｓ変換器 110.1, 11
0.2, 112.1, 112.1 の各々の出力端子 117, 119, 121か
ら出力されるチャネルワード信号に基づいて第１，２，
３制御信号ＣＳ１，ＣＳ２，ＣＳ３が発生される。制御
信号発生器１１６から前置符号器 106.1と 106.2により
発生されたチャネルワードのうち、記録されるチャネル
ワードを決定する回路はＰ／Ｓ変換器 110.1から提供さ
れた奇数チャネルワードとＰ／Ｓ変換器 112.1から提供
された偶数チャネルワードを並列に処理し、さらに、Ｐ
／Ｓ変換器 110.2から提供された奇数チャネルワードと
Ｐ／Ｓ変換器 112.2から提供された偶数チャネルワード
を並列に処理する。このような並列処理過程は決定過程
を完了するために要求される時間と記録されるＩ−ＮＲ
ＺＩ信号と同じビット率にクロック同期を通じて遂行さ
れる計算の数を半に減らす。したがって、計算過程は記
録されるＩ−ＮＲＺＩ信号の２５／１ビット率毎に生じ
る直列ワードチャネルワードクロック間の時間間隔の半
分程度の時間のみに完了され得る。このような計算過程
に所要される時間とエンコーダー１０６の前置符号器 1
06.1と 106.2のリプルスルー積分に所要される時間とを
合算するとしてもチャネルワードクロック間の時間間隔
に達せず、これは制御信号発生器１１６内の積分器の再
初期化と、後続く直列ワードが前置符号器 106.1と106.
2にクロック同期時の実行されるリプルスルー積分の初
期化できる充分な時間となる。制御信号発生器１１６か
ら出力端子１２５と１２７を通じて出力される第１，２
制御信号ＣＳ１とＣＳ２は各々の前置符号器 106.1と 1
06.2の制御端子に入力される。制御信号発生器１１６か
ら出力端子１２７を通じて出力される第３制御信号であ
るＣＳ３は選択器１１８の選択制御端子に入力される。
による固定遅延は、制御信号発生器116 が前置符号器 1
06.1と 106.2によりそれぞれ発生され、遅延器 114.1と
114.2により遅延されたチャネルワードのうち記録部１
２０に選択されるチャネルワードを選択器１１８に知ら
せる制御信号を発生するにかかる時間を補償する。制御
信号発生器１１６においては、Ｐ／Ｓ変換器 110.1, 11
0.2, 112.1, 112.1 の各々の出力端子 117, 119, 121か
ら出力されるチャネルワード信号に基づいて第１，２，
３制御信号ＣＳ１，ＣＳ２，ＣＳ３が発生される。制御
信号発生器１１６から前置符号器 106.1と 106.2により
発生されたチャネルワードのうち、記録されるチャネル
ワードを決定する回路はＰ／Ｓ変換器 110.1から提供さ
れた奇数チャネルワードとＰ／Ｓ変換器 112.1から提供
された偶数チャネルワードを並列に処理し、さらに、Ｐ
／Ｓ変換器 110.2から提供された奇数チャネルワードと
Ｐ／Ｓ変換器 112.2から提供された偶数チャネルワード
を並列に処理する。このような並列処理過程は決定過程
を完了するために要求される時間と記録されるＩ−ＮＲ
ＺＩ信号と同じビット率にクロック同期を通じて遂行さ
れる計算の数を半に減らす。したがって、計算過程は記
録されるＩ−ＮＲＺＩ信号の２５／１ビット率毎に生じ
る直列ワードチャネルワードクロック間の時間間隔の半
分程度の時間のみに完了され得る。このような計算過程
に所要される時間とエンコーダー１０６の前置符号器 1
06.1と 106.2のリプルスルー積分に所要される時間とを
合算するとしてもチャネルワードクロック間の時間間隔
に達せず、これは制御信号発生器１１６内の積分器の再
初期化と、後続く直列ワードが前置符号器 106.1と106.
2にクロック同期時の実行されるリプルスルー積分の初
期化できる充分な時間となる。制御信号発生器１１６か
ら出力端子１２５と１２７を通じて出力される第１，２
制御信号ＣＳ１とＣＳ２は各々の前置符号器 106.1と 1
06.2の制御端子に入力される。制御信号発生器１１６か
ら出力端子１２７を通じて出力される第３制御信号であ
るＣＳ３は選択器１１８の選択制御端子に入力される。
【００３８】第３制御信号ＣＳ３に応じて、選択器１１
８はＰ／Ｓ変換器 108.1により提供された２５直列ビッ
ト“正”情報チャネルワードとＰ／Ｓ変換器 108.2によ
り提供される２５直列ビット“奇数”情報チャネルワー
ドのうち、意図の周波数特性にさらに近い値を有するチ
ャネルワードを選択し、選択されたワードを記録部１２
０に移送する。
８はＰ／Ｓ変換器 108.1により提供された２５直列ビッ
ト“正”情報チャネルワードとＰ／Ｓ変換器 108.2によ
り提供される２５直列ビット“奇数”情報チャネルワー
ドのうち、意図の周波数特性にさらに近い値を有するチ
ャネルワードを選択し、選択されたワードを記録部１２
０に移送する。
【００３９】図６のディジタル信号記録装置においてリ
ダクションが生じる場合もある。前置符号器 106.1と 1
06.2が２Ｔ前置符号器であり、１ビット付加ビットが使
用されると、これら前置符号器から並列に出力される偶
数チャネルワードの該当ビット桁は同一である。したが
って、Ｐ／Ｓ変換器 112.1と 112.2のうちいずれか一つ
がなくてもよく、出力端子から制御信号発生器１１６に
提供される信号は変換器 112.1と 112.2のうち残ってい
るいずれか一つの出力端子から提供されることができ
る。前置符号器 106.1と 106.2が２Ｔ前置符号器であ
り、１ビット付加ビットが使用されると、これら前置符
号器から並列に出力される奇数チャネルワードの該当ビ
ット桁はビット相補的である。したがって、Ｐ／Ｓ変換
器 110.1と 110.2のうちいずれか一つがなくてもよく、
出力端子から制御信号発生器 116に提供される信号はそ
の代わりに変換器 110.1と 110.2のうち残っている変換
器の出力端子から出力される信号をビット相補して提供
され得る。
ダクションが生じる場合もある。前置符号器 106.1と 1
06.2が２Ｔ前置符号器であり、１ビット付加ビットが使
用されると、これら前置符号器から並列に出力される偶
数チャネルワードの該当ビット桁は同一である。したが
って、Ｐ／Ｓ変換器 112.1と 112.2のうちいずれか一つ
がなくてもよく、出力端子から制御信号発生器１１６に
提供される信号は変換器 112.1と 112.2のうち残ってい
るいずれか一つの出力端子から提供されることができ
る。前置符号器 106.1と 106.2が２Ｔ前置符号器であ
り、１ビット付加ビットが使用されると、これら前置符
号器から並列に出力される奇数チャネルワードの該当ビ
ット桁はビット相補的である。したがって、Ｐ／Ｓ変換
器 110.1と 110.2のうちいずれか一つがなくてもよく、
出力端子から制御信号発生器 116に提供される信号はそ
の代わりに変換器 110.1と 110.2のうち残っている変換
器の出力端子から出力される信号をビット相補して提供
され得る。
【００４０】図７は本発明のディジタル信号記録装置の
他の実施例のブロック図である。図面において、同一参
照符号は図６の装置と同じ構成要素を示す。したがっ
て、同一構成と動作は説明を省略する。図７によれば、
第１信号変換部１０８の出力端子１１７′，１１９′，
１２１′，１２３′は変更された制御信号発生器１１
６′の入力端子と連結されていて、図６の第２，３信号
変換部１１０と１１２は前記回路から除かれる。
他の実施例のブロック図である。図面において、同一参
照符号は図６の装置と同じ構成要素を示す。したがっ
て、同一構成と動作は説明を省略する。図７によれば、
第１信号変換部１０８の出力端子１１７′，１１９′，
１２１′，１２３′は変更された制御信号発生器１１
６′の入力端子と連結されていて、図６の第２，３信号
変換部１１０と１１２は前記回路から除かれる。
【００４１】図７の動作において、前置符号器 106.1か
ら出力される２５並列ビット“正”情報チャネルワード
に反応して、第１信号変換部１０８のＰ／Ｓ変換器 10
8.3は出力端子１１７′を通じて制御信号発生器１１
６′にチャネルワードの一番目のビットから１３番目の
ビット（以下、リーディングビット群とする）を出力す
る。同時に、Ｐ／Ｓ変換器 108.3はこれらビットのうち
１４番目のビットから２０番目のビット（以下、トレー
リングビット群とする）を出力端子１２１′を通じて制
御信号発生器１１６′に出力する。
ら出力される２５並列ビット“正”情報チャネルワード
に反応して、第１信号変換部１０８のＰ／Ｓ変換器 10
8.3は出力端子１１７′を通じて制御信号発生器１１
６′にチャネルワードの一番目のビットから１３番目の
ビット（以下、リーディングビット群とする）を出力す
る。同時に、Ｐ／Ｓ変換器 108.3はこれらビットのうち
１４番目のビットから２０番目のビット（以下、トレー
リングビット群とする）を出力端子１２１′を通じて制
御信号発生器１１６′に出力する。
【００４２】前置符号器 106.2から出力される２５並列
ビット“負”情報チャネルワードに反応して第１信号変
換部１０８のＰ／Ｓ変換器 108.4は出力端子１１９′を
通じて制御信号発生器１１６′にチャネルワードの一番
目のビットから１３番目のビット（以下、リーディング
群という）を出力する。同時に、Ｐ／Ｓ変換器 108.4は
これらビットのうち、１４番目のビットから２０番目の
ビット（以下、トレーリング群とする）を出力端子１２
３′を通じて制御信号発生器１１６′に出力する。
ビット“負”情報チャネルワードに反応して第１信号変
換部１０８のＰ／Ｓ変換器 108.4は出力端子１１９′を
通じて制御信号発生器１１６′にチャネルワードの一番
目のビットから１３番目のビット（以下、リーディング
群という）を出力する。同時に、Ｐ／Ｓ変換器 108.4は
これらビットのうち、１４番目のビットから２０番目の
ビット（以下、トレーリング群とする）を出力端子１２
３′を通じて制御信号発生器１１６′に出力する。
【００４３】変更された制御信号発生器１１６′は制御
信号発生器１１６と同一な一般的な計算を若干異なる順
に遂行し、変更された制御信号発生器１１６′に応じて
三角波発生器１８、矩形波発生器３８、そして正弦、余
弦波発生器も図４のフィルター回路で変更されなければ
ならない。ディジタルシステムデザイン分野の通常の技
術でこのような変更は実行されることができる。多様な
システム機能のうち、各サンプルの順次的な読み出し順
序は容易に変わるが、この発生器がＲＯＭを用いて実行
される時にさらに容易に変わる。
信号発生器１１６と同一な一般的な計算を若干異なる順
に遂行し、変更された制御信号発生器１１６′に応じて
三角波発生器１８、矩形波発生器３８、そして正弦、余
弦波発生器も図４のフィルター回路で変更されなければ
ならない。ディジタルシステムデザイン分野の通常の技
術でこのような変更は実行されることができる。多様な
システム機能のうち、各サンプルの順次的な読み出し順
序は容易に変わるが、この発生器がＲＯＭを用いて実行
される時にさらに容易に変わる。
【００４４】図８は図６に示された“０”ビット挿入器
104.1、前置符号器 106.1、そしてＰ／Ｓ変換器 108.
1, 110.1, 112.1のブロック図である。図８を参照する
と、“０”ビット挿入器 104.1は２５個のラッチ 104.a
〜 104.yより構成される。“０”ビットはシステムクロ
ックＣＬＯＣＫ１とロード命令信号ＬＯＡＤにより最上
位ビットを貯蔵するラッチ 104.aに印加される。残りラ
ッチ 104.b〜 104.yはＰ／Ｐ変換部１０２の出力端子１
０３から並列に出力される２４ビット情報ワードを入力
する。
104.1、前置符号器 106.1、そしてＰ／Ｓ変換器 108.
1, 110.1, 112.1のブロック図である。図８を参照する
と、“０”ビット挿入器 104.1は２５個のラッチ 104.a
〜 104.yより構成される。“０”ビットはシステムクロ
ックＣＬＯＣＫ１とロード命令信号ＬＯＡＤにより最上
位ビットを貯蔵するラッチ 104.aに印加される。残りラ
ッチ 104.b〜 104.yはＰ／Ｐ変換部１０２の出力端子１
０３から並列に出力される２４ビット情報ワードを入力
する。
【００４５】“０”ビット挿入器 104.1の詳細回路図で
ある図９に示されたように、前記２５個のラッチの各々
は一つのＤフリップフロップ、二つのＡＮＤゲートと一
つのＯＲゲートとより構成されている。挿入器 104.1の
動作において、ロード命令信号がロジック“ハイ”な
ら、ラッチ 104a のデータ端子に印加された“０”ビッ
トとＰ／Ｐ変換部１０２から出力された２４ビット情報
ワードがラッチされて各々のＤフリップフロップのＱ出
力から出力される。ロード命令信号がロジック“ロー”
なら、前記ラッチは各Ｄフリップフロップの出力を保
つ。
ある図９に示されたように、前記２５個のラッチの各々
は一つのＤフリップフロップ、二つのＡＮＤゲートと一
つのＯＲゲートとより構成されている。挿入器 104.1の
動作において、ロード命令信号がロジック“ハイ”な
ら、ラッチ 104a のデータ端子に印加された“０”ビッ
トとＰ／Ｐ変換部１０２から出力された２４ビット情報
ワードがラッチされて各々のＤフリップフロップのＱ出
力から出力される。ロード命令信号がロジック“ロー”
なら、前記ラッチは各Ｄフリップフロップの出力を保
つ。
【００４６】図６に示された前置符号器 106.1にあるＸ
ＯＲゲート 106.a〜 106.yの第１入力端子の各々は０ビ
ット挿入器 104.1のラッチ 104.a〜104.y の各出力端子
と連結されている。ＸＯＲゲート 106.aと 106.bの第２
入力はラッチ 106.3と106.4,104.yの各出力と連結され
ている。ＸＯＲゲート 106.a〜 106.wの各出力はＸＯＲ
ゲート 106.c〜 106.yの第２入力と連結されている。Ｘ
ＯＲゲート 106.xと 106.yの出力はラッチ 106.3と 10
6.4の各入力と連結されている。
ＯＲゲート 106.a〜 106.yの第１入力端子の各々は０ビ
ット挿入器 104.1のラッチ 104.a〜104.y の各出力端子
と連結されている。ＸＯＲゲート 106.aと 106.bの第２
入力はラッチ 106.3と106.4,104.yの各出力と連結され
ている。ＸＯＲゲート 106.a〜 106.wの各出力はＸＯＲ
ゲート 106.c〜 106.yの第２入力と連結されている。Ｘ
ＯＲゲート 106.xと 106.yの出力はラッチ 106.3と 10
6.4の各入力と連結されている。
【００４７】前置符号器１０６の動作を説明する。先行
チャネルワードの二番目の最下位ビットと現在の２５ビ
ットのチャネルワードの最上位ビット（ここでは、挿入
された“０”ビット）はＸＯＲゲート 106.aに入力され
る。先行チャネルワードの最下位ビットと現在の２５ビ
ットチャネルワードの二番目の最上位ビット（ここで
は、入力データの一番目ビット）はＸＯＲゲート 106.b
に入力される。ＸＯＲゲート 106.aの出力と入力データ
の二番目ビットはＸＯＲゲート 106.cに入力される。Ｘ
ＯＲゲート106.b の出力と入力データの三番目ビットは
ＸＯＲゲート 106.dに入力される。
チャネルワードの二番目の最下位ビットと現在の２５ビ
ットのチャネルワードの最上位ビット（ここでは、挿入
された“０”ビット）はＸＯＲゲート 106.aに入力され
る。先行チャネルワードの最下位ビットと現在の２５ビ
ットチャネルワードの二番目の最上位ビット（ここで
は、入力データの一番目ビット）はＸＯＲゲート 106.b
に入力される。ＸＯＲゲート 106.aの出力と入力データ
の二番目ビットはＸＯＲゲート 106.cに入力される。Ｘ
ＯＲゲート106.b の出力と入力データの三番目ビットは
ＸＯＲゲート 106.dに入力される。
【００４８】ＸＯＲゲート 106.e〜 106.yは２５ビット
チャネルワードの残りデータを同一方法で前置符号化す
る。ＸＯＲゲート 106.a〜 106.yの出力は前置符号器 1
06.1から並列に出力される２５ビットチャネルワード
（前置符号化されたデータ）である。図１０は前置符号
器 106.1のラッチ 106.3と 106.4の詳細回路図である。
図１０を参照して、ロード信号がロジック“ハイ”な
ら、ゲートＧ８とＧ９を通じてＤフリップフロップのデ
ータ端子に入力されたＸＯＲゲート 106.xの出力信号２
４は先行チャネルワードの二番目ＬＳＢ２４′としてシ
ステムクロックＣＬＯＣＫ１に応じて、図８のＸＯＲゲ
ート 106a の第２入力に印加される。同時にゲートＧ
２，Ｇ３，Ｇ５，Ｇ６を通じてＤフリップフロップＤ１
のデータ端子に印加されたＸＯＲゲート 106.yの出力信
号２５は先行チャネルワードのＬＳＢ２５′としてシス
テムクロック信号ＣＬＯＣＫ１に応じて、図８のＸＯＲ
ゲート 106.bの二番目入力端子に入力される。ロード命
令信号が“ロー”（であり、その信号が“ハイ”となる
までに）なら、ＤフリップフロップＤ１とＤ２のＱ出力
が保たれる。
チャネルワードの残りデータを同一方法で前置符号化す
る。ＸＯＲゲート 106.a〜 106.yの出力は前置符号器 1
06.1から並列に出力される２５ビットチャネルワード
（前置符号化されたデータ）である。図１０は前置符号
器 106.1のラッチ 106.3と 106.4の詳細回路図である。
図１０を参照して、ロード信号がロジック“ハイ”な
ら、ゲートＧ８とＧ９を通じてＤフリップフロップのデ
ータ端子に入力されたＸＯＲゲート 106.xの出力信号２
４は先行チャネルワードの二番目ＬＳＢ２４′としてシ
ステムクロックＣＬＯＣＫ１に応じて、図８のＸＯＲゲ
ート 106a の第２入力に印加される。同時にゲートＧ
２，Ｇ３，Ｇ５，Ｇ６を通じてＤフリップフロップＤ１
のデータ端子に印加されたＸＯＲゲート 106.yの出力信
号２５は先行チャネルワードのＬＳＢ２５′としてシス
テムクロック信号ＣＬＯＣＫ１に応じて、図８のＸＯＲ
ゲート 106.bの二番目入力端子に入力される。ロード命
令信号が“ロー”（であり、その信号が“ハイ”となる
までに）なら、ＤフリップフロップＤ１とＤ２のＱ出力
が保たれる。
【００４９】ＤフリップフロップＤ１の出力は図６に示
された制御信号発生器１１６の制御信号出力端子１２５
から提供される第１制御信号ＣＳ１の影響を受けるよう
になるので、第１制御信号ＣＳ１が“ハイ”なら、ＸＯ
Ｒゲート 106.yの出力２５は何の変化なしにゲートＧ２
に出力される。第１制御信号ＣＳ１が“ロー”なら、Ｘ
ＯＲゲート 106.yの出力は反転される。
された制御信号発生器１１６の制御信号出力端子１２５
から提供される第１制御信号ＣＳ１の影響を受けるよう
になるので、第１制御信号ＣＳ１が“ハイ”なら、ＸＯ
Ｒゲート 106.yの出力２５は何の変化なしにゲートＧ２
に出力される。第１制御信号ＣＳ１が“ロー”なら、Ｘ
ＯＲゲート 106.yの出力は反転される。
【００５０】例えば、ＸＯＲゲート 106.yの出力２５が
ロジック“ハイ”であり、第１制御信号ＣＳ１がロジッ
ク“ロー”なら、ＤフリッフフロップＤ１の出力は“ロ
ー”になる。第１制御信号ＣＳ１と出力２５の両方が
“ハイ”はら、ＤフリップフロップＤ１の出力は“ハ
イ”となる。第１制御信号ＣＳ１がロジック“ハイ”な
ら、“正”情報チャネルワードが選択されることを意味
し、前置符号器 106.1のラッチ 106.3の初期値は不変で
ある。前記制御信号ＣＳ１がロジック“ロー”なら、
“負”情報チャネルワードが選択されることを意味し、
前置符号器 106.1のラッチ 106.3の初期値は反転され
る。
ロジック“ハイ”であり、第１制御信号ＣＳ１がロジッ
ク“ロー”なら、ＤフリッフフロップＤ１の出力は“ロ
ー”になる。第１制御信号ＣＳ１と出力２５の両方が
“ハイ”はら、ＤフリップフロップＤ１の出力は“ハ
イ”となる。第１制御信号ＣＳ１がロジック“ハイ”な
ら、“正”情報チャネルワードが選択されることを意味
し、前置符号器 106.1のラッチ 106.3の初期値は不変で
ある。前記制御信号ＣＳ１がロジック“ロー”なら、
“負”情報チャネルワードが選択されることを意味し、
前置符号器 106.1のラッチ 106.3の初期値は反転され
る。
【００５１】図８のＰ／Ｓ変換器 108.1はシステムクロ
ックと直列２５ビットチャネルワードに応じて、ＸＯＲ
ゲート 106.a〜 106.yの各出力を並列に入力して直列２
５ビットチャネルワードとして出力する。図８は２５個
のラッチ 108.a〜 108.yより構成されたＰ／Ｓ変換器 1
08.1を示し、前記変換器は図１１に詳細に示されてい
る。図１１は二つのＡＮＤゲート、一つのＯＲゲート、
一つのＤフリップフロップより構成された各ラッチを示
す。
ックと直列２５ビットチャネルワードに応じて、ＸＯＲ
ゲート 106.a〜 106.yの各出力を並列に入力して直列２
５ビットチャネルワードとして出力する。図８は２５個
のラッチ 108.a〜 108.yより構成されたＰ／Ｓ変換器 1
08.1を示し、前記変換器は図１１に詳細に示されてい
る。図１１は二つのＡＮＤゲート、一つのＯＲゲート、
一つのＤフリップフロップより構成された各ラッチを示
す。
【００５２】ロード命令信号がロジック“ハイ”なら、
Ｄフリップフロップの各々は前置符号器 106.1の該当Ｘ
ＯＲゲートの出力を入力し、それを次に来る前記ビット
のラッチにある一番目のＡＮＤゲートの入力として提供
する。ロード命令信号がロジック“ロー”なら、各Ｄフ
リップフロップはロード命令信号が“ハイ”となるまで
にＱ出力を保つ。最後の出力として直列２５ビットチャ
ネルワードが出力端子１１３から提供される。
Ｄフリップフロップの各々は前置符号器 106.1の該当Ｘ
ＯＲゲートの出力を入力し、それを次に来る前記ビット
のラッチにある一番目のＡＮＤゲートの入力として提供
する。ロード命令信号がロジック“ロー”なら、各Ｄフ
リップフロップはロード命令信号が“ハイ”となるまで
にＱ出力を保つ。最後の出力として直列２５ビットチャ
ネルワードが出力端子１１３から提供される。
【００５３】図７のＰ／Ｓ変換器 108.3はラッチ 108.a
の出力端子１１７′とラッチ 108.nの出力端子１２１′
が制御信号発生器１１６に連結されている点を除いては
図１１のＰ／Ｓ変換器 108.1と同じ構成を有している。
図８のＰ／Ｓ変換器 110.1は１３個のラッチ 110.a, 11
0.c, .., 110.yより構成されている。これら構成は図１
１に示されたＰ／Ｓ変換器 108.1の各ラッチと同一であ
る。同時に発生されるロード命令信号とクロック信号に
応答して奇数チャネルワードは（前置符号器 106.1から
並列に入力された) ２５ビットチャネルワードから選択
され、これら１３個の 110.a, 110.c,..., 110.yに並列
に乗せられることにより、１３ビット奇数チャネルワー
ドはラッチ 110.aの出力端子１１７から直列に出力され
る。
の出力端子１１７′とラッチ 108.nの出力端子１２１′
が制御信号発生器１１６に連結されている点を除いては
図１１のＰ／Ｓ変換器 108.1と同じ構成を有している。
図８のＰ／Ｓ変換器 110.1は１３個のラッチ 110.a, 11
0.c, .., 110.yより構成されている。これら構成は図１
１に示されたＰ／Ｓ変換器 108.1の各ラッチと同一であ
る。同時に発生されるロード命令信号とクロック信号に
応答して奇数チャネルワードは（前置符号器 106.1から
並列に入力された) ２５ビットチャネルワードから選択
され、これら１３個の 110.a, 110.c,..., 110.yに並列
に乗せられることにより、１３ビット奇数チャネルワー
ドはラッチ 110.aの出力端子１１７から直列に出力され
る。
【００５４】図８のＰ／Ｓ変換器 112.1はラッチ 112.
b, 112.d, ... 112.xを有する。これらの構成は図１１
に示されたＰ／Ｓ変換器 108.1のラッチと同一である。
同時に発生するロード命令信号とクロック信号に応答し
て偶数チャネルビットが（前置符号器 106.1から並列に
出力された) ２５ビットチャネルワードから選択された
これら１２個のラッチ 112.b, 112.d, ... 112.xに並列
に乗せられることにより、１２ビット偶数チャネルワー
ドはラッチ 112.aの出力端子１２１から直列に出力され
る。
b, 112.d, ... 112.xを有する。これらの構成は図１１
に示されたＰ／Ｓ変換器 108.1のラッチと同一である。
同時に発生するロード命令信号とクロック信号に応答し
て偶数チャネルビットが（前置符号器 106.1から並列に
出力された) ２５ビットチャネルワードから選択された
これら１２個のラッチ 112.b, 112.d, ... 112.xに並列
に乗せられることにより、１２ビット偶数チャネルワー
ドはラッチ 112.aの出力端子１２１から直列に出力され
る。
【００５５】図１２は図６に示された制御信号発生器１
１６のブロック図であり、前記制御信号発生器には経路
０のユニット 116.1，経路１のユニット 116.2, 検出器
116.3, そして符号−算術マッパー 116.4〜 116.7が含
まれている。前記符号−算術マッパー 116.4は図６のＰ
／Ｓ変換器 110.1の出力端子 117から出力される１と０
を類似な振幅を有する正数値と負数値との間でスイッチ
され、直流値の伴われないＮＲＺＩ変調算出値に変換し
て符号−算術マッパー 116.5の出力端子１２１′から出
力する。符号−算術マッパー116.6 は図６のＰ／Ｓ変換
器 110.2の出力端子１１９′から出力される１と０を類
似な振幅を有する正数値と負数値との間でスイッチさ
れ、直流値の伴われないＮＲＺＩ変調算出値に変換して
符号−算術マッパー 116.6の出力端子１１９′から出力
する。符号−算術マッパー 116.7は図６のＰ／Ｓ変換器
110.2の出力端子１２３′から出力される１と０を類似
な振幅を有する正数値と負数値との間でスイッチされ、
直流値の伴われないＮＲＺＩ変調算術値に変換して符号
−算術マッパー 116.6の出力端子１２３′から出力す
る。
１６のブロック図であり、前記制御信号発生器には経路
０のユニット 116.1，経路１のユニット 116.2, 検出器
116.3, そして符号−算術マッパー 116.4〜 116.7が含
まれている。前記符号−算術マッパー 116.4は図６のＰ
／Ｓ変換器 110.1の出力端子 117から出力される１と０
を類似な振幅を有する正数値と負数値との間でスイッチ
され、直流値の伴われないＮＲＺＩ変調算出値に変換し
て符号−算術マッパー 116.5の出力端子１２１′から出
力する。符号−算術マッパー116.6 は図６のＰ／Ｓ変換
器 110.2の出力端子１１９′から出力される１と０を類
似な振幅を有する正数値と負数値との間でスイッチさ
れ、直流値の伴われないＮＲＺＩ変調算出値に変換して
符号−算術マッパー 116.6の出力端子１１９′から出力
する。符号−算術マッパー 116.7は図６のＰ／Ｓ変換器
110.2の出力端子１２３′から出力される１と０を類似
な振幅を有する正数値と負数値との間でスイッチされ、
直流値の伴われないＮＲＺＩ変調算術値に変換して符号
−算術マッパー 116.6の出力端子１２３′から出力す
る。
【００５６】経路０のユニット116.1 の第１，２入力端
子は符号−算術マッパー116.4 と 116.5の出力端子１１
７′と１２１′に連結されている。経路１のユニット11
6.2のフリーセット信号出力端子１３７は経路０のユニ
ット116.1 のフリーセット入力端子に連結されている。
エラー信号ｅ１を出力する経路０のユニット116.1 の出
力端子は検出器116.3 の第１入力端子と連結されてい
る。経路１のユニット116.2 の第１，２入力端子は符号
−算術マッパー116.6 と116.7 の各出力端子１１９′と
１２３′に連結されている。経路０のユニット116.1 の
フリーセット信号出力端子１３５は経路１のユニット11
6.2 のフリーセット入力と連結されている。エラー信号
ｅ２を出力する経路１のユニット116.2 の出力端子は検
出器116.3の第２入力端子に連結されている。検出器11
6.3 の第１，２信号出力端子１２５と１２７は図６の前
置符号器106.1 と106.2 の各制御端子とユニット116.1
と116.2 の各制御端子に連結されている。第３制御信号
出力端子１２９は選択器１１８の選択制御端子に連結さ
れている。
子は符号−算術マッパー116.4 と 116.5の出力端子１１
７′と１２１′に連結されている。経路１のユニット11
6.2のフリーセット信号出力端子１３７は経路０のユニ
ット116.1 のフリーセット入力端子に連結されている。
エラー信号ｅ１を出力する経路０のユニット116.1 の出
力端子は検出器116.3 の第１入力端子と連結されてい
る。経路１のユニット116.2 の第１，２入力端子は符号
−算術マッパー116.6 と116.7 の各出力端子１１９′と
１２３′に連結されている。経路０のユニット116.1 の
フリーセット信号出力端子１３５は経路１のユニット11
6.2 のフリーセット入力と連結されている。エラー信号
ｅ２を出力する経路１のユニット116.2 の出力端子は検
出器116.3の第２入力端子に連結されている。検出器11
6.3 の第１，２信号出力端子１２５と１２７は図６の前
置符号器106.1 と106.2 の各制御端子とユニット116.1
と116.2 の各制御端子に連結されている。第３制御信号
出力端子１２９は選択器１１８の選択制御端子に連結さ
れている。
【００５７】図１３は図１２に示された制御信号発生器
にある経路０のユニット116.1 の詳細回路図である。経
路０のユニット116.1 の第１，２入力端子は、図１２の
符号−算術マッパー116.4 と116.5 の各出力端子１１
７′と１２１′に連結されている算術器１２２，１２
４，１３４，１３８，１４６，１５０，１５８，１７４
の入力信号として使用されるＩ−ＮＲＺＩ変調を示す２
の補数を入力する。ユニット116.1 は、周波数０でノッ
チを形成すると共に二乗回路１５６を通じて２５ビット
直列データストリームの周波数スペクトル上に所望の周
波数（ここではｆ1）にノッチを形成するための積分回
路１２２と１２４、二乗回路１５６を通じて所望の周波
数（ここではｆ2 ）でノッチを形成するための積分器１
３４，１３８，二乗回路１８８を通じてパイロット信号
（ｆ1 ）の周囲にディップを形成するための減算器１５
８と１７４、二乗回路１３２，１４４，１５６，１７
２，１８８の出力をを合算してエラー信号ｅ１を発生す
るための加重合計回路１９０より構成されている。
にある経路０のユニット116.1 の詳細回路図である。経
路０のユニット116.1 の第１，２入力端子は、図１２の
符号−算術マッパー116.4 と116.5 の各出力端子１１
７′と１２１′に連結されている算術器１２２，１２
４，１３４，１３８，１４６，１５０，１５８，１７４
の入力信号として使用されるＩ−ＮＲＺＩ変調を示す２
の補数を入力する。ユニット116.1 は、周波数０でノッ
チを形成すると共に二乗回路１５６を通じて２５ビット
直列データストリームの周波数スペクトル上に所望の周
波数（ここではｆ1）にノッチを形成するための積分回
路１２２と１２４、二乗回路１５６を通じて所望の周波
数（ここではｆ2 ）でノッチを形成するための積分器１
３４，１３８，二乗回路１８８を通じてパイロット信号
（ｆ1 ）の周囲にディップを形成するための減算器１５
８と１７４、二乗回路１３２，１４４，１５６，１７
２，１８８の出力をを合算してエラー信号ｅ１を発生す
るための加重合計回路１９０より構成されている。
【００５８】出力端子１１７′から入力された奇数チャ
ネルワードと出力端子１２１′から入力された偶数チャ
ネルワードはそれぞれの積分回路１２２と１２４に予め
貯蔵されている値（先行２５ビットチャネルワードのデ
ィジタル合計値）に加算される。積分回路１２２と１２
４の各出力は加算器１２６で合算されて減算器１３０の
第１入力端子に出力される。
ネルワードと出力端子１２１′から入力された偶数チャ
ネルワードはそれぞれの積分回路１２２と１２４に予め
貯蔵されている値（先行２５ビットチャネルワードのデ
ィジタル合計値）に加算される。積分回路１２２と１２
４の各出力は加算器１２６で合算されて減算器１３０の
第１入力端子に出力される。
【００５９】三角波発生器１２８はＲＯＭより構成さ
れ、所定の周波数（ここでは、ｆ1 ）を示し、三角波信
号の基本周波数成分に当たるチャネルワードの直列デー
タストリームのディジタル合算値（ＤＳＶ）に当たる三
角波信号を発生する。前記ＲＯＭから発生された信号が
図１４に示された周波数ｆ1 （例えば、１／９０Ｔ）の
三角波なら、８ビットデータ（例えば、９０Ａ乃至９０
Ｌ）が図１５に示されたＲＯＭテーブルで値０から１６
を示す５ビットアドレスを用いて貯蔵される。減算器１
３０は加算器１２６の出力から三角波発生器１２８の出
力を減算する。差値は二乗回路１３２で二乗計算され
て、加重合計回路１９０に印加される。三角波発生器１
２８と減算器１３０は所望のパイロット信号を保つため
に必要な所定のディジタル合計から加算器１２６から出
力されるディジタル合計の外れを検出するための検出回
路を提供する。そして、二乗回路１３２はそのようなず
れエネルギーを計算する。これら計算はｆ＝０Ｈｚ（即
ち、ＤＣ成分）で形成されるノッチと周波数ｆ1 で形成
されるパイロット信号を実行するためである。
れ、所定の周波数（ここでは、ｆ1 ）を示し、三角波信
号の基本周波数成分に当たるチャネルワードの直列デー
タストリームのディジタル合算値（ＤＳＶ）に当たる三
角波信号を発生する。前記ＲＯＭから発生された信号が
図１４に示された周波数ｆ1 （例えば、１／９０Ｔ）の
三角波なら、８ビットデータ（例えば、９０Ａ乃至９０
Ｌ）が図１５に示されたＲＯＭテーブルで値０から１６
を示す５ビットアドレスを用いて貯蔵される。減算器１
３０は加算器１２６の出力から三角波発生器１２８の出
力を減算する。差値は二乗回路１３２で二乗計算され
て、加重合計回路１９０に印加される。三角波発生器１
２８と減算器１３０は所望のパイロット信号を保つため
に必要な所定のディジタル合計から加算器１２６から出
力されるディジタル合計の外れを検出するための検出回
路を提供する。そして、二乗回路１３２はそのようなず
れエネルギーを計算する。これら計算はｆ＝０Ｈｚ（即
ち、ＤＣ成分）で形成されるノッチと周波数ｆ1 で形成
されるパイロット信号を実行するためである。
【００６０】前記符号器106.1 により提供される“正”
情報チャネルワードのスペクトルにある周波数ｆ2 （ω
2 ／２π）でエネルギーのあるごとに、加重合計回路１
９０に適用するために加数入力信号を発生することによ
り、前記周波数でノッチを形成させるために計算処理を
遂行する。これは次のように行われる。乗算器１３４は
奇数正弦信号０ sin ω2tと奇数チャネルワードを乗算
し、その結果値は積分回路１３６で積分される。乗算器
１３８は偶数正弦信号ｅ sinω2tと偶数チャネルワー
ドを乗算し、その値は積分回路１４０で積分される。積
分回路１３６と１４０の積分結果は加算器１４２で合算
される。合計は二乗回路１４４で二乗計算され、その値
は加重合計回路１９０に印加される。
情報チャネルワードのスペクトルにある周波数ｆ2 （ω
2 ／２π）でエネルギーのあるごとに、加重合計回路１
９０に適用するために加数入力信号を発生することによ
り、前記周波数でノッチを形成させるために計算処理を
遂行する。これは次のように行われる。乗算器１３４は
奇数正弦信号０ sin ω2tと奇数チャネルワードを乗算
し、その結果値は積分回路１３６で積分される。乗算器
１３８は偶数正弦信号ｅ sinω2tと偶数チャネルワー
ドを乗算し、その値は積分回路１４０で積分される。積
分回路１３６と１４０の積分結果は加算器１４２で合算
される。合計は二乗回路１４４で二乗計算され、その値
は加重合計回路１９０に印加される。
【００６１】乗算器１４６は奇数余弦信号０ cos ω2t
と奇数余弦チャネルワードを乗算し、その値は積分回路
１４８で積分される。偶数チャネルワードと偶数余弦信
号ｅ cos ω2tは乗算器１５０で乗算され、その値は積分
回路１５２で積分される。積分回路１４８と１５２の積
分結果を合算し、その合計は二乗回路１５６で二乗計算
され、その値は加重合計回路１９０に加数として出力さ
れる。
と奇数余弦チャネルワードを乗算し、その値は積分回路
１４８で積分される。偶数チャネルワードと偶数余弦信
号ｅ cos ω2tは乗算器１５０で乗算され、その値は積分
回路１５２で積分される。積分回路１４８と１５２の積
分結果を合算し、その合計は二乗回路１５６で二乗計算
され、その値は加重合計回路１９０に加数として出力さ
れる。
【００６２】ＲＯＭ（図示せず）は乗算器１３４と１３
８に適用するために正弦信号入力を発生する。ＲＯＭに
貯蔵された正弦テーブルは奇数サンプル正弦テーブルと
偶数サンプル正弦テーブルとに分けられている。正弦信
号の波形が、例えば図１６（Ａ）に示されたように、周
波数ｆ2 に１／６０Ｔなら、正弦信号の一周期は６０個
のアドレスに分けられ、サンプリングされた正弦信号の
振幅に当たるデータは正弦テーブルの各アドレスに貯蔵
される。前記サンプリングされた正弦信号の奇数アドレ
スに当たるデータは奇数サンプル正弦テーブルに貯蔵さ
れる。偶数サンプル正弦テーブルは前記サンプリングさ
れた正弦信号の偶数アドレスに当たるデータを貯蔵す
る。図１６に示されたように、（点線で表示）ビットに
当たるポイントは２５ビットチャネルワード周期にサン
プリングされた正弦信号の奇数アドレスや偶数アドレス
となる。図面において、文字ＥＢ（余分のビット）は
“０”ビットの挿入されたところ、即ち最上位ビットを
示す。同様に、乗算器１４６と１５０に入力された余弦
信号は奇数サンプル余弦テーブルと偶数サンプル余弦テ
ーブルを有しているＲＯＭにより発生されることができ
る。正弦信号と余弦信号が単一ＲＯＭにより発生される
ように設計されると、正弦信号に対して４５°シフトさ
れ、該当値（余弦）が読み出される。
８に適用するために正弦信号入力を発生する。ＲＯＭに
貯蔵された正弦テーブルは奇数サンプル正弦テーブルと
偶数サンプル正弦テーブルとに分けられている。正弦信
号の波形が、例えば図１６（Ａ）に示されたように、周
波数ｆ2 に１／６０Ｔなら、正弦信号の一周期は６０個
のアドレスに分けられ、サンプリングされた正弦信号の
振幅に当たるデータは正弦テーブルの各アドレスに貯蔵
される。前記サンプリングされた正弦信号の奇数アドレ
スに当たるデータは奇数サンプル正弦テーブルに貯蔵さ
れる。偶数サンプル正弦テーブルは前記サンプリングさ
れた正弦信号の偶数アドレスに当たるデータを貯蔵す
る。図１６に示されたように、（点線で表示）ビットに
当たるポイントは２５ビットチャネルワード周期にサン
プリングされた正弦信号の奇数アドレスや偶数アドレス
となる。図面において、文字ＥＢ（余分のビット）は
“０”ビットの挿入されたところ、即ち最上位ビットを
示す。同様に、乗算器１４６と１５０に入力された余弦
信号は奇数サンプル余弦テーブルと偶数サンプル余弦テ
ーブルを有しているＲＯＭにより発生されることができ
る。正弦信号と余弦信号が単一ＲＯＭにより発生される
ように設計されると、正弦信号に対して４５°シフトさ
れ、該当値（余弦）が読み出される。
【００６３】前置符号器106.1 により提供される“正”
情報チャネルワードの周波数スペクトルで周波数ｆ
1 （ω1 ／２π）の隣接部分にエネルギーがあるごと
に、加重合計回路１９０に適用するために加数入力信号
を発生することにより、前記部分にディップが導入され
る。これは次のように遂行される。減算器１５８は矩形
波発生器１６０により発生されたサンプリングされた矩
形波信号（図１６（Ｃ））の奇数サンプルを奇数チャネ
ルワードから減算する。矩形波発生器１６０と減算器１
５８には符号−算術マッパー 116.2で数値化してＰ／Ｓ
変換器110.1 から出力された" 正" 情報直列ビット奇数
チャネルワードの前記所定の矩形波からのずれを検出す
るための検出回路が提供されている。乗算器１６２は減
算器１５８の出力と奇数正弦信号０ sin ω2tと乗算
し、その値は積分回路１６４で積分される。乗算器１６
６は減算器１５８の出力と奇数余弦信号０ cosin ω2t
と乗算し、その値は積分回路１６８で積分される。
情報チャネルワードの周波数スペクトルで周波数ｆ
1 （ω1 ／２π）の隣接部分にエネルギーがあるごと
に、加重合計回路１９０に適用するために加数入力信号
を発生することにより、前記部分にディップが導入され
る。これは次のように遂行される。減算器１５８は矩形
波発生器１６０により発生されたサンプリングされた矩
形波信号（図１６（Ｃ））の奇数サンプルを奇数チャネ
ルワードから減算する。矩形波発生器１６０と減算器１
５８には符号−算術マッパー 116.2で数値化してＰ／Ｓ
変換器110.1 から出力された" 正" 情報直列ビット奇数
チャネルワードの前記所定の矩形波からのずれを検出す
るための検出回路が提供されている。乗算器１６２は減
算器１５８の出力と奇数正弦信号０ sin ω2tと乗算
し、その値は積分回路１６４で積分される。乗算器１６
６は減算器１５８の出力と奇数余弦信号０ cosin ω2t
と乗算し、その値は積分回路１６８で積分される。
【００６４】減算器１７４は矩形波発生器１７６により
発生されたサンプリングされた矩形波信号の偶数サンプ
ルから偶数チャネルワードを減算する。矩形波発生器１
７６と減算器１７４は符号−算術マッパー116.5 により
数値化し、Ｐ／Ｓ変換器112.1 から出力される" 正" 情
報直列ビット奇数チャネルワードの前記所定の矩形波か
らのずれを検出する検出回路を提供する。乗算器１７８
は減算器１７４の出力と偶数サンプル正弦信号０ sin
ω1tと乗算し、その値は積分回路１８０で積分される。
乗算器１８２は減算器１７４の出力と偶数サンプル余弦
信号０ cosinω1tとを乗算し、その値は積分回路１８
４で積分される。
発生されたサンプリングされた矩形波信号の偶数サンプ
ルから偶数チャネルワードを減算する。矩形波発生器１
７６と減算器１７４は符号−算術マッパー116.5 により
数値化し、Ｐ／Ｓ変換器112.1 から出力される" 正" 情
報直列ビット奇数チャネルワードの前記所定の矩形波か
らのずれを検出する検出回路を提供する。乗算器１７８
は減算器１７４の出力と偶数サンプル正弦信号０ sin
ω1tと乗算し、その値は積分回路１８０で積分される。
乗算器１８２は減算器１７４の出力と偶数サンプル余弦
信号０ cosinω1tとを乗算し、その値は積分回路１８
４で積分される。
【００６５】加算器１７０は積分回路１６４と１８０の
各々の出力を合算し、その値は二乗回路１７２により二
乗計算される。そして、その二乗値は加重合計回路１９
０に印加される。加算器１８６は積分回路１６８と１８
４の各出力を合算し、その値は二乗回路１８８により二
乗計算される。そして、その二乗値は加重合計回路１９
０に印加される。次に、加重合計回路１９０は二乗回路
１３２，１４４，１５６，１８８の出力を合算してエラ
ー信号ｅ１を発生させる。
各々の出力を合算し、その値は二乗回路１７２により二
乗計算される。そして、その二乗値は加重合計回路１９
０に印加される。加算器１８６は積分回路１６８と１８
４の各出力を合算し、その値は二乗回路１８８により二
乗計算される。そして、その二乗値は加重合計回路１９
０に印加される。次に、加重合計回路１９０は二乗回路
１３２，１４４，１５６，１８８の出力を合算してエラ
ー信号ｅ１を発生させる。
【００６６】図１３に示された動作はユニット116.2 の
各積分回路( 図示せず) に入力される制御信号は第２制
御信号ＣＳ２であり、エラー信号ｅ２はユニット116.2
の加重合計回路( 図示せず) から発生するという点を除
いては、図１２の経路１のユニット116.2 の動作と類似
である。前置符号器106.1 と106.2 が２Ｔ形態の場合、
積分過程以前に経路０と経路１で処理される計算は、望
む限り、ハードウエアをある程度同一に備える場合、そ
の性質は同一になったエラー信号ｅ１は、以後“正”情
報ワードを選択することにより形成される直列データス
トリームでＤＳＶが所定のＤＳＶからどの位外れるかを
示す。エラー信号ｅ２は以後“負”情報ワードを選択す
ることにより形成される直列データストリームでＤＳＶ
が所定のＤＳＶからどの位外れるかを示す。エラー信号
ｅ１がエラー信号ｅ２より小さければ、前置符号器106.
1 の“正”情報ワードが記録用として選択される。エラ
ー信号ｅ２がエラー信号ｅ１より小さければ、前置符号
器106.2 の“負”情報ワードが記録用として選択され
る。エラー信号ｅ１とｅ２が同一であると、前置符号器
106.1 の“正”情報ワードを記録することが望ましい。
各積分回路( 図示せず) に入力される制御信号は第２制
御信号ＣＳ２であり、エラー信号ｅ２はユニット116.2
の加重合計回路( 図示せず) から発生するという点を除
いては、図１２の経路１のユニット116.2 の動作と類似
である。前置符号器106.1 と106.2 が２Ｔ形態の場合、
積分過程以前に経路０と経路１で処理される計算は、望
む限り、ハードウエアをある程度同一に備える場合、そ
の性質は同一になったエラー信号ｅ１は、以後“正”情
報ワードを選択することにより形成される直列データス
トリームでＤＳＶが所定のＤＳＶからどの位外れるかを
示す。エラー信号ｅ２は以後“負”情報ワードを選択す
ることにより形成される直列データストリームでＤＳＶ
が所定のＤＳＶからどの位外れるかを示す。エラー信号
ｅ１がエラー信号ｅ２より小さければ、前置符号器106.
1 の“正”情報ワードが記録用として選択される。エラ
ー信号ｅ２がエラー信号ｅ１より小さければ、前置符号
器106.2 の“負”情報ワードが記録用として選択され
る。エラー信号ｅ１とｅ２が同一であると、前置符号器
106.1 の“正”情報ワードを記録することが望ましい。
【００６７】図１２の検出器116.3 にはエラー信号ｅ１
とｅ２のうちさらに小さい値を選択し、第３制御信号Ｃ
Ｓ３を出力する比較器が含まれている。前記比較器は、
通常的に被減数と減数として０ビット符号を有し、エラ
ー信号ｅ１とｅ２を入力する２の補修減算器で形成さ
れ、差値の符号ビットは第３制御信号ＣＳ３として使用
される。第３制御信号ＣＳ３は第１，２制御信号ＣＳ１
とＣＳ２のうち、いずれか一つがチャネルワード間隔の
末端と近い時間に発生するかを決定する。
とｅ２のうちさらに小さい値を選択し、第３制御信号Ｃ
Ｓ３を出力する比較器が含まれている。前記比較器は、
通常的に被減数と減数として０ビット符号を有し、エラ
ー信号ｅ１とｅ２を入力する２の補修減算器で形成さ
れ、差値の符号ビットは第３制御信号ＣＳ３として使用
される。第３制御信号ＣＳ３は第１，２制御信号ＣＳ１
とＣＳ２のうち、いずれか一つがチャネルワード間隔の
末端と近い時間に発生するかを決定する。
【００６８】図１２の検出器116.3 から発生される第
１，２制御信号ＣＳ１とＣＳ２に応じて、即ち、第１制
御信号ＣＳ１が“ハイ”であり、第２制御信号ＣＳ２が
“ロー”なら、経路０の各積分回路値がフリーセット出
力端子１３１を通じて図１３に示されている経路１の各
該当積分回路１２２，１２４，１３６，１４０，１４
８，１５２，１６４，１８２，１８４に貯蔵されている
値に代替されるようにエラー信号ｅ１を有している経路
０が選択される。
１，２制御信号ＣＳ１とＣＳ２に応じて、即ち、第１制
御信号ＣＳ１が“ハイ”であり、第２制御信号ＣＳ２が
“ロー”なら、経路０の各積分回路値がフリーセット出
力端子１３１を通じて図１３に示されている経路１の各
該当積分回路１２２，１２４，１３６，１４０，１４
８，１５２，１６４，１８２，１８４に貯蔵されている
値に代替されるようにエラー信号ｅ１を有している経路
０が選択される。
【００６９】図１７（Ａ）ないし図１７（Ｇ）は図６ブ
ロックの動作波形図である。図１７（Ａ）は図１７
（Ｄ）に示されたシステムクロックＣＬＯＣＫ１に応じ
てエンコーダー１０６から出力された“正”情報２５直
列ビットチャネルワードを２５直列ビットチャネルワー
ドに変換するための第１変換部１０８のＰ／Ｓ変換器10
8.1 の出力波形を示す。図１７（Ｂ）はシステムクロッ
ク（図１７（Ｄ））に応じて同期されたエンコーダ１０
６から出力された“正”情報２５直列ビットチャネルワ
ードを入力して選択された奇数チャネルワードのみ直列
に出力する第２変換部１１０のＰ／Ｓ変換器110.1 の出
力波形を示す。図１７（Ｃ）はシステムクロックに応じ
て同期されたエンコーダー１０６から出力された“正”
情報２５直列ビットチャネルワードを入力し、選択され
た偶数チャネルワードを直列に出力する第３変換部１１
２のＰ／Ｓ変換器112.1 の波形を示す。
ロックの動作波形図である。図１７（Ａ）は図１７
（Ｄ）に示されたシステムクロックＣＬＯＣＫ１に応じ
てエンコーダー１０６から出力された“正”情報２５直
列ビットチャネルワードを２５直列ビットチャネルワー
ドに変換するための第１変換部１０８のＰ／Ｓ変換器10
8.1 の出力波形を示す。図１７（Ｂ）はシステムクロッ
ク（図１７（Ｄ））に応じて同期されたエンコーダ１０
６から出力された“正”情報２５直列ビットチャネルワ
ードを入力して選択された奇数チャネルワードのみ直列
に出力する第２変換部１１０のＰ／Ｓ変換器110.1 の出
力波形を示す。図１７（Ｃ）はシステムクロックに応じ
て同期されたエンコーダー１０６から出力された“正”
情報２５直列ビットチャネルワードを入力し、選択され
た偶数チャネルワードを直列に出力する第３変換部１１
２のＰ／Ｓ変換器112.1 の波形を示す。
【００７０】図１７（Ｅ）、図１７（Ｆ）、図１７
（Ｇ）は制御信号発生器１１６から発生された第１，
２，３制御信号ＣＳ１，ＣＳ２，ＣＳ３を示す。第１，
２制御信号ＣＳ１とＣＳ２は２５ビット長さの周期の末
期に“ハイ”となる。第１，２制御信号ＣＳ１とＣＳ２
はそれぞれ第１前置符号器106.1 と第２前置符号器106.
2 に出力される。第３制御信号ＣＳ３は選択器１１８に
出力される。第３制御信号ＣＳ３が“ハイ”なら、選択
器１１８は後続く２５ビット長さ周期にかけて遅延器11
4.1 により遅延されたＰ／Ｓ変換器108.1 の出力を選択
する。第３制御信号ＣＳ３が“ロー”なら、選択器１１
８は後続く２５ビット長さ周期にかけて遅延器114.2 に
より遅延されたＰ／Ｓ変換器108.2 の出力を選択する。
（Ｇ）は制御信号発生器１１６から発生された第１，
２，３制御信号ＣＳ１，ＣＳ２，ＣＳ３を示す。第１，
２制御信号ＣＳ１とＣＳ２は２５ビット長さの周期の末
期に“ハイ”となる。第１，２制御信号ＣＳ１とＣＳ２
はそれぞれ第１前置符号器106.1 と第２前置符号器106.
2 に出力される。第３制御信号ＣＳ３は選択器１１８に
出力される。第３制御信号ＣＳ３が“ハイ”なら、選択
器１１８は後続く２５ビット長さ周期にかけて遅延器11
4.1 により遅延されたＰ／Ｓ変換器108.1 の出力を選択
する。第３制御信号ＣＳ３が“ロー”なら、選択器１１
８は後続く２５ビット長さ周期にかけて遅延器114.2 に
より遅延されたＰ／Ｓ変換器108.2 の出力を選択する。
【００７１】したがって、データが時分割多重化されて
図１７（Ｂ）と図１７（Ｃ）に示された奇数チャネルワ
ードと偶数チャネルワードになると、たとえ図１３に示
された制御信号発生器の積分回路、乗算器、二乗回路に
より遅延されるとしても、チャネルワード当たり２５シ
ステムクロックの期間に比して少なくとも１２個のシス
テムクロックが制御信号を計算するに所要される時間で
減少される。データが時分割多重化されてリーディン
グ、トレーリング群となると、制御信号を計算するに要
求される時間で前記と類似な時間の節減が生じる。この
ようになると、一つの出力、即ちＰ／Ｓ変換器108.1 と
108.2 の出力から所望のスペクトルエネルギーを有する
出力を選択するために実時間に制御信号が発生されるよ
うになる。
図１７（Ｂ）と図１７（Ｃ）に示された奇数チャネルワ
ードと偶数チャネルワードになると、たとえ図１３に示
された制御信号発生器の積分回路、乗算器、二乗回路に
より遅延されるとしても、チャネルワード当たり２５シ
ステムクロックの期間に比して少なくとも１２個のシス
テムクロックが制御信号を計算するに所要される時間で
減少される。データが時分割多重化されてリーディン
グ、トレーリング群となると、制御信号を計算するに要
求される時間で前記と類似な時間の節減が生じる。この
ようになると、一つの出力、即ちＰ／Ｓ変換器108.1 と
108.2 の出力から所望のスペクトルエネルギーを有する
出力を選択するために実時間に制御信号が発生されるよ
うになる。
【００７２】図１８は図１２に示された経路０の他の詳
細回路図であり、図１３の経路回路でなされるリダクシ
ョンを示す。図１３で点線で示された二つの積分回路１
２２と１２４、一つの加算器１２６は図１８では一つの
加算器１９２と一つの積分回路１９４よりなるさらに簡
単な等価回路に代替される。図１３で点線で示された二
つの積分回路１３６と、１４０、そして一つの加算器１
４２は、図１８では一つの加算器２０６と一つの積分回
路２０８よりなるさらに簡単な等価回路に代替される。
図１３で点線で示された二つの積分回路１４８と１５
２、そして一つの加算器１５４は図１８における一つの
加算器２１６と一つの積分回路２１８よりなるさらに簡
単な等価回路に代替される。図１３で点線で示された二
つの積分回路１６４と１８０、そして一つの加算器１５
４は、図１８における一つの加算器２３０と一つの積分
回路２３２よりなるさらに簡単な等価回路に代替され
る。図１３で点線で示される二つの積分回路１６８と１
８４、そして一つの加算器１８６は図１８の一つの加算
器２４４と一つの積分回路２４６よりなるさらに簡単な
等価回路に代替される。前置符号器106.1 と106.2 が２
Ｔの形態なら、積分処理の過程以前の経路０と経路１で
遂行される計算過程は、ある程度同一なハードウエアを
使用する場合、その性質面において類似である。
細回路図であり、図１３の経路回路でなされるリダクシ
ョンを示す。図１３で点線で示された二つの積分回路１
２２と１２４、一つの加算器１２６は図１８では一つの
加算器１９２と一つの積分回路１９４よりなるさらに簡
単な等価回路に代替される。図１３で点線で示された二
つの積分回路１３６と、１４０、そして一つの加算器１
４２は、図１８では一つの加算器２０６と一つの積分回
路２０８よりなるさらに簡単な等価回路に代替される。
図１３で点線で示された二つの積分回路１４８と１５
２、そして一つの加算器１５４は図１８における一つの
加算器２１６と一つの積分回路２１８よりなるさらに簡
単な等価回路に代替される。図１３で点線で示された二
つの積分回路１６４と１８０、そして一つの加算器１５
４は、図１８における一つの加算器２３０と一つの積分
回路２３２よりなるさらに簡単な等価回路に代替され
る。図１３で点線で示される二つの積分回路１６８と１
８４、そして一つの加算器１８６は図１８の一つの加算
器２４４と一つの積分回路２４６よりなるさらに簡単な
等価回路に代替される。前置符号器106.1 と106.2 が２
Ｔの形態なら、積分処理の過程以前の経路０と経路１で
遂行される計算過程は、ある程度同一なハードウエアを
使用する場合、その性質面において類似である。
【００７３】図１９は前置符号器から出力された直列ビ
ットワードがディジタル記録時、常用されるビット率の
１倍数ビット率に直列ビットフォーマットに変換される
本発明の他の実施例によるディジタル信号記録装置を示
す。図６と同様の構成要素には同じ参照番号が示され、
その構成要素の動作は省略する。エンコーダー１０６か
ら並列に出力される２５ビットチャネルワードをシステ
ムクロックＣＬＯＣＫ１周波数の２倍の周波数を有する
第２クロックＣＬＯＣＫ２により直列２５ビットチャネ
ルワードに変換する第２変換器３１０を除いては、図１
９の構成は図６の構成と同様である。第２変換器３１０
は図６のエンコーダー１０６から出力される２５並列ビ
ットチャネルワードの奇数チャネルワードを直列ビット
チャネルワードに変換する第２変換器１１０とエンコー
ダー１０６から出力される２５並列ビットチャネルワー
ドの偶数チャネルワードを直列ビットチャネルワードに
変換する第３変換器１１２を代替する。
ットワードがディジタル記録時、常用されるビット率の
１倍数ビット率に直列ビットフォーマットに変換される
本発明の他の実施例によるディジタル信号記録装置を示
す。図６と同様の構成要素には同じ参照番号が示され、
その構成要素の動作は省略する。エンコーダー１０６か
ら並列に出力される２５ビットチャネルワードをシステ
ムクロックＣＬＯＣＫ１周波数の２倍の周波数を有する
第２クロックＣＬＯＣＫ２により直列２５ビットチャネ
ルワードに変換する第２変換器３１０を除いては、図１
９の構成は図６の構成と同様である。第２変換器３１０
は図６のエンコーダー１０６から出力される２５並列ビ
ットチャネルワードの奇数チャネルワードを直列ビット
チャネルワードに変換する第２変換器１１０とエンコー
ダー１０６から出力される２５並列ビットチャネルワー
ドの偶数チャネルワードを直列ビットチャネルワードに
変換する第３変換器１１２を代替する。
【００７４】図１９の動作は図２０（Ａ）乃至図２０
（Ｄ）を参照して説明する。図１９において、Ｐ／Ｐ変
換部１０２、信号挿入部１０４、エンコーダー１０６、
そして第１変換器１０８の詳細な構成と動作は図８ない
し図１１のものと同一である。図２０（Ａ）は第１Ｐ／
Ｓ変換部１０８のＰ／Ｓ変換器108.1 の出力波形を示す
図面であり、前記第１Ｐ／Ｓ変換器108.1 は（前置符号
器106.1 から出力された）２５並列ビット“正”情報チ
ャネルワードを２５直列ビット“正”情報チャネルワー
ドに変換する。
（Ｄ）を参照して説明する。図１９において、Ｐ／Ｐ変
換部１０２、信号挿入部１０４、エンコーダー１０６、
そして第１変換器１０８の詳細な構成と動作は図８ない
し図１１のものと同一である。図２０（Ａ）は第１Ｐ／
Ｓ変換部１０８のＰ／Ｓ変換器108.1 の出力波形を示す
図面であり、前記第１Ｐ／Ｓ変換器108.1 は（前置符号
器106.1 から出力された）２５並列ビット“正”情報チ
ャネルワードを２５直列ビット“正”情報チャネルワー
ドに変換する。
【００７５】図２０（Ｂ）は第１変換部１０８の直列ビ
ット信号がクロック同期される第１クロック信号ＣＬＯ
ＣＫ１を示す。図２０（Ｃ）は（前記符号器106.1 から
出力された）２５並列ビット“正”情報チャネルワード
をＰ／Ｓ変換器108.1 から出力された２５直列ビットチ
ャネルワードの２倍のビット率に出力される２５直列ビ
ットチャネルワードに変換する第２変換部のＰ／Ｓ変換
器310.1 の出力波形を示す。
ット信号がクロック同期される第１クロック信号ＣＬＯ
ＣＫ１を示す。図２０（Ｃ）は（前記符号器106.1 から
出力された）２５並列ビット“正”情報チャネルワード
をＰ／Ｓ変換器108.1 から出力された２５直列ビットチ
ャネルワードの２倍のビット率に出力される２５直列ビ
ットチャネルワードに変換する第２変換部のＰ／Ｓ変換
器310.1 の出力波形を示す。
【００７６】図２０（Ｄ）は第２変換器３１０の直列ビ
ット信号がクロック同期される第２クロック信号ＣＬＯ
ＣＫ２を示す。図１９のディジタル信号記録装置におい
て、制御信号発生器１１６′では第２クロック信号に応
じて時間が半分に節減されて２５並列ビットチャネルワ
ードの元の周期の半分に当たる第２変換部３１０の出力
を入力する。時間縮約された“正”情報２５直列ビット
チャネルワードの周波数成分と並列に出力された“負”
情報２５直列ビットチャネルワードの周波数成分は図１
３や図１８に示されたものと類似な制御信号発生器１１
６′の積分回路、乗算器、二乗回路の計算処理に導入さ
れた遅延にも係わらず、一つの２５並列ビットチャネル
ワードの間隔内で比較される。したがって、所望のチャ
ネルの２５並列ビットチャネルワードを選択するための
制御信号はチャネルワードのパイプライン処理と遊離さ
れる必要なく発生され得る。一般的に２倍の時間縮約で
も充分であり、かつ、それが望ましい。その理由は、
２：１比率のクロック信号は簡単なカウンター回路を使
用して容易に発生されることができ、クロッキング率を
倍加しても必ずしも高クロック率が要求されないからで
ある。
ット信号がクロック同期される第２クロック信号ＣＬＯ
ＣＫ２を示す。図１９のディジタル信号記録装置におい
て、制御信号発生器１１６′では第２クロック信号に応
じて時間が半分に節減されて２５並列ビットチャネルワ
ードの元の周期の半分に当たる第２変換部３１０の出力
を入力する。時間縮約された“正”情報２５直列ビット
チャネルワードの周波数成分と並列に出力された“負”
情報２５直列ビットチャネルワードの周波数成分は図１
３や図１８に示されたものと類似な制御信号発生器１１
６′の積分回路、乗算器、二乗回路の計算処理に導入さ
れた遅延にも係わらず、一つの２５並列ビットチャネル
ワードの間隔内で比較される。したがって、所望のチャ
ネルの２５並列ビットチャネルワードを選択するための
制御信号はチャネルワードのパイプライン処理と遊離さ
れる必要なく発生され得る。一般的に２倍の時間縮約で
も充分であり、かつ、それが望ましい。その理由は、
２：１比率のクロック信号は簡単なカウンター回路を使
用して容易に発生されることができ、クロッキング率を
倍加しても必ずしも高クロック率が要求されないからで
ある。
【００７７】前記本発明の実施例以外の他の実施例もデ
ィジタルテープレコーダー設計分野で通常の知識があ
り、前記の説明を理解する者により施されうることは明
白である。具体的な一例として、第１変換部１０８の以
後に、選択器１１８に印加される前置符号器106.1 と10
6.2 の出力信号を遅延させるための時間補償部１１４は
本発明のように固定遅延器をもっても可能であり、図６
に示されたように、時間補償が２Ｔ前置符号器106.1 と
106.2 のチャネルワードをＰ／Ｓ変換器108.1 と108.2
へのラッチを遅延することにより、少なくとも部分的に
なされ得る。より具体的な例として、本発明の他の実施
例において、選択器１１８に印加された前置符号器106.
1 と106.2 の出力信号の遅延は第１変換部１０８の以後
よりは以前に（即ち、それぞれのワードラッチにより）
なされる。本発明のさらに他の実施例においては、前置
符号器106.1 と106.2 の出力信号中からいずれか一つを
選択する過程は前記信号が依然として２５並列ビットフ
ォーマットを取って記録用として直列ビットフォーマッ
トがチャネルワードの選択の完了された後にまで延期さ
れた状態でなされる。
ィジタルテープレコーダー設計分野で通常の知識があ
り、前記の説明を理解する者により施されうることは明
白である。具体的な一例として、第１変換部１０８の以
後に、選択器１１８に印加される前置符号器106.1 と10
6.2 の出力信号を遅延させるための時間補償部１１４は
本発明のように固定遅延器をもっても可能であり、図６
に示されたように、時間補償が２Ｔ前置符号器106.1 と
106.2 のチャネルワードをＰ／Ｓ変換器108.1 と108.2
へのラッチを遅延することにより、少なくとも部分的に
なされ得る。より具体的な例として、本発明の他の実施
例において、選択器１１８に印加された前置符号器106.
1 と106.2 の出力信号の遅延は第１変換部１０８の以後
よりは以前に（即ち、それぞれのワードラッチにより）
なされる。本発明のさらに他の実施例においては、前置
符号器106.1 と106.2 の出力信号中からいずれか一つを
選択する過程は前記信号が依然として２５並列ビットフ
ォーマットを取って記録用として直列ビットフォーマッ
トがチャネルワードの選択の完了された後にまで延期さ
れた状態でなされる。
【００７８】図１３の三角波発生器は発生器１２８によ
り発生された三角波を補償する三角波を発生する三角波
発生器により代替されることができ、減算器１３０は動
作の変化なしに加算器に代替されることができる。図１
３の矩形波発生記１６０と１７６は発生器１６０と１７
６により発生される矩形波と相補的な矩形波を発生する
矩形波発生器により代替されることができ、減算器１５
８と１７４は動作の変化なしに各々の加算器により代替
され得る。図４と図７に示された制御発生器の部分に類
似な変更を加えることができる。
り発生された三角波を補償する三角波を発生する三角波
発生器により代替されることができ、減算器１３０は動
作の変化なしに加算器に代替されることができる。図１
３の矩形波発生記１６０と１７６は発生器１６０と１７
６により発生される矩形波と相補的な矩形波を発生する
矩形波発生器により代替されることができ、減算器１５
８と１７４は動作の変化なしに各々の加算器により代替
され得る。図４と図７に示された制御発生器の部分に類
似な変更を加えることができる。
【００７９】ずれ値を二乗することなく、絶対値から外
れたエネルギーを検出する方法はディジタル考案者に知
られており、その方法を使用する回路は図１３と図１８
に示された二乗回路と同一である。３Ｔ或いはそれ以上
のＴでも係わらないＴ形態の前置符号器106.1 と106.2
が使用される本発明の実施例も考案され得る。
れたエネルギーを検出する方法はディジタル考案者に知
られており、その方法を使用する回路は図１３と図１８
に示された二乗回路と同一である。３Ｔ或いはそれ以上
のＴでも係わらないＴ形態の前置符号器106.1 と106.2
が使用される本発明の実施例も考案され得る。
【００８０】
【発明の効果】Ｉ−ＮＲＺＩ変調を用いてディジタル信
号装置において、チャネルワードを発生し、そのうち一
つを記録用として選択するための並列ビット前置符号化
を用いると、間欠的な記入動作及び間欠的な読み出し動
作を遂行するバッファー記憶装置が不要となる。また、
前置符号器は各チャネルワードを形成するために交代に
連続されるビットをリプルスルー積分して加速的に前置
符号化する。二つの前置符号器はＩ−ＮＲＺＩ変調のた
めのシステムクロック率より因子（ｎ＋１）よりさらに
遅いチャネルワード率に（ｎ＋１）並列ビットチャネル
ワードを発生させる。このようになると、各チャネルワ
ードの間隔中に二つの前置符号器に発生されたチャネル
ワード中の一つを記録用として選択する決定過程を遂行
するに余分の時間が生じる。また、チャネルワードの選
択されない前置符号器に貯蔵された前置符号情報はチャ
ネルワードの選択された前置符号器に貯蔵された前置符
号情報と一致されるように変更させる後続く更新過程を
完了するにも余分の時間が生じるようになる。前置符号
器の並列ビットチャネルワードはシステムクロックと同
一なビット率に記録されるように直列形態に変換され
る。結局、更新過程を適時に実行するための信号を提供
するために、前置符号器の並列ビットチャネルワードは
システムクロックよりはるかに高い効果的なビット率に
直列ビットフォーマットに変換され得る。
号装置において、チャネルワードを発生し、そのうち一
つを記録用として選択するための並列ビット前置符号化
を用いると、間欠的な記入動作及び間欠的な読み出し動
作を遂行するバッファー記憶装置が不要となる。また、
前置符号器は各チャネルワードを形成するために交代に
連続されるビットをリプルスルー積分して加速的に前置
符号化する。二つの前置符号器はＩ−ＮＲＺＩ変調のた
めのシステムクロック率より因子（ｎ＋１）よりさらに
遅いチャネルワード率に（ｎ＋１）並列ビットチャネル
ワードを発生させる。このようになると、各チャネルワ
ードの間隔中に二つの前置符号器に発生されたチャネル
ワード中の一つを記録用として選択する決定過程を遂行
するに余分の時間が生じる。また、チャネルワードの選
択されない前置符号器に貯蔵された前置符号情報はチャ
ネルワードの選択された前置符号器に貯蔵された前置符
号情報と一致されるように変更させる後続く更新過程を
完了するにも余分の時間が生じるようになる。前置符号
器の並列ビットチャネルワードはシステムクロックと同
一なビット率に記録されるように直列形態に変換され
る。結局、更新過程を適時に実行するための信号を提供
するために、前置符号器の並列ビットチャネルワードは
システムクロックよりはるかに高い効果的なビット率に
直列ビットフォーマットに変換され得る。
【図１】磁気記録媒体の隣接した平行トラック上にチャ
ネルワードの直列データストリームを記録するパターン
を示す。
ネルワードの直列データストリームを記録するパターン
を示す。
【図２】（Ａ）〜（Ｃ）は図１に示されたパターンの周
波数スペクトルを示す。
波数スペクトルを示す。
【図３】アメリカ特許第 5,142,421号に開示された従来
のディジタル信号記録装置のブロック図である。
のディジタル信号記録装置のブロック図である。
【図４】図３に示されたディジタル信号記録装置に使用
される改善された制御信号発生器の一部の詳細回路図で
ある。
される改善された制御信号発生器の一部の詳細回路図で
ある。
【図５】図４に示された制御信号発生器から発生される
制御信号により選択されたチャネルワードの直列データ
ストリームパターンの周波数スペクトルのうち一つを示
す。
制御信号により選択されたチャネルワードの直列データ
ストリームパターンの周波数スペクトルのうち一つを示
す。
【図６】本発明の一実施例によるディジタル信号記録装
置のブロック図である。
置のブロック図である。
【図７】本発明の他の実施例によるディジタル信号記録
装置のブロック図である。
装置のブロック図である。
【図８】図６のディジタル信号記録装置の一部の詳細ブ
ロック図である。
ロック図である。
【図９】図８に示された０ビット挿入器の詳細回路図で
ある。
ある。
【図１０】図８に示された２Ｔ前置符号器の詳細回路図
である。
である。
【図１１】図８に示された並直列変換器の詳細回路図で
ある。
ある。
【図１２】図６のディジタル信号記録装置に使用される
制御信号発生器のブロック図である。
制御信号発生器のブロック図である。
【図１３】図１２に示された制御信号発生器の一部であ
る経路０の詳細回路図である。
る経路０の詳細回路図である。
【図１４】図１３に示された三角波発生器から発生され
る信号の波形図である。
る信号の波形図である。
【図１５】前記三角波発生器の実行のためにＲＯＭに貯
蔵されたデータテーブルを示す。
蔵されたデータテーブルを示す。
【図１６】（Ａ）〜（Ｃ）は図１３に使用された正弦波
信号と矩形波信号を示す。
信号と矩形波信号を示す。
【図１７】（Ａ）〜（Ｇ）は図６に示されたブロックの
動作波形図である。
動作波形図である。
【図１８】図１３とは異なる方法で構成された図６の制
御信号発生器の一部である経路０の詳細回路図である。
御信号発生器の一部である経路０の詳細回路図である。
【図１９】本発明のさらに他の実施例によるディジタル
信号記録装置を示す。
信号記録装置を示す。
【図２０】（Ａ）〜（Ｄ）は図１９に示されたブロック
の動作波形図である。
の動作波形図である。
１０２ Ｐ／Ｐ（８／２４） １０４．１ “０”ビット挿入器 １０４．２ “１”ビット挿入器 １０６．１，１０６．２ 前置符号器 １０８．１，１０８．２ Ｐ／Ｓ（２５／１） １１０．１，１１０．２ Ｐ／Ｓ（１３／１） １１２．１，１１２．２ Ｐ／Ｓ（１２／１） １１４．１，１１４．２ 遅延器 １１６ 制御信号発生器 １１８ 選択器 １２０ レコーダー
Claims (33)
- 【請求項１】 記録媒体の平行トラック上に変調された
ディジタル信号を記録するためのレコーダーと、 ｎビットの情報ワードを直列に入力する入力端子と、 “０”ビットを前記入力された各ｎビット情報ワードに
挿入し、（ｎ＋１）並列ビットの“正”情報ワードをシ
ステムクロック率より因子（ｎ＋１）ほどさらに遅い情
報ワード率に発生する回路と、 “１”ビットを前記入力された各ｎビット情報ワードに
挿入し、（ｎ＋１）並列ビット“負”情報ワードを前記
情報ワード率に発生し、前記（ｎ＋１）並列ビット
“負”情報ワードは前記（ｎ＋１）並列ビット“正”情
報ワードと前記同一ｎビット情報ワードで同時に発生す
る回路と、 前記システムクロック率より因子（ｎ＋１）ほどさらに
遅いチャネルワード率に発生される該当“正”情報（ｎ
＋１）並列ビットチャネルワードに変換されるように各
（ｎ＋１）並列ビット“正”情報ワードを符号化する第
１前置符号器と、 前記チャネルワード率に発生される該当“負”情報（ｎ
＋１）並列ビットチャネルワードに変換されるように各
（ｎ＋１）並列ビット“負”情報ワードを符号化する第
２前置符号器と、 制御信号に反応して前記システムクロック率で直列ビッ
トの形態に前記レコーダーに出力する信号を選択する選
択器スイッチと、前記システムクロック率に直列記録す
るために、前記選択器スイッチにより発生される（ｎ＋
１）並列ビットチャネルワードを直列ビットの形態に変
換することにより第１並直列変換結果を発生する第１並
直列変換手段より構成され、同時に発生される一対の
（ｎ＋１）並列ビットチャネルワードのうち、記録され
るチャネルワードを選択する選択手段を含む前記システ
ムクロック率に直列記録するために、同時に発生する
“正”情報（ｎ＋１）並列ビットチャネルワードと
“負”情報（ｎ＋１）並列ビットチャネルワードのうち
一つを選択する手段と、 同時に発生する（ｎ＋１）並列ビットチャネルワードの
一対のうち少なくとも一つを直列ビットの形態に変換す
ることにより第２並直列変換結果を発生する第２並直列
変換手段と、 前記磁気記録媒体上の平行トラックのうち現在記録され
ているトラックの所定のスペクトル応答を選択しＮＲＺ
Ｉフォーマットで記録される場合、前記所定のスペクト
ル応答から前記第１，２前置符号器において最も新たに
発生された“正”，“負”情報（ｎ＋１）並列ビットチ
ャネルワードのそれぞれのスペクトル応答のずれ程度を
前記第２並直列変換結果を用いて決定し、前記“正”，
“負”情報（ｎ＋１）並列ビットチャネルワードのう
ち、前記所定のスペクトル応答とのずれが最も少ないス
ペトクル応答を有するチャネルワードを示す制御信号を
発生するために、前記第１，２前置符号器により最も新
たに発生された“正”，“負”情報（ｎ＋１）並列ビッ
トチャネルワードに対するそれぞれのずれ結果の振幅を
比較する制御信号発生器とより構成されたディジタル信
号記録装置。 - 【請求項２】 前記第１前置符号器は各（ｎ＋１）並列
ビット“正”情報ワードを１Ｔ符号化する第１ ａＴ符
号器より構成され、前記第２前置符号器は各（ｎ＋１）
並列ビット“正”情報ワードをａＴ符号化する第２ ａ
Ｔ符号器より構成され、前記ディジタル信号記録装置
は、 前記制御信号発生器が前記所定のスペクトル応答との外
れが最も少ないスペクトル応答を有しているチャネルワ
ードが前記“正”情報（ｎ＋１）ビットチャネルワード
であることを示す際、前記第１前置符号器により持続さ
れるａＴ符号化の条件と同一な条件を第２前置符号器に
より持続されるａＴ符号化に設定する回路と、 前記制御信号発生器が前記所定のスペクトル応答との外
れが最も少ないスペクトル応答を有しているチャネルワ
ードが前記“負”情報（ｎ＋１）ビットチャネルワード
であることを示す際、前記第２前置符号器により持続さ
れるａＴ符号化の条件と同一な条件を第１前置符号器に
より持続されるａＴ符号化に設定する回路とをさらに含
むことを特徴とする請求項１記載のディジタル信号記録
装置。 - 【請求項３】 前記制御信号発生器は、 所定のディジタル合計値を発生する回路と、 前記第１，２ずれ結果の差に応じて前記制御信号を発生
する比較器と、 第１検出結果を得るために前記第２並直列変換手段から
現在出力される前記第２並直列変換結果において記録の
目的として以前に選択されたチャネルワードと後続くビ
ットチャネルワードとのディジタル合計値が前記所定の
ディジタル合計値からずれることを検出する第１検出回
路と、 前記第１ずれ結果に含ませるために前記第１検出結果を
計算する回路と、 第２検出結果を得るために前記第２並直列変換手段から
現在出力される前記第２並直列変換結果において記録の
目的として以前に選択されたチャネルワードと後続くビ
ットチャネルワードとのディジタル合計値が前記所定の
ディジタル合計値からずれることを検出する第２検出回
路と、 前記第２ずれ結果に含ませるために前記第２検出結果を
計算する回路とをさらに含むことを特徴とする請求項２
記載のディジタル信号記録装置。 - 【請求項４】 前記制御信号発生器は、ノッチ周波数の
正弦波システム関数サンプルと前記ノッチ周波数の余弦
波システム関数サンプルとを発生する回路と、 第１群の積を発生するために、“正”情報チャネルワー
ドを示す前記第２並直列変換手段により現在出力される
前記第２並直列変換結果のビットと前記ノット周波数の
正弦波関数の各サンプルとを乗算する第１乗算手段と、 前記第１群の積を合算することにより第１合算結果を発
生する第１合算回路と、 前記第１ずれ結果に含ませるために前記第１合算結果の
エネルギーを計算する回路と、 第２の群の積を発生するために、“正”情報チャネルワ
ードを示す前記第２並直列変換手段により現在出力され
る前記第２並直列変換結果のビットと前記ノット周波数
の余弦波関数の各サンプルとを乗算する第２乗算手段
と、 前記第２群の積を合算することにより第２合算結果を発
生する第２合算回路と、 前記第１ずれ結果に含ませるために前記第２合算結果の
エネルギーを計算する回路と、 第３群の積を発生するために、“負”情報チャネルワー
ドを示す前記第２並直列変換手段により現在出力される
前記第２並直列変換結果のビットと前記ノット周波数の
正弦波関数の各サンプルとを乗算する第３乗算手段と、 前記第３群の積を合算することで第３合算結果を発生す
る第３合算回路と、 前記第２ずれ結果に含ませるために前記第３合算結果の
エネルギーを計算する回路と、 第４群の積を発生するために、“負”情報チャネルワー
ドを示す前記第２並直列変換手段により現在出力される
前記第２並直列変換結果のビットと前記ノット周波数の
余弦波関数の各サンプルとを乗算する第４乗算手段と、 前記第４群の積を合算することにより第４合算結果を発
生する第４合算回路と、 前記第２ずれ結果に含ませるために前記第４合算結果の
エネルギーを計算する回路と、 “正”情報チャネルワードが記録用として選択される度
毎に前記第３，４合算結果を前記第１，２合算結果に一
致させる回路と、 “負”情報チャネルワードが記録用として選択される度
毎に前記第１，２合算結果を前記第３，４合算結果に一
致させる回路とをさらに含むことを特徴とする請求項３
記載のディジタル信号記録装置。 - 【請求項５】 前記所定のディジタル合計値は前記平行
なトラックのうち第１所定のスペクトル応答を有する第
１トラックを記録する間は第１周波数の三角波システム
関数であることを特徴とする請求項３記載のディジタル
信号記録装置。 - 【請求項６】 前記所定のディジタル合計値は前記平行
なトラックのうち第２の所定のスペクトル応答を有する
第２トラックを記録する間は第２周波数の三角波システ
ム関数であり、前記所定のディジタル合計値は前記平行
なトラックのうち第０所定のスペクトル応答を有する第
１，２トラック以外のトラックを記録する間は０である
ことを特徴とする請求項５記載のディジタル信号記録装
置。 - 【請求項７】 前記制御信号記録装置は、 第２周波数の正弦波システム関数のサンプルと前記第２
周波数の余弦波システム関数のサンプルとを発生する回
路と、 第１群の積を発生するために、“正”情報チャネルワー
ドを示す前記第２並直列変換手段により現在出力される
前記第２並直列変換結果のビットと第１積関数の各サン
プルとを乗算し、前記第１積関数のサンプルは前記第１
平行トラックを記録する間は前記第２周波数の前記正弦
波関数のサンプルに当たる第１乗算手段と、 前記第１群の積を合算することにより第１合算結果を発
生する第１合算回路と、 前記第１ずれ結果に含ませるために前記第１合算結果の
エネルギーを計算する回路と、 第２群の積を発生するために、“正”情報チャネルワー
ドを示す前記第２並直列変換手段により現在出力される
前記第２並直列変換結果のビットと第２積関数の各サン
プルとを乗算し、前記第２積関数のサンプルは前記第１
平行トラックを記録する間は前記第２周波数の前記余弦
波関数のサンプルに当たる第２乗算手段と、 前記第２群の積を合算することにより第２合算結果を発
生する第２合算回路と、 前記第１ずれ結果に含ませるために前記第２合算結果の
エネルギーを計算する回路と、 第３群の積を発生するために、“負”情報チャネルワー
ドを示す前記第２並直列変換手段により現在出力される
前記第２並直列変換結果のビットと第１積関数の各サン
プルとを乗算する第３乗算手段と、 前記第３群の積を合算することにより第３合算結果を発
生する第３合算回路と、 前記第２ずれ結果に含ませるために前記第３合算結果の
エネルギーを計算する回路と、 第４群の積を発生するために、“負”情報チャネルワー
ドを示す前記第２並直列変換手段により現在出力される
前記第２並直列変換結果のビットと第２積関数の各サン
プルとを乗算する第４乗算手段と、 前記第４群の積を合算することにより第４合算結果を発
生する第４合算回路と、 前記第２ずれ結果に含ませるために前記第４合算結果の
エネルギーを計算する回路と、 “正”情報チャネルワードが記録用として選択される度
毎に前記第３，４合算結果を前記第１，２合算結果に一
致させる回路と、 “負”情報チャネルワードが記録用として選択される度
毎に前記第１，２合算結果を前記第３，４合算結果に一
致させる回路とをさらに含むことを特徴とする請求項６
記載のディジタル信号記録装置。 - 【請求項８】 前記制御信号発生器は、 前記第１周波数の正弦波システム関数のサンプルと前記
第１周波数の余弦波システム関数のサンプルを発生し、
前記第１積関数のサンプルは前記第２平行トラックを記
録する間は前記第１周波数の前記正弦波システム関数に
当たり、前記第２積関数のサンプルは前記第２平行トラ
ックを記録する間は前記第１関数の前記余弦波システム
関数のサンプルに当たる回路をさらに含むことを特徴と
する請求項７記載のディジタル信号記録装置。 - 【請求項９】 前記制御信号発生器は、 所定の矩形波システム関数のサンプルを発生し、前記所
定の矩形波システム関数は前記第１トラックの記録時に
は前記第１周波数を有し、前記第２トラックの記録時に
は前記第２周波数を有する回路と、 前記“正”情報チャネルワードのビットが前記所定の矩
形波システム関数からずれることを示す第３検出結果を
発生するために、前記第２並直列変換手段により現在出
力される前記第２並直列変換結果のビットが前記所定の
矩形波システム関数からずれることを検出する第３検出
回路と、 前記“負”情報チャネルワードのビットが前記所定の矩
形波システム関数からずれることを示す第４検出結果を
発生するために、前記第２並直列変換手段により現在出
力される前記第２並直列変換結果のビットが前記所定の
矩形波システム関数からずれることを検出する第４検出
回路と、 第５群の積を発生するために、前記第３検出結果のビッ
トと第３積関数の各サンプルとを乗算し、前記第３積関
数のサンプルは前記第１平行トラックを記録する間は前
記第１周波数の前記正弦波システム関数のサンプルに当
たり、前記第２平行トラックを記録する間は前記第２周
波数の前記正弦波システム関数のサンプルに当たる第５
乗算手段と、 前記第５群の積を合算することにより第５合算結果を発
生するための第５合算回路と、 前記第１ずれ結果に含ませるために前記第５合算結果の
エネルギーを計算する回路と、 第６群の積を発生するために、前記第３検出結果のビッ
トと第４積関数の各サンプルとを乗算し、前記第４積関
数のサンプルは前記第１平行トラックを記録する間は前
記第１周波数の前記余弦波システム関数のサンプルに当
たり、前記第２平行トラックの記録時には前記第２周波
数の前記余弦波システム関数のサンプルに当たる第６乗
算手段と、 前記第６群の積を合算することにより第６合算結果を発
生するための第６合算回路と、 前記第１ずれ結果に含ませるために前記第６合算結果の
エネルギーを計算する回路と、 第７群の積を発生するために前記第４検出結果のビット
と第３積関数の各サンプルとを乗算する第７乗算手段
と、 前記第７群の積を合算することにより第７合算結果を発
生するための第７合算回路と、 前記第２ずれ結果に含ませるために前記第７合算結果の
エネルギーを計算する回路と、 第８群の積を発生するために前記第４検出結果のビット
と第４積関数の各サンプルとを乗算する第８乗算手段
と、 前記第８群の積を合算することにより第８合算結果を発
生するための第８合算回路と、 前記第２ずれ結果に含ませるために前記第８合算結果の
エネルギーを計算する回路と、 “正”情報チャネルワードが記録用として選択される度
毎に前記第７，８合算結果を前記第５，６合算結果に一
致させる回路と、 “負”情報チャネルワードが記録用として選択される度
毎に前記第５，６合算結果を前記第７，８合算結果に一
致させる回路とをさらに含むことを特徴とする請求項８
記載のディジタル信号記録装置。 - 【請求項１０】 前記第２並直列変換手段は、前記シス
テムクロック比率に前記“正”情報（ｎ＋１）並列ビッ
トのチャネルワードを前記制御信号発生器に提供される
最小限２以上の正数である複数ｍ個の各直列ビットのチ
ャネルワードに変換し、前記システムクロック比率に前
記“負”情報（ｎ＋１）並列ビットのチャネルワードを
前記制御信号発生器に提供されるｍ個の各直列ビットの
チャネルワードに変換することを特徴とする請求項１記
載のディジタル信号記録装置。 - 【請求項１１】 前記ｍは２であることを特徴とする請
求項１０記載のディジタル信号記録装置。 - 【請求項１２】 前記第２並直列変換手段は前記“正”
情報と“負”情報（ｎ＋１）並列ビットのチャネルワー
ドをそれぞれの（ｎ＋１）直列ビットのチャネルワード
に変換し、前記各チャネルワードは前記システムクロッ
ク比率よりはるかに高い第２クロック率に前記制御信号
発生器に出力されることを特徴とする請求項１記載のデ
ィジタル信号記録装置。 - 【請求項１３】 前記第２クロック率は前記システムク
ロック率の倍数であることを特徴とする請求項１２記載
のディジタル信号記録装置。 - 【請求項１４】 前記第２クロック率は前記システムク
ロック率の２倍であることを特徴とする請求項１３記載
のディジタル信号記録装置。 - 【請求項１５】 連続的に出力されるｎビットの情報ワ
ードをそれぞれ該当（ｎ＋１）ビットのチャネルワード
に変換し、前記変換されたワードをディジタル情報とし
て磁気記録媒体上の平行トラック中の一つに記録する装
置において、 前記連続的に提供されるｎビット情報ワードを並列ビッ
トの形態に入力する入力端子と、 “１”ビットを前記入力されたｎビット情報ワードに挿
入し、前記システムクロック率より因子（ｎ＋１）ほど
さらに遅い情報ワード率に（ｎ＋１）並列ビット“負”
情報ワードを発生し、前記（ｎ＋１）並列ビット“負”
情報ワードは前記ｎビット情報ワードのうち同一な情報
ワードから発生される前記（ｎ＋１）並列ビット“正”
情報ワードと同時に出力される回路と、 各（ｎ＋１）並列ビット“正”情報ワードを前記システ
ムクロック率より因子（ｎ＋１）ほどさらに遅いチャネ
ルワード率に発生される該当“正”情報（ｎ＋１）並列
ビットのチャネルワードに変換するために符号化する第
１前置符号器と、 各（ｎ＋１）並列ビット“負”情報ワードを前記チャネ
ルワード率に発生される該当“負”情報（ｎ＋１）並列
ビットチャネルワードに変換するために符号化する第２
前置符号器と、 第１前置符号器から出力される前記“正”情報（ｎ＋
１）並列ビットのチャネルワードをそれぞれ一対の
“正”情報分割チャネルワードに分割し、前記分割され
たチャネルワードを前記システムクロックに応じてクロ
ック同期された直列ビットに変換する第１時分割マルチ
プレクサと、 第２前置符号器から出力される前記“負”情報（ｎ＋
１）並列ビットのチャネルワードをそれぞれ一対の
“負”情報分離チャネルワードに分割し、前記分割され
たチャネルワードを前記システムクロックに応じてクロ
ック同期された直列ビットに変換する第２時分割マルチ
プレクサと、 前記磁気記録媒体上の平行トラックのうち現在記録され
ているトラックの所定のスペトクル応答を選択し、前記
所定のスペクトル応答から各対の直列ビット分割チャネ
ルワードのスペクトル応答のずれ程度を決定してそれぞ
れのずれ結果を求め、前記“正”情報、“負”情報（ｎ
＋１）ビットのチャネルワードのうち前記所定のスペト
クル応答からずれ程度が最も少ないスペクトル応答を有
するチャネルワードを選択する制御信号の発生のため
に、同時に発生される前記各ずれ結果の振幅を比較して
意図したパターンを時間関数として示すために前記（ｎ
＋１）ビットチャネルワードのうち選択されたチャネル
ワードのディジタル合計値を制御する制御信号発生器
と、 前記磁気記録媒体上の平行トラックのうち現在記録され
ているトラックに、前記制御信号発生器の前記制御信号
に反応して前記第１，２前置符号器から並列に出力され
るチャネルワードのうち前記所定のスペクトル応答のず
れ程度が最も少ないチャネルワードが選択される（ｎ＋
１）並列ビットを前記システムクロックに応じて同期さ
れた直列ビットチャネルワードとして記録する記録手段
とより構成されることを特徴とするディジタル信号記録
装置。 - 【請求項１６】 前記記録手段は、 前記制御信号発生手段の前記制御信号に反応して記録用
として選択される前記第１，２前置符号器の各（ｎ＋
１）並列ビットのチャネルワードを前記システムクロッ
クに応じてビット率に記録されるように（ｎ＋１）直列
ビットのチャネルワードに変換する並直列信号変換装置
を含むことを特徴とする請求項１５記載のディジタル信
号記録装置。 - 【請求項１７】 前記記録手段は、 前記第１前置符号器から現在出力される前記各“正”情
報（ｎ＋１）並列ビットのチャネルワードを前記システ
ムクロック信号に応じて発生されるビットを有する
“正”情報（ｎ＋１）直列ビットのチャネルワードに変
換する第１並直列変換器と、 前記第２前置符号器から現在出力される前記各“負”情
報（ｎ＋１）並列ビットのチャネルワードを前記システ
ムクロック信号に応じて発生されるビットを有する各
“負”情報（ｎ＋１）直列ビットのチャネルワードに変
換する第２並直列変換器と、 前記制御信号に反応して前記磁気記録媒体上の平行トラ
ックのうち現在記録されているトラックに記録するため
に、現在発生される前記“正”情報、“負”情報（ｎ＋
１）直列ビットのチャネルワードのうち前記所定のスペ
クトル応答においてずれが最も少ないチャネルワードを
選択する選択器スイッチとより構成されることを特徴と
する請求項１５記載のディジタル信号記録装置。 - 【請求項１８】 前記第１前置符号器は各（ｎ＋１）並
列ビット“正”情報ワードを２Ｔ符号化するために第１
２Ｔ符号器より構成され、前記第２前置符号器は各
（ｎ＋１）並列ビット“負”情報ワードを２Ｔ符号化す
るために第２２Ｔ符号器より構成され、前記ディジタル
信号記録装置は、 前記制御信号発生器が前記所定のスペクトル応答との外
れが最も少ないスペクトル応答を有しているチャネルワ
ードが前記“負”情報（ｎ＋１）ビットチャネルワード
であることを示す際、前記第２前置符号器により持続さ
れる２Ｔ符号化の条件と同一な条件を第１前置符号器に
より持続される２Ｔ符号化に設定する回路と、 前記制御信号発生器が前記所定のスペクトル応答との外
れが最も少ないスペクトル応答を有しているチャネルワ
ードが前記“正”情報（ｎ＋１）ビットチャネルワード
であることを示す時、前記第１前置符号器により持続さ
れる２Ｔ符号化の条件と同一な条件を第２前置符号器に
より持続される２Ｔ符号化に設定する回路とをさらに含
むことを特徴とする請求項１５記載のディジタル信号記
録装置。 - 【請求項１９】 前記制御信号発生器は、前記第１，２
時分割マルチプレクサから直列ビットの形態に入力され
る前記分割チャネルワードに応答して、前記磁気記録媒
体上のトラックのうち現在記録されているトラックに記
録されるチャネルワードを前記第１，２ ２Ｔ前置符号
器から選択するための制御信号を発生し、さらに前記第
１前置符号器の初期化回路と前記第２前置符号器の初期
化回路のための制御信号を発生することを特徴とする請
求項１８記載のディジタル信号記録装置。 - 【請求項２０】 前記第１時分割マルチプレクサは前記
第１前置符号器から現在出力される前記“正”情報（ｎ
＋１）並列ビットのチャネルワードのそれぞれを直列ビ
ット奇数、偶数“正”情報チャネルワードに分割し、前
記第２時分割マルチプレクサは前記第２前置符号器から
現在出力される前記“負”情報（ｎ＋１）並列ビットの
チャネルワードのそれぞれを直列ビット奇数、偶数
“負”情報チャネルワードに分割することを特徴とする
請求項１５記載のディジタル信号記録装置。 - 【請求項２１】 前記制御信号発生器は、 所定のディジタル合計値を発生する回路と、 前記第１，２ずれ結果間の差に反応して前記制御信号を
発生する比較器と、 第１検出結果を発生するために前記第１時分割マルチプ
レクサにより提供される前記一対の“正”情報分離チャ
ネルワードにおいて、記録用として以前に選択されたチ
ャネルワードと後続く直列ビットチャネルワードとのデ
ィジタル合計値が前記所定のディジタル合計値からずれ
ることを検出する第１検出回路と、 前記第１ずれ結果に含ませるために前記第１検出結果の
エネルギーを計算する回路と、 第２検出結果を発生するために前記第１時分割マルチプ
レクサにより提供される前記一対の“負”情報分離チャ
ネルワードにおいて、記録用として以前に選択されたチ
ャネルワードと後続く直列ビットチャネルワードとのデ
ィジタル合計値が前記所定のディジタル合計値からずれ
ることを検出する第２検出回路と、 前記第２ずれ結果に含ませるために前記第２検出結果の
エネルギーを計算する回路とを含むことを特徴とする請
求項２０記載のディジタル信号記録装置。 - 【請求項２２】 前記所定のディジタル合計値は前記並
列トラックのうち第１トラックの記録時、第１周波数の
三角波システム関数であることを特徴とする請求項２１
記載のディジタル信号記録装置。 - 【請求項２３】 前記所定のディジタル合計値は前記平
行トラックのうち第２トラックの記録時、第２周波数の
三角波システム関数であることを特徴とする請求項２２
記載のディジタル信号記録装置。 - 【請求項２４】 前記制御信号発生器は、 第２周波数の正弦波システム関数の奇数、偶数サンプル
を発生し、前記第２周波数の余弦波システム関数の奇
数、偶数サンプルを発生する回路と、 第１積関数の奇数サンプルのそれぞれと乗算され、第２
積関数の奇数サンプルのそれぞれにより乗算され、前記
第１時分割マルチプレクサから直列に出力される“正”
情報奇数チャネルワードのビット積を合算することによ
り第１合算結果を発生し、前記第１積関数のサンプルは
前記第１平行トラックの記録時には前記第２周波数の前
記正弦波システム関数のサンプルに当たり、前記第２積
関数のサンプルは前記第１平行トラックの記録時には前
記第２周波数の前記余弦波システム関数のサンプルに当
たる第１合算回路と、 前記第１ずれ結果に含ませるために前記第１合算結果の
エネルギーを計算する回路と、 前記第１積関数の偶数サンプルのそれぞれと乗算され、
前記第２積関数の偶数サンプルのそれぞれと乗算され、
前記第１時分割マルチプレクサから直列に出力される
“正”情報偶数チャネルワードのビット積を合算するこ
とにより第２合算結果を発生する第２合算回路と、 前記第２ずれ結果に含ませるために前記第２合算結果の
エネルギーを計算する回路と、 前記第１積関数の奇数サンプルのそれぞれと乗算され、
前記第２積関数の奇数サンプルのそれぞれと乗算され、
前記第２時分割マルチプレクサから直列に出力される
“負”情報奇数チャネルワードのビット積を合算するこ
とにより第３合算結果を発生する第３合算回路と、 前記第３ずれ結果に含ませるために前記第３合算結果の
エネルギーを計算する回路と、 前記第１積関数の偶数サンプルのそれぞれと乗算され、
前記第２積関数の偶数サンプルのそれぞれと乗算され、
前記第２時分割マルチプレクサから直列に出力される
“負”情報奇数チャネルワードのビット積を合算するこ
とにより第４合算結果を発生する第４合算回路と、 前記第４ずれ結果に含ませるために前記第４合算結果の
エネルギーを計算する回路と、 前記第２ずれ結果に含ませるために前記第４合算結果の
エネルギーを計算する回路と、 “正”情報チャネルワードが記録用として選択される度
毎に前記第３，４合算結果を前記第１，２合算結果に一
致させる回路と、 “負”情報チャネルワードが記録用として選択される度
毎に前記第１，２合算結果を前記第３，４合算結果に一
致させる回路とをさらに含むことを特徴とする請求項２
２記載のディジタル信号記録装置。 - 【請求項２５】 前記制御信号発生器は、 前記第１周波数の正弦波システム関数の奇数、偶数サン
プルを発生し、前記第１周波数の余弦波システム関数の
奇数、偶数サンプルを発生し、前記第１積関数のサンプ
ルは前記第２平行トラックの記録時、前記第１周波数の
前記正弦波システム関数のサンプルに当たり、前記第２
積関数のサンプルは前記第２平行トラックの記録時、前
記第１周波数の前記余弦波システム関数のサンプルに当
たる回路をさらに含むことを特徴とする請求項２４記載
のディジタル信号記録装置。 - 【請求項２６】 前記制御信号発生器は、 所定の矩形波システム関数の奇数、偶数サンプルを発生
し、前記所定の矩形波システム関数は前記第１平行トラ
ックの記録時には前記第１周波数を有し、前記第２平行
トラックの記録時には前記第２周波数を有する回路と、 前記“正”情報奇数チャネルワードにあるビットが前記
所定の矩形波システム関数からずれることを示す第３検
出結果を発生するために前記第１時分割マルチプレクサ
から現在出力される前記“正”情報奇数チャネルワード
のビットが前記所定の矩形波システム関数からずれるこ
とを検出する第３検出回路と、 前記“正”情報偶数チャネルワードにあるビットが前記
所定の矩形波システム関数からずれることを示す第４検
出結果を発生するために、前記第１時分割マルチプレク
サから現在出力される前記“正”情報偶数チャネルワー
ドのビットが前記所定の矩形波システム関数からずれる
ことを検出する第４検出回路と、 前記“負”情報奇数チャネルワードにある前記所定の矩
形波システム関数からずれることを示す第５検出結果を
発生するために、前記第２時分割マルチプレクサから現
在出力される前記“負”情報奇数チャネルワードのビッ
トが前記所定の矩形波システム関数からずれることを検
出する第５検出回路と、 前記“負”情報偶数チャネルワードにあるビットが前記
所定の矩形波システム関数からずれることを示す第６検
出結果を発生するために、前記第２時分割マルチプレク
サから現在出力される前記“負”情報偶数チャネルワー
ドのビットが前記所定の矩形波システム関数からずれる
ことを検出する第６検出回路と、 第３積関数の奇数サンプルのそれぞれと乗算され、第４
積関数の奇数サンプルのそれぞれと乗算され、前記第３
検出回路から直列に出力される前記第３検出結果のビッ
ト積を合算して第５合算結果を発生し、前記第３積関数
のサンプルは前記第１平行トラックの記録時には前記第
１周波数の前記正弦波システム関数のサンプルに当た
り、前記第２平行トラックの記録時には前記第２周波数
の前記正弦波システム関数のサンプルに当たり、前記第
４積関数のサンプルは前記第１平行トラックの記録時に
は前記第１周波数の前記余弦波システム関数のサンプル
に当たり、前記第２平行トラックの記録時には前記第２
周波数の前記余弦波システム関数のサンプルに当たる第
５合算回路と、 前記第５ずれ結果に含ませるために前記第５合算結果の
エネルギーを計算する回路と、 前記第３積関数の偶数サンプルのそれぞれと乗算され、
第４積関数の偶数サンプルのそれぞれと乗算され、前記
第４検出回路から直列に出力される前記第４検出結果の
ビット積を合算して第６合算結果を発生する第６合算回
路と、 前記第６ずれ結果に含ませるために前記第６合算結果の
エネルギーを計算する回路と、 第３積関数の奇数サンプルのそれぞれと乗算され、第４
積関数の奇数サンプルのそれぞれと乗算され、前記第５
検出回路から直列に出力される前記第５検出結果のビッ
ト積を合算して第７合算結果を発生する第７合算回路
と、 前記第７ずれ結果に含ませるために前記第７合算結果の
エネルギーを計算する回路と、 第３積関数の偶数サンプルのそれぞれと乗算され、第４
積関数の偶数サンプルのそれぞれと乗算され、前記第６
検出回路から直列に出力される前記第６検出結果のビッ
ト積を合算して第８合算結果を発生する第８合算回路
と、 前記第８ずれ結果に含ませるために前記第８合算結果の
エネルギーを計算する回路と、 “正”情報チャネルワードが記録用として選択される度
毎に前記第７，８合算結果を前記５，６合算結果にそれ
ぞれ一致させる回路と、 “負”情報チャネルワードが記録用として選択される度
毎に前記第５，６合算結果を前記７，８合算結果にそれ
ぞれ一致させる回路とをさらに含むことを特徴とする請
求項２５記載のディジタル信号記録装置。 - 【請求項２７】 前記制御信号発生器は、 所定のディジタル合計値を発生する回路と、 前記第１，２ずれ結果間の差に反応して前記制御信号を
発生する比較器と、 第１検出結果を得るために前記第１時分割マルチプレク
サにより提供される前記一対の“正”情報分割チャネル
ワードの直列ビットにおいて、記録の目的として以前に
選択されたチャネルワードと後続くビットとのディジタ
ル合計値が前記所定のディジタル合計値から外れること
を検出する第１検出回路と、 前記第１ずれ結果に含ませるために前記第１検出結果を
計算する回路と、 第２検出結果を得るために前記第１時分割マルチプレク
サにより提供される前記一対の“負”情報分割チャネル
ワードの直列ビットにおいて、記録の目的として以前に
選択されたチャネルワードと後続くビットとのディジタ
ル合計値が前記所定のディジタル合計値から外れること
を検出する第２検出回路と、 前記第２ずれ結果に含ませるために前記第２検出結果の
エネルギーを計算する回路とを含むことを特徴とする請
求項１５記載のディジタル信号記録装置。 - 【請求項２８】 前記所定のディジタル合計値は前記平
行トラックのうち第１所定のスペクトル応答を有する第
１トラックの記録時には第１周波数の三角波システム関
数であることを特徴とする請求項２７記載のディジタル
信号記録装置。 - 【請求項２９】 前記所定のディジタル合計値は前記平
行なトラックのうち第２所定のスペクトル応答を有する
第２トラックを記録する間は第２周波数の三角波システ
ム関数であり、前記所定のディジタル合計値は前記平行
なトラックのうち第０所定のスペクトル応答を有する第
１，２トラック以外のトラックを記録する間は、０であ
ることを特徴とする請求項２８記載のディジタル信号記
録装置。 - 【請求項３０】 前記制御信号発生器は、 第１周波数の正弦波システム関数のサンプルを発生し、
前記第１周波数の余弦波システム関数のサンプルを発生
する回路と、 第２周波数の正弦波システム関数のサンプルを発生し、
前記第２周波数の余弦波システム関数のサンプルを発生
する回路と、 第１積関数の該当サンプルと乗算され、第２積関数の該
当サンプルと乗算され、前記第１時分割マルチプレクサ
から直列に出力されるリーディング“正”情報分離チャ
ネルワードのビット積を合算することにより第１合算結
果を発生し、前記第１積関数のサンプルは前記第１平行
トラックの記録時には前記第２周波数の前記正弦波シス
テム関数のサンプルに当たり、前記第２平行トラックの
記録時には前記第１周波数の前記正弦波システム関数の
サンプルに当たり、前記第２積関数のサンプルは前記第
１平行トラックの記録時には前記第２周波数の前記余弦
波システム関数のサンプルに当たり、前記第２平行トラ
ックの記録時には前記第１周波数の前記余弦波システム
関数のサンプルに当たる第１合算回路と、 前記第１ずれ結果に含ませるために前記第１合算結果の
エネルギーを計算する回路と、 第１積関数の該当サンプルと乗算され、第２積関数の該
当サンプルと乗算され、前記第１時分割マルチプレクサ
から直列に出力されるトレーリング“正”情報分離チャ
ネルワードのビット積を合算することにより第２合算結
果を発生する第２合算回路と、 前記第２ずれ結果に含ませるために前記第２合算結果の
エネルギーを計算する回路と、 第１積関数の該当サンプルと乗算され、第２積関数の該
当サンプルと乗算され、前記第２時分割マルチプレクサ
から直列に出力されるリーディング“負”情報分離チャ
ネルワードのビット積を合算することにより第３合算結
果を発生する第３合算回路と、 前記第３ずれ結果に含ませるために前記第３合算結果の
エネルギーを計算する回路と、 第１積関数の該当サンプルと乗算され、第２積関数の該
当サンプルと乗算され、前記第２時分割マルチプレクサ
から直列に出力されるトレーリング“負”情報分離チャ
ネルのビット積を合算することにより第４合算結果を発
生する第４合算回路と、 前記第４ずれ結果に含ませるために前記第４合算結果の
エネルギーを計算する回路と、 “正”情報チャネルワードが記録用として選択される度
毎に前記第３，４合算結果を前記第１，２チャネルワー
ドにそれぞれ一致させる回路と、 “負”情報チャネルワードが記録用として選択される度
毎に前記第１，２合算結果を前記第３，４チャネルワー
ドにそれぞれ一致させる回路とをさらに含むことを特徴
とする請求項２９記載のディジタル信号記録装置。 - 【請求項３１】 前記制御信号発生器は、 所定の矩形波システム関数のサンプルを発生し、前記所
定の矩形波システム関数は前記第１平行トラックの記録
時には前記第１周波数を有し、前記第２平行トラックの
記録時には前記第２周波数を有する回路と、 前記リーディング“正”情報分離チャネルワードが前記
所定の矩形波システム関数からずれることを示す第４検
出結果を発生するために、前記第１時分割マルチプレク
サから現在出力される前記トレーリング“正”情報分離
チャネルワードのビットが前記所定の矩形波システム関
数からずれることを検出する第４検出回路と、 前記リーディング“負”情報分離チャネルワードが前記
所定の矩形波システム関数からずれることを示す第５検
出結果を発生するために、前記第２時分割マルチプレク
サから現在出力される前記リーディング“負”情報分離
チャネルワードのビットが前記所定の矩形波システム関
数からずれることを検出する第５検出回路と、 前記トレーリング“負”情報分離チャネルワードが前記
所定の矩形波システム関数からずれることを示す第６検
出結果を発生するために、前記第２時分割マルチプレク
サから現在出力される前記トレーリング“負”情報分離
チャネルワードのビットが前記所定の矩形波システム関
数からずれることを検出する第６検出回路と、 第３積関数の奇数サンプルのそれぞれと乗算され、第４
積関数の奇数サンプルのそれぞれと乗算され、前記第３
検出回路から直列に出力される前記第３検出結果のビッ
ト積を合算して第５合算結果を発生し、前記第３積関数
のサンプルは前記第１平行トラックの記録時には前記第
１周波数の前記正弦波システム関数のサンプルに当た
り、前記第２平行トラックの記録時には前記第２周波数
の前記正弦波システム関数のサンプルに当たり、前記第
４積関数のサンプルは前記第１平行トラックの記録時に
は前記第１周波数の前記余弦波システム関数のサンプル
に当たり、前記第２平行トラックの記録時には前記第２
周波数の前記余弦波システム関数のサンプルに当たる第
５合算回路と、 前記第５ずれ結果に含ませるために前記第５合算結果の
エネルギーを計算する回路と、 第３積関数の偶数サンプルのそれぞれと乗算され、第４
積関数の偶数サンプルのそれぞれと乗算され、前記第４
検出回路から直列に出力される前記第４検出結果のビッ
ト積を合算して第６合算結果を発生する第６合算回路
と、 前記第１ずれ結果に含ませるために前記第６合算結果の
エネルギーを計算する回路と、 第３積関数の奇数サンプルのそれぞれと乗算され、第４
積関数の奇数サンプルのそれぞれと乗算され、前記第５
検出回路から直列に提供される前記第５検出結果のビッ
ト積を合算して第７合算結果を発生する第７合算回路
と、 前記第２ずれ結果に含ませるために前記第７合算結果の
エネルギーを計算する回路と、 第３積関数の偶数サンプルのそれぞれと乗算され、第４
積関数の偶数サンプルのそれぞれと乗算され、前記第６
検出回路から直列に出力される前記第６検出結果のビッ
ト積を合算して第８合算結果を発生する第８合算回路
と、 前記第２ずれ結果に含ませるために前記第８合算結果の
エネルギーを計算する回路と、 “正”情報チャネルワードが記録用として選択される度
毎に前記第７，８合算結果を前記第５，６合算結果にそ
れぞれ一致させる回路と、 “負”情報チャネルワードが記録用として選択される度
毎に前記第５，６合算結果を前記第７，８合算結果にそ
れぞれ一致させる回路とをさらに含むことを特徴とする
請求項３０記載のディジタル信号記録装置。 - 【請求項３２】 連続的に出力されるｎビット情報ワー
ドをそれぞれ該当（ｎ＋１）ビットチャネルワードに変
換し、前記変換されたワードをディジタル情報として記
録媒体上に平行なトラックに記録する装置において、 前記連続されるｎビットの情報ワードを直列に入力する
入力端子と、 “０”ビットを前記入力されたそれぞれのｎビットの情
報ワードに挿入し、（ｎ＋１）並列ビット“正”情報ワ
ードをシステムクロックの比率より因子（ｎ＋１）ほど
さらに遅い情報ワード比率に（ｎ＋１）ビット“正”情
報ワードを発生する回路と、 “１”ビットを前記入力されたそれぞれのｎビット情報
ワード挿入し、前記ｎビット情報ワードのうち同一なｎ
ビット情報ワードから発生される前記（ｎ＋１）並列ビ
ット“正”情報ワードと同時に提供される（ｎ＋１）並
列ビット“負”情報ワードを前記情報ワード率に発生す
る回路と、 前記システムクロックの比率より因子（ｎ＋１）ほどさ
らに遅いチャネルワード率に発生される該当“正”情報
（ｎ＋１）並列ビットチャネルワードに変換するように
各（ｎ＋１）並列ビット“正”情報ワードを符号化する
第１前置符号器と、 前記チャネルワード率に発生される該当“負”情報（ｎ
＋１）並列ビットのチャネルワードに変換するように各
（ｎ＋１）並列ビット“負”情報ワードを符号化する第
２前置符号器と、 前記システムクロック周波数の倍数となる周波数を有す
る加速クロックに応じて前記第１前置符号器から出力さ
れる前記“正”情報（ｎ＋１）並列ビットのチャネルワ
ードをそれぞれの時間−圧縮“正”情報（ｎ＋１）直列
ビットのチャネルワードに変換する第１時間圧縮手段
と、 前記加速クロックに応じて前記第２前置符号器から出力
される前記“負”情報（ｎ＋１）並列ビットのチャネル
ワードをそれぞれの時間−圧縮“負”情報（ｎ＋１）直
列ビットのチャネルワードに変換する第２時間圧縮手段
と、 前記磁気記録媒体の平行トラックのうち現在記録されて
いるトラックに対する所定のスペクトルエネルギーを選
択し、前記所定のスペクトルエネルギーを前記時間圧縮
された直列ビットチャネルワードのそれぞれのスペクト
ル応答と対比させてそれぞれの相関結果を得、前記第
１，２前置符号器から提供された前記（ｎ＋１）ビット
チャネルワードのうち前記所定のスペクトル応答と相関
性の優れたチャネルワードを記録するための制御信号を
発生して前記（ｎ＋１）ビットチャネルワードのうち選
択されたチャネルワードのディジタル合計値が所望のパ
ターンを時間関数で示されるように調節する制御信号発
生器と、 前記第１，２前置符号器から並列に出力される前記第
１，２（ｎ＋１）並列ビットチャネルワードのうち前記
制御信号発生器の前記制御信号により記録用として選択
されるチャネルワードを直列ビットチャネルワードとし
て前記磁気記録媒体の前記平行トラックのうち現在記録
しているトラックに記録する記録手段とより構成された
ことを特徴とするディジタル信号記録装置。 - 【請求項３３】 前記記録手段は、 前記第１，２前置符号器から並列に出力される前記第
１，２（ｎ＋１）ビットチャネルワードのそれぞれを前
記システムクロック信号に応じてそれぞれの（ｎ＋１）
直列ビットのチャネルワードに変換する並直列信号変換
装置と、 選択のための前記制御信号に応答して前記磁気記録媒体
上の前記トラックのうち現在記録しているトラックに前
記システムクロックの信号に応じて発生されたた前記各
（ｎ＋１）直列ビットのチャネルワードのうち一つを記
録するための選択スイッチを含むことを特徴とする請求
項３２記載のディジタル信号記録装置。
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