DE69520848T2

DE69520848T2 - Ausgangsschaltung zur Verwendung in einer integrierten Halbleiterschaltung

Info

Publication number: DE69520848T2
Application number: DE69520848T
Authority: DE
Inventors: Masanori Kinugasa; Hiroshi Shigehara
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-02-16
Filing date: 1995-02-15
Publication date: 2001-09-27
Anticipated expiration: 2015-02-16
Also published as: KR950026119A; CN1258879C; US5661414A; EP1024597A3; CN1111420A; CN1095247C; DE69528542T2; DE69520848D1; US5831449A; JP3311133B2; EP1024597B1; KR100216723B1; CN1492587A; EP1024597A2; EP0668658A2; JPH07230348A; EP0668658A3; DE69528542D1; EP0668658B1

Description

Die vorliegende Erfindung bezieht sich auf eine Ausgangsschaltung zur Ausgabe von Signalen, welche gestaltet ist für die Verwendung in einer integrierten Halbleiterschaltung.
In elektronischen Vorrichtungen, wie 1- Chip-Computern, werden Signale durch eine gemeinsame Busleitung übertragen. Fig. 1 veranschaulicht eine typische elektrische Verbindung, die in einer Busleitungsanwendung angewendet wird. Wie in Fig. 1 gezeigt, sind zwei Dreizustandspuffer 501 und 502 mit einer Busleitung 500 verbunden. Die Puffer 501 und 502, welche Ausgangsschaltungen sind, geben jeweils ein Signal aus. Beide Dreizustandspuffer haben eine CMOS-Struktur. Wenn die Freigabesignale EN1 und EN2, welche ihnen eingegeben werden, aktiv gemacht werden, erzeugen Sie aus den Signalen IN1 und IN2 zwei Signale, welche an die Busleitung 500 ausgegeben werden. Wenn die Freigabesignale EN1 und EN2 inaktiv sind, befinden sich die Ausgänge beider Puffer 501 und 502 in einem Zustand hoher Impedanz. Man nehme an, dass unterschiedliche Versorgungspotentiale VCC1 und VCC2 an die Dreizustandspuffer 501 und 502 angelegt werden. Jeder Dreizustandspuffer hat eine intrinsische Diode 503, deren Kathode mit der Energieversorgung und deren Anode mit dem Ausgangsknoten verbunden ist.
Wie oben erwähnt haben die Dreizustandspuffer 501 und 502 eine CMOS-Struktur. Wie in Fig. 2 gezeigt, hat jeder Dreizustandspuffer einen P-Kanal MOS-Transistor 511 und einen N-Kanal MOS-Transistor 512 in der Ausgangsstufe. Der P-Kanal MOS-Transistor 511 empfängt ein Gatesteuersignal, das durch ein NAND-Gatter 514 erzeugt wird, dem ein Eingangssignal IN und ein Ausgang eines Inverters 513, der ein Freigabesignal EN invertiert, zugeführt wird. Der N-Kanal MOSFET 512 empfängt ein Gatesteuersignal, das von einem NOR-Gatter 515 erzeugt wird, dem das Eingangssignal IN und das Freigabesignal EN zugeführt wird. Die P-Typ Draindiffusionsschicht des P-Kanal MOS-Transistors 511 und die N-Typ Draindiffusionsschicht des N-Kanal MOSFET 512 sind mit dem Ausgangsknoten 516 des Dreizustandspuffers verbunden. Eine pn-Flächendiode 517 ist zwischen dem Ausgangsknoten 516 und dem Rückgate des P-Kanal MOS-Transistors 511 angeschlossen. Diese pn-Flächendiode ist die in Fig. 1 gezeigte parasitäre Diode 503.
Man nehme an, dass der in Fig. 1 gezeigte Dreizustandspuffer 502 ein Signal hohen Pegels ausgibt, wohingegen der Dreizustandspuffer 501 sich im Zustand hoher Impedanz befindet. Wenn VCC1 < VCC2 - Vf, wobei Vf das Eigenpotential der parasitären pn-Flächendiode ist, die zwischen der Draindiffusionsschicht und dem Rückgate des P-Kanal MOS- Transistors 511 vorgesehen ist. Die Diode 503 ist daher in Durchlassrichtung gepolt. Folglich fließt ein Strom I von der Quelle des Potentials VCC2 zur Quelle des Versorgungspotentials VCC1, durch die parasitäre pn- Flächendiode, wie in Fig. 1 veranschaulicht.
Um zu verhindern, dass der Strom I so fließt, kann die mit dem Ausgangsknoten 516 verbundene Ausgangsstufe ausschließlich durch N-Kanal MOS-Transistoren gebildet werden. Eine Ausgangsstufe, welche nur aus N-Kanal MOS- Transistoren gebildet ist, ist in Fig. 3 abgebildet. Diese Ausgangsstufe eines Dreizustandspuffers umfasst zwei N-Kanal MOS-Transistoren 518 und 512. Der N-Kanal MOS-Transistor 518 empfängt ein Gatesteuersignal, das von einem NOR-Gatter 519 erzeugt wird, dem ein Freigabesignal EN und ein Ausgang eines Inverters 513, welcher ein Eingangssignal IN invertiert, zugeführt wird. Der MOS-Transistor 512 empfängt ein Gatesteuersignal, das durch ein NOR-Gatter 515 erzeugt wird, dem das Eingangssignal IN und das Freigabesignal EN zugeführt wird, wie in dem in Fig. 2 gezeigten Dreistufenpuffer. Der Puffer der Fig. 3, dessen Ausgangsstufe nur aus N-Kanal MOS- Transistoren besteht, kann das Erdpotential aus dem Ausgangsknoten 516 ausgeben. Er kann jedoch nicht das Versorgungspotential VCC ausgeben. Sein Ausgangssignalpegel ist unweigerlich um die Schwellspannung der N-Kanal MOS- Transistoren verringert.
Wie oben angegeben, wenn unterschiedliche Versorgungspotentiale angelegt werden an Ausgangsschaltungen, welche mit einer gemeinsamen Busleitung verbunden sind, fließt unweigerlich ein Strom zwischen den Quellen der Versorgungspotentiale. Um diesen Stromfluss zu verhindern, können die Ausgangsstufen der Ausgangsschaltungen jeweils ausschließlich durch N-Kanal MOS-Transistoren gebildet werden. Wenn dem so ist, wird das Ausgangssignal jeder Ausgangsschaltung keinen vollständigen Hub haben.
US-A 5 144 165 offenbart eine Ausgangsansteuerschaltung, welche eine externe Busspannung mit einem chipeigenen VDD während der Dreistufigkeit vergleicht. Die höhere Spannung aus der Busspannung und VDD wird verwendet, um eine PMOS- Anhebevorrichtung korrekt zu steuern. Wie in Fig. 3 dieses Dokuments gezeigt, gibt es einen MOS-Transistor QP1, der ein mit Vnn verbundenes Source, ein Rückgate, ein Drain und ein Gate hat. Ein zweiter MOS-Transistor QP2 ist über das Gate und das Rückgate des MOS-Transistors QP1 geschaltet.
US-A 5 160 855 bezieht sich auf eine bi-direktionale CMOS- Ausgangsansteuerung, die eine Schaltung mit "schwebendem Gate" und eine Schaltung mit "schwebender Wanne" umfasst, um eine Kommunikation zwischen einer äußeren Vorrichtung zu erlauben, welche bei einer viel höheren Spannung arbeitet als die bi-direktionale CMOS-Ansteuerung.
EP-A-0 498 377 beschreibt eine CMOS-Ausgangsschaltung, die einen Anreicherungs-PMOS und einen Anreicherungs-NMOS umfasst, die in Reihe geschaltet sind, als eine Ausgangsstufe. Das Rückgate des PMOS bildet eine Diode 6 mit dem Source des PMOS, wobei das Source mit der Versorgungsspannung verbunden ist. Ein Schalter ist eingefügt zwischen dem Gate des PMOS und einem Ausgangsanschluss. Wenn eine Spannung, die höher ist als die Versorgungsspannung, an den Ausgangsanschluss angelegt wird, schaltet diese angelegte Spannung den Schalter ein. Als Ergebnis wird der Erhöhungstransistor ausgeschaltet, womit die elektrische Verbindung zwischen der Versorgungsleitung und dem Ausgangsanschluss unterbrochen wird. Gleichzeitig schafft die Diode im Rückgate-Bereich des Erhöhungstransistors einen Sperrpolarisierungszustand zwischen dem Source und dem Rückgate, wodurch die elektrische Verbindung zwischen dem Drain und dem Source des Erhöhungstransistors unterbrochen wird.
JP-A-62-160,818 spricht das Problem der Bereitstellung einer Ausgangsschaltung an, welche mit höheren Spannungen am Ausgangsanschluss als am Versorgungsanschluss umgehen kann. Die vorgeschlagene Lösung besteht darin, einen Schalter einzufügen zwischen dem Rückgate und dem Source zwischen einem Erhöhungstransistor.
Die Aufgabe der vorliegenden Erfindung ist die Bereitstellung einer Ausgangsschaltung, welche ein Ausgangssignal erzeugen kann, das in der Lage ist, den vollen Hub zu haben, und welche verhindert, dass ein Strom fließt zwischen ihrer Versorgungspotential-Quelle und der Versorgungspotential- Quelle irgend einer anderen Ausgangsschaltung, welche ein Versorgungspotential mit anderem Wert empfängt.
Diese Aufgabe wird gelöst durch eine Ausgangsschaltung mit den Merkmalen der Ansprüche 1 und 17. Weitere Ausführungen und Verbesserungen der vorliegenden Erfindung gehen aus den abhängigen Ansprüchen hervor.
Im Prinzip wird eine Ausgangsschaltung bereitgestellt, welche MOS-Transistoren umfasst, die jeweils ein Source, ein Drain, ein Gate und ein Rückgate haben, das hinsichtlich des Potentials von dem Source isoliert ist, und Schaltmittel, die jeweils verbunden sind zwischen dem Rückgate und dem Gate des zugehörigen MOS-Transistors. Da das Source und Rückgate jedes MOS-Transistors hinsichtlich des Potentials isoliert sind, fließt kein Strom zum Source über die pn-Flächendiode, die zwischen dem Drain und dem Rückgate vorhanden ist, selbst wenn ein höheres Potential als das Sourcepotential an das Drain angelegt wird, ist das Rückgate auf ein Potential eingestellt, das im Pegel verschoben ist gegenüber dem Sourcepotential, um das Eigenpotential der pn-Flächendiode. Das pegelverschobene Potential wird über die Schaltmittel an das Gate angelegt. Folglich muss ein Signal von außen dem Gate zugeführt werden, um zu verhindern, dass das Gate hinsichtlich des Potentials schwebt.
Gemäß der Erfindung wird eine weitere Art von Ausgangsschaltung bereitgestellt, welche MOS-Transistoren umfasst, die jeweils ein Source, ein Drain, ein Gate und ein Rückgate haben, das vom Source hinsichtlich des Potentials isoliert ist, Spannungserzeugungsmittel, die jeweils entworfen sind, um eine Spannung zu erzeugen, die im Wesentlichen gleich ist wie die Grenzschichtspannung bzw. Junction-Spannung einer pn-Flächendiode, die zwischen dem Source und Rückgate des zugehörigen MOS-Transistors gebildet ist, und Schaltmittel, welche jeweils angeschlossen sind zwischen dem Ausgang des zugehörigen Spannungserzeugungsmittels und dem Gate des zugehörigen MOS- Transistors. Jedes Spannungserzeugungsmittel, welches vorgesehen ist, um den zugehörigen MOS-Transistor auszuschalten, wodurch es überflüssig wird, dem MOS- Transistor ein externes Signal zuzuführen, um ihn abzuschalten, muss die pn-Flächendiode nicht als eine Komponente enthalten.
Diese Erfindung wird besser verständlich aus der folgenden ausführlichen Beschreibung, zusammengenommen mit den begleitenden Zeichnungen, in welchen:
Fig. 1 ein Schaltbild ist, das eine typische elektrische Verbindung veranschaulicht, welche in einer Busleitungsanwendung angewendet wird;
Fig. 2 ein Schaltbild eines der in Fig. 1 gezeigten Dreistufenpuffer ist;
Fig. 3 ein Schaltbild ist, das eine weitere Art von Dreistufenpuffer zeigt;
Fig. 4 ein Schaltbild ist, das eine Ausgangsschaltung nach einer ersten Ausführung der Erfindung zeigt;
Fig. 5 eine Schnittansicht des Substrats ist, in welchem die Schaltung der Fig. 4 gebildet ist;
Fig. 6 ein Schaltbild ist, das eine Ausgangsschaltung nach einer zweiten Ausführung der Erfindung zeigt;
Fig. 7 ein Diagramm ist, das ausführlich eine Ausgangsschaltung nach einer dritten Ausführung der vorliegenden Erfindung zeigt;
Fig. 8 ein Schaltbild ist, das eine Ausgangsschaltung nach einer vierten Ausführung der Erfindung zeigt;
Fig. 9 ein Schaltbild ist, das eine Ausgangsschaltung nach einer fünften Ausführung der vorliegenden Erfindung zeigt;
Fig. 10 ein Diagramm ist, das ausführlich eine Ausgangsschaltung nach einer sechsten Ausführung der vorliegenden Erfindung zeigt;
Fig. 11 ein Diagramm ist, das ausführlich eine Ausgangsschaltung nach einer siebten Ausführung dieser Erfindung zeigt;
Fig. 12 ein Schaltbild ist, das eine Ausgangsschaltung nach einer achten Ausführung der Erfindung zeigt;
Fig. 13 ein Diagramm ist, das ausführlich eine Ausgangsschaltung nach einer neunten Ausführung der vorliegenden Erfindung zeigt;
Fig. 14 ein Diagramm ist, das ausführlich eine Ausgangsschaltung nach einer zehnten Ausführung der vorliegenden Erfindung zeigt;
Fig. 15 ein Schaltbild ist, das eine Ausgangsschaltung nach einer elften Ausführung dieser Erfindung zeigt;
Fig. 16 ein Diagramm ist, das ausführliche eine Ausgangsschaltung zeigt, welche nicht zur vorliegenden Erfindung gehört;
Fig. 17 ein Diagramm ist, das eine Schaltung zeigt, die in ihrer Struktur mit jener der in Fig. 4 gezeigten ersten Ausführung identisch ist;
Fig. 18 ist ein Diagramm, das eine Schaltung zeigt, die in ihrer Struktur mit der in Fig. 15 gezeigten elften Ausführung identisch ist;
Fig. 19 ist ein Diagramm, das eine Modifikation der ersten Ausführung zeigt;
Fig. 20 ist ein Diagramm, das eine Modifikation der in Fig. 9 gezeigten fünften Ausführung zeigt;
Fig. 21 ist ein Diagramm einer Modifikation der in Fig. 11 veranschaulichten siebten Ausführung;
Fig. 22 ist ein Diagramm, das eine Modifikation der neunten Ausführung zeigt;
Fig. 23 ist ein Diagramm, das eine Modifikation der achten Ausführung veranschaulicht;
Fig. 24 ist ein Diagramm, das eine weitere Modifikation der ersten Ausführung darstellt;
Fig. 25 ist ein Diagramm, das eine weitere Modifikation der elften Ausführung zeigt,
Fig. 26 ist ein Diagramm, das eine weitere Modifikation der ersten Ausführung abbildet;
Fig. 27 ist ein Diagramm, das eine weitere Modifikation der fünften Ausführung zeigt;
Fig. 28 ist ein Diagramm, das eine weitere Modifikation der siebten Ausführung veranschaulicht;
Fig. 29 ist ein Diagramm, das eine weitere Modifikation der neunten Ausführung zeigt;
Fig. 30 ist ein Diagramm, das eine weitere Modifikation der achten Ausführung zeigt;
Fig. 31 ist ein Diagramm, das eine weitere Modifikation der neunten Ausführung darstellt;
Fig. 32 ist ein Diagramm, das eine weitere Modifikation der elften Ausführung zeigt;
Fig. 33 ist ein Diagramm, das eine weitere Modifikation der ersten Ausführung zeigt;
Fig. 34 ist ein Diagramm, das eine Modifikation der in Fig. 33 gezeigten Schaltung darstellt;
Fig. 35 ist ein Diagramm, das eine Modifikation der in Fig. 34 gezeigten Schaltung darstellt;
Fig. 36 ist ein Diagramm, das eine Modifikation der in Fig. 34 gezeigten Schaltung darstellt;
Fig. 37 ist ein Diagramm, das eine Modifikation der in Fig. 30 gezeigten Schaltung darstellt;
Fig. 38 ist ein Diagramm, das eine in ihrer Struktur mit der vierten Ausführung identische Schaltung zeigt;
Fig. 39 ist ein Diagramm, das eine Modifikation der in Fig. 38 gezeigten Schaltung abbildet;
Fig. 40 ist ein Diagramm einer Modifikation der vierten Ausführung;
Fig. 41 ist ein Diagramm, welches eine Kombination der vierten und elften Ausführung veranschaulicht;
Fig. 42 ist ein Diagramm, welches eine Modifikation der in Fig. 38 gezeigten Ausgangsschaltung zeigt;
Fig. 43 ist ein Diagramm einer weiteren Modifikation der in Fig. 38 gezeigten Ausgangsschaltung;
Fig. 44 ist ein Diagramm einer weiteren Modifikation der in Fig. 38 gezeigten Schaltung;
Fig. 45 ist ein Diagramm, das eine weitere Modifikation der in Fig. 38 gezeigten Schaltung zeigt;
Fig. 46 ist ein Diagramm, das eine weitere Modifikation der in Fig. 38 veranschaulichten Schaltung zeigt;
Fig. 47 ist ein Diagramm, das eine Ausgangsschaltung veranschaulicht, die nicht zur Erfindung gehört;
Fig. 48 ist ein Diagramm, das eine Modifikation der in Fig. 47 gezeigten Ausgangsschaltung zeigt;
Fig. 49 ist ein Diagramm, das eine weitere Modifikation der in Fig. 47 gezeigten Ausgangsschaltung zeigt;
Fig. 50 ist ein Diagramm, das eine weitere Modifikation der in Fig. 47 gezeigten Ausgangsschaltung zeigt;
Fig. 51 ist ein Diagramm, das eine Modifikation der in Fig. 50 gezeigten Ausgangsschaltung zeigt;
Fig. 52 ist ein Diagramm, das eine Modifikation der in Fig. 49 gezeigten Ausgangsschaltung zeigt;
Fig. 53 ist ein Schaltbild, das einen Hauptteil der Ausgangsschaltungen nach der Erfindung zeigt;
Fig. 54 ist ein Diagramm, das eine Schaltung einer gegenüber der in Fig. 53 gezeigten Schaltung anderer Art veranschaulicht;
Fig. 55 ist eine Schnittansicht, welche veranschaulicht, wie die in die Schaltung der Fig. 54 eingebaute Potentialerzeugungsschaltung gebildet wird; und
Fig. 56 ist ein Schaltbild der in Fig. 55 gezeigten Potentialerzeugungsschaltung.
Ausführungen der vorliegenden Erfindung werden nun unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
Fig. 4 zeigt ausführlich eine Ausgangsschaltung gemäß der ersten Ausführung der Erfindung. Die Ausgangsschaltung umfasst eine Ausgangsstufe und ein Steuersignal- Erzeugungsmittel. Die Ausgangsstufe enthält einen P-Kanal MOS-(PMOS) Transistor P1 und einen N-Kanal MOS-(NMOS) Transistor N1 als sein Gegenstück, eingefügt in die herkömmliche Ausgangsschaltung der Fig. 2. Das Steuersignal- Erzeugungsmittel, das entworfen ist, Signale zu erzeugen, um beide MOS-Transistoren zu steuern, umfasst ein NAND-Gatter, ein NOR-Gatter und einen Inverter, wie in der Ausgangsschaltung der Fig. 2. Die Drains des PMOS-Transistors P1 und NMOS-Transistors N1 sind mit einem Ausgangsanschluss Y verbunden. Das Source des PMOS-Transistors P1 ist mit einem Versorgungspotential-(VCC) Knoten verbunden, während das Source des NMOS N1 mit einem Erdpotentialknoten verbunden ist.
In gewöhnlichen Halbleitervorrichtungen sind das Source und das Rückgate jedes PMOS-Transistors auf das gleiche Potential eingestellt wie das Source. In der ersten Ausführung sind jedoch das Source und das Rückgate jedes PMOS-Transistors (einschließlich des Transistors P1) hinsichtlich des Potentials isoliert. Die Rückgates aller eingebauten PMOS- Transistoren sind miteinander verbunden. Das Source und das Rückgate eines NMOS-Transistors (einschließlich des Transistors N1) sind auf das gleiche Potential eingestellt.
PMOS-Transistoren TP1 und TP2 und NMOS-Transistoren TN1 und TN2 bilden ein NAND-Gatter zur Erzeugung eines Ansteuersignals für den PMOS-Transistor P1. Genauer gesagt, sind die Sources der PMOS-Transistoren TP1 und TP2 miteinander verbunden, und ihre Drains sind miteinander verbunden. Der Drainknoten der PMOS-Transistoren TP1 und TP2 ist verbunden mit dem Gateknoten des PMOS-Transistors P1. Bei den NMOS-Transistoren TN1 und TN2 sind die Source-Drain-Pfade in Reihe geschaltet zwischen dem Erdpotentialknoten und dem Drainknoten der PMOS-Transistoren TP1 und TP2. Das Gate des PMOS-Transistors TP1 ist verbunden mit dem Gate des NMOS- Transistors TN1. Dieser Gateknoten der Transistoren TP1 und TN1 empfängt ein Freigabesignal EN, das aus einem Inverter INV1 ausgegeben wird. Das Gate des PMOS-Transistors TP2 ist verbunden mit dem Gate des MAOS-Transistors TN2. Der Gateknoten der Transistoren TP2 und TN2 empfängt ein Eingangssignal /IN. Ein NOR-Gatter NOR1 ist vorgesehen, um ein Gateansteuersignal für den NMOS-Transistor N1 zu erzeugen, und empfängt das Freigabesignal /EN und das Eingangssignal /IN.
Mit dem Rückgate des PMOS-Transistors P1 sind das Drain und Rückgate des PMOS-Transistors P2 verbunden. Das Source und Gate des PMOS-Transistors P2 sind verbunden mit dem Energieversorgungspotential-Knoten bzw. dem Ausgangsanschluss Y. Der Sourceknoten der PMOS-Transistoren TP1 und TP2 ist mit dem Drain des PMOS-Transistors P4 verbunden. Das Source des PMOS-Transistors 24 ist mit dem Energieversorgungspotential- Knoten verbunden. Der Source-Drain-Pfad eines PMOS- Transistors P6 ist angeschlossen zwischen dem Rückgate des PMOS-Transistors P1 und dem Ausgangsanschluss Y. Das Gate des PMOS-Transistors P6 ist mit dem Energieversorgungspotential- Knoten verbunden.
Die in Fig. 4 gezeigte Ausgangsschaltung umfasst ferner einen PMOS-Transistor P9 und einen NMOS-Transistor N2. Diese Transistoren P9 und N2 sind vorgesehen, um auf der Grundlage des Ausgangs EN des Inverters INV1, des Erdpotentials und des Potentials am Ausgangsanschluss Y ein Steuersignal zu erzeugen. Das Source des PMOS-Transistors P9 ist verbunden mit dem Ausgangsanschluss Y. Die Drains und Gates des PMOS- Transistors P9 und des NMOS-Transistors N2 sind miteinander verbunden. Das Source des NMOS-Transistors N2 ist mit dem Erdpotentialknoten verbunden.
Ferner umfasst die in Fig. 4 gezeigte Ausgangsschaltung PMOS- Transistoren P8 und P11. Der Source-Drain-Pfad des PMOS- Transistors P8 ist angeschlossen zwischen dem Rückgate des PMOS-Transistors P1 und dem Drain des PMOS-Transistors P4. Der Source-Drain-Pfad des PMOS-Transistors P11 ist angeschlossen zwischen dem Spannungsversorgungsknoten und dem Rückgate des PMOS-Transistors P1. Das Signal, das ausgegeben wird an dem Drainknoten, der dem PMOS-Transistor P9 und NMOS- Transistor N2 gemeinsam ist, wird den Gates der PMOS- Transistoren P4 und P11 zugeführt. Das Signal EN wird dem Gate des PMOS-Transistors P8 zugeführt.
Im Allgemeinen ist ein NMOS-Transistor in einem P-Typ Substrat gebildet, und ein PMOS-Transistor in einem N-Typ Substrat. Wie in Fig. 5 gezeigt, wird ein P-Typ Substrat 11 verwendet, um die in Fig. 4 gezeigte Ausgangsschaltung in ein- und demselben Substrat zu bilden, in Form einer integrierten Schaltung. Die oben beschriebenen PMOS- Transistoren sind in einer N-Typ Wanne (N-WELL) 12 gebildet, die in dem P-Typ Substrat 11 vorgesehen ist. Wie oben angegeben, kann ein höheres Potential als das Versorgungspotential VCC an den Ausgangsanschluss Y angelegt werden. Daher ist es unmöglich, ein N-Typ Substrat zu verwenden. Würde ein N-Typ Substrat verwendet werden, muss eine P-Typ Diffusionsschicht in dem Substrat gebildet werden. Diese Schicht würde als Drain jedes PMOS-Transistors wirken, wodurch unausweichlich eine intrinsische pn-Flächendiode zwischen dem Drain und dem Substrat gebildet werden würde. Eine solche pn-Flächendiode wäre in Durchlassrichtung gepolt, und ein unnötiger Strom würde durch die pn-Flächendiode fließen.
In Fig. 4 wird das Symbol "N-WELL" verwendet, um anzugeben, dass die PMOS-Transistoren P1, P2, P4, P6, P8, P9, P11, TP1 und TP2 in der gleichen N-Typ Wanne gebildet sind. Nichts desto trotz müssen die PMOS-Transistoren nicht in einer N-Typ Wanne gebildet sein. Vielmehr können sie in unterschiedlichen N-Typ Wannen gebildet sein, welche elektrisch miteinander verbunden sind. Ferner können die Rückgates der PMOS- Transistoren TP1 und TP2 mit dem Drain des PMOS-Transistors P4 verbunden sein.
Der Betrieb der in Fig. 4 gezeigten Ausgangsschaltung wird unten beschrieben. In der folgenden Beschreibung werden der Pegel des Spannungsversorgungspotentials VCC, das Erdpotential und die Schwellspannung Vtp(Px) (wobei x = 1, 2, ist) jeweils als "H-Pegel", "L-Pegel" und Vtp(Px) (x = 1, 2, ...)" beschrieben.
Wenn das Freigabesignal /EN auf den L-Pegel eingestellt ist, womit die Ausgangsschaltung freigegeben wird, ist der PMOS- Transistor P1 oder der NMOS-Transistor N1 der Ausgangsstufe eingeschaltet. Welcher Transistor P1 oder N1 eingeschaltet ist, hängt ab vom Pegel des Eingangssignals /IN. Im Ergebnis ist der Ausgangsanschluss Y entweder auf den H-Pegel oder den L-Pegel eingestellt. Da das Freigabesignal /EN auf dem L- Pegel liegt, ist der Ausgang des Inverters INV1 auf dem H- Pegel. Der M4OS-Transistor N2 ist daher eingeschaltet, wohingegen der PMOS-Transistor P9 ausgeschaltet ist. Der Gateknoten der PMOS-Transistoren P4, P11 ist dadurch auf den L-Pegel eingestellt, und die PMOS-Transistoren P4 und P11 sind eingeschaltet. Die Rückgates NWELL der PMOS-Transistoren P4 und P11 sind hochgezogen auf den VCC-Pegel, genauso wie der Sourceknoten der PMOS-Transistoren TP1 und TP2. Da der PMOS-Transistor P8 unter dieser Bedingung ausgeschaltet ist, ist das NAND-Gatter, das die PMOS-Transistoren TP1 und TP2 und die NMOS-Transistoren TN1 und TN2 umfasst, betriebsfähig. Einfach gesagt arbeitet die Ausgangsschaltung der Fig. 4 auf die gleiche Weise wie ein gewöhnlicher Dreistufenpuffer, wenn sie freigegeben ist.
Wie die Ausgangsschaltung arbeitet, wenn sie nicht freigegeben bzw. gesperrt ist, wird im Folgenden beschrieben. Solange die Schaltung gesperrt ist, nimmt der Ausgangsanschluss Y einen Zustand hoher Impedanz ein, egal welchen Pegel das Eingangssignal /IN annimmt. Da das Freigabesignal /EN auf dem H-Pegel liegt, liegt der Ausgang des NOR-Gatters NOR1 auf dem L-Pegel. Der NMOS-Transistor N1 ist ausgeschaltet. Man nehme an, dass die Ausgangsschaltung mit einer Busleitung verbunden ist, auf die gleiche Weise wie in Fig. 1 veranschaulicht. Dann kann der Ausgangsanschluss Y drei Zustände annehmen - den ersten Zustand, in welchem der Anschluss Y auf den L-Pegel eingestellt ist; den zweiten Zustand, in welchem der Anschluss Y auf den H-Pegel eingestellt ist; und den dritten Zustand, in welchem der Anschluss Y auf einen höheren Pegel als den VCC-Pegel eingestellt ist.
Wenn der Ausgangsanschluss Y den ersten Zustand annimmt, d. h. wenn er auf den L-Pegel eingestellt ist, schaltet die Ausgabe am Anschluss Y den PMOS-Transistor P2 ein. Das Rückgate des PMOS-Transistors P2 wird hochgezogen auf den VCC-Pegel. Da das Signal EN sich auf dem L-Pegel befindet, ist der NMOS- Transistor N2 ausgeschaltet, wohingegen die PMOS-Transistoren P8 und P9 eingeschaltet sind. Das Potential des Ausgangsanschlusses Y wird über den PMOS-Transistor P9 angelegt an den Gateknoten der PMOS-Transistoren P4 und P11. Das Potential an diesem Gateknoten hat daher einen Wert zwischen dem VCC-Pegel und dem Erdpotential. Abhängig vom Wert dieses Potentials könnten die PMOS-Transistoren P4 und P11 eingeschaltet sein. Da der PMOS-Transistor P8 auch eingeschaltet ist, wird das Potential seines Rückgates NWELL zuverlässig angelegt an die Sourceknoten der PMOS- Transistoren TP1 und TP2. Folglich wird das NAND-Gatter, das die PMOS-Transistoren TP1 und TP2 und die NMOS-Transistoren TN1 und TN2 umfasst, betriebsfähig. Da die Signale /EN und EN nun auf dem H-Pegel bzw. L-Pegel sind, ist der PMOS- Transistor TP1 angeschaltet, und der Gateknoten des PMOS- Transistors P1 wird auf den VCC-Pegel hochgezogen. Der PMOS- Transistor P1 wird dadurch ausgeschaltet. Da das Signal /EN und der Ausgang des NOR-Gatters NOR1 auf dem H-Pegel bzw. L- Pegel sind, ist auch der NMOS-Transistor N1 ausgeschaltet. Daher wird der Ausgangsanschluss Y im Zustand hoher Impedanz gehalten.
Wenn der Ausgangsanschluss Y den zweiten Zustand annimmt, d. h. wenn er auf den H-Pegel eingestellt ist, ist der NMOS- Transistor N2 ausgeschaltet, während die PMOS-Transistoren P8 und P9 eingeschaltet sind. Das Signal am Ausgangsanschluss Y wird über den PMOS-Transistor P9 dem Gateknoten der PMOS- Transistoren P4 und P11 zugeführt. Das Potential des Gateknotens ist daher auf dem VCC-Pegel. Die PMOS- Transistoren P4 und P11 sind daher ausgeschaltet. Der PMOS- Transistor P2 wird auch ausgeschaltet durch das Signal am Ausgangsanschluss Y, welches sich auf dem H-Pegel befindet. Hierbei ist das Potential des Rückgates des PMOS-Transistors P1 gleich (VCC - Vf), wobei VCC das Sourcepotential des PMOS- Transistors P1 ist, und Vf das Eigenpotential der parasitären pn-Flächendiode, die gebildet ist zwischen dem Source und dem Rückgate des PMOS-Transistors P1. Das Potential von (VCC - Vf) wird angelegt an den Sourceknoten der PMOS-Transistoren TP1 und TP2, da der PMOS-Transistor P8 eingeschaltet ist. Der PMOS-Transistor TP1 ist eingeschaltet, da das Signal EN sich auf dem L-Pegel befindet. Somit wird das Potential (VCC - Vf) auch an den Gateknoten des PMOS-Transistors P1 angelegt. Wenn Vtp(P1) > Vf, fließt ein Strom durch den PMOS-Transistor P1. Dieser Strom kann ausreichend verringert werden, indem Vtp(P1) auf weniger als -Vf eingestellt wird, und es kann davon ausgegangen werden, dass der Ausgangsanschluss Y einen Zustand hoher Impedanz annimmt.
Wenn der Ausgangsanschluss Y den dritten Zustand annimmt, d. h. wenn er eingestellt ist auf einen Pegel Vy, der höher liegt als der VCC-Pegel, fließt in der herkömmlichen Ausgangsschaltung ein großer Strom zwischen den Spannungsversorgungsquellen. In der Schaltung der Fig. 4 wird der PMOS-Transistor P6 eingeschaltet, wenn Vy > VCC + Vtp(P6) . Dies liegt daran, dass der Ausgangsanschluss Y auf ein höheres Potential eingestellt ist als den VCC-Pegel. Das Potential des Rückgates NWELL des PMOS-Transistors P6 wird gleich dem Potential am Ausgangsanschluss Y. Das Potential des Rückgates NWELL wird über den PMOS-Transistor P8 an das Drain des PMOS-Transistors P4 angelegt und über den PMOS-Transistor TP1 an den Gateknoten des PMOS-Transistors P1. Da das Signal EN sich auf dem niedrigen Pegel befindet, ist der MAOS-Transistor N2 ausgeschaltet, während die PMOS-Transistoren P8 und P9 eingeschaltet sind. Das Potential am Ausgangsanschluss Y wird über den PMOS-Transistor P9 an den Gateknoten der PMOS- Transistoren P4 und P11 angelegt. Als Ergebnis wird die Gate- Source-Spannung der PMOS-Transistoren P1, P2, P4 und P11 zu Null gemacht, und sie werden ausgeschaltet. Auch in diesem Fall wird der Ausgangsanschluss Y in dem Zustand hoher Impedanz gehalten.
Wie oben beschrieben, hat das Potential des Ausgangsanschlusses Y den vollen Hub, vom Erdpegel zum Spannungsversorgungspegel VCC, wenn die Ausgangsschaltung sich im freigegebenen Zustand befindet. Wenn die Ausgangsschaltung im gesperrten Zustand ist, fließt kein Strom vom Ausgangsanschluss Y zum Spannungsversorgungsknoten, selbst wenn der Anschluss Y auf ein höheres Potential eingestellt ist als das Versorgungspotential VCC, oder vom Spannungsversorgungsknoten zum Ausgangsanschluss Y, selbst wenn der Ausgangsanschluss Y auf ein Potential eingestellt ist, das kleiner oder gleich dem Versorgungspotential VCC ist. Einfach gesagt kann der Ausgangsanschluss Y im Zustand hoher Impedanz verbleiben.
Eine Ausgangsschaltung nach der zweiten Ausführung der Erfindung wird nun beschrieben, unter Bezugnahme auf Fig. 6.
Die in Fig. 4 gezeigte und oben beschriebene Schaltung ist freigegeben und gibt ein Signal Y auf dem H-Pegel aus, wenn sich das Freigabesignal /EN auf dem L-Pegel befindet. Sie ist gesperrt und gibt ein Signal auf dem H-Pegel aus, wenn das Freigabesignal /EN auf dem H-Pegel ist. Da das Ausgangssignal Y sich auf dem H-Pegel befindet, wenn die Schaltung freigegeben ist, ist der Gateknoten des PMOS-Transistors P1 auf den L-Pegel eingestellt. Wenn die Schaltung gesperrt ist, muss der Gateknoten des PMOS-Transistors P1 auf den H-Pegel eingestellt sein, um ausgeschaltet zu sein. Da der Ausgangsanschluss Y auf den H-Pegel eingestellt ist, wenn die Schaltung gesperrt ist, wird jedoch der Gateknoten der PMOS- Transistoren P4 und P11 durch den PMOS-Transistor P9 auf den H-Pegel hochgezogen. In anderen Worten, die PMOS-Transistoren P4 und P11 werden schnell ausgeschaltet. Der Gateknoten des PMOS-Transistors P1 wird dadurch von den PMOS-Transistoren P8 und TP1 auf das Potential (VCC - Vf) hochgezogen. Wie oben erwähnt, wird dieses Potential erzeugt, wenn ein Strom durch die parasitäre pn-Flächendiode fließt, die gebildet ist zwischen dem Source und dem Rückgate des PMOS-Transistors P1. Dieser Strom entspricht einem Basisstrom eines parasitären Bipolartransistors, dessen Emitter der Spannungsversorgungsknoten (VCC) ist, dessen Basis das Rückgate NWELL ist, und dessen Kollektor das P-Typ Substrat 11 ist. Das bedeutet, dass ein Emitter-Kollektorstrom dieses Bipolartransistors in das P-Typ Substrat fließt. Es ist möglich, dass der Emitter-Kollektorstrom zu einem Auslösestrom bzw. Zündstrom wird, was zu einem Thyristoreffekt führen kann.
Die Ausgangsschaltung der zweiten Ausführung ist entworfen, um einen solchen Thyristoreffekt zu vermeiden. Sie unterscheidet sich von der Ausgangsschaltung der Fig. 4 in zwei Dingen. Erstens hat sie einen Inverter INV2 zur Invertierung des Ausgangs des Inverters INV1, und eine Signalverzögerungsschaltung, die ein NAND-Gatter NAND1 umfasst, welche den Ausgang des Inverters INV2 und das Freigabesignal /EN empfängt. Zweitens wird der Ausgang der Signalverzögerungsschaltung anstelle des Ausgangs des Inverters INV1 dem Gateknoten des NMOS-Transistors N2 und des PMOS-Transistors P9 und auch dem Gate des PMOS-Transistors P8 zugeführt.
In der in Fig. 6 gezeigten Ausgangsschaltung, wenn das Freigabesignal /EN vom L-Pegel auf den H-Pegel wechselt, wechselt das Ausgangssignal EN des Inverters INV1 vom H-Pegel auf den L-Pegel, wodurch der NMOS-Transistor TN1 ausgeschaltet und der PMOS-Transistor TP1 eingeschaltet wird. Hierbei befindet sich der Ausgang EN' des NAND-Gatters NAND1 immer noch auf dem H-Pegel, die PMOS-Transistoren P4 und P11 sind eingeschaltet, und der PMOS-Transistor P8 ist ausgeschaltet. Dies liegt daran, dass der Inverter INV2 und das NAND-Gatter NAND1 eine Gateverzögerungszeit haben. Die Gateverzögerungszeit ist gleich der Zeit, welche der PMOS- Transistor P4 benötigt, um das Gateknoten-Potential des PMOS- Transistors P1 vom L-Pegel auf den H-Pegel hochzuziehen. Daher fließt kein Strom durch die oben beschriebene parasitäre pn-Flächendiode. Nach Ablauf der Gateverzögerungszeit sind die PMOS-Transistoren P8 und P9 eingeschaltet, und der NMOS-Transistor N2 ist ausgeschaltet.
Umgekehrt, wenn das Freigabesignal /EN vom H-Pegel auf den L- Pegel wechselt, wechselt das Ausgangssignal EN des Inverters INV1 vom L-Pegel auf den H-Pegel. In diesem Fall wird der NMOS-Transistor TN1 eingeschaltet und der PMOS-Transistor TP1 ausgeschaltet. Der Ausgang EN' des NAND-Gatters NAND1 wechselt vom L-Pegel auf den H-Pegel beinahe zum gleichen Zeitpunkt, als das Signal EN vom L-Pegel auf den H-Pegel wechselt, da das Freigabesignal /EN dem NAND-Gatter NAND1 eingegeben wird. Folglich wird der NMOS-Transistor N2 eingeschaltet und die PMOS-Transistoren P8 und P9 ausgeschaltet. Danach werden die PMOS-Transistoren P4 und P11 eingeschaltet. Das NAND-Gatter NAND1, welches die PMOS- Transistoren TP1 und TP2 und NMOS-Transistoren TN1 und TN2 umfasst, wird betriebsfähig und kann das Eingangssignal /IN empfangen.
Fig. 7 ist ein Diagramm, das ausführlich eine Ausgangsschaltung nach der dritten Ausführung dieser Erfindung zeigt. Wie die Schaltung der Fig. 6 (die zweite Ausführung), ist diese Schaltung entworfen, um einen Thyristoreffekt zu verhindern. Die Schaltung gemäß der dritten Ausführung unterscheidet sich von der Schaltung der Fig. 6 darin, dass die Signalverzögerungsschaltung durch zwei Inverter INV2 und INV3 gebildet ist, und nicht durch den Inverter INV2 und das NAND-Gatter NAND1. Der Inverter INV2 invertiert den Ausgang EN des Inverters INV1, und der Inverter INV3 invertiert den Ausgang des Inverters INV2, wodurch das Signal EN' erzeugt wird.
Die in Fig. 7 gezeigte Ausgangsschaltung arbeitet auf die gleiche Weise wie die Ausgangsschaltung der Fig. 6, wenn das Freigabesignal /EN vom L-Pegel auf den H-Pegel wechselt. Wenn das Freigabesignal /EN vom H-Pegel auf den L-Pegel wechselt, wechselt das Signal EN' vom L-Pegel auf den H-Pegel, verzögert bezüglich dem Signal EN durch die Summe der Signalübertragungszeit des Inverters 11712 und jener des Inverters INV3. Das NAND-Gatter, welches die PMOS- Transistoren TP1 und TP2 und NMOS-Transistoren EN1 und TN2 umfasst, wird betriebsfähig und ist in der Lage, das Eingangssignal /IN zu empfangen, nach Ablauf der Gesamtsignalübertragungszeit der zwei Inverter INV2 und INV3.
Bei der ersten, zweiten und dritten Ausführung, welche oben beschrieben wurden, ist der PMOS-Transistor P8 an einem Ende mit dem Drain des PMOS-Transistors P4 verbunden, um das Potential des Rückgates des PMOS-Transistors P1 an sein Gate anzulegen. Statt dessen kann das eine Ende des PMOS- Transistors P8 direkt mit dem Gate des PMOS-Transistors P1 verbunden sein, wie in der in Fig. 8 gezeigten Schaltung (d. h. der vierten Ausführung der vorliegenden Erfindung). In der vierten Ausführung wird der Gateknoten des PMOS- Transistors P8 heruntergezogen auf den L-Pegel, wenn das Freigabesignal /EN vom H-Pegel auf den L-Pegel wechselt, während das Eingangssignal /IN auf dem H-Pegel bleibt. Wenn der PMOS-Transistor P8 jedoch langsam abgeschaltet wird, kann vorübergehend ein Gleichstrom vom Versorgungspotentialknoten zum Erdpotentialknoten über den PMOS-Transistor P8 fließen. Die in diese Ausgangsschaltung eingebaute Signalverzögerungsschaltung wird gebildet durch einen Inverter INV2 und ein NAND-Gatter NAND1. Alternativ kann die Signalverzögerungsschaltung zwei Inverter INV2 und INV3 umfassen, wie in der in Fig. 7 gezeigten Ausgangsschaltung.
Eine Ausgangsschaltung nach der fünften Ausführung der Erfindung wird nun unter Bezugnahme auf Fig. 9 beschrieben.
In der zweiten Ausführung (Fig. 6) ist der PMOS-Transistor P2 ausgeschaltet, wenn das Potential Vy des Ausgangsanschlusses Y größer ist als VCC- Vtp(P2) , und niedriger als VCC, während das Freigabesignal /EN auf dem H-Pegel bleibt, womit die Ausgangsschaltung gesperrt wird. Unter dieser Bedingung wird das Rückgate NWELL des PMOS-Transistors P2 durch die parasitäre pn-Flächendiode auf mindestens (VCC - Vf) hochgezogen. Da die PMOS-Transistoren P8 und TP1 eingeschaltet sind, wird das Gate des PMOS-Transistors P1 auf das Potential von (VCC - Vf) eingestellt. Wenn -Vf niedriger ist als Vtp(P1), ist der PMOS-Transistor P1 eingeschaltet, und ein Strom kann durch den Source-Drain-Pfad des PMOS- Transistors P1 fließen.
Der PMOS-Transistor P6, wenn das Potential Vy des Ausgangsanschlusses Y größer ist als VCC und niedriger als VCC + Vtp(P6) . In diesem Fall wird das Rückgate NWELL des PMOS-Transistors P6 durch die parasitäre pn-Flächendiode auf mindestens (Vy - Vf) hochgezogen. Da die PMOS-Transistoren P8 und TP1 eingeschaltet sind, ist das Gate des PMOS-Transistors P1 auf das Potential von (Vy - Vf) eingestellt. Wenn -Vf niedriger ist als Vtp(P1), ist der PMOS-Transistor P1 eingeschaltet, und ein Strom kann durch den Source-Drain-Pfad des PMOS-Transistors P1 fließen.
Die in Fig. 9 gezeigte Ausgangsschaltung ist entworfen, um den Strom zu minimieren, der durch den PMOS-Transistor P1 fließt, aufgrund des Potentials des Ausgangsanschlusses Y. Die Schaltung unterscheidet sich von der Schaltung der Fig. 6 darin, dass zwei zusätzliche PMOS-Transistoren LP3 und LP7 verwendet werden. Der PMOS-Transistor LP3 hat eine Schwellspannung Vtp(LP3), welche größer oder gleich Vtp(P1) ist. Das heißt, Vtp(P1) ≤ Vtp(PL3). Das Source des PMOS- Transistors LP3 ist verbunden mit dem Versorgungspotentialknoten, und sein Drain, Gate und Rückgate mit dem Rückgate NWELL. Der PMOS-Transistor PL7 hat eine Schwellspannung Vtp(PL7), welche größer oder gleich Vtp(P1) ist. Das heißt, Vtp(P1) ≤ Vtp(PL7). Das Source des PMOS- Transistors PL7 ist mit dem Ausgangsanschluss Y verbunden, und sein Drain und Gate mit dem Drain des PMOS-Transistors P4, und sein Rückgate mit dem Rückgate NWELL.
Wenn das Potential Vy des Ausgangsanschlusses Y größer ist als VCC - Vtp(P2) und niedriger als VCC, d. h. VCC - Vtp(P2) < Vy < VCC, während das Freigabesignal /EN auf dem H-Pegel bleibt, womit die Ausgangsschaltung gesperrt wird, wird das Rückgate NWELL der PMOS-Transistoren P1 und P2 auf (VCC - Vf) hochgezogen. Da Vtp(P1) < Vtp(LP3), kann das Potential V(NWELL) des Rückgates NWELL dazu gebracht werden, die Beziehung zu erfüllen: VCC - Vtp(LP3) ≤ V(NWELL) < VCC. Der Gateknoten des PMOS-Transistors P1 liegt auf dem gleichen Potential wie das Potential V(NWELL), da die PMOS- Transistoren P8 und TP1 eingeschaltet sind. Die Gate-Source- Spannung Vgs(P1) des PMOS-Transistors P1 wird daher gleich Vtp(LP3). Als Ergebnis arbeitet der PMOS-Transistor P1 immer in dem Bereich unterhalb des Schwellwertes, und der durch den PMOS-Transistor P1 fließende Strom wird stark verringert.
Wenn das Potential Vy des Ausgangsanschlusses Y größer ist als VCC und kleiner ist als VCC + Vtp(P6) , d. h. VCC < Vy < VCC + Vtp(P6) während die Ausgangsschaltung gesperrt bleibt, wird das Rückgate NWELL des PMOS-Transistors P6 hochgezogen auf mindestens (Vy - Vf). In diesem Fall gilt Vtp(P1) ≤ Vtp(LP7), und das Potential V(NWELL) des Rückgates NWELL kann dazu gebracht werden, die Beziehung zu erfüllen: Vy - Vtp(LP7) ≤ V(NWELL) < Vy. Das Gate des PMOS- Transistors P1 ist auf dem gleichen Potential wie das Potential V(NWELL), da die PMOS-Transistoren P8 und TP1 eingeschaltet sind. Die Gate-Source-Spannung Vgs(P1) des PMOS-Transistors P1 wird daher gleich Vtp(LP7). Als Ergebnis arbeitet der PMOS-Transistor P1 immer im Bereich unterhalb des Schwellwertes, und der durch den PMOS-Transistor P1 fließende Strom wird stark verringert.
Die PMOS-Transistoren LP3 und LP7 können so gebildet sein, dass sie die gleiche Schwellspannung haben. Wie in Fig. 9 gezeigt, ist der PMOS-Transistor P7 an einem Ende mit dem Drain des PMOS-Transistors P4 verbunden. Statt dessen kann ein Ende des PMOS-Transistors P7 mit dem Rückgate NWELL verbunden sein.
Fig. 10 zeigt eine Ausgangsschaltung nach einer sechsten Ausführung der vorliegenden Erfindung, und Fig. 1 eine Ausgangsschaltung nach einer siebten Ausführung der Erfindung.
In der Ausgangsschaltung der Fig. 9 wird der PMOS-Transistor LP3 verwendet, um das Gateknotenpotential des PMOS- Transistors P1 einzustellen. Der PMOS-Transistor P1 kann an jedem Punkt entlang des Pfads angeordnet werden, der sich erstreckt zwischen dem Gate und Rückgate des PMOS-Transistors LP3. Somit sind in der in Fig. 10 gezeigten Ausgangsschaltung (d. h. der sechsten Ausführung) das Drain, Gate und Rückgate des PMOS-Transistors LP3 mit dem Drain des PMOS-Transistors P4 verbunden. Andererseits, in der in Fig. 11 gezeigten Ausgangsschaltung (d. h. der siebten Ausführung) sind das Drain und Rückgate des PMOS-Transistors LP3 direkt mit dem Rückgate des PMOS-Transistors P4 verbunden, und das Gate des PMOS-Transistors LP3 ist mit dem Gate des PMOS-Transistors P1 verbunden.
PMOS-Transistoren, die identisch sind mit den PMOS- Transistoren LP3 und LP7, welche beide in den sechsten und siebten Ausführungen (Fig. 10 und 11) verwendet wurden, können eingebaut werden in die Ausgangsschaltungen der Fig. 7 und 8, welches die dritten und vierten Ausführungen der Erfindung sind.
Wenn das Potential Vy des Ausgangsanschlusses Y größer oder kleiner als VCC ist, muss der durch den PMOS-Transistor P1 fließende Strom minimiert werden. Das bedeutet, dass es notwendig ist, den Bereich zu verkleinern, innerhalb von welchem das Potential Vy das oben beschriebene Phänomen bewirkt. In anderen Worten, es kann ein Strom durch den PMOS- Transistor P1 fließen, wenn VCC - Vtp(P2) < Vy < VCC, oder wenn VCC < Vy < VCC + Vtp(P6) . Um den Bereich für Vy zu verkleinern, müssen nur die Schwellspannungen Vtp der PMOS- Transistoren P2 und P6 erhöht werden, so dass Vtp(P1) < Vtp(P2) und Vtp(P1) < Vtp(P6), welche Beziehung ähnlich ist zu jener, welche die PMOS-Transistoren LP3 und LP7 mit dem PMOS-Transistor P1 haben.
Fig. 12 zeigt eine Ausgangsschaltung nach einer achten Ausführung der vorliegenden Erfindung.
Wie in Fig. 12 veranschaulicht, hat die Ausgangsschaltung zwei PMOS-Transistoren LP12 und P12 anstelle des PMOS- Transistors LP7, der in die Ausgangsschaltung der Fig. 9 (d. h. der fünften Ausführung) eingebaut ist. Das Source des PMOS-Transistors LP12 ist verbunden mit einem Ausgangsanschluss Y, und sein Gate und Drain ist mit dem Source des PMOS-Transistors P12 verbunden. Das Drain des PMOS-Transistors P12 ist mit dem Gate des PMOS-Transistors P1 verbunden, und sein Gate ist angeschlossen, um das oben erwähnte Signal EN zu empfangen.
Während die Schaltung gesperrt ist, weil das Freigabesignal /EN sich auf dem H-Pegel befindet, bleibt der PMOS-Transistor P12 eingeschaltet, wodurch das Potential des Ausgangsanschlusses Y angelegt wird an das Gate des PMOS- Transistors P1 über den PMOS-Transistor LP12. Die PMOS- Transistoren LP12 und P12 können in ihrer Position vertauscht sein. Auch in diesem Fall erzielt die Ausgangsschaltung den gleichen Vorteil.
Fig. 13 zeigt eine Ausgangsschaltung nach einer neunten Ausführung der vorliegenden Erfindung.
Wie aus Fig. 13 hervorgeht, unterscheidet sich diese Schaltung von der Ausgangsschaltung der Fig. 9 (d. h. der fünften Ausführung) darin, dass ein zusätzlicher PMOS- Transistor PS vorgesehen ist. Der Source-Drain-Pfad des PMOS- Transistors PS ist angeschlossen zwischen einem Ausgangsanschluss Y und dem Gate des PMOS-Transistors P1. Das Gate des PMOS-Transistors PS ist verbunden mit dem Versorgungspotentialknoten.
Während die Ausgangsschaltung gesperrt ist, weil das Freigabesignal /EN sich auf dem H-Pegel befindet, wird das Rückgate NWELL hochgezogen auf das Potential Vy des Ausgangsanschlusses Y, wenn das Potential Vy größer ist als das Spannungsversorgungspotential VCC. Der PMOS-Transistor PS arbeitet im Wesentlichen auf die gleiche Weise wie der PMOS- Transistor P6, soweit es einen Gleichstrom betrifft. Der PMOS-Transistor P6 arbeitet etwas anders, wenn das Potential Vy sich ändert. Genauer gesagt, wenn das Potential Vy größer wird als das Versorgungspotential VCC, folgt das Rückgate- Potential des PMOS-Transistors P6 schnell dem Potential Vy, da das Rückgate des Transistors P6 direkt verbunden ist mit dem Rückgate des PMOS-Transistors P1. Dies hilft dabei, den Basisstrom und Emitter-Kollektorstrom des PNP- Bipolartransistors zu verringern, welcher ein in dem PMOS- Transistor P1 gebildeter parasitärer Transistor ist, und hilft auch den Strom zu verringern, der in das P-Typ Substrat fließt. Ein Thyristoreffekt wird effektiv verhindert. Das Rückgate-Potential wird angelegt an das Gate des PMOS- Transistors P1, über den PMOS-Transistor P8. Das Rückgate- Potential kann dem Potential Vy nicht ausreichend schnell folgen, aufgrund seiner Widerstandskomponente. In der Schaltung der Fig. 13 ist der PMOS-Transistor PS direkt verbunden mit dem Gate des PMOS-Transistors P1, wodurch das Rückgate-Potential dem Potential Vy schneller folgt, als es möglich ist, wenn nur der PMOS-Transistor P6 verwendet wird.
Fig. 14 zeigt eine Ausgangsschaltung nach einer zehnten Ausführung der vorliegenden Erfindung. Diese Schaltung ist dadurch gekennzeichnet, dass der PMOS-Transistor PS mit dem Drain des PMOS-Transistors P4 verbunden ist, was dazu führt, dass das Rückgate-Potential dem Potential Vy schneller folgt, als es möglich ist, wenn man nur einen PMOS-Transistor verwendet, d. h. den PMOS-Transistor P6.
In der Ausgangsschaltung der Fig. 13 (d. h. der neunten Ausführung), da der PMOS-Transistor PS mit dem Gate des PMOS- Transistors P1 verbunden ist, schafft die P-Typ Diffusionsschicht für das Source oder Drain des PMOS- Transistors PS eine parasitäre Kapazität des Gateknotens des PMOS-Transistors P1. Dies verlängert unweigerlich die zum Aufladen des Gateknotens des PMOS-Transistors P1, welcher vollen Hub haben muss, erforderlich Zeit, wodurch schließlich die Schaltgeschwindigkeit des PMOS-Transistors P1 verringert wird. Im Gegensatz dazu, in der in Fig. 14 veranschaulichten Ausgangsschaltung, ist der PMOS-Transistor PS mit dem Drain des PMOS-Transistors P4 verbunden. Der Gateknoten des PMOS- Transistors P1 hat daher keinen vollen Hub, womit die Schaltgeschwindigkeit des PMOS-Transistors P1 nicht verringert wird.
Sowohl in der neunten als auch der zehnten Ausführung (Fig. 13 und 14) sind die PMOS-Transistoren PS und P6, welche auf beinahe die gleiche Weise arbeiten, soweit Gleichstrom betroffen ist, zu dem Zweck eingebaut, das Rückgate-Potential dem Potential Vy schneller folgen zu lassen als in dem Fall, in welchem nur der PMOS-Transistor P6 verwendet wird.
Fig. 15 zeigt eine Ausgangsschaltung nach einer elften Ausführung dieser Erfindung. Diese Ausgangsschaltung unterscheidet sich von der Ausgangsschaltung der Fig. 8 (d. h. der vierten Ausführung) darin, dass zwei Ausgangssignale /IN1 und /IN2 hier zugeführt werden, wohingegen ein NAND- Logikprodukt oder NOR-Logikprodukt des Freigabesignals /EN und des Eingangssignals EN die PMOS-Transistoren P1 und P2 des Ausgangsabschnitts steuert.
In der elften Ausführung ist das Source des PMOS-Transistors P4 nicht direkt mit dem Versorgungspotentialknoten verbunden. Zwischen dem Source dieses Transistors P4 und dem Versorgungspotentialknoten sind Source-Drain-Pfade von zwei NMOS-Transistoren TP3 und TP4 geschaltet. Das Gate des NMOS- Transistors TP4 empfängt ein Signal EN, welches der Ausgang des Inverters INV1 ist. Das Gate des NMOS-Transistors TP3 empfängt das Eingangssignal /IN2. Das Gate des PMOS- Transistors P2 empfängt das Eingangssignal /IN1. Die NMOS- Transistoren TN1 und TN2 bilden eine Reihenschaltung, welche parallel geschaltet ist zu einer Reihenschaltung, welche zwei NMOS-Transistoren TN3 und TN4 umfasst, deren Source-Drain- Pfade in Reihe geschaltet sind. Die Signale /IN2 und EN werden dem Gate der NMOS-Transistoren TN1 und TN2 jeweils zugeführt. Die Signale /IN1 und EN werden den NMOS- Transistoren TN3 und TN4 jeweils zugeführt. Ein NOR-Gatter NOR2 mit drei Eingängen wird anstelle des NOR-Gatters NOR1 mit zwei Eingängen verwendet, das in den Schaltungen der Fig. 6 bis 14 verwendet wurde, zum Ansteuern des Gates des NMOS-Transistors N1. Das NOR-Gatter NOR2 empfängt die Signale /EN, /IN1 und /IN2.
Wie die in den Fig. 13 und 14 gezeigten Ausgangsschaltungen, hat die Ausgangsschaltung der Fig. 15 einen PMOS-Transistor PS. Die Schaltung unterscheidet sich von der Schaltung der Fig. 8 nur darin, dass zwei Signale anstelle von einem Signal eingegeben werden, Sie arbeitet im Grunde auf die gleiche Weise. Die ersten bis zehnten Ausführungen (Fig. 4 und Fig. 6 bis 14) können modifiziert werden, um eine ähnliche Struktur zu haben wie die in Fig. 15 veranschaulichte elfte Ausführung. Das NOR-Gatter NOR2 mit drei Eingängen kann ersetzt werden durch ein NOR-Gatter, welches vier oder mehr Eingangsanschlüsse hat. Ferner können die NMOS-Transistoren TN1 und TN2 oder die NMOS-Transistoren TN3 und TN4 miteinander vertauscht werden. Darüber hinaus kann der Reihenschaltungsknoten der NMOS-Transistoren TN1 und TN2 verbunden werden mit dem Reihenschaltungsknoten der NMOS- Transistoren TN3 und TN4.
Fig. 16 veranschaulicht eine Ausgangsschaltung, welche nicht zur vorliegenden Erfindung gehört. Die Komponenten dieser Schaltung, welche ähnlich oder identisch sind, wie jene irgendeiner oben beschriebenen Ausführung, tragen in Fig. 16 die gleichen Bezugszeichen und werden nicht erneut ausführlich beschrieben.
In der Ausgangsschaltung der Fig. 16 ist der Source-Drain- Pfad eines PMOS-Transistors P8 zwischen das Gate und Rückgate des PMOS-Transistors P1 geschaltet. Der Ausgang eines NAND- Gatters NAND2, das PMOS-Transistoren TP1 und TP2 sowie NMOS- Transistoren TN1 und TN2 umfasst, ist nicht direkt verbunden mit dem Gate des PMOS-Transistors P1, sondern damit verbunden über eine schaltende Anordnung, welche einen NMOS-Transistor N3 und PMOS-Transistoren P15 und P16 umfasst. Die Source- Drain-Pfade der MOS-Transistoren, welche die Schaltanordnung bilden, sind parallel geschaltet zwischen dem Ausgangsknoten des NAND-Gatters NAND2 und des Gateknotens des PMOS- Transistors P1. Das Ausgangssignal EN' eines NAND-Gatters NAND1 wird dem Gate des NMOS-Transistors N3 zugeführt. Das Potential des Drainknotens eines PMOS-Transistors P9 und eines NMOS-Transistors N2 wird angelegt an das Gate eines PMOS-Transistors P15. Das Potential des Ausgangsanschlusses Y wird angelegt an das Gate des PMOS-Transistors P16.
zu haben wie die in Fig. 15 veranschaulichte elfte Ausführung. Das NOR-Gatter NOR2 mit drei Eingängen kann ersetzt werden durch ein NOR-Gatter, welches vier oder mehr Eingangsanschlüsse hat. Ferner können die NMOS-Transistoren TN1 und TN2 oder die NMOS-Transistoren TN3 und TN4 miteinander vertauscht werden. Darüber hinaus kann der Reihenschaltungsknoten der NMOS-Transistoren TN1 und TN2 verbunden werden mit dem Reihenschaltungsknoten der NMOS- Transistoren TN3 und TN4.
Fig. 16 veranschaulicht eine Ausgangsschaltung, welche nicht zur vorliegenden Erfindung gehört. Die Komponenten dieser Schaltung, welche ähnlich oder identisch sind, wie jene irgendeiner oben beschriebenen Ausführung, tragen in Fig. 16 die gleichen Bezugszeichen und werden nicht erneut ausführlich beschrieben.
In der Ausgangsschaltung der Fig. 16 ist der Source-Drain- Pfad eines PMOS-Transistors P8 zwischen das Gate und Rückgate des PMOS-Transistors P1 geschaltet. Der Ausgang eines NAND- Gatters NAND2, das PMOS-Transistoren TP1 und TP2 sowie NMOS- Transistoren TN1 und TN2 umfasst, ist nicht direkt verbunden mit dem Gate des PMOS-Transistors P1, sondern damit verbunden über eine schaltende Anordnung, welche einen NMOS-Transistor N3 und PMOS-Transistoren P15 und P16 umfasst. Die Source- Drain-Pfade der MOS-Transistoren, welche die Schaltanordnung bilden, sind parallel geschaltet zwischen dem Ausgangsknoten des NAND-Gatters NAND2 und des Gateknotens des PMOS- Transistors P1. Das Ausgangssignal EN' eines NAND-Gatters NAND1 wird dem Gate des NMOS-Transistors N3 zugeführt. Das Potential des Drainknotens eines PMOS-Transistors P9 und eines NMOS-Transistors N2 wird angelegt an das Gate eines PMOS-Transistors P15. Das Potential des Ausgangsanschlusses Y wird angelegt an das Gate des PMOS-Transistors P16.
In der Schaltanordnung wird der in die Schaltanordnung eingebaute PMOS-Transistor N3 ein- oder ausgeschaltet, abhängig von dem Pegel eines Freigabesignals /EN, und den PMOS-Transistoren - wie aus Fig. 16 verständlich wird. Andererseits werden die PMOS-Transistoren P15 und P16 ein- oder ausgeschaltet durch das Freigabesignal /EN und das Potential des Ausgangsanschlusses Y.
Verschiedene Ausgangsschaltungen werden unter Bezugnahme auf Fig. 17 bis 37 beschrieben. Unter Bezugnahme auf diese Schaltungen wird erklärt, wie ein höheres Potential als das Versorgungspotential an den Ausgangsanschluss angelegt wird, wenn die Schaltungen gesperrt sind. Man beachte, dass einige dieser Schaltungen identisch sind mit einigen der ersten bis elften Ausführungen, während die verbleibenden Schaltungen Modifikationen sind, welche jeweils eine Kombination von zwei oder mehr der ersten bis elften Ausführungen sind.
Die in Fig. 17 gezeigte Ausgangsschaltung ist in ihrer Struktur identisch mit der ersten Ausführung (Fig. 4), aber anders dargestellt. Die Komponenten, welche ähnlich oder identisch sind mit den in Fig. 4 gezeigten, werden durch die gleichen Bezugsziffern bezeichnet.
Wie in Fig. 17 gezeigt, umfasst diese Ausgangsschaltung eine Steuerschaltung 21 und eine Vor-Ansteuerschaltung 22. Die Steuerschaltung 21 umfasst eine Kombination des Inverters INV1, des PMOS-Transistors P9 und des NMOS-Transistors N2, welche alle in Fig. 4 gezeigt sind. Die Vor-Ansteuerschaltung 22 entspricht einer Kombination der PMOS-Transistoren TP1 und TP2, welche beide in Fig. 4 veranschaulicht sind.
Die Ausgangsschaltung umfasst ferner einen NMOS-Transistor TN1. Wie in Fig. 17 gezeigt, sieht das Source des NMOS- Transistors TN1 so aus, als sei es direkt mit dem Erdpotentialknoten verbunden. Tatsächlich ist es mit dem Knoten über einen NMOS-Transistor TN2 (nicht abgebildet) verbunden. Durch den NMOS-Transistor TN2 wird das Erdpotential angelegt an den Sourceknoten des NMOS- Transistors TN1.
Die in Fig. 18 gezeigte Ausgangsschaltung ist in ihrer Struktur identisch mit der elften Ausführung (Fig. 15). Die Komponenten, welche ähnlich oder identisch sind mit jenen, die in Fig. 15 gezeigt sind, werden durch die gleichen Bezugsziffern bezeichnet.
Wie in Fig. 18 gezeigt, umfasst diese Schaltung eine Steuerschaltung 21, eine Vor-Ansteuerschaltung 22 und zwei Schaltungen 23 und 24. Die Schaltung 21 umfasst eine Kombination der Inverter INV1 und INV2 des NAND-Gatters NAND1 und der MOS-Transistoren P9 und N2, welche alle in Fig. 15 gezeigt sind. Die Vor-Ansteuerschaltung 22 entspricht einer Kombination der PMOS-Transistoren TP1 und TP2 und der NMOS- Transistoren TN1 und TN2, welche alle in Fig. 15 gezeigt sind. Die Schaltung 23 entspricht einer Kombination der PMOS- Transistoren TP3 und TP4, welche beide in Fig. 15 veranschaulicht sind. Die Schaltung 24 ist z. B. angeschlossen zwischen dem Erdpotentialknoten und einem NMOS-Transistor TN2 oder TN4 (in Fig. 15 nicht abgebildet).
Die in Fig. 19 gezeigte Ausgangsschaltung ist eine Modifikation der ersten Ausführung (Fig. 4). Diese Schaltung ist identisch mit der Schaltung der Fig. 17, außer dass sie keine Komponente hat, welche dem PMOS-Transistor P11 äquivalent ist. In dieser Schaltung werden Vorspannungen bereitgestellt durch eine parasitäre pn-Flächendiode, welche gebildet ist zwischen dem Rückgate und dem Versorgungspotential VCC, und durch eine parasitäre pn- Flächendiode, welche gebildet ist zwischen dem Rückgate und dem Ausgangsanschluss Y.
Die in Fig. 20 gezeigte Ausgangsschaltung ist eine Modifikation der fünften Ausführung (Fig. 9). Die Ausgangsschaltung ist identisch mit der Schaltung der Fig. 17, außer dass sie einen zusätzlich PMOS-Transistor LP3 hat.
Die in Fig. 21 veranschaulichte Ausgangsschaltung ist eine Modifikation der siebten Ausführung (Fig. 11). Sie unterscheidet sich von der Schaltung der Fig. 20 in der Verbindung des Gates des PMOS-Transistors LP3.
Die Ausgangsschaltung der Fig. 22 ist eine Modifikation der neunten Ausführung (Fig. 13). Wie die Schaltung der Fig. 21, unterscheidet sie sich von der Schaltung der Fig. 20 in der Verbindung des Gates des PMOS-Transistors LP3.
Die in Fig. 23 veranschaulichte Ausgangsschaltung ist eine Modifikation der achten Ausführung (Fig. 14). Sie ist identisch mit der Ausgangsschaltung der Fig. 17, außer dass sie zusätzliche PMOS-Transistoren LP12 und P12 hat. Der PMOS- Transistor P12 kann derjenige sein, der eingebaut ist in die Vor-Ansteuerschaltung 22, wie in der neunten Ausführung (Fig. 13).
Die in Fig. 24 gezeigte Ausgangsschaltung ist eine weitere Modifikation der ersten Ausführung (Fig. 4). Sie unterscheidet sich von der Schaltung der Fig. 17 darin, dass in ihr ein zusätzlicher PMOS-Transistor P6 eingebaut ist.
Die in Fig. 25 gezeigte Ausgangsschaltung ist eine weitere Modifikation der elften Ausführung (Fig. 15). In dieser Ausgangsschaltung steuern zwei Eingangssignale den Ausgangsabschnitt, wie bei der modifizierten Ausgangsschaltung der Fig. 18. Wie aus Fig. 25 hervorgeht, umfasst die Schaltung eine Steuerschaltung 21, eine Vor- Ansteuerschaltung 22 und zwei Schaltungen 23 und 24. Die Steuerschaltung 21 ist eine Kombination der Inverter INV1 und INV2, des NAND-Gatters NAND1, des PMOS-Transistors P9 und des NMOS-Transistors N2, welche alle in Fig. 15 veranschaulicht sind. Die Vor-Ansteuerschaltung 22 ist eine Kombination der PMOS-Transistoren TP1 und TP2 und der NMOS-Transistoren TN3 und TN4, welche alle in Fig. 15 abgebildet sind. Die Schaltung 23 ist eine Kombination der PMOS-Transistoren TP3 und TP4, welche beide in Fig. 15 gezeigt sind. Die Schaltung 24 ist angeschlossen zwischen z. B. dem Erdpotentialknoten und einem NMOS-Transistor TN2 oder TN4 (in Fig. 15 nicht abgebildet).
Die Ausgangsschaltung der Fig. 26 ist eine weitere Modifikation der ersten Ausführung (Fig. 4). Sie unterscheidet sich von der Schaltung der Fig. 19 darin, dass sie einen zusätzlichen PMOS-Transistor P6 hat.
Die in Fig. 27 gezeigte Ausgangsschaltung ist eine weitere Modifikation der fünften Ausführung (Fig. 9). Sie unterscheidet sich von der Schaltung der Fig. 24 darin, dass sie einen zusätzlichen PMOS-Transistor LP3 hat.
Die Ausgangsschaltung der Fig. 28 ist eine weitere Modifikation der siebten Ausführung (Fig. 11). Sie unterscheidet sich von der Schaltung der Fig. 24 in der Verbindung des Gates des PMOS-Transistors LP3.
Die in Fig. 29 gezeigte Ausgangsschaltung ist eine weitere Modifikation der neunten Ausführung (Fig. 13). Sie unterscheidet sich von der Schaltung der Fig. 24 in der Verbindung des Gates des PMOS-Transistors LP3.
Die Ausgangsschaltung der Fig. 30 ist eine weitere Modifikation der achten Ausführung (Fig. 12). Diese Schaltung ist identisch mit der Ausgangsschaltung der Fig. 28, außer dass sie zusätzliche PMOS-Transistoren LP12 und P12 hat.
Die in Fig. 31 gezeigte Ausgangsschaltung ist eine weitere Modifikation der neunten Ausführung (Fig. 13). Die Ausgangsschaltung ist identisch mit der Schaltung der Fig. 17, außer dass sie einen zusätzlichen PMOS-Transistor PS hat. Das Ende des PMOS-Transistors PS, welches verbunden ist mit dem Gate, z. B. des Gates des PMOS-Transistors P1, kann mit der Leitung verbunden sein, die das Gate des PMOS- Transistors P1 und das Drain des PMOS-Transistors P4 verbindet, wie in Fig. 14 veranschaulicht. Wenn dies der Fall ist, kann der PMOS-Transistor PS als Komponente der Vor- Ansteuerschaltung 22 verwendet werden.
Die in Fig. 32 gezeigte Ausgangsschaltung ist eine weitere Modifikation der elften Ausführung (Fig. 15). Sie hat die gleiche Struktur wie die Ausgangsschaltung der Fig. 18, hat aber einen zusätzlichen PMOS-Transistor PS. Wie die Schaltung der Fig. 18, empfängt sie zwei Eingangssignale, welche den Ausgangsabschnitt steuern. Die Komponenten, welche identisch sind mit den in Fig. 18 gezeigten, werden durch die gleichen Bezugsziffern bezeichnet. Wie bei der Schaltung der Fig. 18, ist die Steuerschaltung 21 eine Kombination der Inverter INV1 und INV2, des NAND-Gatters NAND1, des PMOS-Transistors P9 und des NMOS-Transistors N2; die Vor-Ansteuerschaltung 22 ist eine Kombination der PMOS-Transistoren TP1 und TP2 und der NMOS-Transistoren TP3 und TP4; die Schaltung 23 ist eine Kombination der PMOS-Transistoren TP3 und TN4; und die Schaltung 24 wird bereitgestellt zwischen dem NMOS-Transistor TN2 oder TN4 und dem Versorgungspotentialknoten.
Die in Fig. 33 veranschaulichte Ausgangsschaltung ist eine weitere Modifikation der ersten Ausführung (Fig. 4). Die Schaltung unterscheidet sich von der Ausgangsschaltung der Fig. 19 nur darin, dass sie einen zusätzlichen PMOS- Transistor PS hat.
Die Ausgangsschaltung der Fig. 34 ist eine Modifikation der in Fig. 33 gezeigten Schaltung. Sie unterscheidet sich von der Ausgangsschaltung der Fig. 33 nur darin, dass sie zwei zusätzliche PMOS-Transistoren P11 und LP3 hat.
Die in Fig. 35 gezeigte Ausgangsschaltung ist eine Modifikation der in Fig. 34 gezeigten Ausgangsschaltung. In der Schaltung ist das Gate des PMOS-Transistors LP3 auf eine andere Art und Weise angeschlossen.
Die Ausgangsschaltung der Fig. 36 ist eine Modifikation der in Fig. 34 gezeigten Schaltung. Sie unterscheidet sich nur darin, dass der PMOS-Transistor LP3 an einer anderen Position vorgesehen ist.
Die Ausgangsschaltung, welche in Fig. 37 gezeigt ist, ist eine Modifikation der in Fig. 30 gezeigten Ausgangsschaltung. Sie unterscheidet sich darin, dass ein PMOS-Transistor PS anstelle des PMOS-Transistors P6 verwendet wird.
Verschiedene Ausgangsschaltungen werden unter Bezugnahme auf die Fig. 38 bis 52 beschrieben. Unter Bezugnahme auf diese Schaltungen wird erklärt, wie ein höheres Potential als das Versorgungspotential an den Ausgangsanschluss angelegt wird, wenn die Schaltungen gesperrt sind. Man beachte, dass einige dieser Schaltungen identisch sind mit einigen der ersten bis elften Ausführungen, während die verbleibenden Schaltungen Modifikationen sind, welche jeweils eine Kombination von zwei oder mehr der ersten bis elften Ausführungen sind.
Die in Fig. 38 gezeigte Ausgangsschaltung ist in ihrer Struktur identisch mit der vierten Ausführung (Fig. 8), obwohl sie anders dargestellt ist. Sie umfasst vier Schalter SW1, SW2, SW3 und SW4, welche jeweils die PMOS-Transistoren P4, P8 und P11 und der NMOS-Transistor TN1 sind. Der Schalter SW3 ist an einem Ende direkt mit dem Versorgungspotentialknoten verbunden.
Die Ausgangsschaltung der Fig. 39 ist eine Modifikation der in Fig. 38 gezeigten Schaltung. Die Schaltung ist dadurch gekennzeichnet, dass der Schalter SW3 an einem Ende mit dem Sourceknoten des PMOS-Transistors P1 verbunden ist, welcher in Fig. 8 gezeigt ist. Das Source des ebenfalls in Fig. 8 gezeigten PMOS-Transistors P11 ist auf das gleiche Potential eingestellt wie das Source des PMOS-Transistors P1, und ist daher in Fig. 39 nicht dargestellt.
Die in Fig. 40 veranschaulichte Ausgangsschaltung ist eine Modifikation der vierten Ausführung (Fig. 8). In den Schaltungen der Fig. 38 und 39 sind die Schalter SW1 und SW4 an einem Ende mit Konstantpotential-Knoten verbunden. Die Ausgangsschaltung der Fig. 40 unterscheidet sich darin, dass die Schalter SW1 und SW4 an einem Ende mit dem Versorgungspotentialknoten bzw. dem Erdpotentialknoten verbunden sind.
Die in Fig. 41 gezeigte Ausgangsschaltung ist eine Kombination der vierten und elften Ausführungen (Fig. 8 und Fig. 15). Die Schaltung hat Schaltungen 23 und 24. Die Schaltung 23 ist vorgesehen zwischen dem Schalter SW1 und dem Versorgungspotentialknoten, und die Schaltung 24 zwischen dem Schalter SW4 und dem Erdpotentialknoten.
Die Ausgangsschaltung der Fig. 42 ist eine Modifikation der in Fig. 38 gezeigten Ausgangsschaltung. Sie unterscheidet sich von der Schaltung der Fig. 38 nur darin, dass keine Komponente vorgesehen ist, welche dem Schalter SW3 entspricht. Die Schaltung hat einen PMOS-Transistor P11 (nicht abgebildet), der dazu dient, den Vorteil der vorliegenden Erfindung zu erzielen, nur wenn er angesteuert wird durch die Vorspannung, welche durch eine parasitäre pn- Flächendiode erzeugt wird. Der PMOS-Transistor P11 wird verwendet, um das Rückgate des PMOS-Transistors P1 zuverlässig hochzuziehen auf das Versorgungspotential VCC.
Die in Fig. 43 gezeigte Ausgangsschaltung ist eine weitere Modifikation der in Fig. 38 gezeigten Ausgangsschaltung. Die Schaltung der Fig. 43 unterscheidet sich von jener der Fig. 38 darin, dass der Schalter SW2 an einem Ende nicht direkt mit dem Gate des PMOS-Transistors P1 verbunden ist, sondern indirekt damit verbunden ist, durch die Vor- Ansteuerschaltung 22.
Die Ausgangsschaltung der Fig. 44 ist eine weitere Modifikation der in Fig. 38 gezeigten Schaltung. Sie unterscheidet sich von der Schaltung der Fig. 38 darin, dass das Gate des PMOS-Transistors LP3 mit einem Ende des Schalters SW3 verbunden ist.
Die Ausgangsschaltung in Fig. 45 ist eine weitere Modifikation der in Fig. 38 veranschaulichten Schaltung. Sie unterscheidet sich von der Schaltung der Fig. 38 darin, dass sie einen PMOS-Transistor LP3 hat, dessen Gate mit dem Gate des PMOS-Transistors P1 verbunden ist.
Die Ausgangsschaltung der Fig. 46 ist eine Modifikation der achten Ausführung (Fig. 12). Sie unterscheidet sich von der Schaltung der Fig. 38 darin, dass sie einen zusätzlichen PMOS-Transistor LP12 umfasst, und einen zusätzlichen Schalter SW5. Der Schalter SW5 ist mit dem PMOS-Transistor P12 äquivalent. Der Schalter SW5 kann an einem Ende mit dem Rückgate des PMOS-Transistors P1 verbunden sein. Ferner kann der Schalter SW5 verwendet werden als eine Komponente der Vor-Ansteuerschaltung 22.
Die Fig. 47 bis 52 veranschaulichen Ausgangsschaltungen, welche nicht zur Erfindung gehören, in welchen ein Schalter SW6 vorgesehen ist zwischen der Vor-Ansteuerschaltung 22 und dem Gate des PMOS-Transistors P1.
In der Ausgangsschaltung der Fig. 47 sind die Schalter SW2 und SW3 jeweils die PMOS-Transistoren P8 und P11. Ein Ende des Schalters SW3 ist direkt verbunden mit dem Versorgungspotentialknoten.
Die in Fig. 48 gezeigte Ausgangsschaltung ist eine Modifikation der in Fig. 47 gezeigten Ausgangsschaltung. Sie ist dadurch gekennzeichnet, dass ein Ende des Schalters SW3 mit dem Sourceknoten des PMOS-Transistors P1 verbunden ist.
Die Ausgangsschaltung der Fig. 49 ist eine weitere Modifikation der in Fig. 47 gezeigten Schaltung. Sie hat keine Komponente, welche dem Schalter SW3 äquivalent ist, der in der Schaltung der Fig. 47 eingebaut ist.
Die Ausgangsschaltung der Fig. 50 ist eine weitere Modifikation der in Fig. 47 gezeigten Schaltung. Sie ist dadurch gekennzeichnet, dass ein zusätzlicher PMOS-Transistor LP3 vorgesehen ist. Das Gate des PMOS-Transistors LP3 ist mit dem Rückgate des PMOS-Transistors P1 verbunden.
Die in Fig. 51 veranschaulichte Ausgangsschaltung ist eine Modifikation der in Fig. 50 veranschaulichten Ausgangsschaltung. Sie unterscheidet sich von der Schaltung der Fig. 50 darin, dass das Gate des PMOS-Transistors LP3 mit jenem des PMOS-Transistors P1 verbunden ist.
Die Ausgangsschaltung der Fig. 52 ist eine Modifikation der in Fig. 49 gezeigten Ausgangsschaltung. Die Schaltung der Fig. 52 ist dadurch gekennzeichnet, dass sie zusätzliche PMOS-Transistoren LP12 und P12 hat.
In den Ausgangsschaltungen, welche in den Fig. 38 bis 52 abgebildet sind, kann der PMOS-Transistor P1 ersetzt werden durch einen N-Kanal MOS-Transistor.
Fig. 53 ist ein Schaltbild, welches einen Hauptteil der Ausgangsschaltungen nach der Erfindung zeigt. Wie in Fig. 53 gezeigt, sind das Rückgate und das Source des PMOS- Transistors 31 nicht miteinander verbunden. Vielmehr sind sie hinsichtlich des Potentials isoliert. Das Rückgate und das Gate des Transistors 31 sind über einen Schalter 32 verbunden. Somit verbleiben sie auf dem gleichen Potential, solange der Schalter 32 geschlossen ist. Das Rückgate des PMOS-Transistors 31 ist eingestellt auf ein Potential von (Vs - Vf), wobei Vs das Sourcepotential und Vf das Eigenpotential der parasitären pn-Flächendiode ist, die vorgesehen ist zwischen dem Rückgate und dem Source. Das Gate des PMOS-Transistors 31 ist ebenfalls auf dieses Potential eingestellt, während der Schalter 32 geschlossen bleibt. Wenn der PMOS-Transistor 31 eine Schwellspannung Vtp(31) hat, welche niedriger ist als -Vf, d. h. -Vf > Vtp(31), ist er ausgeschaltet. In diesem Fall fließt kein Strom durch den Source-Drain-Pfad des PMOS-Transistors 31.
In der Schaltung der Fig. 53 ist der Schalter 32 geschlossen, wodurch es dem PMOS-Transistor 31 möglich ist, ein Potential zu erzeugen, das verwendet wird, um den PMOS-Transistor auszuschalten. Stattdessen kann das Potential von (Vs - Vf) außerhalb des PMOS-Transistors 31 erzeugt werden, und kann angelegt werden an das Rückgate des PMOS-Transistors 31 über den Schalter 32. Fig. 54 zeigt eine Schaltung, welche diese technische Idee ausführt.
Wie in Fig. 54 gezeigt, sind das Rückgate und das Source des PMOS-Transistors 31 hinsichtlich des Potentials isoliert, wie in der Schaltung der Fig. 53. Eine Potentialerzeugungsschaltung 33 ist vorgesehen. Die Schaltung 33 erzeugt ein Potential, welches dem Potential (Vs - Vf) äquivalent ist, das am Rückgate des PMOS-Transistors 31 erzeugt wird. Das Potential wird angelegt an das Gate des PMOS-Transistors 31, über den Schalter 32.
Wie in Fig. 55 gezeigt, umfasst die Schaltung 33 eine pn- Flächendiode, die aus einer N-Typ Wanne (NWELL) 13 und einer P-Typ Diffusionsschicht 14 besteht. Die N-Typ Wanne 13 ist gebildet in einem P-Typ Substrat 11 und beabstandet von der N-Typ Wanne (NWELL) 12, die im Substrat 11 gebildet ist. Wie in Fig. 56 gezeigt, bilden die N-Typ Wanne 13 und die P-Typ Diffusionsschicht 14 eine pn-Flächendiode, und ein Potential, das niedriger ist als das Sourcepotential des Transistors 31 um das oben erwähnte Eigenpotential, wird angelegt an das Gate des PMOS-Transistors 31, über den Schalter 32.
Die pn-Flächendiode kann gebildet werden durch Verwendung einer P-Typ Diffusionsschicht, welche als Source oder Drain eines anderen PMOS-Transistors als dem PMOS-Transistor 31 dient.
Wie beschrieben worden ist, kann die vorliegende Erfindung eine Ausgangsschaltung schaffen, welche ein Ausgangssignal erzeugen kann, das in der Lage ist, den vollen Hub zu haben, und welche verhindert, dass ein Strom fließt zwischen ihrer Versorgungspotential-Quelle und der Versorgungspotential- Quelle irgendeiner anderen Ausgangsschaltung, welche ein Versorgungspotential eines anderen Werts empfängt.

Claims

1. Ausgangsschaltung, welche in der Lage ist, einen Ausgangsanschluss (Y) in einem Ansteuermodus anzusteuern und den Ausgangsanschluss in einem Hochimpedanzmodus in einen Zustand hoher Impedanz zu versetzen, umfassend:

erste und zweite Hochpotentialknoten, an welche jeweils erste und zweite hohe Potentiale angelegt werden sollen;

einen ersten Niedrigpotentialknoten, an welchen ein erstes niedriges Potential angelegt werden soll;

erste und zweite Referenzpotentialknoten, an welche jeweils erste und zweite Referenzpotentiale angelegt werden sollen;

einen ersten MOS-Transistor (P1), der einen Strompfad zwischen einem Source und einem Drain hat, der zwischen dem ersten Hochpotentialknoten und dem Ausgangsanschluss (Y) angeschlossen ist, sowie ein Gate und ein Rückgate;

eine Vor-Ansteuerschaltung (22) mit einem Ausgangsknoten, der mit dem Gate des ersten MOS- Transistors verbunden ist, um ein Potential zum Ansteuern des Gates des ersten MOS-Transistors zu erzeugen;

ein erstes Durchgangstor (P4), das zwischen dem zweiten Hochpotentialknoten und der Vor-Ansteuerschaltung angeschlossen ist;

ein zweites Durchgangstor (TN1), das zwischen dem ersten Tiefpotentialknoten und der Vor-Ansteuerschaltung angeschlossen ist;

ein drittes Durchgangstor (P8), das ein erstes Ende hat, das mit einem Knoten des ersten Durchgangstors und der Vor-Ansteuerschaltung verbunden ist, und ein zweites Ende, das mit dem Rückgate des ersten MOS-Transistors (P1) verbunden ist; und

eine Steuerschaltung (21), an die das erste und zweite Referenzpotential und ein Potential des Ausgangsanschlusses (Y) angelegt werden soll, zum Anlegen des Potentials des Ausgangsanschlusses oder des zweiten Referenzpotentials, welches erforderlich ist, um das erste Durchgangstor (P4) leitfähig zu machen, an das erste Durchgangstor in Übereinstimmung mit einem Steuersignal (/EN), zum Anlegen des ersten Referenzpotentials, welches erforderlich ist, um das zweite Durchgangstor (TN1) leitfähig zu machen, an das zweite Durchgangstor in Übereinstimmung mit dem Steuersignal, wenn das zweite Referenzpotential an das erste Durchgangstor (P4) angelegt wird, und zum Anlegen eines Potentials, welches erforderlich ist, um das zweite Durchgangstor (TN1) nicht-leitfähig zu machen, an das zweite Durchgangstor in Übereinstimmung mit dem Steuersignal, wenn das Potential des Ausgangsanschlusses (Y) an das erste Durchgangstor (P4) angelegt wird;

wobei die Steuerschaltung (21) das Potential des Ausgangsanschlusses (Y) an das erste Durchgangstor (P4) anlegt, ein Potential, welches erforderlich ist, um das zweite Durchgangstor (TN1) nicht-leitfähig zu machen, an das zweite Durchgangstor, und ein Potential, welches erforderlich ist, um das dritte Durchgangstor (P8) leitfähig zu machen, an das dritte Durchgangstor, wenn ein höheres Potential als das erste hohe Potential angelegt wird an den Ausgangsanschluss (Y) in dem Hochimpedanzmodus, und die Steuerschaltung (21) ein Potential, welches erforderlich ist, um das dritte Durchgangstor (P8) nicht-leitfähig zu machen, an das dritte Durchgangstor anlegt, wenn Potentiale, welche erforderlich sind, um sowohl das erste als auch das zweite Durchgangstor (P4, TN1) jeweils leitfähig zu machen, jeweils an die ersten und zweiten Durchgangstore angelegt werden, in dem Ansteuermodus.

2. Ausgangsschaltung nach Anspruch 1, ferner umfassend einen dritten Referenzpotentialknoten, an den ein drittes Referenzpotential angelegt werden soll; und ein viertes Durchgangstor (P11), das zwischen dem dritten Referenzpotentialknoten und dem Rückgate des ersten MOS- Transistors (P1) angeschlossen ist, und an das das Potential des Ausgangsanschlusses oder das zweite Referenzpotential in Übereinstimmung mit dem Steuersignal (/EN) angelegt wird.

3. Ausgangsschaltung nach Anspruch 1, ferner umfassend eine erste Schaltung (23), die zwischen dem zweiten Hochpotentialknoten und dem ersten Durchgangstor angeschlossen ist.

4. Ausgangsschaltung nach Anspruch 1, ferner umfassend eine zweite Schaltung (24), die zwischen dem ersten Tiefpotentialknoten und dem zweiten Durchgangstor angeschlossen ist.

5. Ausgangsschaltung nach Anspruch 1, ferner umfassend eine erste Schaltung (23), die zwischen dem zweiten Hochpotentialknoten und dem ersten Durchgangstor angeschlossen ist, und eine zweite Schaltung (24), die zwischen dem ersten Tiefpotentialknoten und dem zweiten Durchgangstor angeschlossen ist.

6. Ausgangsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die ersten und zweiten hohen Potentiale und das erste Referenzpotential auf ein erstes Versorgungspotential eingestellt werden, das erste tiefe Potential und das zweite Referenzpotential auf ein zweites Versorgungspotential eingestellt werden, und das zweite Versorgungspotential niedriger ist als das erste Versorgungspotential.

7. Ausgangsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass die Vor-Ansteuerschaltung eine Potentialdifferenz zwischen dem Source und dem Gate des ersten MOS-Transistors im Wesentlichen auf Null ändert, wenn das Potential des Ausgangsanschlusses aus der Steuerschaltung an das erste Durchgangstor angelegt wird, und ein Potential, welches erforderlich ist, um das zweite Durchgangstor nicht-leitfähig zu machen, an das zweite Durchgangstor angelegt wird, und die Steuerschaltung danach das Potential des Ausgangsanschlusses, anstelle des zweiten Referenzpotentials, an das erste Durchgangstor anlegt, um dadurch das dritte Durchgangstor leitfähig zu machen.

8. Ausgangsschaltung nach Anspruch 1, ferner umfassend einen zweiten MOS-Transistor (LP3), welcher ein Source hat, das mit dem ersten Referenzpotentialknoten verbunden ist, und ein Drain und ein Gate, die beide mit dem Rückgate des ersten MOS-Transistors (P1) verbunden sind, wobei der zweite MOS-Transistor (LP3) eine Schwellspannung hat, welche im Absolutwert kleiner oder gleich jener des ersten MOS-Transistors (P1) ist.

9. Ausgangsschaltung nach Anspruch 1, ferner umfassend einen zweiten MOS-Transistor (LP3), welcher ein Source hat, das mit dem ersten Referenzpotentialknoten oder dem Source des ersten MOS-Transistors (P1) verbunden ist, ein Drain, das mit dem Rückgate des ersten MOS- Transistors verbunden ist, und ein Gate, das mit dem Gate des ersten MOS-Transistors verbunden ist, wobei der zweite MOS-Transistor (LP3) eine Schwellspannung hat, welche im Absolutwert kleiner oder gleich jener des ersten MOS-Transistors (P1) ist.

10. Ausgangsschaltung nach Anspruch 1, ferner umfassend einen zweiten MOS-Transistor (LP3), welcher ein Source hat, das mit dem ersten Referenzpotentialknoten oder dem Source des ersten MOS-Transistors (P1) verbunden ist, ein Drain und ein Gate, die mit einem Knoten des ersten Durchgangstors (P4) und der Vor-Ansteuerschaltung (22) verbunden sind, wobei der zweite MOS-Transistor (LP3) eine Schwellspannung hat, welche im Absolutwert kleiner oder gleich jener des ersten MOS-Transistors (P1) ist.

11. Ausgangsschaltung nach Anspruch 1, dadurch gekennzeichnet, dass der erste MOS-Transistor (P1), das erste Durchgangstor (P4) und das dritte Durchgangstor (P8) jeweils einen P-Kanal MOS-Transistor mit zueinander verbundenem Rückgate umfassen, und das zweite Durchgangstor (TN1) einen N-Kanal MOS-Transistor umfasst.

12. Ausgangsschaltung nach Anspruch 1, ferner umfassend einen N-Kanal MOS-Transistor (N1) mit einem Drain, das mit dem Ausgangsanschluss verbunden ist, und einem Source, das mit dem ersten Tiefpotentialknoten verbunden ist.

13. Ausgangsschaltung nach Anspruch 1, ferner umfassend einen Steuer-MOS-Transistor (PS), der ein Source hat, das mit dem Gate des ersten MOS-Transistors verbunden ist, ein Drain, das mit dem Ausgangsanschluss verbunden ist, und ein Gate, das mit dem ersten Referenzpotentialknoten verbunden ist.

14. Ausgangsschaltung nach Anspruch 1, ferner umfassend einen Steuer-MOS-Transistor (P6), der ein Source hat, das mit dem Rückgate des ersten MOS-Transistors verbunden ist, ein Drain, das mit dem Ausgangsanschluss verbunden ist, und ein Gate, das mit dem ersten Referenzpotentialknoten verbunden ist.

15. Ausgangsschaltung nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass der Steuer-MOS-Transistor eine Schwellspannung hat, welche im Absolutwerts kleiner oder gleich jener des ersten MOS-Transistors ist.

16. Ausgangsschaltung nach einem der Ansprüche 13 bis 14, dadurch gekennzeichnet, dass der MOS-Transistor einen P- Kanal MOS-Transistor umfasst, der ein Rückgate hat, das mit dem Rückgate des ersten MOS-Transistors verbunden ist.

17. Ausgangsschaltung, welche in der Lage ist, einen Ausgangsanschluss (Y) in einem Ansteuermodus anzusteuern, und den Ausgangsanschluss in einem Hochimpedanzmodus in einen Zustand hoher Impedanz zu versetzen, umfassend:

erste und zweite Hochpotentialknoten, an die jeweils erste und zweite hohe Potentiale angelegt werden sollen;

einen ersten Tiefpotentialknoten, an den ein erstes tiefes Potential angelegt werden soll;

erste und zweite Referenzpotentialknoten, an die erste und zweite Referenzpotentiale jeweils angelegt werden sollen;

einen ersten MOS-Transistor (P1), der einen Strompfad zwischen einem Source und einem Drain hat, der zwischen dem ersten Hochpotentialknoten und dem Ausgangsanschluss (Y) angeschlossen ist, ein Gate und ein Rückgate;

eine Vor-Ansteuerschaltung (22), die einen Ausgangsknoten hat, der mit dem Gate des ersten MOS- Transistors verbunden ist, um ein Potential zur Ansteuerung des Gates des ersten MOS-Transistors zu erzeugen;

ein drittes Durchgangstor (P8), das ein erstes Ende hat, das mit dem Ausgangsknoten der Vor-Ansteuerschaltung (22) verbunden ist, und ein zweites Ende, das mit dem Rückgate des ersten MOS-Transistors (P1) verbunden ist; und

eine Steuerschaltung (21), an welche das erste und zweite Referenzpotential und ein Potential des Ausgangsanschlusses (Y) angelegt werden sollen, zum Anlegen des Potentials des Ausgangsanschlusses oder des zweiten Referenzpotentials, welches erforderlich ist, um das erste Durchgangstor (P4) leitfähig zu machen, an das erste Durchgangstor, in Übereinstimmung mit einem Steuersignal (/EN), zum Anlegen des ersten Referenzpotentials, welches erforderlich ist, um das zweite Durchgangstor (TN1) leitfähig zu machen, an das zweite Durchgangstor, in Übereinstimmung mit dem Steuersignal, wenn das zweite Referenzpotential an das erste Durchgangstor (P4) angelegt wird, und zum Anlegen eines Potentials, welches erforderlich ist, um das zweite Durchgangstor (TN1) nicht-leitfähig zu machen, an das zweite Durchgangstor, in Übereinstimmung mit dem Steuersignal, wenn das Potential des Ausgangsanschlusses (Y) an das erste Durchgangstor (P4) angelegt wird;

wobei die Steuerschaltung (21) das Potential des Ausgangsanschlusses (Y) an das erste Durchgangstor (P4) anlegt, ein Potential, welches erforderlich ist, um das zweite Durchgangstor (TN1) nicht-leitfähig zu machen, an das zweite Durchgangstor, und ein Potential, welches erforderlich ist, um das dritte Durchgangstor (P8) leitfähig zu machen, an das dritte Durchgangstor, wenn ein höheres Potential als das erste hohe Potential angelegt wird an den Ausgangsanschluss (Y) in dem Hochimpedanzmodus, und die Steuerschaltung (21) ein Potential, welches erforderlich ist, um das dritte Durchgangstor (P8) nicht-leitfähig zu machen, an das dritte Durchgangstor anlegt, wenn Potentiale, welche erforderlich sind, um sowohl das erste als auch zweite Durchgangstor (P4, TN1) jeweils leitfähig zu machen, jeweils an das erste und zweite Durchgangstor angelegt werden, in dem Ansteuermodus.