DE69408763T2

DE69408763T2 - Digitale Verzögerungsleitung

Info

Publication number: DE69408763T2
Application number: DE69408763T
Authority: DE
Inventors: Jean-Luc F-75013 Paris Danger
Original assignee: Nokia Technology GmbH; SGS Thomson Microelectronics SA; SGS Thomson Microelectronics Inc
Current assignee: Nokia Technology GmbH; STMicroelectronics SA; STMicroelectronics lnc USA
Priority date: 1993-09-27
Filing date: 1994-09-21
Publication date: 1998-06-25
Anticipated expiration: 2014-09-22
Also published as: EP0645888B1; EP0645888A1; JP3613819B2; FR2710800B1; FR2710800A1; JPH07202657A; DE69408763D1; US5633608A; US5719515A

Description

Die vorliegende Erfindung betrifft eine digitale Verzögerungsleitung, die sich insbesondere zur Anwendung bei der Schaffung eines Oszillators mit gesteuerter Frequenz (VCO, "Voltage Controlled Oscillator", spannungsgesteuerter Oszillator) als Teil eines Systems einer Schleife mit Phasenverriegelung (PLL, "Phase-Locked Loop", phasenverriegelte Schleife) eignet.
Fig. 1 zeigt ein herkömmliches Schaltbild des Aufbaus eines gesteuerten Oszillators in einer digitalen Ausführung. Dieser Oszillator wird durch eine von einem Kristall gelieferte Frequenz fx, beispielsweise eine Frequenz von 270 MHz, pilotgesteuert. Diese Frequenz fx wird einem Takteingang eines Registers 1 zugeführt. Register oder Speicher 2 und 3 enthalten programmierbare Werte bzw. Größen Q und P, die ihrerseits durch Steuersignale des gesteuerten Oszillators eingestellt bzw. geregelt werden. Der Inhalt des Registers 2 wird über eine Addiervorrichtung 4 an den Eingang D des Registers 1 im Taktrhythmus überführt. Die Ausgangsgröße Q des Registers 1 wird einerseits einem ersten Eingang eines digitalen Komparators 5 und andererseits einem zweiten Eingang der Addiervorrichtung 4 zugeführt. Der zweite Eingang des Komparators 5 erhält die Ausgangsgröße des Registers P, und der Ausgang des Komparators liefert das gesuchte Signal CLK und wird als Null-Rückstell-Eingang an das Register 1 gelegt. Das Register 1 und die Addiervorrichtung 4 bilden zusammen einen Akkumulator, der bei jedem Taktimpuls fx um den Betrag Q inkrementiert wird. Auf diese Weise liefert der Komparator, sobald die Multiplikation der Zahlen Q den Wert P erreicht hat, einen Signalimpuls CLK. Dieses Signal hat daher eine Frequenz FCLK = (Q/P)fx. Dies setzt selbstverständlich voraus, daß P größer als Q und sogar größer als 2 Q ist. Tatsächlich jedoch liefert diese Schaltung nicht die Frequenz fx multipliziert mit Q/P, sondern multipliziert mit der nächsthöheren ganzen Zahl größer als Q/P. Mit anderen Worten: Es gibt einen Periodenfehler (ein "Flattern" ("jitter")) in der Größenordnung der Periode der Frequenz fx.
Zur Erhöhung der Genauigkeit des Oszillators und zur Verringerung der Flatterschwankungen sollte daher entweder die Frequenz fx erhöht oder die Frequenz FCLK am Ausgang des Oszillators geglättet werden. In beiden Fällen bedingt dies die Einführung einer analogen phasenverriegelten Schleife (PLL) zur Vervielfachung der Kristallfrequenz oder zur Filterung des Oszillatorflatterns. Die Verwendung einer derartigen Analogschleife steht jedoch im Gegensatz zum angestrebten Ziel der Schaffung eines vollständig digitalen aszillators mit gesteuerter Frequenz (VCO).
Zur Lösung dieses Problems wurde bereits vorgeschlagen (vgl. beispielsweise IEEE Journal of Solid-State Circuits, Vol. 25, Nr. 6, Dezember 1990, S. 1385-1394), wie in Fig. 2 veranschaulicht, ausgehend von einem Signal der Frequenz fx eines Kristalls mehrere jeweils um ein n-tel der entsprechenden Periode in der Phase verschobene Signale, d. h. Signale mit der Phase 11 Phase 2 ... und der Phase n zu erzeugen. Verwendet man dann, wie in Fig. 3 veranschaulicht, das Signal der Phase i zur Bildung einer Periode des Signals CLK, so kann man das Signal mit Phase i + 1, oder ein anderes Signal, zur Bildung der folgenden Periode verwenden. In diesem Fall entspricht die Genauigkeit oder die Schwankung der Periode des Eingangssignals geteilt durch die Anzahl von Phasen.
Beispielsweise kann man, wie in Fig. 4 dargestellt, die n Phasen an n Eingängen eines Multiplexers 10 einführen, zur Erzeugung des Signals CLK. Dieser Multiplexer wird mit einer variablen Frequenz Fs abgetastet zur Erzeugung der Frequenzversetzung. Die Frequenz Fs ist direkt proportional dem Korrekturfaktor aus einer Filterstufe, die normalerweise Teil einer phasenverriegelten Schleife PLL ist. Ein Bitraten-Vervielfacher 11, BRM, dient zur Überführung bzw. Umwandlung des Korrekturworts in ein Abtastsignal. Die Ausgangsgröße des Vervielfachers 11 wird einem Aufwärts/Abwärts-Zähler 12 (UDC, "Up-Down Counter") zugeführt, dessen Aufwärts- oder Abwärtszählung durch das höchstwertige Bit (MSB, "Most Significant Bit") bestimmt wird, bei dem es sich um das Vorzeichenbit des Korrekturwerts des Filters handelt.
Bei einem System dieser Art besteht eines der Probleme darin, die n phasenverschobenen Signale mit Genauigkeit, ausgehend von dem Signal fx zu erzeugen. Bisher werden, wie dies auch in dem erwähnten Artikel angegeben ist, diese n phasenverschobenen Signale durch einen Ringzähler geliefert. Jedoch muß die Frequenz dieses Ringzählers so kontrolliert und gesteuert werden, daß sie unabhängig vom Herstellungsvorgang, von der Temperatur und von Schwankungen der Spannungsparameter ist. Diese Kontrolle/Steuerung erfordert wiederum den Rückgriff auf Analogtechniken.
Somit ist ein Ziel der vorliegenden Erfindung die Schaffung einer Möglichkeit, ausschließlich unter Zuhilfenahme digitaler Verfahren, ausgehend von einem Eingangssignal, n phasenverschobene Signale zu erzeugen. Mit anderen Worten: Die vorliegende Erfindung bezweckt die Schaffung einer programmierbaren digitalen Verzögerungsleitung, welche die Bildung von n jeweils um ein n-tel der Periode verzögerten Signalen, bezogen auf ein Eingangssignal vorgegebener Frequenz, gestattet.
Zu diesem Zweck sieht die Erfindung vor eine digitale Verzögerungsleitung, welche ausgehend von einem periodischen Eingangssignal n Signale derselben Periode erzeugt, die gegeneinander jeweils um den n-ten Teil der Periode des Eingangssignals in der Phase versetzt sind, wobei die Verzögerungsleitung umfaßt:
- n gleichartige Verzögerungszellen;
- Mittel zum Vergleich der Phase der Ausgangsgröße der n-ten Zelle mit der Phase des Eingangssignals;
dadurch gekennzeichnet, daß die Verzögerungsleitung umfaßt:
- m gleichartige Verzögerungselemente in Reihe in jeder Zelle, wobei jeweils der Ausgang eines Verzögerungselements mit einem Eingang eines Multiplexers verbunden ist; sowie
- Mittel, um nach jedem Vergleich jeweils den Ausgang eines, und nur eines, Multiplexers um eine Einheit zu verschieben bzw. zu versetzen.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß jeweils jeder Multiplexer aus m - 1 Multiplexern mit zwei Eingängen zusammengesetzt ist, wobei der Multiplexer mit dem höchsten Rang die Ausgangsgrößen der beiden letzten Zellen zugeführt erhält und die Multiplexer von niedrigerem Rang die Ausgangsgröße des Multiplexers mit dem unmittelbar vorhergehenden Rang und die Ausgangsgröße einer Zelle zugeführt erhalten, deren Rang niedriger als der Rang der von dem Multiplexer höheren Rangs verarbeiteten Zelle ist.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß jeweils jedes Verzögerungselement aus einem NAND-Gatter besteht, dessen einem Eingang das zu verzögernde Signal und dessen anderem Eingang ein Validierungs- bzw. Freigabesignal zugeführt wird.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß das Validierungssignal als Testsignal verwendet wird.
Gemäß einer Ausführungsform der vorliegenden Erfindung ist vorgesehen, daß das validierungssignal als Inhibier- bzw. Sperrsignal für die nicht verwendeten Verzögerungselemente einer Zelle verwendet wird.
Diese und weitere Ziele, Eigenschaften, Merkmale und Vorteile werden in der folgenden Beschreibung spezieller, nicht einschränkender Ausführungsbeispiele im einzelnen erläutert, in Verbindung mit den Figuren der Zeichnung; in dieser zeigen:
Figg. 1 bis 4 (bereits beschrieben) Darlegungen des Standes der Technik und des gestellten Problems,
Fig. 5 eine digitale Verzögerungsleitungen gemäß der vorliegenden Erfindung,
Fig. 6 eine Zelle einer digitalen Verzögerungsleitung gemäß der vorliegenden Erfindung,
Fig. 7 ein Zeitdiagramm zur Veranschaulichung bestimmter charakteristischer Eigenschaften der digitalen Verzögerungsleitung gemäß der vorliegenden Erfindung,
Fig. 8 eine Form der Steuerung einer digitalen Verzögerungsleitung gemäß der vorliegenden Erfindung,
Fig. 9 eine Ausführungsform einer Zelle einer Verzögerungsleitung gemäß der vorliegenden Erfindung,
Fig. 10 Signale, wie sie bei der Steuerung eines Multiplexers auftreten können,
Fig. 11 eine der Steuerung eines Multiplexers zugeordnete Zeitverzögerungsschaltung.
Wie Fig. 5 zeigt, sieht die vorliegende Erfindung die Verwendung einer Verzögerungsleitung mit n Zellen C1, C2 ... Ci ... Cn vor, deren jede jeweils ein gegenüber einem Eingangssignal fx verzögertes Signal, d. h. Signale P1, P2 ... Pi ... Pn, an die Eingänge eines Multiplexers 10 liefert.
Es sei betont, daß es sich hierbei um eine Verzögerungsleitung in offener Schleife, und nicht um eine Schaltung mit geschlossener ringförmiger Schleife handelt.
Fig. 6 veranschaulicht eine Ausführungsform einer Zelle Ci der Verzögerungsleitung aus Fig. 5. Diese Zelle besteht aus m Verzögerungselementen d1, d2 ... dj ... dm. Das erste Verzögerungselement dl erhält die Ausgangsgröße Pi - 1 der vorhergehenden Zelle zugeführt, und die Ausgangsgröße jedes Verzögerungselements dj wird jeweils einem Eingang eines Multiplexers Mi zugeführt, dessen Ausgangsgröße einem Signal Pi entspricht und dem Eingang der nächstfolgenden Zelle (und dem Multiplexer 10) zugeführt wird.
In dieser Ausführungsform weist jeweils jedes der Verzögerungselemente dj dieselbe Ausbreitungs- bzw. Übertragungsverzögerung d auf. Indem man mittels des Multiplexers Mi die Ausgangsgröße einer der Zellen d1 bis dm auswählt, ist somit die Verzögerung zwischen den Signalen Pi - 1 und Pi gleich j*d, und kann zwischen d und m*d variieren.
Jeder Multiplexer Mi erhält jeweils ein Steuersignal CTLi zugeführt, dessen Bereitstellung nachfolgend beschrieben wird.
Die Multiplexer Mi sind mit einem Zeiger verbunden, der jeweils jeden dieser Multiplexer sequentiell adressiert, in der Reihenfolge vom ersten zum letzten oder, wie im folgenden gezeigt wird, in jeder beliebigen anderweitigen ausgewählten Reihenfolge, jedoch in der Weise, daß jeweils alle Multiplexer adressiert wurden, bevor ein Multiplexer zum zweitenmal adressiert wird. Jedesmal, wenn ein bestimmter gegebener Multiplexer vom Zeiger adressiert wird, wird die Ordnungszahl seines Eingangs inkrementiert oder dekrementiert, in Abhängigkeit vom Ergebnis eines Vergleichs zwischen der Ausgangsgröße Pn der n-ten Zelle und dem Signal fx.
Sobald die Verzögerungsleitung gemäß der vorliegenden Erfindung auf einen Zustand benachbart der gewünschten Regelung oder Justierung vorgeregelt oder voreingestellt wurde, unterliegt ihre Einstellung nur einer geringen Wahrscheinlichkeit der Verstimmung, es sei denn als Folge von Temperaturschwankungen oder von Schwankungen der Frequenz fx.
Sobald daher das System im wesentlichen auf seinem normalen Arbeitspunkt verriegelt ist, ist, wie in Fig. 7 dargestellt, der Abstand zwischen den Vorderflanken des Signals fx und des Signals Pn maximal gleich d. Es wird daher ein positiver (1) oder ein negativer (0) Fehler E nachgewiesen.
Bei jeder Ermittlung des Fehlers E wird einer der Multiplexer inkrementiert oder dekrementiert. Bei der folgenden Fehlerermittlung ist der Fehler normalerweise umgekehrt, und der betreffende adressierte Multiplexer muß daher umgekehrt entweder dekrementiert oder inkrementiert werden.
Es sei darauf hingewiesen, daß selbstverständlich, wie weiter oben angegeben, die Adressierung in der Weise erfolgen muß, daß es in einem gegebenen Zeitpunkt niemals einen größeren Abstand als d zwischen den von zwei bestimmten Zellen beigetragenen Verzögerungen gibt. Somit erhält man ein System mit permanenter Einstellung bzw. Justierung. Es sei darauf hingewiesen, daß die Häuf igkeitsrate, mit der die Vergleiche zwischen fx und Pn vorgenommen werden, nicht notwendigerweise sehr hoch ist und daß sie mehrere Taktperioden umfassen kann, da die Synchronisationsparameter bei normaler Funktion des Systems sich zeitlich nur langsam ändern.
Bei der Initialisierung des Betriebs der erfindungsgemäßen Verzögerungsleitung wird jede Zelle C1 bis Cn jeweils automatisch auf ihre Minimalverzögerung eingestellt und hiervon ausgehend die Verzögerung jeder der Zellen inkrementiert, bis zum Auftreten eines Fehlers, der zwischen einer Inkrementierung und einer Dekrementierung alterniert. Man hat dann den in Verbindung mit Fig. 7 beschriebenen Betrieb in stationärem Zustand erreicht.
Fig. 8 veranschaulicht eine Ausführungsform der Steuerung der Gesamtheit der Verzögerungszellen C1 bis Cn gemäß der vorliegenden Erfindung. Jede dieser Zellen liefert jeweils ein entsprechendes Signal P1, P2 ... Pn an den Multiplexer 10.
Eine Steuerschaltung CTR ist zur Steuerung jeder der Zellen, oder genauer gesagt: jedes der dem Multiplexer Mi dieser Zellen zugeordneten Decoder, bestimmt. Wie weiter oben angegeben, erhält diese Steuerschaltung CTR das Eingangssignal fx und das Ausgangssignal Pn zugeführt und bestimmt, ob die Verzögerung einer Zelle in einem gegebenen Zeitpunkt inkrementiert oder dekrementiert werden muß, in Abhängigkeit vom Vorzeichen der Differenz E zwischen den Signalen fx und Pn. In der veranschaulichten Ausführungsform liefert die Steuerschaltung Ausgangsgrößen SEL1, SEL2 ... SELn zur Auswahl jeder der Zellen C1, C2 ... Cn sowie Größen RET1 und RET2, die sich voneinander durch eine Einheit unterscheiden und die Verzögerung jeder der Zellen festlegen, d. h. die Nummer des Eingangs des Multiplexers Mi, der mit seinem Ausgang Pi verbunden werden muß. Je nach der an eine Zelle Ci angelegten Größe SELi wird diese Zelle durch das Signal RET1 oder durch das Signal RET2 gesteuert. Somit differieren die von jeder der Zellen beigetragenen Verzögerungen höchstens um eine Elementarverzögerung d. Die Steuerschaltung CTR weist Logikmittel auf, damit, wenn sämtliche Signale SEL1 bis SELn den gleichen Wert besitzen, d. h. wenn alle Zellen die gleiche Verzögerung aufweisen, die Signale RET1 und RET2 ihren Zustand ändern.
Geht man daher von einem Anfangszustand aus, in dem sämtliche Zellen auf ihre minimale Verzögerung eingestellt sind, so sind die Anfangswerte des Paars RET1, RET2 wie folgt: (RET1,RET2) = (1,2). Wenn danach sämtliche SELi in 1 übergehen, geht das Paar (RET1,RET2) in (3,2) über, sodann, wenn sämtliche SELi Null sind, in (3,4) und so weiter bis zu (m-1,m), falls es erforderlich ist, bis zur maximal möglichen Verzögerung zu gehen. Es sei darauf hingewiesen, daß dann, wenn die Signale SELi zu einem Übergang von 0 zu 1 oder von 1 zu 0 veranlaßt werden, die Durchführung der Änderungen in ausgeglichener Weise erfolgen muß, derart daß die Zelle Ci ein Signal Pi mit einer Phase erzeugt, die dem Wert (2 + i/n)PI möglichst nahe kommt. Hierfür ist es nicht empfehlenswert, eine sequentielle Änderung der Verzögerungen der Zellen C1 bis Cn vorzunehmen. Eine bestmögliche Art der Durchführung der Änderung besteht darin, sequentiell die folgenden Signale zu wählen (falls n eine Potenz von 2 ist): SEL1, SELn/2, SELn/4, SEL3n/4, SELn/8, SEL5n/8, SEL3n/8, SEL7n/8 ...

Frequenzbereich und Frequenzschwankung (Flackern)

Die Intrinsikschwankung der Verzögerungsleitung ist d, da wir gesehen haben, daß Pn eine Schwankung d bezüglich fx erfährt. Die gegenwärtig verfügbaren CMOS-Technologien ermöglichen die Schaffung von Verzögerungselementen d, deren Verzögerungszeit in der Größenordnung von normalerweise 0,5 bis 1 Nanosekunde liegt, was für einen breiten Bereich von Anwendungsfällen eine akzeptable Schwankung ist.
Der Frequenzbereich der Verzögerungsleitung hängt von der Anzahl n der Zellen Ci ab, von der Anzahl m der Verzögerungselemente dj je Zelle und von der angewandten Technologie. Zieht man in Betracht, daß bei einem herkömmlichen MOS-Prozeß, bei welchem man eine Elementarverzögerung d wünscht, diese Verzögerung tatsächlich zwischen d/2 (bester Fall) und 2d (schlechtester Fall) schwanken kann. Die Gesamtverzögerung der Verzögerungsleitung kann daher zwischen n*d/2 und m*n*d/2 im besten Fall und n*2d und m*n*2d im schlechtesten Fall betragen. Um eine Verriegelung des Phasengenerators in allen Fällen zu gewährleisten, muß die Gesamtverzögerung der Verzögerungsleitung und damit die Anwendungsperiode 1/fx zwischen 2n*d und n*m*d/2 liegen, oder
fmin = 2/m*n*d und fmax = 1/n*2d
Beispielsweise erhält man in einem Fall, wo m = 8, n = 16, d = 0,8 ns, fmin = 19,5 MHz, fmax = 39 MHz, wobei die Schwankung gleich d = 0,8 ns beträgt.
Falls der Phasengenerator in einer digitalen VCO-Architektur verwendet wird, beträgt die dem spannungsgesteuerten Oszillator VCO eigene Schwankung 1/n mal der Kristallfrequenz, d. h. 1/nfx. Angesichts der Tatsache, daß es a priori keine zeitliche Beziehung zwischen der Korrektur des Phasengenerators (dessen Schwankung d beträgt) und der Intrinsikschwankung der phasenverriegelten PLL-Schleife gibt, ist die Totalschwankung J:
J = ((1/nfx)² + d²)1/2
was im Rahmen des obigen Beispiels ergibt:
2,12 < J < 2,62 ns

Ausführungsbeispiel

Fig. 9 zeigt lediglich beispielshalber eine Ausführungsform einer Zelle wie der Zelle aus Fig. 6, in Zuordnung zu einer Steuerschaltung vom Typ der Steuerschaltung aus Fig. 8. Jedes Verzögerungselement dj besteht jeweils aus einem NAND-Gatter, im dargestellten speziellen Beispielsfall ist eine Anzahl von m = 8 Verzögerungselementen vorgesehen. Der erste Eingang jedes der NAND-Gatter ist jeweils mit dem Ausgang des NAND-Gatters von niedrigerem Rang verbunden, das Gatter d1 erhält das Signal Pi - 1. Die Ausgangsgröße jedes der NAND-Gatter wird jeweils auch dem ersten Eingang eines Zweiweg-Multiplexers Mij zugeführt, dessen anderer Eingang die Ausgangsgröße des höherrangigen Multiplexers zugeführt erhält, mit Ausnahme des letzten Multiplexers Mim - 1, der die Ausgangsgröße des NAND-Gatters dm zugeführt erhält. Tatsächlich muß angesichts der Verzögerung jedes Verzögerungselements dem Übergang in dem entsprechenden Multiplexer Rechnung getragen werden. Daher fügt man nach dem NAND- Gatter dm, das einen Multiplexerübergang weniger als die anderen Verzögerungselemente umfaßt, ein Verzögerungselement 12 hinzu.
Jeder der Multiplexer Mi1 bis Mim - 1 erhält jeweils Steuersignale aus einer Decoderschaltung DECi, die durch eine Gruppe von Multiplexern MUXi gesteuert wird, welche Signale RET1, RET2 und SELi aus einer Steuerschaltung nach Art der Schaltung CTR aus Fig. 8 erhalten. Ein spezielles Ausführungsbeispiel der Blöcke MUXi und DECi ist in der Zeichnungsfigur veranschaulicht, unter Verwendung der herkömmlichen Symbole für die Darstellung von Multiplexern, Invertern und UND-Gattern; diese spezielle Ausführung wird nicht im einzelnen beschrieben, da zahlreiche Varianten möglich sind. Zweck dieser Schaltungen ist die Erzeugung von Steuersignalen für die Multiplexer Mij, um in einem ersten Zustand die Multiplexer Mil bis Mik zu setzen und in einem zweiten Zustand die Multiplexer Mik bis Mim - 1 in Beziehung zu dem Wert des Signals RET1 oder RET2.
Jedes NAND-Gätter d1 bis dm erhält an seinem zweiten Eingang ein Signal entsprechend einem Leiter eines Bus MASK. Die Signale dieses MASK-Bus können für Testzwecke zum Testen der Arbeitsweise der Schaltung verwendet werden, indem jeweils ausgewählte Signale im Ausgang jedes der NAND-Gatter erzwungen werden. Dieser Bus MASK dient vorzugsweise auch dazu, im Betrieb der Zelle Ci die nicht benutzten NAND- Gatter dieser Zelle zu inhibieren. Hierdurch kann der Stromverbrauch minimiert werden.
Im übrigen gestattet die Verwendung von NAND-Gattern, welche invertierende Zellen in Reihe bilden, die Verzögerungen an den Vorder- und Hinterflanken auszugleichen. Das Tastverhältnis (Impulsdauer:Impulsperiode) des Signals Pi wird so bei seinem Durchgang durch eine Zelle Ci wenig beeinflußt. Außerdem erfolgt so die Änderung der Ordnungszahl des aus Elementarmultiplexern mit zwei Eingängen Mil bis Mim - 1 gebildeten Multiplexers Mi, ohne Unbestimmtheit bei der Umschaltung infolge der Tatsache, daß der Übergang vom Multiplexer Mij zum Multiplexer Mij + 1 nur einen einzigen Übergang am Steuersignal dieses Multiplexers erfordert.

Kommutations-Störimpulse

Ersichtlich macht die erfindungsgemäße Vorrichtung von zahlreichen Multiplexschaltungen Gebrauch. Eines der aus der Verwendung eines Multiplexers herrührenden Probleme steht mit dem Kommutationszeitpunkt in Verbindung, der solcherart sein muß, daß kein parasitärer Störimpuls im Ausgang auftritt.
Wie aus Fig. 10 ersichtlich, tritt bei einem Multiplexer mit zwei Eingängen E1 und E2, deren Vorderflanken beispielsweise um den Betrag d versetzt sind, beim Anlegen eines Steuersignals CMUX des Multiplexers, das die Umschaltung der Ausgänge zwischen den Vorderflanken von E1 und E2 vorzunehmen sucht, im Ausgangssignal S ein negativer parasitärer Impuls GL auf, der in der Technik üblicherweise mit dem Ausdruck "glitch" (Störimpuls) bezeichnet wird. Im Falle des zuvor beschriebenen Multiplexers Mi beträgt die Verzögerung zwischen zwei Eingängen d. Falls die Steuerung des Multiplexers mit dem Eingang 1 synchronisiert ist und wenn sie mit Bezug auf diesen Eingang 1 wenigstens um d verzögert ist, tritt kein parasitärer Impuls auf. Dies ist der Grund, warum man, wie in Fig. 9 gezeigt, eine Kippschaltung 13 vom D-Typ zur Synchronisation des Signals SELi verwendet. Die Verzögerung dieses Flip-Flops, des Multiplexers MUXi und des Decoders DECi wird größer als d gewählt. Infolge der Tatsache, daß die von dem Steuerblock ausgehenden Signale (RET1, RET2, SELi) mit fx synchronisiert sind, kann die Synchronisations- Kippschaltung von SELi metastabile Zustände aufweisen. Um dies zu vermeiden, verwendet man die Vorderflanke von Pi für die Zellen mit einer großen Phase bis zu Cn und die Hinterflanke von Pi für die Zellen mit einer kleinen Phase (von CO aus). Somit ist für diese letztgenannten Zellen (mit geringer Phase) die Einfügung eines Inverters 14 zwischen den Ausgang des Signals Pi und den Synchronisier- Eingang des Flip-Flops 13 vorgesehen.
Im Falle der Anwendung der vorliegenden Erfindung auf die Schaffung eines digitalen spannungsgesteuerten Oszillators (VCO) stellt sich das Problem der mit dem Multiplexen verbundenen "glitch"-Störimpulse weiterhin. So veranschaulicht Fig. 11 eine Form der Synchronisation des Multiplexers 10. Die Steuerung des Multiplexers 10 durch einen Auf/Abwärts-Zähler UDC ("Up-Down Counter") ist mit dem Ausgang CLK synchronisiert, verzögert um eine durch eine Verzögerungsschaltung 15 auferlegte Verzögerung gleich der einer Zelle Ci.
Die ausgeglichene bzw. symmetrische digitale Verzögerungsleitung gemäß der vorliegenden Erfindung eignet sich für zahlreiche Anwendungen, die für den Fachmann ersichtlich sind. Sie kann, wie weiter oben bereits gesagt, für die Schaffung eines Oszillators mit gesteuerter Frequenz (VCO) in einer phasenverriegelten Schleife PLL angewandt werden, beispielsweise einer phasenverriegelten Schleife für eine Videoanwendung, bei welcher die Frequenz fx 32 MHz ist und für welche die Schwankung kleiner als 5 ns ist. Sie könnte auch zur Kompensation der Signalverzögerung Anwendung finden, wie sie durch inhärente Leitungsprobleme in gedruckten Schaltungen hervorgerufen wird. Schließlich könnte sie auch zur Feststellung und damit zur Rückgewinnung bzw. Wiederherstellung der Phase bestimmter asynchroner oder desynchronisierter Signale auf dem Gebiet der Telekommunikation dienen.

Claims

1. Digitale Verzögerungsleitung, welche ausgehend von einem periodischen Eingangssignal (fx) n Signale derselben Periode (P1 ... Pi ... Pn) erzeugt, die gegeneinander jeweils um den n-ten Teil der Periode des Eingangssignals in der Phase versetzt sind, die verzögerungsleitung umfassend:

- n gleichartige Verzögerungszellen (C1 bis Cn);

- Mittel zum Vergleichen der Phase (Pn) der Ausgangsgröße der n-ten Zelle mit der Phase des Eingangssignals;

dadurch gekennzeichnet, daß die Verzögerungsleitung umfaßt:

- m gleichartige Verzögerungselemente (d&sub1; ... dj ... ... dm) in Reihe in jeder Zelle, wobei jeweils der Ausgang eines Verzögerungselements mit einem Eingang eines Multiplexers (Mi) verbunden ist; sowie

- Mittel, um nach jedem Vergleich jeweils den Ausgang eines, und nur eines, Multiplexers um eine Einheit zu verschieben bzw. zu versetzen.

2. Verzögerungsleitung nach Anspruch 1, dadurch gekennzeichnet, daß jeweils jeder Multiplexer (Mi) aus m - 1 Multiplexern mit zwei Eingängen zusammengesetzt ist, wobei der Multiplexer mit dem höchsten Rang (Mim-1) die Ausgangsgrößen der beiden letzten Zellen zugeführt erhält und die Multiplexer von niedrigerem Rang die Ausgangsgröße des Multiplexers mit dem unmittelbar vorhergehenden Rang und die Ausgangsgröße einer Zelle zugeführt erhalten, deren Rang niedriger als der Rang der von dem Multiplexer höheren Rangs verarbeiteten Zelle ist.

3. Verzögerungsleitung nach Anspruch 1, dadurch gekennzeichnet, daß jeweils jedes Verzögerungselement (di) aus einem NAND-Gatter besteht, dessen einem Eingang das zu verzögernde Signal und dessen anderem Eingang ein Validierungs- bzw. Freigabesignal (MASK) zugeführt wird.

4. Verzögerungsleitung nach Anspruch 3, dadurch gekennzeichnet, daß das Validierungssignal (MASK) als Testsignal verwendet wird.

5. Verzögerungsleitung nach Anspruch 3, dadurch gekennzeichnet, daß das Validierungssignal (MASK) als Inhibier- bzw. Sperrsignal für die nicht verwendeten Verzögerungselemente einer Zelle verwendet wird.

6. Verzögerungsleitung nach Anspruch 2, dadurch gekennzeichnet, daß die Steuersignale jedes der Multiplexer mit zwei Eingängen um die Verzögerungsdauer eines Verzögerungselements bezüglich der Phase des von der betreffenden Zelle verarbeiteten Eingangssignals verzögert sind.

7. Anwendung einer Verzögerungsleitung gemäß einem der Ansprüche 1 bis 6 zur Schaffung eines Oszillators mit gesteuerter Frequenz, wobei jeweils jeder der Ausgänge der Verzögerungsleitung mit einem Multiplexer (10) verbunden ist, welcher einen seiner Ausgänge in Abhängigkeit von Signalen auswählt, die von einer digitalen Schleife mit Phasenverriegelung geliefert werden.