JP4143703B2

JP4143703B2 - デジタル演算処理方法

Info

Publication number: JP4143703B2
Application number: JP2004024889A
Authority: JP
Inventors: 剛北川
Original assignee: テクトロニクス・インターナショナル・セールス・ゲーエムベーハー
Priority date: 2004-01-30
Filing date: 2004-01-30
Publication date: 2008-09-03
Anticipated expiration: 2024-01-30
Also published as: US8713083B2; US20050168366A1; JP2005217990A

Description

本発明は、デジタル・データからアナログ信号を生成するときに、所望量だけ遅延した遅延アナログ信号を生成するための技術に関し、特に、遅延アナログ信号に対応するデジタル・データを元のデジタル・データから演算で直接生成するデジタル演算処理方法に関する。

デジタル技術の発展に伴い、映像信号のように従来はアナログ信号として記録・保存されていたものも、デジタル・データとして記録・保存されるようになってきた。しかし、こうしたデジタル・データも、表示装置等に表示する際になどでは、アナログ信号に変換された後に使用されることも多い。

電子回路では、複数の信号を用いた処理が行われる際に、信号間の遅延量の調節がしばしば必要になる。このとき、クロックに従って処理されるデジタル・データからアナログ信号を生成する場合では、クロック周期の整数倍の遅延量付加は容易であるが、クロック周期単位ではない、より細かい単位（高分解能）での遅延量の付加が望まれる場合も多い。

図１は、こうした高分解能の遅延量をアナログ信号に付加する従来回路の一例を示すブロック図である。データ発生器１０は、Ｎビットのデジタル・データを供給する。データ発生器１０は、例えば、ハードディスク等の記憶装置であるが、他にも地上波デジタル放送の電波を受信した受信装置などでも良い。動作の基準となる基準クロックＣＬＫに従って、データ発生器１０から出力されたＮビットのデジタル・データは、デジタル・アナログ変換回路（ＤＡＣ）１２で基準クロックＣＬＫに従ってアナログ信号に変換される。

ＤＡＣ１２から出力されたアナログ信号は、アナログ遅延回路１４で連続的に遅延できる。アナログ遅延回路１４には、遅延量制御信号が供給され、これによって遅延量が所望量に変更される。これによれば、基準クロックＣＬＫの周期よりも高い分解能でアナログ信号を遅延できる。ここで、Ｎは自然数である。

しかし、図１に示す回路では、遅延量制御信号に対する実際の遅延量が線形でないため、遅延量の正確な制御が難しいという問題がある。また、アナログ出力信号を直接遅延させているため、出力信号の品質が劣化するという問題もある。更に、一般に発熱量が大きいため、集積化に適さないという問題もある。

図２は、従来の遅延回路の他例を示すブロック図である。この例の特徴は、デジタル・アナログ変換回路１２に供給するクロックを遅延することで、出力するアナログ信号の遅延量を制御する点である。即ち、基準クロックＣＬＫをアナログ遅延回路１６で遅延して遅延クロックＤＣＬＫを生成し、この遅延クロックＤＣＬＫに従ってＮビットのデジタル・データをデジタル・アナログ変換する。アナログ遅延回路１６における基準クロックＣＬＫの遅延量Δｔは、図１の例と同様に遅延量制御信号によって所望量に制御できる。

図３は、図２に示す回路によって遅延アナログ信号３２を生成した場合の波形図である。アナログ信号３０は、遅延クロックＤＣＬＫの基準クロックＣＬＫに対する遅延がない場合のＤＡＣ１２の出力信号である。各アナログ信号上にある黒点は、その対応するデジタル・データの標本値である。ＤＡＣ１２に入力される遅延クロックＤＣＬＫを基準クロックＣＬＫに対して遅延することは、アナログ信号３０上に示すデジタル・データの標本値を時間的に遅延させることと等価であるため、遅延アナログ信号３２上の黒点は遅延クロックＤＣＬＫの遅延量Δｔだけ、対応するアナログ信号３０上の黒点に対して右に水平にずらして描いている。図は、基準クロックＣＬＫの周期よりも細かい単位で遅延量を制御できることを示している。

しかし、図２に示す回路では、図１の場合と同じくアナログ遅延回路に起因する問題が生じる。加えて、デジタル・データの動作基準となる基準クロックＣＬＫと、ＤＡＣ１２のクロック（遅延クロックＤＣＬＫ）が異なるため、遅延量によっては、ＤＡＣ１２での処理においてデジタル・データと遅延クロックＤＣＬＫ間でタイミングの余裕がなくなる可能性がある。これを回避するため、Ｎビットのデータ線のそれぞれに遅延素子を挿入する方法もあるが、ビット数に応じた遅延素子が必要になるという問題が生じる。

アナログ遅延回路では、遅延量の正確な制御が困難であるため、遅延量の正確な制御が容易なデジタル遅延線を用いてアナログ信号を遅延する技術も知られている。例えば、米国特許第６２１８８８０号は、アナログ信号をアナログ・デジタル変換によって並列のデジタル・データに変換し、それぞれに対応する複数のデジタル遅延ラインで各ビットを遅延した後、再度、デジタル・アナログ変換によってアナログ信号とすることで、アナログ信号に所望の遅延量を付加している。

しかし、米国特許第６２１８８８０号が開示する発明では、遅延量をクロックに従って制御しており、設定可能な遅延量はクロック周期の整数倍に限られる。即ち、クロック周期より短い単位で連続的に遅延量を変更できない。
米国特許第６２１８８８０号

上述のように、従来のアナログ遅延回路を用いた遅延では、遅延量を連続的に変更可能な反面、正確な制御が困難である。また、アナログ出力信号を生成してから遅延させる場合には出力信号の品質劣化が生じる。更に図１及び図２に示す従来例では、温度変化などの外的要因や部品性能のばらつきが遅延時間の変動の原因となっていた。加えて、アナログ遅延素子の発熱は一般に大きいので、回路の集積度を上げるのが困難である。

一方、米国特許第６２１８８８０号が開示する発明では、遅延量を正確に制御可能な反面、クロック周期の整数倍の遅延量しか設定できず、クロック周期より短い遅延量は設定できない。即ち、アナログ遅延回路を用いる場合のように連続的な高分解能の遅延量を設定できない。

そこで、本発明は、遅延量の正確な制御と、高分解能の遅延量設定を両立させた遅延アナログ信号の生成を可能にするデジタル演算処理方法を提供する。生成したデジタル・データをデジタル・アナログ変換することにより、元のデジタル・データを直接デジタル・アナログ変換して生成したアナログ信号に比較して、遅延したアナログ信号を生成することができる。これによれば、生成される遅延アナログ信号は、その出力直前までデジタル処理されので、信号劣化を最小限にできる。

本発明によるデジタル演算処理方法は、第１デジタル・データに対応するアナログ信号を所望量だけ遅延して得られる遅延アナログ信号に対応する第２デジタル・データを生成するものである。得られた第２デジタル・データをデジタル・アナログ変換すれば、遅延アナログ信号を実際に生成できる。

更に、デジタル演算において、基準クロックと同期しつつ周波数の異なるクロックに従って遅延アナログ信号をアナログ・デジタル変換した場合に得られるはずの第２デジタル・データを、第１デジタル・データをデジタル演算することによって生成するようにしても良い。この場合に遅延アナログ信号を生成するには、基準クロックと同期しつつ周波数の異なる上記クロックに従ってデジタル・アナログ変換を行えば良い。なお、上記クロックの周波数を１倍より大きくした場合では、より滑らかな遅延アナログ信号の生成が可能になる。また、周波数を１倍より小さくした場合では、データ量が少なくなるので、データ処理の負荷を減らすことができる。

第１デジタル・データから第２デジタル・データを生成する過程では、アナログ信号が生成される過程はなく、全てデジタル演算で処理が完了する。このデジタル演算は、周知の技術、例えば、低速で良ければマイクロプロセッサで行ってもよいし、より高速な処理が必要であればＤＳＰ（デジタル・シグナル・プロセッサ）やＦＰＧＡ（Field Programmable Gate Array）などを用いても良い。

なお、本願でいう遅延とは、第１デジタル・データに対応するアナログ信号に比較して、第２デジタル・データに対応する遅延アナログ信号が遅延しているという意味である。必ずしも第２デジタル・データ自身が第１デジタル・データに比較して時間的に遅延していることを意味するわけではない。

このように、本発明では、遅延を発生させる過程は全てデジタル処理で行われるので、正確に遅延量を制御できる。しかも、演算に使用する窓関数（係数列）を変更することによって、デジタル処理でありながら、クロックの周期より細かく連続的に遅延量を変更できる。デジタル演算による上記第２デジタル・データの生成は、より具体的には、所望遅延量に応じた差分だけずらした窓関数を用いて畳み込み積分を行うことにより行われる。

更に本発明によれば、遅延アナログ信号を生成する直前までの処理をデジタル処理可能であるから、出力信号の品質劣化を最小限にできる。生成した第２デジタル・データのデジタル・アナログ変換する場合を考えると、第１デジタル・データと同じクロック（又はこれに同期したｋ倍のクロック）に従って行うことが可能なため、デジタル・アナログ変換時における第２デジタル・データとクロックの間のタイミングに十分な余裕をもたせることができる。

図４は、本発明によるデジタル遅延処理装置の実施例のブロック図である。以下の説明では、従来例と対応するものには、同じ符号を付して説明する。図示しないが、この装置には、周知のマイクロプロセッサ、ハードディスク、キーボード等から構成される制御手段が接続されている。また、制御のためのプログラムは、例えば、ハードディスクなどの記憶手段に記憶されている。

データ発生器１０は、デジタル・アナログ変換した場合にユーザ所望のアナログ信号となるＮビットのデジタル・データを供給する（Ｎは任意の自然数）。データ発生器１０には、例えば、ハードディスクや容量が増加しつつあるフラッシュ・メモリなどの記憶装置を用いても良い。また、地上波デジタル放送を受信してデジタル・データを生成する受信装置などでも良い。

デジタル演算回路１８は、デジタル・データを受けて畳み込み積分のデジタル演算を実行する。デジタル演算回路１８の機能は、例えば、マイクロプロセッサで実現しても良い。また、より高速な処理が必要であれば、ＤＳＰ（デジタル・シグナル・プロセッサ）やＦＰＧＡ（Field Programmable Gate Array）などを用いると良い。デジタル演算回路１８は、ユーザが指示する遅延量の設定に応じて、畳み込み積分に使用する係数列を変更して演算を行う。

なお、ここでは、説明の便宜上、デジタル演算回路１８の入出力デジタル・データをそれぞれ第１及び第２デジタル・データと呼ぶことにする。また、デジタル・データがＮビットの並列データの例を示す。ただし、データの伝送時にはシリアル形式としてもよい。

デジタル演算回路１８から出力された第２デジタル・データは、デジタル・アナログ変換回路（ＤＡＣ）１３でアナログ信号に変換される。このアナログ信号は、仮に第１デジタル・データを同じクロックでデジタル・アナログ変換した場合に得られるアナログ信号と比較すると遅延しているように見えるので、遅延アナログ信号と呼ぶことにする。

図５は、第１及び第２デジタル・データと、これらにそれぞれ対応するアナログ信号３０及び遅延アナログ信号４０の関係を示す波形図である。図５では、遅延アナログ信号４０のアナログ信号３０に対する遅延量は、Δｔ１である。このときアナログ信号３０及び遅延アナログ信号４０の波形中の黒点は、それぞれ第１及び第２デジタル・データの標本値であり、各黒点がＮビットの情報から構成されている。なお、アナログ信号３０は計算上の波形であり、実際にアナログ信号３０を生成する必要はない。

図５において注目すべきことは、第１及び第２デジタル・データの標本値（黒点）が、計算上、いずれも同じ周期及び同じ位相、即ち、同じタイミングで形成されていることである。これは、第１及び第２デジタル・データともに同じクロックに従って信号処理可能なことを意味する。逆に言えば、第１デジタル・データと同じ周期及び同じ位相となるように第２デジタル・データを畳み込み積分で算出する。

この関係は、遅延量を変化させた場合であっても同じであり、ここがデジタル・データ自身を単純に遅延させた場合と大きく異なる点である。言い換えると、第２デジタル・データは、図２の従来例や米国特許第６２１８８８０号の場合と異なり、第１デジタル・データをそのまま単純に時間的に遅延させたデータではないということである。これによれば、図２の従来例と比較して、ＤＡＣ１３のクロックと、ＤＡＣ１３に入力される第２デジタル・データのクロックとで位相差を原理的には必要とせず、よって第２デジタル・データのデジタル・アナログ変換にクロックとの間で十分なタイミング・マージンを確保できることになる。

図６は、畳み込み積分で使用する係数列を変更し、遅延量を図５の場合と比較して大きなΔｔ２とした場合の遅延アナログ信号４２と、アナログ信号３０との関係を示す波形図である。図が示すように、遅延量が異なっても、やはり、第１及び第２デジタル・データの標本値は、計算上、同じ周期及び同じ位相で形成される。このように遅延量に関係なく、第１及び第２デジタル・データを原理的には同じクロックで処理可能になる。

なお、畳み込み積分において、第１デジタル・データＦ₁（ｔ）から時間ｔに関し遅延量Δｔだけずれた第２デジタル・データＦ₂（ｔ）を得るには、窓関数Ｗ（ｔ）を用いて、畳み込み積分Ｆ₁（ｔ）＊Ｗ（０）＝Ｆ₁（ｔ）が成り立つ条件において、Ｆ₁（ｔ）＊Ｗ（Δｔ）＝Ｆ₁（ｔ−Δｔ）＝Ｆ₂（ｔ）の演算を行うことによって実現できる。このとき、窓関数Ｗ（ｔ）が上述の係数列として機能している。

図７は、本発明の別の実施例を示すブロック図である。これは、第１及び第２デジタル・データが同数でない場合の例である。図４の例と比較すると、ＰＬＬ回路２０が追加され、これは、マイクロプロセッサ（図示せず）からの制御信号ＣＴＲＬに従って、第１デジタル・データの基準クロックＣＬＫに同期しつつ、周波数が異なるクロックＭＣＬＫを生成する。クロックＭＣＬＫの周波数ｆ２は、基準クロックＣＬＫの周波数ｆ１に比較して高くする場合もあれば、低くする場合もある。例えば、デジタル演算回路１８が生成する第２デジタル・データの数を第１デジタル・データの２倍に設定した場合には、クロックＭＣＬＫの周波数ｆ２も基準クロックＣＬＫの周波数ｆ１の２倍に設定する。逆に、第１デジタル・データのデータ数より第２デジタル・データのデータ数を減少させた場合も、同様にしてデータ数の比に合わせて設定する。即ち、第２デジタル・データの数を第１デジタル・データのｋ倍に設定した場合には、クロックＭＣＬＫの周波数ｆ２も基準クロックＣＬＫの周波数ｆ１のｋ倍に設定する。こうした第２デジタル・データのデータ数をオリジナルの第１デジタル・データと異なるものにする処理は、畳み込み積分を用いた周知の演算によって実現できる。

図８は、図７の示す例で生成されるアナログ信号波形の一例を示す波形図である。図５の場合と同じく遅延量はΔｔ１であるが、第２デジタル・データのデータ数が第１デジタル・データに比較して２倍の例を示している。これにともない、クロックＭＣＬＫの周波数ｆ２も基準クロックＣＬＫｆ１の２倍となっている。このようにデータを増加させると、アナログ波形をより滑らかに生成することが可能になる。図示しないが、第１デジタル・データに比較して第２デジタル・データのデータ数を減少させた場合も同様である。

以上のように、本発明によるデジタル遅延処理装置によれば、出力する遅延アナログ信号の遅延量はデジタル演算回路で行われる畳み込み積分（コンボリューション）演算で使用される係数列により決定される。遅延量がデジタル演算で決定されるため、遅延量を正確に制御できると同時に、デジタル演算で使用する係数を変更することで、アナログのように連続的に遅延量を変更できる。よって、直線性・再現性・分解能の高い遅延回路を実現できる。また、全てデジタル処理のため、集積回路（ＩＣ）化に適し、小型化が容易である。更に遅延を発生させる過程にアナログ信号処理がないので、出力するアナログ信号の劣化を最小限にできる。

本発明は、デジタル・データからアナログ信号を生成する用途において有用であり、特にアナログ信号を出力するタイミングを高分解能で正確に制御することが必要な場合に効果的である。また、アナログ信号の品質劣化が最小限で済むため、高品質が要求される場合にも有用である。

デジタル・データから生成されるアナログ信号の従来の遅延方法の一例を示すブロック図である。デジタル・データから生成されるアナログ信号の従来の遅延方法の他の例を示すブロック図である。図２に示す従来例における入力デジタル・データと、遅延されたデジタル・データを、それぞれに対応するアナログ信号を用いて関係を示した波形図である。本発明によるデジタル遅延処理装置の一例のブロック図である。本発明によるデジタル遅延処理装置の第１及び第２デジタル・データにそれぞれ対応するアナログ信号及び遅延アナログ信号の関係を示す波形図である。本発明によるデジタル遅延処理装置の第１及び第２デジタル・データにそれぞれ対応するアナログ信号及び遅延アナログ信号の関係を示す波形図であって、図５の例と異なる遅延量の例を示すものである。本発明の別の実施例を示すブロック図である。図７の示す例で生成されるアナログ信号波形の一例を示す波形図である。

符号の説明

１０データ発生器
１２アナログ変換回路
１３アナログ変換回路
１４アナログ遅延回路
１６アナログ遅延回路
１８デジタル演算回路
２０ＰＬＬ回路
３０遅延のないアナログ信号
３２従来技術による遅延アナログ信号
４０遅延アナログ信号
４２遅延アナログ信号

Claims

第１デジタル・データに対応するアナログ信号を所望量だけ遅延して得られる遅延アナログ信号に対応する第２デジタル・データを生成する方法であって、
上記第１デジタル・データの動作基準となる基準クロックと同期しつつ周波数の異なるクロックに従って上記遅延アナログ信号をアナログ・デジタル変換した場合に得られるはずの第２デジタル・データを、上記第１デジタル・データをデジタル演算することによって生成するデジタル演算処理方法。
上記デジタル演算において、上記所望遅延量に応じた窓関数を用いて畳み込み積分を行うことにより、上記第２デジタル・データを生成することを特徴とする請求項１記載のデジタル演算処理方法。