DE69501616T2

DE69501616T2 - Phasenfehlerprozessorschaltung mit einer austauschtechnik von komparatoreingängen

Info

Publication number: DE69501616T2
Application number: DE69501616T
Authority: DE
Inventors: Gabriel Li; Hee Wong
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1995-01-11
Filing date: 1995-12-20
Publication date: 1998-09-17
Anticipated expiration: 2015-12-21
Also published as: EP0749646A1; KR970701950A; EP0749646B1; WO1996021973A1; DE69501616D1; US5477177A; KR100310190B1; KR970701949A

Description

Erfinungsgebiet

Die Erfindung betrifft einen Phasenfehlerprozessor in einem Phasenregelkreis, der als Schnittstelle zwischen einem Proportionalphasendetektor und einem digital gesteuerten Oszillator arbeitet.

Hintergrund der Erfindung

Phasenregelkreise (PLLs) werden häufig dazu verwendet, einen lokalen Takt einer digitalen Vorrichtung, welche über einen Kommunikationskanal Daten empfängt, mit der Frequenz und Phase der empfangenen Digitaldaten zu synchronisieren.
Ein Typ eines PLL verwendet einen quantisierten Zweizustands-Phasendetektor. In einem derartigen PLL schafft eine serielle Logikrepräsentation der voreilenden und nachlaufenden Phasenfehler eine einfache und billige Schnittstelle zwischen dem quantisierten Zweizustands-Phasendetektor und einem digital gesteuerten Oszillator. Die zwei Logikzustände der seriellen Schnittestelle veranlassen die Ausgangsphase des digital gesteuerten Oszillators in Abhängigkeit vom Vorzeichen des Phasenfehlers zu beschleunigen oder zu verlangsamen.
In vielen Hochgeschwindigkeits-Datenkommunikationssystemen, wie beispielsweise der Schnittstelle für über Lichtleiter verteilte Daten (FDDI), können Arbeitszyklusverzerrungen und datenmusterabhangiges Flackern ernst sein. In solchen Systemen werden allgemein eher Proportionalphasendetektoren als quantisierte Zweizustands-Detektoren verwendet. Proportionalphasendetektoren können jedoch lange Digitalwörter verwenden, die teuer zu verarbeiten sind. Demgemäß besteht die Notwendigkeit, proportionale Phasenfehlerinformation in serielle Logiksignale einzubetten, um sicherzustellen, daß Arbeitszyklusverzerrungen und datenmusterabhängiges Flakkern innerhalb von vertretbaren Grenzen bleibt und um die Implementierung des PLL unter Verwendung von Digitallogikschaltkreisen zu erlauben.
Eine bekannte Technik, die zum Erreichen dieses Ziels angpaßt werden könnte, ist die Verwendung eines Proportionalphasendetektors, gefolgt von einer Ladungspumpe und einem Komparator. Die Konstruktion von Ladungspumpen für den Betrieb bei Hochfrequenzen, wie beispielsweise 100 MHz und darüber, ist jedoch schwierig. Ladungspumpen, die für den Betrieb bei derartig hohen Frequenzen geeignet sind, leiden im allgemeinen an Verhaltenproblemen, wie beispielsweise Tote-Zonen-Probleme. Weiterhin sind die p-Kanal- und n-Kanal-Transistoren der Komplementärstromquellen, die in derartigen Ladungspumpen verwendet werden, schwierig anzugleichen, was zu einer Verschlechterung des dynamischen Spurverhaltens des PLL führt und statische Abgleichfehler (SAEs) verursacht.
In der US-PS 5,239,561 ist ein Phasenfehlerprozessor offenbart, der im wesentlichen einige dieser Probleme überwindet. Dieses Patent offenbart einen Phasenfehlerprozessor (PEP), der eine Schnittstelle zwischen einem Proportionalphasendetektor und einem Digitalschleifenfilter in einem Hochfrequenz-PLL aufweist. Der PLL empfängt einen Hochfrequenzstrom von NRZI-codierten Daten. Die Daten werden in variabler Dichte der Datensignalübertragung empfangen. Ein Phasendetektor in dem PLL erzeugt proportionale Phasenfehlerinformation in Form eines Phasenfehlersignals PD1 und ein Referenzsignal PD2. PD1 ist ein Impulssignal mit einer Impulsbreite TW1, die dem Phasenfehler zwischen der Datensignalübertragung und dem lokalen PLL-Takt entspricht. PD2 ist ein Impulssignal mit einer festgelegten Breite TW2 gleich der Hälfte der Periode des lokalen PLL-Taktes.
Der in diesem Patent offenbarte PEP definiert ein Fenster von N lokalen Taktzyklen, wobei N gleich einer ganzen Zahl ist. Der PEP integriert separat die proportionalen Phasenfehlerimpulse von genau einem Paar benachbarter positiver und negative Datenübertragungen auf jedes PD1 und PD2 während jedem Fenster, wenn die Anzahl der Eingangsdatenübergänge, die während dem Fenster auftreten, ein erwartetes Minimum überschreiten. Ansonsten läßt der PEP keine Phasenfehlerinformation durch. Die Wahl der Fensterbreite (d.h. des Wertes N) ist relativ zu dem Codierschema des hereinkommenden Datenstroms gewählt, um sicherzustellen, daß das Fenster breit genug ist, so daß unter Normalbedingungen pro Fenster wenigstens zwei Impulse vorhanden sind. Die integrierte Information von jedem Signal, PD1 und PD2, wird durch den Phasenfehlerprozessor einmal pro jedem Fenster zu einem einzelnen Bit-AUF/ -Signal umgewandelt, welches über ein digitales Schleifenfilter einem digital gesteuerten Oszillator (DCO) zugeführt wird. Der DCO, der das lokale Taktsignal erzeugt, rückt die Phase des lokalen PLL- Taktes in Abhängigkeit vom Zustand des AUF/ -Signals vor oder verzögert diese.
Der in der US-PS 5,239,561 offenbarte PEP hat insbesondere erste und zweite Integratorschaltungen zum Integrieren der PB1- bzw. PB2-Signale. Die Ausgänge der zwei Integratoren werden an die separaten Eingänge eines Komparators gekoppelt. Der Ausgang des Komparators wird an den Eingang eines D-Flipflops gekoppelt, welches das Komparatorausgangssignal für jedes Fenster einmal sperrt. Der Ausgang des D-Flipflops ist das AUF/ -Signal. Die Steuerung des DCO durch das AUF/ -Signal sollte verursachen, daß der Taktausgang des DCO sich an die Frequenz des hereinkommenden Datenstroms annähert.
Eine Fehlanpassung zwischen den Komponenten der zwei Integratoren (beispielsweise Widerstände und Kondensatoren) verursacht jedoch einen statischen Abgleichfehler (oder SAE) zwischen dem lokalen Taktausgang des digital gesteuerten Oszillators und der Frequenz des hereinkommenden Datenstroms Weiterhin verursacht jeglicher Versatz zwischen den Eingängen und dem Komparator einen zusätzlichen statischen Abgleichfehler.
Demgemäß ist es eine Aufgabe der vorliegenden Erfindung, einen verbesserten Phasenfehlerprozessor für einen Phasenregelkreis zu schaffen.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Phasenfehlerprozessor zu schaffen, der eine Komparatoreingangsaustauschtechnik verwendet.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Phasenfehlerprozessor für einen Phasenregelkreis zu schaffen, in welchem der Nichtabgleich des Integratorbauteilaufwandes nicht zu einem statischen Abgleichfehler führt.
Eine weitere Aufgabe der vorliegenden Erfindung ist es, einen Phasenfehlerprozessor für einen Phasenregelkreis zu schaffen, bei dem der Eingangsversatz des Komparators keinen statischen Abgleichfehler verursacht.

Zusammenfassung der Erfindung

Die vorliegende Erfindung ist ein Phasenregelkreis mit einem Proportionalphasenfehlerprozessor (PEP), der eine Schalttechnik verwendet, um den statischen Abgleichfehler zu verringern oder zu eliminieren. Der Phasenfehlerprozessor gemäß der vorliegenden Erfindung integriert separat ein PD1-Signal, welches einen Phasenfehler zwischen dem lokalen Takt des Phasenregelkreises und der hereinkommenden Daten repräsentiert, und ein PD2-Referenzsignal, das dem PD1-Signal aquivalent ist, wenn kein Phasenfehler auftritt, und vergleicht die zwei integrierten Signale in einem Komparator. Unter Verwendung der Schalttechnik gemäß der vorliegenden Erfindung beeinflußt jeglicher statische Versatz zwischen den zwei Integratoren des Phasenfehlerprozessors und jeglicher Eingangsversatzfehler des Komparators im Phasenfehlerprozessor äquivalent sowohl das PD1-Signal als auch das PD2-Signal, wodurch jeglicher statische Abgleichfehler eliminiert wird, der durch derartige Abweichungen verursacht wird.
Im einzelnen empfängt ein proportionaler Phasendetektor einen Strom von hereinkommenden Daten an einem ersten Eingang und das lokale Taktsignal des Phasenregelkreises an einem zweiten Eingang und gibt zwei Signale, die mit PD1 und PD2 bezeichnet sind, an einen Phasenfehlerprozessor. PD1 ist ein Strom von Impulsen, bei welchem die Breite der Impulse durch den Phasenfehler zwischen dem hereinkommenden Datenstrom und dem lokalen Takt des Phasenregelkreises diktiert ist. Das PD2-Signal ist ein Impulsstrom mit vorbestimmter feststehender Breite, wobei die feststehende Breite die zu erwartende Impulsbreite an der Leitung PD1 ist, wenn der Phasenfehler zwischen dem lokalen Taktsignal und dem hereinkommenden Datenstrom gleich Null ist. Wenn die Impulse an PD1 und PD2 die gleiche Breite haben, liegt kein somit Phasenfehler zwischen den hereinkommenden Daten und dem lokalen Takt vor. Wenn jedoch die Breite der Impulse an PD1 größer als die Referenzimpulse an PD2 ist, liegt ein Phasenfehler in einer ersten Richtung vor, d.h. ein Voreilen, und wenn die Breite der Impulse am PD1 kleiner als die Breite der Referenzimpulse am PD2 ist, liegt ein Phasenfehler in der entgegengesetzten Richtung vor, d.h. ein Nacheilen.
Der Phasenfehlerprozessor hat einen ersten Integrator, der so gekoppelt ist, daß er das PD1-Signal empfängt, und einen zweiten Integrator, der so gekoppelt ist, daß er das PD2- Signal empfängt. Der Ausgang des ersten Integrators ist an den ersten Eingang eines Komparators gekoppelt, während der Ausgang des zweiten Integrators an den zweiten Eingang des Komparators gekoppelt ist. Der Komparator gibt ein Signal mit einem ersten Wert (beispielsweise logisch hoch) aus, wenn der Ausgang des ersten Integrators größer als der Ausgang des zweiten Integrators ist, und gibt ein Signal mit einem zweiten Wert (beispielsweise logisch niedrig) aus, wenn der Ausgang des ersten Integrators kleiner als der Ausgang des zweiten Integrators ist.
Die Vorrichtung hat weiterhin einen endlichen Automaten und erste und zweiten Schalter, die an die Ausgangssignalleitung SWAP des endlichen Automaten gekoppelt sind. Die zwei Schalter werden gemeinsam durch das SWAP-Signal gesteuert. Insbesondere, wenn das SWAP-Signal in einem ersten Zustand ist, wird das PD1-Signal über dem ersten Schalter an den Eingang des ersten Integrators gekoppelt und das PD2-Signal wird über den zweiten Schalter an den Eingang des zweiten Integrators gekoppelt. Wenn das SWAP-Signal in einem zweiten Zustand ist, wird das PD1-Signal über den zweiten Schalter an den zweiten Integrator gekoppelt und das PD2- Signal wird über den ersten Schalter an den ersten Integrator gekoppelt.
Der endliche Automat bewirkt unter der Zeitsteuerung des lokalen PLL-Taktes, daß das SWAP-Signal zwischen den ersten und zweiten Bedingungen in regelmäßigen Intervallen geschaltet wird. Auf diese Art und Weise kann jeglicher fehlende Abgleich bei den Bauteilen zwischen den zwei Integratoren und jegliche Eingangsabweichung des Komparators gleichermaßen sowohl das PD1- als auch PD2-Signal beeinflussen, so daß im Ausgang des Phasenfehlerprozessors kein statischer Abgleichfehler resultiert. Da der Austausch von PD1 und PD2 bewirkt, daß die Polarität des Komparatorausgangs jedesmal, wenn das SWAP-Signal geschaltet wird, umschaltet, ist der Ausgang des Komparators ein Exklusiv-ODER mit dem SWAP-Signal, bevor er an den Eingang eines D-Flipflops (dessen Ausgang das AUF/ -Signal ist, welches dem DCO zugeführt wird) angelegt wird. Demgemäß invertiert das Exklusiv-ODER-Gate den Ausgang des Komparators jedes andere Mal, an dem das SWAP-Signal geschaltet wird, so daß sich die Polarität des AUF/ -Signals nicht ändert.

Kurze Beschreibung der Figuren

Es zeigt:
Fig. 1 ein Blockschaltbild eines Phasenregelkreises gemäß der vorliegenden Erfindung;
Fig. 2 einen Teil eines Phasenfehlerprozessorblockes der Schaltung gemäß Fig. 1, teilweise als schematisches Schaltbild, gemäß der vorliegenden Erfindung; und
Fig. 3A, B und C jeweils die Zeitschaltdiagramme für die Schaltung gemäß Fig. 2 gemäß der vorliegenden Erfindung.

Detaillierte Beschreibung der Erfindung

Fig. 1 ist ein Blockschaltbild eines Phasenregelkreises gemäß der vorliegenden Erfindung. Phasenregelkreise (PLLs), wie beispielsweise der PLL 100 gemäß Fig. 1, werden bei vielen Anwendungen verwendet, die unter anderem die Verwendung für die Synchronisation des Taktes einer Digitalvorrichtung, welche über einen Kommunikationskanal Daten empfängt mit der Frequenz und Phase des hereinkommenden Datenstromes umfassen. Demgemäß ist es der Zweck des beispielhaften PLL 100 gemäß Fig. 1, ein periodisches Taktsignal P- CLK zu erzeugen, welches sich in Frequenz und Phase an den hereinkommenden Datenstrom Din angleicht.
In einer bevorzugten Ausführungsform ist das Datensignal Din ein NRZI-codiertes Datensignal, welches mit einer Rate von 125 Megabits pro Sekunde übertragen wird. Der lokale Takt P-CLK wird durch einen digital gesteuerten Oszillator (CDO) 110 erzeugt. Der proportionale Phasendetektor 120 ist so gekoppelt, daß er sowohl den hereinkommenden Datenstrom Din als auch das lokale Taktsignal P-CLK empfängt. Der proportionale Phasendetektor 120 erzeugt zwei Signale, PD1 und PD2, in Abhängigkeit von den Eingangssignalen P-CLK und Din. Insbesondere erzeugt der Phasendetektor 120 für jeden Flankenübergang im Signal Din Impulse oder Signallinien PD1 und PD2. Die Impulsbreite von PD1, TW1, ist durch die Phasendifferenz zwischen Din und P-CLK diktiert. PD2 ist ein Referenzsignal mit einer Impulsbreite TW2, die immer gleich ein halb der Taktperiode von P-CLK ist, was unter idealen Betriebsbedingungen gleich der Breite TW1 der Impulse von PD2 ist, wenn zwischen Din und P-CLK keine Differenz besteht. Demgemäß ist die Differenz zwischen den Impulsbreiten TW1 und TW2 proportional zum Phasenfehler zwischen Din und P-CLK. Wenn TW1 kürzer als TW2 ist, zeigt dies an, daß der Phasenfehler in eine ersten Richtung liegt, d.h. die lokale Taktphase gegenüber der Phase der hereinkommenden Daten voreilt. Wenn TW1 größer als TW2 ist, zeigt dies an, daß der Phasenfehler in der entgegengesetzten Richtung liegt, d.h. die Phase des lokalen Taktes gegenüber der Phase der hereinkommenden Daten nacheilt.
Der proportionale Phasendetektor 120 erzeugt auch einen BP- CLK und ein RXD4-Ausgangssignal. Diese sind wiedergewonnene Takt- bzw. Datensignale aus dem Dateneingangsstrom Din.
Diese Signale werden als Signale RXC bzw. RXD von den Pufferschaltungen 122-A und 122-B wiederholt.
Die Signale PD1 und PD2 werden einer Phasenfehlerprozessorschaltung 130 zugeführt, die zwei digitale Signale, nämlich ein AUF/ -Signal und ein DATEN-GÜLTIG-Signal, erzeugt. Die zwei logischen Zustände des AUF/ -Signals zeigen an, ob der Phasenfehler zwischen Din und P-CLK ein Voreilfehler oder ein Nacheilfehler ist. Der logische Zustand des DATEN-GÜLTIG-Signals zeigt an, ob das AUF/ -Signal gültig ist.
Das AUF/ -Signal und das DATEN-GÜLTIG-Signal werden durch ein digitales Schleifenfilter 140 dem DCO 110 zugeführt.
In einer bevorzugten Ausführungsform hat der DCO 110 einen dreistufigen Ringoszillator 112, der drei Hochfrequenztaktsignale C1 bis C3 mit gleichem Phasenabstand mit einer Frequenz von F&sub0; von ungefähr 250 MHz (das zweifache der Frequenz des hereinkommenden Datenstroms Din) erzeugt. Ein Dreiphasensignalform-Synthesizer 114 empfängt an seinen Eingängen die gefilterten AUF/ - und DATEN-GÜLTIG-Signale. Er erzeugt aus diesen drei niederfrequente Steuersignale mit gleichem Phasenabstand P1, P2 und P3 mit der Steuerfrequenz Fm, wobei Fm dem Frequenzfehler zwischen Din und F&sub0; entspricht. Die Frequenz Fm ist insbesondere so gesetzt, daß sie ungefähr gleich 2Fin - F&sub0; ist, wobei Fin die Frequenz des hereinkommenden Datensignals Din ist.
Der DCO 110 hat weiterhin einen frequenzgesteuerten Oszillator (FCO) 116. Der FCO 116 erzeugt ein Taktsignal PLL-CLK mit einer Frequenz von F&sub0; + Fm, wobei die Polarität von Fm durch das Vorzeichen von 2Fn - F&sub0; diktiert ist. Eine Halbierschaltung 118 empfängt an ihrem Eingang den PLL-CLK und gibt das P-CLK an ihren Ausgang aus. P-CLK ist ein Rechtecksignal, welches an die Frequenz Fin (ungefähr 125 MHz) und die Phase des Dateneingangsstroms Din angeglichen sein sollte.
Fig. 2 illustriert den Phasenfehlerprozessor 130 mit der vorliegenden Erfindung im einzelnen. Die PD1- und PD2-Signale vom Proportionalphasendetektor 120 werden an einer Phasenfehlergateschaltung 132 eingegeben. Die Phasenfehlergateschaltung 132 extrahiert aus jeder der P-CLK- und Din - Signalleitungen für jedes Fenster mit einer definierten Dauer zwei Impulse.
Die Dauer des Fensters basiert auf dem Codierschema gewählt, um sicherzustellen, daß jede der Signalleitungen P-CLK und Din wenigstens zwei Impulse in der definierten Fensterbreite hat. Beispielsweise hat in dem FDDI-System der dargestellten Ausführungsform, bei dem ein 4B/5B-Codierschema und NRZI-Codebits verwendet werden, jedes übertragene Datensymbol (codiert mit fünf Bits mit einer Rate von ungefähr 8 Nanosekunden pro Bit) garantiert wenigstens zwei Flankenübergänge für die Zwecke der Taktwiedergewinnung. Während der Übertragung der Leitungszustandssymbole kann jedoch die Dichte der Flankenübergänge für den Leerlaufleitungszustand einer pro Taktperiode, für den Halteleitungszustand einer pro fünf Taktperioden und den Hauptleitungszustand einer pro zehn Taktperioden sein. Somit kann die Dauer zwischen den Flanken des hereinkommenden Bitstromes im Bereich von einer bis zehn Taktperioden liegen. Die Flankendichte kann jedoch infolge von Übertragungsfehlern höher oder niedriger sein.
Eine Fensterbreite von 44 Zyklen des PLL-Lokaltaktes P-CLK stellt sicher, daß pro Fenster wenigstens zwei Flankenübergänge vorhanden sind. Wie vorstehend ausgeführt, ist insbesondere die geringste Flankendichte für FDDI-Systeme eine pro zehn Taktperioden. Demgemäß schafft eine Fensterbreite von 44 Zyklen ein Minimum von vier Eingangsdatenbildern, wobei ein Datenbild enthalten ist, das zum Öffnen der Gateschaltung 132 verwendet wird, wodurch das Durchlassen der zweiten und dritten Datenbilder durch die Gateschaltung 132 zugelassen wird, und eine vierte Flanke zum Schließen der Gateschaltung 132 umfaßt.
Demgemäß schneidet die Phasenfehlergateschaltung 132 die hereinkommenden Impulse an PD1 und PD2 aus und erlaubt, daß nur zwei Impulse pro 44-Zyklusfenstern passieren. Ein Zykluszähler 134 steuert die Phasenfehlergateschaltung 132, um zu erlauben, daß nur zwei Impulse pro 44-Zyklusfenster die Schaltung 132 passieren. Eine detaillierte Beschreibung der Phasenfehlergateschaltung 132 und des Zykluszählers 134 ist der US-PS 5,239,561 zu entnehmen, auf die Bezug genommen wird.
Insbesondere die kontinuierliche Verarbeitung der Phasenzähler vom FDDI-Bitstrom ohne die vorstehend erörterte Gateschalttechnik erfordert eine digitale Schleifenfilterschaltung 140 mit extrem hoher Geschwindigkeit, die teuer und komplex zu inplementieren ist. Weiterhin würde die Schleifenfrequenz bei einer derartigen Implementierung von der hereinkommenden Flankendichte abhängen. Somit würden die Schleifencharakterstik und das Verhalten der PLL mit der hereinkommenden Flankendichte variieren. Eine derartige Veränderbarkeit der Schleifencharakteristika der PLL ist unerwünscht. Die Verwendung von Gateschaltung reduziert die erforderliche Schleifenfilterfrequenz und macht die Betriebsfrequenz auch konstant.
Obwohl bei der vorliegenden Erfindung keine Notwendigkeit, ist die Gateschaltung aus mehreren Gründen von Vorteil und vorzuziehen. Erstens reduziert sie signifikant die notwendige Verarbeitungsfrequenz des Datenschleifenfilters 140. Zweitens erlaubt sie die Verwendung einer Differentialladeund -entladeschaltung 138 anstatt einer Hochfrequenzladungspumpschaltung. Drittens ist die Flankendichte konstant (zwei Kanten pro 44 Taktzyklen), wodurch jegliche Auswirkung eine Abhängigkeit des Schleifenfaktors von der Flankendichte eliminiert ist. Eine vollständigere Erörterung dieser Gateschalttechnik ist in der US-PS 5,239,561 enthalten.
Die Ausgänge der Phasenfehlergateschaltung 132 sind gategeschaltete Versionen GPD1 und GPD2 der Phasensignale PD1 bzw. PD2. GPD1 wird dem A-Anschluß von Schalter 200 und dem B-Anschluß von Schalter 202 zugeführt. GPD2 wird dem B-Anschluß von Schalter 200 und dem A-Anschluß von Schalter 202 zugeführt. Die Schalter 200 und 202 sind jeweils Zweipositionen-Schalter. Die 0-Anschlüsse der Schalter 200 und 202 sind an die RC-Schaltungen 138A bzw. 138B der Lade-/Entladeschaltung 138 angeschlossen. Beide Schalter 200 und 202 werden durch ein SWAP-Signal gesteuert, welches durch einen endlichen Automaten 136 erzeugt wird. Im ersten Zustand steuert das SWAP-Signal die Schalter 200 und 202, um den A- Anschluß zu wählen, der an den C-Anschluß gekoppelt wird. In einem zweiten Zustand steuert das SWAP-Signal die Schalter 200 und 202 so, daß der B-Anschluß gewählt wird, um an den 0-Anschluß gekoppelt zu werden. Die Schalter 200 und 202 werden gemeinsam gesteuert.
Die RC-Schaltungen 138A und 138B sind Integratoren, die die Signale PD1 und PD2 integrieren. Die Ausgänge der integnerenden RC-Schaltungen 138A und 138B werden an erste bzw. zweite Eingänge eines Komparators 140 angelegt. Der Integrator, der an das Signal GPD1 gekoppelt ist, wird eine niedrigere Spannung an den Komparator 140 ausgeben als der Integrator, der an GPD2 gekoppelt ist, wenn die Impuls breite TW1 der GPD1-Impulse kleiner als die Impulsbreite TW2 der GPD2-Impulse ist (beispielsweise ein voreilender Phasenfehler) und wird einen höheren Spannungsausgang erzeugen, wenn die Impulsbreite TW1 der GPD1-Impulse größer als die Impulsbreite TW2 der GPD2-Impulse ist (beispielsweise ein nacheilender Phasenfehler).
Demgemäß ist für einen vorgegebenen Zustand des SWAP-Signals der Ausgang des Komparators 140 in einem ersten Zustand (beispielsweise logisch hoch), wenn ein Nacheilphasenfehler vorliegt und in einem zweiten Zustand (beispielsweise logisch niedrig), wenn ein Voreilphasenfehler vorliegt. Wie im folgenden im einzelnen beschrieben, ist das AUF/ -Signal, welches vom Phasenfehlerprozessor 130 erzeugt wird, eine modifizierte Version des Komparatorausgangssignals.
Die Bauteile der Integratoren 138 und 138B sollten so nah wie möglich angeglichen sein, um einen genauen Ausgang an den Komparator 140 zu geben. Jeglicher fehlende Abgleich der Widerstände und Kondensatoren der Integratoren 138A und 138B wird zu einer Abweichung beim Komparatorausgang führen. Anders gesagt, wenn die Impulsbreiten TW1 und TW2 gleich sind, werden die Ausgänge der Integratoren nicht gleich sein, weil sie nicht perfekt abgeglichen sind. Weiterhin wird jegliche Abweichung des Komparators bezogen auf seine Eingänge zu einer weiteren Abweichung im AUF/ - Ausgangssignal führen.
Wenn daher GPD1 immer dem ersten Integrator 138A präsentiert wird und GPD2 immer dem zweiten Integrator 138B präsentiert wird, dann wird im Ausgang des Komparators und damit im AUF/ -Signal ein statischer Abgleichfehler (SAE) sein.
Um den statischen Abgleichfehler infolge dieser Probleme zu eliminieren, erzeugt der endliche Automat 136 das SWAP-Signal an der Leitung 142, die an die Steuereingänge der Schalter 200 und 202 gekoppelt ist, um die GPD1- und GPD2- Signale regelmäßig zwischen den Integratoren 138A und 138B zu schalten. Insbesondere bewirkt das Ändern der Zustände des SWAP-Signals für jedes Fenster, daß die Schalter 200 und 202 die Signale GPD1 und GPD2 zwischen den Integratoren 138A und 138B austauschen.
Demgemäß wird während eines ersten Fensters das Signal GPD1 durch den Integrator 138A integriert und an den Eingang A des Komparators 140 geschickt, während das Signal GPD2 vom Integrator 138B integriert und an den Eingangsanschluß B des Komparators 140 geschickt wird. Während des folgenden Fensters wird jedoch das Signal GPD1 vom Integrator 138B integriert und an den B-Eingangsanschluß des Komparators 140 geschickt, während das Signal GPD2 vom Integrator 138A integriert wird und an den A-Eingangsanschluß des Komparators 140 geschickt wird. Somit kann jegliche Abweichung infolge von fehlendem Abgleich der Bauteile der Integratoren und jegliche Eingangsabweichung des Komparators 140 gleichmäßig beide, das GPD1- als auch das GPD2-Signal beeinflussen, wodurch jeglicher statischer Abgleichfehler infolge derartiger Abweichungen aufgehoben wird.
Die vorstehend beschriebene Integratoraustauschtechnik wird jedoch zu einer Polaritätsänderung im Ausgang des Komparators 140 führen, d.h. ein gegebener logischer Zustand des Ausgangs des Komparators 140 zeigt während des ersten Fensters einen Voreilfehler, jedoch während des folgenden Fensters einen Nacheilfehler an. Anders ausgedrückt, während der Zyklen, in welchen das SWAP-Signal logisch hoch ist, zeigt ein logisch hoher Ausgang des Komparators 140 einen Nacheilphasenfehler an, aber während der alternierenden Fenster, in welchen das SWAP-Signal logisch niedrig ist, zeigt ein logisch hoher Ausgang am Komparator 140 einen Voreilphasenfehler an.
Demgemäß ist am Ausgang des Komparators 140 ein Exklusiv- ODER-Gate 144 vorgesehen, um den Komparatorausgang jedes zweite Fenster zu invertieren.
Insbesondere ist ein Eingang des Exklusiv-ODER-Gates 144 an den Ausgang des Komparators 140 gekoppelt. Der andere Eingang des Exklusiv-ODER-Gates 144 ist so gekoppelt, daß er das SWAP-Signal an der Leitung 142 empfängt. Demgemäß hat, wie in der Fig. 2 gezeigt, das Exklusiv-ODER-Gate 144 ein Ausgangssignal XO, welches das gleiche wie das Komparatorausgangssignal CO ist, wenn das SWAP-Signal logisch niedrig ist, und welches invers zum Komparatorausgangssignal CO ist, wenn das SWAP-Signal hoch ist. Somit zeigt ein hohes Ausgangssignal des Exklusiv-ODER-Gates 144 immer einen voreilenden Phasenfehler und ein niedriges Ausgangssignal des Exklusiv-ODER-Gates 144 immer einen nacheilenden Phasenfehler and.
Der Ausgang XO des Exklusiv-ODER-Gates 144 ist an den D- Eingang eines D-Flipflops 146 gekoppelt. Der endliche Automat 136 erzeugt auch ein STROBE-Signal 148, welches an dem Takteingang des D-Flipflops 146 angelegt wird. Der endliche Automat 136 pulst das STROBE-Signal 148 in der Nähe des Endes jedes Fensters, um zubewirken, daß das D-Flipflop 146 die Ausgänge XO des Exklusiv-ODER-Gates 144 hält, nachdem die zwei Impulse an jeder der Leitungen GPD1 und GPD2 vollständig durch die Lade-/Entladeschaltung 138, den Komparator 140 und das Exklusiv-ODER-Gate 144 verarbeitet worden sind. Die Daten werden in Abhängigkeit von einer ansteigenden Flanke des STROBE-Impulses gehalten.
Schlußendlich erzeugt der endliche Automat 136 auch ein DUMP-Signal 150, welches für eine kurze Periode einmal während jedes Fensters hoch gepulst wird. Im einzelnen wird es nach dem STROBE-Impuls hoch gepulst, jedoch vor dem Ende des Fensters, wie dies aus der Fig. 3 zu ersehen ist. Das DUMP-Signal 150 ist an die Schalter 152A und 152B gekoppelt, die in Abhängigkeit von dem DUMP-Impuls die Integratoren 138 bzw. 138A bzw. 138B entladen.
Die Eingangsteilbauteile des PLL (Phasendetektor 120 und Phasenfehlerprozessor 130) sind mit dem PLL-Takt P-CLK synchronisiert. Andere Logikbausteine, wie beispielsweise der Digitalschleifenfilter 40 und der DCO 110 sind ebenfalls vorzugsweise mit dem P-CLK synchronisiert, um irgendwelche möglichen Anlaufprobleme zu verhindern. Somit ist die Schnittstelle zwischen dem Phasenfehlerprozessor und dem digitalen Schleifenfilter asynchron.
Um irgendwelche möglichen metastabilen Probleme in der Asynchronschnittstelle zu verhindern, erzeugt der endliche Automat 136 ein DATEN-GÜLTIG-Signal. Wenn der Komparator den logischen Zustand des AUF/ -Signals aktualisiert, wird das DATEN-GÜLTIG-Signal für drei Taktperioden nicht angesteuert. Der Vorgang des Sperrens von DATEN-UNGÜLTIG für drei Taktperioden führt einen Verstärkungsfaktor von 41/44 in die Schleifenfaktorberechnung ein.
Wenn keine Flankenübergänge Din vorhanden sind und immer dann, wenn eine fehlerhafte Übertragung vorhanden ist, die die hereinkommende Flankendichte unter vier Datenübergänge pro 44 Taktperioden verringert, gibt der Zeitschlitzdecoder ein nicht angesteuertes DATEN-UNGÜLTIG-Signal ab. Als ein Ergebnis wird keine erhöhende Phasenfehlerinformation durch den Digitalschleifenfilter 140 an den DCO 110 geschickt. Der DCO 110 kann auf seiner vorherigen Frequenz bleiben, bis DATEN-GÜLTIG und AUF/ im nächsten Fenster aktualisiert werden.
Die Fig. 3A-3C sind Zeitschaltdiagramme, die verschiedene Signale einschließlich des SWAP-Signals im Phasenfehlerprozessor 130 gemäß der vorliegenden Erfindung zeigen, die illustrieren, wie das wechselseitige Ein- und Auslagern der GPD1- und GPD2-Signale zwischen den Integratoren jegliche statistische Abgleichfehler eliminiert, die ansonsten durch Integratorversatz und/oder Komparatoreingangsversatz verursacht wurden.
Fig. 3A zeigt die Signalbedingungen, wenn die hereinkommenden Daten gegenüber dem lokalen Takt nacheilen. Fig. 3B zeigt die Signalzustände, wenn die hereinkommenden Daten gegenüber dem lokalen Takt voreilen. Die Fig. 3C zeigt die Signalbedingungen, wenn die Daten mit dem lokalen Takt in Phase sind, jedoch zwischen den Integratoren infolge von fehlendem Abgleich der Bauteile 5 mV Abweichung sind. Die Fig. 3C illustriert am klarsten, wie die vorliegende Erfindung statische Abgleichfehler infolge von Integratorabweichung eliminiert. Wie angegeben, korrigiert die Erfindung jedoch auch Abweichung zwischen den Komparatoreingängen.
Wie in den Fig. 3A-3C gezeigt, schaltet zu einem gewissen Zeitpunkt zwischen der ansteigenden Flanke des STROBE-Signals und des Anfangs des nächstens Fensters das SWAP-Signal seinen Zustand. Vorzugsweise schaltet das SWAP-Signal die Zustände in regelmäßigen und gleichmäßigen Intervallen dergestalt, daß das Schalten in jedem Fenster zum selben Relativmoment auftritt. Somit ist für jedes weitere Fenster GPD1 an den Integrator 138A und GPD2 an den Integrator 138B gekoppelt. In den alternierenden Fenstern werden die Verbindungen so umgekehrt, daß GPD1 an den Integrator 138B und GPD2 an den Integrator 138A gekoppelt ist. Demgemäß ist jegliche Abweichung zwischen den Integratoren 138A und 138B und jegliche Abweichung zwischen den Komparatoreingängen gleichmäßig zwischen GPD1 und GPD2 aufgeteilt, wodurch die Wirkung derartiger Abweichungen ausgeglichen wird. Demgemäß werden diese Abweichungen zu keinem statischen Abgleichfehler im Ausgang des Komparators 140b und damit im AUF/ -Signal führen.
Während jeden Fensters werden zwei Impulse durch die Phasenfehlergateschaltung 132 an den Leitungen GPD1 und GPD2 ausgelöst. In Abhängigkeit von den Impulsen an GPD1 und GPD2 steigen die Spannungen VC1 und VC2 an den Ausgängen der Integratoren 138A bzw. 138B, wie dies in Fig. 3A gezeigt ist. Wie dargestellt, halten VC1 und VC2 nach dem letzten Impuls (d.h. dem zweiten Impuls an GPD2) ihren Pegel. Das Freigabesignal 148 wird in der Nähe des Endes des Fensters angesteuert, nachdem zwei Impulse an jeder Leitung GPD1 und GPD2 vollständig durch die Lade-/Entladeschaltung 138, den Komparator 140 und das Exklusiv-ODER-Gate 144 verarbeitet worden sind, wodurch bewirkt wird, daß der logische Zustand am Exklusiv-ODER-Gatesignal XO durch das D- Flipflop 146 verzögert wird.
In der Fig. 3A ist die Impulsbreite TW1 von GPD1 kürzer als die Impulsbreite TW2 von GPD2, wodurch bewirkt wird, daß VC2 niedriger als VC1 an der ansteigenden Flanke des Freigabesignals 148 ist. Demgemäß ist bei diesem Beispiel der Ausgang CO am Komparator 144 logisch hoch. Weil jedoch das SWAP-Signal während dieses Fensters logisch hoch ist, ist der Ausgang XO am Exklusiv-ODER-Gate 144 logisch niedrig. Dies zeigt einen nacheilenden Phasenfehler an. Somit verzögert das D-Flipflop 146 einen logisch niedrigen Ausgang XO und hält das logisch niedrige Signal an seinem Ausgang (das AUF/ -Signal) wenigstens solange bis zur nächsten ansteigenden Flanke am STROBE-Signal.
Nachdem die ansteigende Flanke des STROBE-Signals bewirkt, daß das D-Flipflop 126 das AUF/ -Signal hält, können die Integratoren 138A und 138B für das Integrieren der Impulse im nächsten Fenster rückgestellt werden. Demgemäß wird das DUMP-Signal 150 hoch gesetzt, um die Kondensatoren der Integratoren zu einem Zeitpunkt nach der ansteigenden Flanke des STROBE-Signals, jedoch vor dem Ende des Fensters, zu entladen, wie dies dargestellt ist.
Während des nächsten Fensters ist das SWAP-Signal niedrig und der Vorgang wird wiederholt. Während dieses Fensters ist jedoch in Abhängigkeit davon, daß das SWAP-Signal niedrig ist, der Ausgang XO des Exklusiv-ODER-Gates 144 der gleiche wie der Ausgang CO des Komparator 140 anstatt invers, wie dies bei dem vorherigen Fenster der Fall war.
Demgemäß ist ungeachtet der Tatsache, daß der Ausgang CO des Komparators seinen Zustand an der ansteigenden Flanke des STROBE-Signals auf niedrig geändert hat, der Ausgang XO des Exklusiv-ODER-Gates nicht geschaltet, sondern bleibt niedrig und wird in diesem Zustand gehalten, wodurch noch immer angezeigt wird, daß die Daten nacheilen.
In der Fig. 3B hat sich der Phasenfehler vom Nacheilen zum Voreilen geändert, d.h. die Impulsbreite TW1 ist nun größer als die Impulsbreite TW2. Demgemäß ist der Ausgang CO des Komparators 140 niedrig, wenn das STROBE-Signal während dem ersten angegebenen Fenster angesteuert wird. Der Ausgang XO des Exklusiv-ODER-Gates 144 ist hoch, wodurch bewirkt wird, daß das AUF/ -Ausgangssignal des D-Flipflops 146 hochgeht, wenn der XO-Ausgang in Abhängigkeit von der ansteigenden Flanke des STROBE-Signals gehalten wird, wie dies in der Fig. 3B gezeigt ist.
Noch einmal wird das DUMP-Signal vor dem Ende des Fensters angesteuert, was bewirkt, daß die Spannungen VC1 und VC2 in Vorbereitung der Integration der Impulse während des nächsten Fensters auf Null zurückkehren. Während des nächsten Fensters ist immer noch ein Voreilphasenfehler vorhanden, so daß die Impulsbreite TW1 and GPD1 immer noch weiter als die Impulsbreite TW2 an GPD2 ist. Weil jedoch das SWAP-Signal nun wieder auf einen logisch niedrigen Pegel gegangen ist, ist der Ausgang CO des Komparators 140 nun hoch anstatt niedrig, selbst wenn immer noch ein voreilender Phasenfehler vorhanden ist (wie im vorherigen Fenster). Ungeachtet dessen, bleibt der Ausgang XO des Exklusiv-ODER-Gates 144 hoch (wie im vorherigen Fenster), weil während dieses Fensters anders als im vorherigen Fenster das Exklusiv-ODER-Gate 144 das CO-Signal ausgibt. Demgemäß hält das D-Flipflop 146 ein weiteres hohes Signal und bleibt daher hoch.
Fig. 30 zeigt die Signalzustände, wenn die Daten mit dem lokalen Takt in Phase sind und daher sind die Impulsbreiten GPD1 und GPD2 gleich, aber sie haben eine Abweichung von 5 mV infolge des fehlenden Abgleichs der Integratorbauteile. Wie im ersten Fenster in Fig. 30 gezeigt, ist ungeachtet der Tatsache, daß die Impulsbreiten TW1 und TW2 gleich sind, VC2 höher als VC1 infolge des fehlenden Abgleichs der Bauteile zwischen den Integratoren. Dies verursacht, daß das AUF/ -Signal an der ansteigenden Flanke des STROBE-Signals im ersten Fenster hochgeht. Wie jedoch im zweiten Fenster gezeigt, wird nun der genau gleiche 5 mV Abweichungsfehler (die Breiten TW1 und TW2 sind immer noch gleich) bewirken, daß das AUF/ -Signal niedrig wird, weil die Integratoren ausgetauscht worden sind. Demgemäß schaltet das AUF/ --Signal fortlaufend den Zustand für jedes Fenster, wenn die Daten mit dem lokalen Takt in Phase sind, wie dies der Fall wäre, selbst wenn infolge des fehlenden Abgleichs der Integratorbauteile eine Abweichung von 5 mV vorhanden ist.
Obwohl einige besondere Ausführungsformen der Erfindung beschrieben worden sind, sind zahlreiche Änderungen, Modifikationen und Verbesserungen für den Fachmann denkbar. Derartige Veränderungen, Modifikationen und Verbesserungen sind durch die vorliegende Offenlegung nahegelegt und werden als Teil der Beschreibung angesehen, obwohl sie nicht ausdrücklich hier ausgeführt sind, und sind als innerhalb des Schutzumfangs der Erfindung liegend gewollt. Demgemäß dient die vorstehende Beschreibung nur als Beispiel und nicht zur Begrenzung. Die Erfindung ist allein durch die folgenden Patentansprüche begrenzt und definiert.

Claims

1. Phasenregelkreisgerät zum Erzeugen eines lokalen Taktsignals mit gleicher Frequenz und Phase wie ein Datenstrom, der am Phasenregelkreisgerät ankommt, mit:

einem Oszillator (110) zum Erzeugen des lokalen Taktsignals, das eine Phase und Frequenz hat;

einem Phasendetektor (120) der so gekoppelt ist, daß er das lokale Taktsignal und den ankommenden Datenstrom empfängt, und eine erste Impulsserie erzeugt, die Impulse mit einer Impulsdauer proportional zur Phasendifferenz zwischen dem lokalen Taktsignal und dem ankommenden Datenstrom und eine zweite Impulsserie erzeugt, mit Referenzimpulsen mit einer Dauer gleich der Dauer der Impulse der ersten Impulsserie, wenn zwischen dem ankommenden Datenstrom und dem lokalen Taktsignal keine Phasendiffernz ist; und

einem Phasenfehlerprozessor (130) mit

einem ersten Integrator (138A) mit einem Eingangsanschluß und einem Ausgangsanschluß,

einem zweiten Integrator (138B) mit einem Eingangsanschluß und einem Ausgangsanschluß,

einem Komparator (140), dessen ersten Eingangsanschluß mit dem Ausgangsanschluß des ersten Integrators verbunden ist und dessen zweiter Eingangsanschluß mit dem Ausgangsanschluß des zweiten Integrators verbunden ist, und mit einem Ausgangsanschluß zum Ausgeben eines Phasenfehlerrichtungssignals, wobei der Oszillator auf das Phasenfehlerrichtungssignal anspricht, um die Phase des lokalen Taktsignals vorzustellen oder zu verzögern,

dadurch gekennzeichnet, daß das Phasenregelkreisgerät weiterhin aufweist einen Schalter (200, 202) der erste und zweite Zustände einnehmen kann, der so gekoppelt ist, daß er die ersten und zweiten Impulsserien empfängt und im ersten Zustand die erste Impulsserie zum ersten Integrator und die zweite Impulsserie zum zweiten Integrator schafft, und im zweiten Zustand die zweite Impulsserie zum ersten Integrator und die erste Impulsserie zum zweiten Integrator schafft; und Steuermittel (136) zum alternierenden Plazieren des Schalters in den ersten und zweiten Zustand in vorbestimmten gleichen Intervallen.

2. Gerät zum Erzeugen eines Signals, das anzeigt, ob eine Phase eines ersten Eingangssignals gegenüber der Phase eines zweiten Eingangssignals nacheilt oder voreilt, wobei das Gerät aufweist:

einen ersten Integrator (138A) mit einem Eingangsanschluß und einem Ausgangsanschluß,

einen zweiten Integrator (138B) mit einem Eingangsanschluß und einem Ausgangsanschluß;

einen Komparator (140), der mit seinem ersten Eingangsanschluß mit dem Ausgangsanschluß des ersten Integrators und mit seinem zweiten Eingangsanschluß mit dem Ausgangsanschluß des zweiten Integrators verbunden ist, und einen Ausgangsanschluß zum Ausgeben eines Phasenfehlerrichtungssignals hat,

dadurch gekennzeichnet, daß das Gerät weiterhin aufweist,

einen Schalter (200, 202) , der einen ersten und zweiten Zustand einnehmen kann, wobei der Schalter so geschaltet wird, daß er erste und zweite Impulsserien empfangen kann, und im ersten Zustand die erste Impulsserie zum ersten Integrator und die zweite Impulsserie zum zweiten Integrator schafft, und im zweiten Zustand die zweite Impulsserie zum ersten Integrator und die erste Impulsserie zum zweiten Integrator schafft, wobei die erste Impulsserie Impulse mit einer Dauer proportional zu der Phasendifferenz zwischen den ersten und zweiten Eingangssignalen hat und die zweite Impulsserie Referenzimpulse mit einer Dauer gleich der Dauer der Impulse der ersten Impulsserie hat, wenn zwischen den ersten und zweiten Eingangssignalen keine Phasendifferenz besteht, und

Steuerungsmittel (136) zum alternierenden Plazieren des Schalters in den ersten und zweiten Zustand in vorbestimmten gleichen Intervallen.

3. Gerät nach Anspruch 1 oder 2, wobei die Steuermittel einen endlichen Automat aufweisen, der ein SWAP-Signal erzeugt, das zwischen den ersten und zweiten Zuständen in vorbestimmten Intervallen schaltet, wobei das SWAP-Signal an einen Steuereingangsanschluß des Schalters gekoppelt ist, um zu bewirken, daß der Schalter abhängig davon, daß das SWAP-Signal im ersten Zustand ist, in dem ersten Zustand ist, und abhängig davon, daß das SWAP-Signal im zweiten Zustand ist, im zweiten Zustand ist.

4. Gerät nach Anspruch 3, weiterhin mit einem Exklusiv-ODER-Gate (144), das mit seinem ersten Eingangsanschluß so gekoppelt ist, daß er das Phasenfehlerrichtungssignal empfängt, und mit seinem zweiten Eingangsanschluß an das SWAP-Signal gekoppelt ist, und sein Ausgangsanschluß so geschaltet ist, daß das Ausgangssignal des Vergleichers in alternierenden der vorbestimmten Intervalle umgekehrt wird.

5. Gerät nach Anspruch 4, weiterhin mit einem D-Flip-Flop (146) , das mit seinem Dateneingangsanschluß mit dem Ausgangsanschluß des Exklusiv- ODER-Gates verbunden ist, wobei das D-Flip-Flop so gesteuert wird, daß es ein Signal an seinem Dateneingangsanschluß einmal pro vorbestimmtem Intervall sperrt, und das einen Datenausgangsanschluß zum Ausgeben eines AUF/AB-Signals hat.

6. Gerät nach Anspruch 5, weiterhin mit einer Phasenfehler-Auftastschaltung 132, die vor den Schalter gekoppelt ist, um die ersten und zweiten Impulsserien zu empfangen und um eine vorbestimmte Anzahl von Impulsen an jeder der Impulsserien an diesem Schalter pro vorbestimmtem Intervall zu schaffen.

7. Gerät nach Anspruch 6, wobei die vorbestimmte Anzahl 2 ist.

8. Gerät nach Anspruch 7, wobei die Steuermittel (136) weiterhin ein STROBE-Signal erzeugen, das einmal pro jedem Intervall angesteuert wird, wobei das D-Flip-Flop so gesteuert ist, daß das Signal an seinem Dateneingangsanschluß in Abhängigkeit von der Ansteuerung des STROBE-Signals gesperrt wird.

9. Gerät nach Anspruch 8, wobei die Steuermittel (136) weiterhin ein DUMP-Signal erzeugen, das mit den ersten und zweiten Integratoren verbunden ist, und einmal pro jedem Intervall angesteuert wird, nachdem das STROBE-Signal angesteuert ist, wobei die ersten und zweiten Integratoren auf das DUMP-Signal ansprechen, um auf einen Null-Zustand zurückzustellen.

10. Verfahren zum Erzeugen eines lokalen Taktsignals, das jeweils gleiche Frequenz und gleiche Phase wie ein ankommender Datenstrom hat, wobei das Verfahren die Schritte hat:

(i) Erzeugen eines lokalen Taktsignals;

(ii) Empfangen des ankommenden Datenstroms;

(iii) Erzeugen einer ersten Impulsserie mit ersten Impulsen mit einer Dauer proportional zur Phasendifferenz zwischen dem lokalen Taktsignal und dem ankommenden Datenstrom und einer zweiten Impulsserie mit Referenzimpulsen mit einer Dauer gleich der Dauer der Impulse der ersten Impulsserie, wenn zwischen dem ankommenden Datenstrom und dem lokalen Taktsignal keine Phasendifferenz besteht;

(iv) Vorsehen der ersten Impulsserie an einem ersten Integrator während eines ersten Zeitfensters und an einem zweiten Integrator während eines zweiten Zeitfensters mit einer Dauer gleich der des ersten Zeitfensters;

(v) Vorsehen der zweiten Impulsserie an dem zweiten Integrator während des ersten Zeitfensters und an dem ersten Integrator während des zweiten Zeitfensters;

(vi) Erzeugen eines Steuersignals in jedem Fenster in Abhängigkeit von dem Integrator, der in einem ersten Zustand ist, wenn die Integratoren anzeigen, daß die Referenzimpulse eine längere Dauer als die ersten Impulse haben, und in einem zweiten Zustand, wenn die Integratoren anzeigen, daß die Referenzimpulse eine geringere Dauer als die ersten Impulse haben;. und

(vii) Vorrücken der Phase des lokalen Taktsignals in Abhängigkeit davon, daß das Steuersignal im ersten Zustand ist, und Rückstellen der Phase des lokalen Taktsignals in Abhängigkeit davon, daß das Steuersignal in dem zweiten Zustand ist.