DE69214888T2

DE69214888T2 - Phasenfehlerprozessor

Info

Publication number: DE69214888T2
Application number: DE69214888T
Authority: DE
Inventors: Tsun-Kit Chin; Hee Wong
Original assignee: National Semiconductor Corp
Current assignee: National Semiconductor Corp
Priority date: 1991-07-15
Filing date: 1992-07-01
Publication date: 1997-05-15
Anticipated expiration: 2012-07-02
Also published as: JPH05291946A; EP0523886B1; DE69214888D1; KR100230611B1; JP3263436B2; US5239561A; KR930003595A; EP0523886A1

Description

Die Erfindung betrifft im allgemeinen Phasenregelschleifen für sehr hohe Frequenzen (nämlich größer als 50 MHz) und insbesondere einen Phasenfehlerprozessor, als Schnittstelle (Interface) zwischen einem Proportionalphasendetektor und einem digital gesteuerten Oszillator.

HINTERGRUND DER ERFINDUNG

Bei vielen Phasenregelschleifen (PLL's) und Steuersystemen bilden eine serielle Logik-Darstellung der voranlaufenden und nacheilenden Phasenfehler eine einfache und billige Schnittstelle zwischen einem quantisierten Zwei-Zustands- Phasendetektor und einem digital gesteuerten Oszillator (DCO). Die zwei Logikzustände der seriellen Schnittstelle veranlassen die Ausgangsphase des DCO, in Abhängigkeit von dem Vorzeichen des Phasenfehlers vorauszueilen oder nachzulaufen.
In vielen Hochgeschwindigkeits-Datenkommunikationssystemen, wie bei der Faser-Datenverteilungsschnittstelle (FDDI, Fiber Distribution Data Interface), sind Einschaltzyklusstörungen (DCD, duty-cycle distortions) und datenmusterabhängiges Rauschen (DDJ, data-pattern dependent jitters) sehr störend. In solchen Systemen werden Proportionalphasendetektoren den quantisierten Zwei-Zustand-Phasendetektoren vorgezogen. Proportionalphasendetektoren verlangen jedoch die Verwendung langer Digitalworte, die aufwendig zu verarbeiten sind. Eine serielle Schnittstelle, wie sie im quantisierten Phasendetektor verwendet wird, ist einfach, erfüllt jedoch nicht die DCD/DDJ-Anforderungen. Im Ergebnis besteht die Notwendigkeit, proportionale Phasenfehlerinformation in serielle Logiksignale einzufügen, um so ein Übereinstimmen mit den DCD/DDJ-Spezifikationen zu ermöglichen und die Herstellung der PLL unter Verwendung der digitalen Logikschaltung zu erlauben.
Eine bekannte Technik, die zur Erreichung dieses Zieles verwendet oder angepaßt werden kann, ist es, einen Proportionalphasendetektor zu verwenden, dem eine Ladungspumpe und ein Ein-Bit-A/D-Wandler (Vergleicher) folgt. Jedoch ist die Bauweise mit Ladungspumpen für Hochfrequenz (nämlich für Betrieb bei Frequenzen von 100 MHz und darüber) kein einfaches Unterfangen, und in den meisten Fällen führt dies zu Betriebsproblemen (nämlich Tot-Bandproblemen). Zusätzlich ist es für gewöhnlich schwierig, die in solchen Ladungspumpen verwendeten p-Kanal- und n-Kanal-Transistoren der komplementären Stromquellen einzustellen, was zu einer Verschlechterung der dynamischen Verfolgungseigenschaften der PLL's führt und möglicherweise statische Flankenrichtungsabweichungen (SAE, static alignment errors) und Fehler beim Empfang ankommender Datenströme verursacht.
Die Ladezeitkonstante für solche Ladungspumpen beeinflußt ebenfalls die Schleifeneigenschaften der PLL's. In vielen PLL's arbeitet der Kondensator in der Ladungspumpe als Schleifenfilter. Für Schaltungen, die mit digitalen Schleifenfiltern ausgestattet sind, ist die zusätzliche Schleifenfilterkomponente unerwünscht.
Der Phasenfehlerprozessor der Erfindung bildet eine Schnittstelle eines Proportionalphasendetektors mit einem seriellen Digitalschleifenfilter (siehe Fig. 1). Er erzeugt eine analoge Mittelwertbildung der Phasenfehlerinformation zum Dekodieren ankommender Daten mit schweren Einschaltzyklusstörungen und datenabhängigem Rauschen. Er verringert die Betriebsfrequenz (und somit die Kosten) des Digitalschleifenfilters unter Verwendung einer "Ausdünn"-Technik (Decimation-Technik). Er vermeidet auch die üblichen Nachteile herkömmlicher Ladungspumpen, die oben beschrieben wurden. Die verarbeitete Phasenfehlerinformation (erzeugt durch den Phasenfehlerprozessor) wird durch zwei Logiksignale dargestellt, die über eine einfache serielle asynchrone Schnittstelle anderen digital arbeitenden Blöcken der PLL (wie einem Digitalschleifenfilter) zugeführt werden.

ZUSAMMENFASSUNG DER ERFINDUNG

Zusammenfassend ist die Erfindung ein Phasenfehlerprozessor, der als Schnittstelle eines Proportionalphasendetektors mit einem Digitalschleifenfilter in einer Hochfrequenzphasenregelschleife (PLL) dient. Die PLL empfängt einen Hochfrequenzstrom NRZI-kodierter Daten, der eine sich ändernde Dichte von Datensignalübergängen enthält. Ein Phasendetektor in der PLL erzeugt Proportionalphasenfehlerinformation in Form eines Phasenfehlersignals PD1 und eines Bezugssignals PD2. Das Pulssignal PD1 hat eine Pulsbreite TW1, die dem Phasenfehler zwischen dem Datensignalübergang und dem PLL-Taktsignal entspricht. Das Pulssignal PD2 hat eine feste Pulsbreite TW2, die gleich der Hälfte der Periode des PLL-Taktsignals ist
Der Phasenfehlerprozessor, der eine "Ausdünnungstechnik" verwendet, integriert während jedes Abschnitts mit N Taktzyklen die Proportionalphasenfehlerinformation genau eines Paar benachbarter positiver und negativer Datenübergänge, wenn die Zahl der Eingabedatenübergänge, die während dieses Zeitabschnitts auftreten, das erwartete Minimum übersteigt, ansonsten reicht der Phasenfehlerprozessor keine Phaseninformation weiter. Die Auswahl der Fensterbreite (N Taktzyklen) beruht auf dem Kodierschema des ankommenden Datenstroms. Die integrierte Information wird durch den Phasenfehlerprozessor einmal während jedes Abschnitts von N Taktzyklen in ein Ein-Bit-Hoch-/Runtersignal umgewandelt, das dann verwendet wird, um die Ausgabephase des digital gesteuerten Oszillators der PLL vorzuschieben oder zurückzuziehen. Der Phasenfehlerprozessor detektiert auch, wenn die Flankendichte des ankommenden Datenstroms unter einen minimal erlaubten Pegel abfällt, und erzeugt ein "Datengültigkeits"-Signal, das anzeigt, ob das Hoch-/Runtersignal gültig ist oder nicht.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Zusätzliche Aufgaben und Merkmale der Erfindung werden aus der folgenden detaillierten Beschreibung und im Zusammenhang mit den beiliegenden Zeichnungen schneller verständlich. In den Zeichnungen ist bzw. zeigt:
Fig. 1 ein Blockdiagramm einer Phasenregelschleifenschaltung, die einen erfindungsgemäßen Phasenfehlerprozessor enthält.
Fig. 2 die Übergangseigenschaften eines bevorzugten Phasendetektors.
Fig. 3 ein vereinfachtes Blockdiagramm einer bevorzugten Ausführungsform des erfindungsgemäßen Phasenfehlerprozessors.
Fig. 4 ein Logikpegeldiagramm einer bevorzugten Ausführungsform einer Phasenfehler-Torschaltung, die in der bevorzugten erfindungsgemäßen Ausführungsform verwendet wird.
Fig. 5 ein schematisches Diagramm einer Schaltung, die logisch zu der Schaltung aus Fig. 4 äquivalent ist.
Fig. 6 ein Zeitsteuerungsdiagramm, das den Betrieb der Phasenfehlerprozessorschaltung während des Normalbetriebs darstellt.
Fig. 7 ein Schaltdiagramm einer Ladungs- und Entladungsschaltung, die in der bevorzugten Ausführungsform verwendet wird.
Fig. 8 ein Zeitsteuerungsdiagramm, das den Betrieb der Ladungs- und Entladungsschaltung in dem Phasenfehlerprozessor darstellt.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM

In Fig. 1 wird eine Phasenregelschleife (PLL) 100 für hohe Frequenzen zur Takt-/Datenwiederherstellung gezeigt. Aufgabe der PLL 100 ist es, ein periodisches Taktsignal P_CLK zu erzeugen, das die Frequenz und Phase eines ankommenden Datensignals DIN mit 125 Megabit pro Sekunde in Übereinstimmung bringt. Bei der bevorzugten Ausführungsform ist das Datensignal DIN ein NRZI-kodiertes Datensignal.
Die wesentlichen Komponenten der PLL 100 sind ein digital gesteuerter Oszillator (DCO) 110, ein Proportionalphasendetektor 120, ein Phasenfehlerprozessor 130 und ein Digitalschleifenfilter 140. Der DCO 110 erzeugt das periodische Taktsignal P_CLK der PLL.
Bei der bevorzugten Ausführungsform enthält der DCO 110 einen dreistufigen Ringoszillator 112, der drei Hochfrequenztaktsignale C1 bis C3 mit gleichmäßig beabstandeten Phasen erzeugt, die eine Frequenz f&sub0; von etwa 250 MHz haben. Ein Signalverlaufsynthesizer 114 (auch Digital-Vorzeichen-Phase-in-Frequenz-Wandler genannt) erzeugt drei niederfrequente Steuersignale, deren Phasen gleichmäßig beabstandet sind, mit einer Frequenz fM , wobei fM dem Frequenzfehler zwischen dem Datensignal DIN und f&sub0; entspricht. Genauer gesagt, wird die Frequenz fM durch die PLL 100 gesetzt, so daß sie in etwa gleich 2fIN - f&sub0; ist, wobei fIN die Taktfrequenz des ankommenden Datensignals DIN ist. Bei der bevorzugten Ausführungsform ist der Signalverlaufsynthesizer 114 ein preiswerter Dreieckswellen-Digitalsynthesizer, der Dreiecksignalverläufe erzeugt.
Ein frequenzgesteuerter Oszillator (FCO) 116 erzeugt ein Taktsignal PLL_CLK, dessen Frequenz gleich f&sub0; + fM ist, wobei fM positiv oder negativ entsprechend dem Vorzeichen der Größe 2fIN - f&sub0; ist. Das PLL_CLK-Taktsignal wird mittels der Schaltung 118 durch 2 geteilt, um das P_CLK-Signal zu erzeugen, das ein Rechteckwellensignal ist, welches mit der Frequenz fIN (etwa 125 MHz) und mit der Phase des Datensignals DIN übereinstimmt.
Der Phasendetektor 120 vergleicht kontinuierlich die Phase des P_CLK-Signals mit der Phase des Eingabesignals DIN. Auf jeden Flanken-Übergang in der Dateneingabe DIN antwortet der Phasendetektor 120 mit der Erzeugung eines aktiven hohen Pulses bei PD1 und PD2. Die Pulsbreite von PD1, nämlich TW1, hängt von der Phasendifferenz zwischen DIN und P_CLK (nämlich dem Phasenregeltakt der PLL) ab. Die Pulsbreite von PD2, nämlich TW2, ist immer gleich der halben Taktperiode und kann als Bezugssignal verwendet werden. Wenn die PLL 100 eingerastet ist, haben PD1 und PD2 beide gleiche Pulsbreiten (unter idealen Bedingungen). Der Phasenfehler, wenn vorhanden, zwischen dem Datensignalübergang und P_CLK ist proportional der Größe TW1-TW2. Fig. 2 zeigt eine Darstellung der Pulsbreiten von PD1 und PD2 über dem Phasenfehler E für den Fall von DIN bei 125 Megabit pro Sekunde.
PD1 und PD2 werden durch die Phasenfehlerverarbeitungsschaltung 130 verarbeitet, um die Hoch-/Runterfrequenz- und -Phaseneinstellungssignale, nämlich "Hoch-/Runter" und "Datengültigkeit", zu erzeugen. Die Ausgaben des Phasenfehlerprozessors 130 sind zwei Logiksignale, "Hoch-/Runter" und "Datengültig". Die beiden Logikzustände des Hoch- /Runtersignals zeigen das Voreilen oder Nachlaufen des Phasenfehlers an, während die logischen Zustände des Datengültigkeits-Signals die Ausgabe des Hoch-/Runtersignals gültig macht. Nachdem sie durch das Digitalschleifenfilter 140 gefiltert wurden, werden diese Frequenz- und Phaseneinstellsignale zum Einstellen der Phase und Frequenz des P_CLK- Signals verwendet, das durch den DCO 110 erzeugt wird.
Der Phasenfehlerprozessor 130 verwendet verschiedene Schalttechniken, die detailliert in den folgenden Abschnitten beschrieben werden:
1. Phasenfehlerabtastung.
2. Phasenfehlermittelung und Quantisierung.
3. Asynchrone Zwei-Bit-Logikschnittstelle.

Phasenfehlerabtastung

Bei FDDI-Systemen werden ein 4B/5B-Kodierschema und NRZI- Kodierbits zum Zweck der Taktsynchronisation und zur Verringerung des Gleichstromanteils an der Schnittstelle verwendet. Logisch 1 und 0 werden jeweils durch die Anwesenheit oder Abwesenheit eines Flanken-Übergangs dargestellt. Ein Liniensymbol wird aus einer Gruppe von 5 Kodierbits gebildet, die ein Datenquartett, einen Linienzustand oder Kontrollinformation darstellen können.
Für jedes übertragene Datensymbol (kodiert unter Verwendung von 5 Bits mit einer Rate von etwa 8 ns pro Bit) garantiert das Kodierschema zumindest zwei Flanken-Übergänge pro Datensymbol zum Zweck der Taktwiederherstellung. Während des Übergangs von Linienzustandssymbolen kann jedoch die Dichte der Flanken-Übergänge gleich einer pro Taktabschnitt beim Leerlinienzustand, einer auf 5 Taktperioden beim Haltelinienzustand oder einer auf 10 Taktperioden bei einem Masterlinienzustand werden. Zusammenfassend gilt, die erwartete Dauer zwischen Flanken des ankommenden Bitstroms liegt zwischen einer und zehn Taktperioden. Die Flanken-Dichte kann jedoch aufgrund der Anwesenheit oder Abwesenheit von Fehlern anwachsen oder abnehmen.
Kontinuierliche Verarbeitung der Phasenfehler von dem FDDI- Bitstrom würde eine sehr schnelle Digitalschleifenfilterschaltung benötigen, die aufwendig zu bilden ist. Zusätzlich ist die Schleifenverstärkung bei einer solchen Bauweise abhängig von der ankommenden Flanken-Dichte, wodurch die Schleifencharakteristiken der PLL und das Schleifenverhalten sich mit der ankommenden Flanken-Dichte ändern. Eine solche Änderbarkeit der Schleifencharakteristiken und des Schleifenverhaltens der PLL's ist unerwünscht.
Der erfindungsgemäß Phasenfehlerprozessor 130 verwendet eine Ausdünnungstechnik, um dieses Problem zu überwinden, und verringert die Betriebsgeschwindigkeit des Digitalschleifenfilters. In dem Blockdiagramm in Fig. 3 sind die wesentlichen Komponenten des Phasenfehlerprozessors 130 eine Phasenfehlertorschaltung 132, ein 44-Zyklusfensterzähler 134, ein Zeitkanaldetektor 136, eine Differenzladungs- und -entladungsschaltung 138, ein Vergleicher 142 und ein Flipflop 144.
Der Zähler 134 und der Zeitkanaldekoder 136 legen ein Fenster für alle 44 Taktabschnitte des P_CLK fest. Die Phasenfehler-Torschaltung 132 tastet die ankommenden Pulse PD1 und PD2 ab und erlaubt während jedes 44-Zyklusfensters nur zwei Pulsen, durch den Phasenfehlerprozessor 130 zu gelangen. Das Pulspaar bei GPD1 und GPD2 stellt Phasenfehlerproben für zwei benachbarte positive und negative Datenübergänge bei DIN dar.
Die Auswahl der Fensterbreite beruht auf dem Kodierschema. Für FDDI-Systeme sichert eine Fensterbreite von 44 Taktabschnitten, daß die niedrigste Flankendichte, nämlich eine alle 10 Taktabschnitte, sicher gehandhabt werden kann. Bei einem 44-Zyklusfenster gibt es mindestens vier Eingabedaten-Flanken, einschließlich einer Daten-Flanke, die zum Öffnen der Torschaltung 132 verwendet wird, wobei es für zwei aufeinanderfolgenden Daten-Flanken möglich wird, durch die Torschaltung 132 hindurchzugelangen, und eine vierte Flanke zum Schließen der Torschaltung 132.
Das Abtasten der Phasenfehlerinformation hat verschiedene Vorteile. Zunächst wird die Phasenfehlerinformation einmal in jedem Fenster mit einer Rate von fP_CLK/44 aufgefrischt (nämlich 125 MHz/44 oder mit etwa 2,84 MHz bei FDDI). Somit wird wesentlich die Verarbeitungsgeschwindigkeit des Digitalschleifenfilters verringert. Zweitens erlaubt es, daß eine Differenzladungs- und -entladungsschaltung 138 anstelle einer Ladungspumpe verwendet wird, wodurch viele Einschränkungen beseitigt werden, die mit der Ladungspumpengestaltung (siehe oben "Hintergrund der Erfindung") verbunden sind. Ein weiterer wichtiger Vorteil ist, daß die verarbeiteten Daten-Flanken-Dichte konstant ist, nämlich zwei Flanken pro 44-Taktabschnittfenster, wodurch die Abhängigkeit der Schleifenverstärkung von der ankommenden Flankendichte beseitigt wird. Zusätzlich verhindert die Abtastschaltung 132, daß fehlerhafte Datenströme, deren Flankendichte kleiner als 4 pro 44 Taktabschnitten ist, durch den Phasenfehlerprozessor zu dem Schleifenfilter 140 gelangen.
Fig. 4 zeigt das Logikdiagramm der Phasenfehler-Torschaltung 132, die mit sechs identischen Drei-Eingangs-UND/ODER- Zellen CELL1-CELL6 und zwei UND-Gates CELL7, CELL8 gebildet ist. Die einfache Bauweise dieser Schaltung ist bevorzugt für die Verarbeitung hochfrequenter Eingabepulse mit minimaler Pulsstörung. Andere Gate-Typen, wie etwa NAND/NAND- Gates können verwendet werden. Das Äquivalent-Funktionsdiagramm für diese Schaltung ist in Fig. 5 gezeigt.
Wie vorangehend erwähnt wurde, trägt das PD1-Signal die Phasenfehlerinformation, während das PD2-Signal als Bezugssignal dient. PD2 wird auch als Takt für die Phasenfehler- Torschaltung 132 verwendet. Die CELL1-CELL4 arbeiten im wesentlichen als durch PD2 getaktetes Zwei-Bit-Schieberegister, bei dem das Endausgabesignal G4 des Schieberegisters dem Schieberegisterdateneingabeanschluß in invertiert Form zurückgeführt wird. Somit benötigt es vier PD2- Taktzyklen, damit das Zwei-Bit-Schieberegister CELL1-CELL4 einen Zyklus seiner vier Zustände durchläuft.
In den Fig. 4 und 5 und in dem Zeitsteuerungsdiagramm aus Fig. 6 arbeiten die Phasenfehler-Torschaltung 132 und der Zeitkanaldekoder 136 wie folgt. Zu Beginn des Fensters geht das Torsignal (GATE-Signal) vom Zeitkanaldekoder 136 hoch, wodurch die Phasenfehler-Torschaltung 132 freigeschaltet wird. Die erste ansteigende Flanke von PD2 schaltet G2 gültig, wodurch es darauffolgenden Pulsen bei PD1 ermöglicht wird, sich über CELL7 auszubreiten. Die zweite steigende Flanke von PD2 schaltet G4 gültig, wodurch es folgenden Pulsen bei PD2 ermöglicht wird, sich über CELL8 auszubreiten.
Nachdem G4 hochgeht, setzt der Zeitkanaldekoder das GATE- Signal auf logisch "0" zurück. Die dritte ansteigende Flanke des PD2 setzt G2 zurück, wodurch weitere Pulse bei PD1 daran gehindert werden, sich über CELL7 auszubreiten. Die vierte ansteigende Flanke von PD2 sperrt G4, wodurch weitere Pulse bei PD2 daran gehindert werden, sich über CELL8 auszubreiten. Am Ende des Fensters erzeugt der Zeitkanaldekoder ein aktives hohes Ausschwemmsignal (FLUSH- Signal), das die Torschaltung 132 in den Anfangszustand zurücksetzt.
Unter Verwendung identischer Zellen kann die in Fig. 4 gezeigte Schaltung gute unversehrte Signale bei GPD1 und GPD2 erreichen, was zu minimalen statischen Flanken-Richtungsabweichungen (SAE) führt. Die Zellen sind so angepaßt, daß die Pulsbreiten TW1 und TW2 (bei GPD1 und GPD2) unter Einrastbedingungen einander gleich sind.
Bei der bevorzugten Ausführungsform ist der Zeitkanaldekoder 136 unter Verwendung eines programmierten logischen Arrays ausgebildet, der als eine mit 125 MHz getaktete Synchronschaltung gebildet ist. Tabelle 1 enthält eine Auflistung der Gleichungen, die die Beziehungen zwischen den Eingabe- und Ausgabesignalen des Zeitkanaldekoders 136 bestimmen.

Phasenfehlermittelung und Quantitisierung

Die Verarbeitung zweier Pulse pro Fenster ermöglicht die Verwendung einer Differentialladungs- und -entladungsschaltung 138 zum Mitteln des Phasenfehlers. Wie in den Fig. 3 und 7 gezeigt wird, besteht die Differentialladungs- und -entladungsschaltung 138 aus zwei RC-Schaltungen R1-C1 und R2-C2, die jeweils durch GPD1 und GPD2 getrieben werden (nach zwei offenen Emitter-Zwischenspeicherstufen 152 und 154), und Schaltern S1 und S2 zum Entladen der zwei RC-Schaltungen. R1-C1 und R2-C2 sind zueinander passend und führen Integrationsfunktionen während der Abschnitte, in denen GPD1 und GPD2 aktiv hoch sind, durch. Diese Anordnung ermöglicht die Integration mit dem gleichen Transistortyp (entweder p-Kanal- oder n-Kanal), wodurch die Notwendigkeit des Anpassens von Transistoren verschiedener Polarität, wie beim Ladungspumpenansatz, vermieden wird. Geschaltete Stromquellen können ebenfalls anstelle der Widerstände R1 und R2 und der offenen Emitter-Puffer verwendet werden.
Die Phasenfehler in Größen der Pulsbreite TW1 und TW2 werden bei VC1 und VC2 zu Spannungen umgewandelt. Die RC-Integration der beiden Pulse bei GPD1 oder GPD2 führt eine Mittelung des proportionalen Phasenfehlers durch, der von den zwei, während des Fensters übertragen aufeinanderfolgenden, positiven und negativen Datenübergängen abgeleitet wird. Für die PLL ist dies wesentlich, um das statistische Zentrum der ankommenden Augenöffner bei starken DCD/DDJ-Störungen zu lokalisieren.
Das GPD2-Signal hat eine konstante Pulsbreite TW2 gleich einer halben Taktperiode, was gleich 4 ns für DIN bei 125 Megabit pro Sekunde ist. Die Gesamtladungszeit für VC2 ist somit ein Taktabschnitt (2xTW2 = 8 ns) pro Fenster.
Die Pulsbreite des GPD1-Signals, nämlich TW1, ist abhängig von dem Phasenfehler und hat einen Rahmen von 0 bis 2xTW2, entsprechend dem Phasenfehler von -π bis +π, wie es in Fig. 2 gezeigt ist. Die Gesamtladungszeit für VC1 reicht somit von 0 bis 2 Taktperioden (4xTW2 = 16 ns) pro Fenster.
Wenn die PLL 100 eingerastet ist, sind die Pulsbreiten TW1 und TW2 einander gleich, was zu gleichen Spannungen bei VC1 und VC2 führt. In Fig. 3 wird ein Vergleicher zum Vergleichen der Spannungen bei VC1 gegenüber jener bei VC2 verwendet. CMP_STB taktet die Ausgabe des Vergleichers in den Flipflop 144 ein, nachdem VC2 und VC1 geordnet sind. CMP_STB wird durch den Zeitkanaldekoder 136 erzeugt und einmal pro Fenster aktiviert. Das Hoch-/Runtersignal ist die Ausgabe des Flipflops 144. Sein Logik-Zustand zeigt das Vorzeichen des gemittelten Phasenfehlers der beiden aufeinanderfolgenden positiven und negativen Datenübergänge an.
Einfachheitshalber wird ein linearer Ladungsvorgang angenommen,
VC1 = VOH (TW1a + TW1b)/R1C1
VC2 = VOH (2xTW2)/R2C2
Hoch/Runter = SGN {VC2 - VC1}
= SGN {K(x2TW2 - (TW1a+TW1b))}
wobei TW1a und TW1b die Pulsbreiten von GPD1 entsprechend zwei aufeinanderfolgenden Datenübergänge von DIN; VOH die hohe Ausgabespannung der offenen Emitter-Puffer 152 und 154 für GPD1 oder GPD2 und k eine Umwandlungskonstante (k = VOH/R1C1 = VOH/R2C2) sind.
Aus der obigen Gleichung kann ersehen werden, daß die Differentialladungs- und -entladungsschaltung 138 auf die Absolutwerte der RC-Zeitkonstanten unempfindlich ist, solang die beiden RC-Schaltungen R1-C1 und R2-C2 zueinander passen. Da die Schaltung nur das Vorzeichen des Phasenfehlers berechnet, besitzt die Ausgestaltung der RC-Zeitkonstante mit Widerständen (R1 und R2) oder Stromquellen, deren Werte voneinander abhängig erzeugt werden, keinen signififlanken Einfluß auf das Schaltungsverhalten.
Idealerweise werden die RC-Zeitkonstanten so gewählt, daß die Spannung VC1 maximiert wird, aber nicht die maximale Eingangsspannung den gewöhnlichen Betriebszustand des Vergleichers übersteigt. Aufgrund der bekannten Ladungsdauer kann die Spannung VC1 durch Auswahl der kleinstmöglichen RC-Zeitkonstante maximiert werden, wobei die erwarteten Schaltungsparameter-Änderungen in Betracht gezogen werden.
Fig. 8 zeigt Zeitsteuerungsdiagramme für VC1 und VC2 bei den externen Phasenfehlern von -π und +π. Die Auflösung der Ladungs- und Entscheidungsschaltung 138 wird durch Dividieren der Menge (VC1 - VC2) durch E berechnet. Durch Maximieren von VC1 wird der Einfluß von Schaltungsfehlern, wie z.B. die Nullpunktverschiebung des Vergleichers und jedes nicht Zueinanderpassen der RC-Zeitkonstanten der Integrierer, auf statische Flanken-Richtungsabweichungen (SAE) verringert. Zum Beispiel ist, wenn ECL-Zwischenspeicherstufen für GPD1 und GPD2 verwendet werden, der maximal mögliche dynamische Bereich (VOH - VOL), der für die externen Werte von VC1 (entsprechend den externen Phasenfehlern von -π bis +π) verwendet werden kann, gleich 600 mV. Da die externen Werte von VC1 der Pulsbreite TW1 entsprechen, die von 0 bis 8 ns variiert, ist die maximal mögliche Auflösung des RC- Integrierers R1-C1 gleich 600 mV geteilt durch 8 ns, also 75 mV pro ns. Unter Verwendung dieser bestmöglichen Auflösung für ECL-Schaltungen führt eine Nullpunktverschiebung des Vergleichers von ±30 mV zu einer statischen Flankenabweichung (SAE) von etwa ±4 ns.
Am Ende des Fensters werden die Schalter S1 und S2, die durch das Entladesignal (DUMP-Signal) von dem Zeitkanaldekoder 136 gesteuert werden, zur Entladung von C1 und C2 geschlossen. Im Ergebnis der Ladungsentladung haben alle RC- Komponenten vom Phasenfehlerprozessor keinen Einfluß auf die Schleifeneigenschaften (die Tiefpaßabschneidefrequenz des Schleifenfilters ist normalerweise kleiner als jene, die durch das 44-Taktabschnittfenster vorgegeben wird).

Asynchrone Zwei-Bit-Logikschnittstelle

Das vordere Ende der PLL (der Phasendetektor 120 und der Phasenfehlerprozessor 130) ist synchron mit dem Phasentaktsignal P_CLK. Andere Logikblöcke, wie das Digitalschleifenfilter 140 und der DCO 100, sind vorzugsweise synchron mit dem lokalen Taktsignal (von einer Kristallquelle), um alle möglichen Anfahrprobleme zu vermeiden. Somit ist die Schnittstelle zwischen dem Phasenfehlerprozessor und dem Digitalschleifenfilter asynchron.
Um alle möglichen metastabilen Probleme in der Asynchron- Schnittstelle zu vermeiden, erzeugt der Zeitkanaldekoder 136 ein als Datengültigkeits-Signal bezeichnetes Signal. Wenn der Vergleicher den Logikzustand des Hoch- /Runtersignals auffrischt, wird das Datengültigkeits-Signal für drei Taktabschnitte gesperrt (siehe als Zeitsteuerungsdiagramm Fig. 6). Das Verfahren zum Sperren des Datengültigkeits-Signals über drei Taktabschnitte führt einen Verstärkungsfaktor (Ke) von 41/44 in die Schleifenschaltungsberechnung ein.
Wenn keine Flanken-Übergänge in DIN vorhanden sind und immer wenn ein irrtümlicher Übergang auftritt, der die ankommende Flanken-Dichte auf unter vier Datenübergänge auf 44 Taktabschnitte verringert, gibt der Zeitkanaldekoder ein inaktives Datengültigkeits-Signal aus. Im Ergebnis wird keine zusätzliche Phasenfehlerinformation an den DCO 110 über das Digitalschleifenfilter gesendet. Der DCO 110 kann in seiner vorhergehenden Frequenz bleiben, bis das Datengültigkeits-Signal- und das Hoch-/Runtersignal im nächsten Fesnter aufgefrischt werden. Diese "no-drift"-Charakteristik kann kaum mit einer logischen Schleife erreicht werden.
Während die Erfindung in bezug auf einige wenige Ausführungsformen beschrieben wurde, schildert die Beschreibung die Erfindung und dient nicht zur Beschränkung der Erfindung. Verschiedene Modifikationen können dem Fachmann einfallen, ohne von dem in den beiliegenden Ansprüchen festgelegten Rahmen der Erfindung abzuweichen. Tabelle 1

Claims

1. Phasenfehlerprozessor zur Verwendung in einer Datenwiederherstellungsschaltung mit:

einem Zeitkanaldecoder, der ein zyklisches Taktsignal empfängt und Zeitsteuerungssignale erzeugt, welche ein Datenverarbeitungsfenster mit N Taktzyklen festlegt, wobei N eine positive ganze Zahl ist;

einer Integrierschaltung, die mit dem Zeitkanaldecoder gekoppelt ist und von einem Phasendetektor entsprechende Phasenfehlerinformation für jeden Datenübergang in einem Datensignal empfängt, wobei die Integrierschaltung die entsprechende Phasenfehlerinformation über eine vorgegebene Zahl von Datenübergängen während jedes Datenverarbeitungsfensters integriert;

einem Vergleicher, der mit der Integrierschaltung und dem Zeitkanaldecoder gekoppelt ist und die integrierte entsprechende Phasenfehlerinformation mit einem Bezugssignal vergleicht und ein Hoch-/Runtersignal in Übereinstimmung mit dem Vergleich einmal in jedem Datenfenster erzeugt

2. Phasenfehlerprozessor nach Anspruch 1, bei dem die Integrierschaltung die entsprechende Phasenfehlerinformation für ein Paar benachbarter positiver und negativer Datenübergänge in dem Datensignal während jedes Datenverarbeitungsfensters integriert.

3. Phasenfehlerprozessor nach Anspruch 1, bei dem Integrierschaltung die entsprechende Phasenfehlerinformation für wenigstens ein Paar benachbarter positiver und negativer Datenübergänge in dem Datensignal während jedes Datenverarbeitungsfensters integriert.

4. Phasenfehlerprozessor nach Anspruch 1, der ein Mittel enthält, um ein Datenungültigkeitssignal zu erzeugen, wenn immer das Datensignal weniger als eine vorgegebene Anzahl von Datenübergängen während eines Datenverarbeitungsfensters enthält.

5. Phasenfehlerprozessor nach Anspruch 1, der eine Torschaltung enthält, die den Phasendetektor mit der Integrierschaltung verbindet, wobei die Torschaltung mittels einer bestimmten Zahl entsprechender Phasenfehlerinformationssignale von einer entsprechenden Zahl Datensignalübergängen ermöglicht, zu der Integrierschaltung während jedes der Datenverarbeitungsfenster zu gelangen.

6. Phasenfehlerprozessor nach Anspruch 1, bei dem die Integrierschaltung Mittel zum Entleeren der integrierten Phasenfehlerinformation einmal pro Datenverarbeitungsfenster enthält, um so sich auf die Integration zusätzlicher Phasenfehlerinformationen vorzubereiten.

7. Phasenfehlerprozessor zur Verwendung in einer Datenwiederherstellungsschaltung mit:

einem Zeitkanaldecoder, der ein zyklisches Taktsignal empfängt und Zeitsteuerungssignale erzeugt, die ein Datenverarbeitungsfenster mit N Taktzyklen festlegen, wobei N eine positive ganze Zahl ist;

eine Differenz-Integrierschaltung, die mit dem Zeitkanaldecoder gekoppelt ist und von einem Phasendetektor für jeden Datenübergang in einem Datensignal entsprechende Phasenfehlerinformation empfängt, wobei die entsprechende Phasenfehlerinformation ein erstes Pulssignal mit einer Impulsbreite TW1 entsprechend dem Phasenfehler zwischen jedem Datenübergang in dem Datensignal und einem PLL-Taktsignal und ein zweites Pulssignal mit einer Breite TW2, das einem vorgegebenen Abschnitt des PLL-Taktsignalzyklus entspricht, enthält, wobei der Phasenfehler, wenn er vorhanden ist, zwischen dem Datensignal und dem PLL-Taktsignal proportional zu TW1 - TW2 ist;

wobei die Integrierschaltung erste Integriermittel zum Integrieren einer Mehrzahl erster Pulssignale und zweite Integriermittel zum Integrieren einer entsprechenden Mehrzahl der zweiten Impulssignale während jedes Datenverarbeitungsfensters enthält; und

einem Vergleicher, der mit der Integrierschaltung und dem Zeitkanaldecoder verbunden ist, die ersten und zweiten integrierten Pulssignale vergleicht und ein Hoch-/Runtersignal in Übereinstimmung mit dem Vergleich einmal pro Datenverarbeitungsfenster erzeugt.

8. Phasenfehlerprozessor nach Anspruch 7, bei dem das Datensignal alternierende positive und negative Übergänge hat; wobei

das erste Integriermittel wenigstens zwei aufeinanderfolgende erste Pulssignale integriert, die aufeinanderfolgenden positiven und negativen Übergängen in dem Datensignal entsprechen;

das zweite Integriermittel aufeinanderfolgende zweite Pulssignale integriert, die den durch das erste Integriermittel integrierten ersten Pulssignalen entsprechen, und

der Vergleicher, der mit den ersten und zweiten Integriermitteln verbunden ist, ein Hoch-/Runtersignal entsprechend der Differenz zwischen den integrierten ersten und zweiten Pulssignalen erzeugt.

9. Phasenfehlerprozessor nach Anspruch 7, der Mittel enthält, um ein Datenungültigkeitssignal zu erzeugen, wenn immer das Datensignal weniger als eine vorgegebene Zahl Datenübergänge während eines Datenverarbeitungsfensters enthält.

10. Phasenfehlerprozessor nach Anspruch 7, der eine Torschaltung enthält, die den Phasendetektor mit der Integrierschaltung verbindet, wobei die Torschaltung es einer vorgegebenen Zahl entsprechender Phasenfehlerinformationssignale von einer entsprechenden Zahl Datensignalübergänge ermöglicht, zu der Integrierschaltung während jedes Datenverarbeitungsfensters zu gelangen.

11. Phasenfehlerprozessor nach Anspruch 7, bei dem die Integrierschaltung Mittel enthält, um die integrierte Phasenfehlerinformation einmal pro Datenverarbeitungsfenster zu entleeren, um es so auf die Integration zusätzlicher Phasenfehlerinformationen vorzubereiten.

12. Phasenfehlerprozessor zur Verwendung in einer Datenwiederherstellungsschaltung mit:

einer Torschaltung, die von einem Phasendetektor für jeden Datenübergang in einem Datensignal entsprechende Phasenfehlerinformation empfängt, wobei die entsprechende Phasenfehlerinformation wenigstens ein erstes Pulssignal mit einer Pulsbreite TW1 entsprechend dem Phasenfehler zwischen jedem Datenübergang in dem Datensignal und einem PLL- Taktsignal und ein zweites Pulssignal mit einer Breite TW2, die einem vorgegebenen Abschnitt des PLL-Taktsignalzyklus entspricht, enthält, wobei der Phasenfehler, wenn er vorhanden ist, zwischen dem Datensignal und dem PLL-Taktsignal proportional zu TW1 - TW2 ist;

wobei die Torschaltung es einer vorgegebenen Zahl erster und zweiter Pulssignale von einer entsprechenden Zahl Datensignalübergänge ermöglicht, sich über die Torschaltung während jedes Datenverarbeitungsfensters fortzupflanzen, wobei die Torschaltung identische Schaltungen zur Tastung des ersten Pulssignals und zur Tastung des zweiten Pulssignals verwendet.