DE69330980T2

DE69330980T2 - Verfahren zur Herstellung einer Halbleiteranordnung

Info

Publication number: DE69330980T2
Application number: DE69330980T
Authority: DE
Inventors: Tsuyoshi Fukada; Yukihiko Tanizawa; Yoshimi Yoshino
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1992-04-22
Filing date: 1993-04-20
Publication date: 2002-07-11
Anticipated expiration: 2013-04-21
Also published as: DE69334194T2; EP1119032B1; EP1119032B8; EP1119032A2; EP1119032A3; DE69330980D1; US5525549A; DE69334194D1; EP0567075A2; EP0567075B1; EP0567075A3

Description

HINTERGRUND DER ERFINDUNG

1. Bereich der Erfindung

Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleitervorrichtung wie zum Beispiel einem Halbleiterbeschleunigungssensor.

2. Beschreibung des Standes der Technik

Die ungeprüfte japanische Patentveröffentlichung Nr. 59-13377 legt eine elektrochemische Ätzmethode zur Bearbeitung einer Membran eines Membransiliziumdrucksensors offen. Dieses Verfahren verwendet eine Ätzflüssigkeit auf HF basis. Die Ätzflüssigkeit ätzt einen Siliziumwafer, wenn eine Spannung ohne Stromfluss angelegt wird. Das Ätzen wird beendet, wenn ein Stromfluss erfaßt wird.
Eine Ätzflüssigkeit auf KOH basis ist ebenso verwendbar. Wenn eine Spannung ohne Stromfluss angelegt wird, ätzt die Ätzflüssigkeit einen Siliziumwafer aufgrund von chemischen Reaktionen zwischen KOH und Silizium. Da die Ätzflüssigkeit auf KOH basis die anodische Oxidation von Silizium veranlasst kontinuierlich einen schwachen Stromfluss zu erzeugen, ist es schwierig das Ende des Ätzens klar zu erfassen.
Das elektrochemische Ätzen ist zum genauen Ausbilden eines dünnen Teils verwendbar, wie zum Beispiel eine Membran von Halbleiterdrucksensoren und Beschleunigungssensoren. Herkömmliche elektrochemische Ätzverfahren verwenden für gewöhnlich Ritzlinien als Stromversorgungswege zum ätzen eines Wafers. Die ungeprüfte japanische Patentveröffentlichung Nr. 61-30039 verwendet eine n-Typ-Hochkonzentrationsdiffusionsschicht zum Zuführen eines Ätzstroms. Um den Wirkungsgrad des Ätzens zu verbessern, kann eine Metalldünnschicht mit niedrigerem Widerstand anstatt der Diffusionsschicht verwendet werden. Die auf den Ritzlinien eines Wafers ausgebildeten Metalldünnschicht erzeugt jedoch Metallstaub, wenn eine Schneidklinge den Wafer entlang der Ritzlinien in Chips schneidet. Der Metallstaub wird an den Chips haften und deren Wirksamkeit beeinträchtigen.
Die ungeprüfte japanische Patentveröffentlichung Nr. 61-30039 verwendet ein aus oberen und unteren leitenden Schichten hergestelltes Siliziumsubstrat, das verschiedene Leitungstypen aufweist. Eine als eine Elektrode dienende Hochkonzentrationsdiffusionsschicht ist auf dem Substrat ausgebildet. Die untere Schicht wird elektrochemisch geätzt, so daß die obere Schicht zum Ausbilden einer Membran übrig bleibt.
Diese Technik ist wirkungsvoll um jeden Chip mit einer Membran von einheitlicher Dicke zu versehen, wenn der Chip klein ist. Wenn der Chip jedoch groß ist, verwirklicht die Technik in der Membran kaum einheitliche Dicke. Es ist besonders schwierig eine Membran mit einheitlicher Dicke auszubilden, wenn eine dünne epitaktische Schicht zum Herstellen einer dünnen Membran verwendet wird. Der Grund dafür ist, daß eine dünne epitaktische Schicht höheren horizontalen Widerstand aufweist, und daher der Mittelteil jeder von den Ritzlinien entfernten Chipfläche nicht genug Spannung von einer Spannungsversorgungsquelle erhält. Dann wird das Ätzen nicht einfach an dem Mittelteil beendet, da dort eine anodische Oxidationsschicht kaum ausgebildet wird.
Auf diese Weise weisen die herkömmlichen Verfahren die Probleme eines fehlerhaften Erfassens eines Endes des Ätzens, eines fehlerhaften Beendens des Ätzens, und des Zerstäubens einer auf Ritzlinien ausgebildeten Metallschicht, wenn ein Wafer entlang von Ritzlinien in Chips geschnitten wird, auf. Eine solche zerstäubte Metallschicht wird die Halbleiterschaltungen auf jedem Chip fehlerhaft machen und eine Ausbeute verschlechtern. Die herkömmlichen Verfahren sind nicht fähig eine Membran mit einheitlicher Dicke aus einer dünnen epitaktischen Schich auszubilden, aufgrund horizontalen Widerstandes der Schicht.
Dokument US-A-4706374 legt ein Verfahren zur Herstellung eines Halbleiterbeschleunigungsmessers in einer Auslegerbalkenform offen. In dem Herstellungsprozeß ist ein Halbleitersubstrat in p-Typ Bereiche und n-Typ Bereiche geteilt. Das Substrat wird in eine elektrochemische Lösung mit einer Kathode getaucht, und eine geeignete Spannung wird angelegt. Bestimmte Bereiche des Substrats sind vor dem Ätzen durch die Spannung derartig geschützt, daß das Halbleitersubstrat geätzt wird, um die Auslegerbalken auszubilden. Ferner legt dieses Dokument offen, daß beim elektrochemischen Ätzen unter Verwendung eines pn- Übergangs vorbereitend eine p-Diffusion ausgeführt wird durch eine n-epi-Schicht an einer Position an der ein Durchgangsloch ausgebildet werden wird, die sich von einem Abschnitt unterscheidet, der als ein dünner Abschnitt bleiben wird, und wenn elektrochemisches Ätzen von der Hinterseite bewirkt wird, wird der dünne Abschnitt der nepi Schicht selektiv nicht entfernt zurückgelassen, während der p-diffundierte Abschnitt durch Durchgeätztwerden entfernt wird.
Dokument US-A-5095349 legt offen einen Sensor durch Waferbonen über einer Oxidschicht herzustellen.
Die vorliegene Erfindung wird in den Ansprüchen umrissen.
Es ist ein Vorteil der vorliegenden Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitzustellen, die fähig ist, das Problem von Metallstaub von einer Metalldünnschicht zu lösen, das zum elektrochemischen Ätzen eines Wafers benutzt wird und geschnitten wird, wenn der Wafer nach dem Ätzen in Chips zerschnitten wird.
Es ist ein Vorteil der vorliegenden Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtung bereitzustellen, das Fähig ist den horizontalen Wiederstand in einem Wafer, der elektrochemisch geätzt werden muß, zu verringern.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine perspektivische Ansicht, die einen Halbleiterbeschleunigungssensor zeigt, der gemäß der vorliegenden Erfindung hergestellt ist;
Fig. 2 ist eine Draufsicht, die einen Sensor zeigt;
Fig. 3 ist eine Schnittansicht, die entlang einer Linie A-A von Fig. 2 genommen ist;
Fig. 4 ist eine Draufsicht, die die Elektrodenmuster des Sensors zeigt;
Fig. 5 ist ein elektrisches Schaltbild, das die Verbindungen in einer Widerstandsschicht des Sensors zeigt;
Fig. 6 und 7 sind Schnittansichten, die die Schritte zur Herstellung des Sensors gemäß der vorliegenden Erfindung zeigen;
Fig. 8 ist eine Draufsicht, die eine Kreuzungsstelle der Aluminiumelektrode des Sensors in der Herstellung zeigt;
Fig. 9 ist eine Schnittansicht, die entlang einer Linie D-D von Fig. 8 genommen ist;
Fig. 10 ist eine Schnittansicht, die einen anderen Schritt zur Herstellung des Sensors gemäß der vorliegenden Erfindung zeigt;
Fig. 11 ist eine schematische Ansicht, die eine elektrochemische Ätzvorrichtung zeigt;
Fig. 12 und 13 sind Flussdiagramme, die elektrochemische Ätzschritte zeigen;
Fig. 14 ist ein Zeitablaufplan der Veränderungen eines elektrochemischen Ätzstroms zeigt;
Fig. 15 ist eine Draufsicht, die einen Siliziumwafer zeigt, von dem die Sensoren ausgebildet werden;
Fig. 16 bis 20 sind Schnittansichten, die Schritte zum Bearbeiten des Wafers in die Sensoren gemäß der vorliegenden Erfindung zeigen;
Fig. 21 ist eine Schnittansicht, die einen elektrochemischen Arbeitsgang zeigt;
Fig. 22 ist eine Ansicht, die einen Wafer gesehen von einer Pfeilmarkierung C von Fig. 21 zeigt;
Fig. 23 ist eine Seitenansicht, die ein Platinband von Fig. 21 zeigt;
Fig. 24 ist eine Schnittansicht, die den Wafer in einem Sensorherstellungsprozess zeigt;
Fig. 25 und 26 sind Ansichten, die Schritte zum Herstellen der Sensoren gemäß der vorliegenden Erfindung zeigen;
Fig. 27 und 28 sind Schnittansichten, die Schritte zur Herstellung von Halbleitervorrichtungen gemäß der Abänderungen der vorliegenden Erfindung zeigen;
Fig. 29 bis 35 sind Schnittansichten, die Schritte zur Herstellung eines Halbleitersensors gemäß einer anderen Ausführungsform der vorliegenden Erfindung zeigen;
Fig. 36 ist eine Draufsicht, die einen Wafer zeigt., von dem die Sensoren ausgebildet werden;
Fig. 37 bis 41 sind Schnittansichten, die Schritte zur Herstellung eines Halbleitersensors gemäß eines fünften Aspektes der vorliegenden Erfindung zeigen;
Fig. 42 und 43 sind Schnittansichten, die Schritte zur Herstellung eines Halbleitersensors gemäß einer Ausführungsform des fünften Aspektes der vorliegenden Erfindung zeigen;
Fig. 44 bis 48 sind Schnittansichten, die Schritte zur Herstellung eines Halbleitersensors gemäß einer anderen Ausführungsform des fünften Aspektes der vorliegenden Erfindung zeigen;
Fig. 49 ist eine Draufsicht, die einen integrierten Drucksensor zeigt;
Fig. 50 ist eine Schnittansicht, die entlang einer Linie A-A von Fig. 49 genommen ist;
Fig. 51 ist eine Draufsicht, die einen Halbleiterwafer zeigt, von dem Sensoren gebildet werden;
Fig. 52 bis 55 sind Schnittansichten, die verschiedene Elemente des Sensors zeigen;
Fig. 56 bis 59 sind Schnittansichten, die Schritte zur Herstellung des Sensors gemäß der vorliegenden Erfindung zeigen;
Fig. 60 ist eine Schnittansicht, die einen anderen Sensor zeigt, der gemäß der vorliegenden Erfindung hergestellt ist;
Fig. 61 ist eine Schnittansicht, die einen weiteren Sensor zeigt, der gemäß der vorliegenden Erfindung hergestellt ist; und
Fig. 62 ist eine Schnittansicht, die noch einen anderen Sensorchip zeigt, der gemäß der vorliegenden Erfindung hergestellt ist.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Verfahren zur Herstellung einer Halbleitervorrichtung gemäß einer vorliegenden Erfindung werden mit Bezug auf die Figuren erläutert.
Zunächst wird der Aufbau eines gemäß der vorliegenden Erfindung hergestellten Halbleiterbeschleunigungssensors erläutert.
Fig. 1 ist eine perspektivische Ansicht, die den Halbleiterbeschleunigungssensor zeigt. Fig. 2 ist eine Draufsicht, die den Sensor zeigt. Fig. 3 ist eine Schnittansicht, die entlang einer Linie A-A von Fig. 2 genommen ist. Dieser Sensor kann für ein ABS-System eines Fahrzeugs verwendet werden.
Der Sensor weist eine aus Pyrexglas hergestellte viereckige Grundplatte 1 und einen viereckigen Siliziumchip 2 auf, der an der Oberseite der Grundplatte 1 befestigt ist. Der Chip 2 weist eine erste viereckige Stütze 3 auf, dessen Boden an der Grundplatte 1 befestigt ist. Die Stütze 3 bildet vier Seiten des Chips 2 aus. An dem Mittelteil des Chips 2 sind vier Durchgangslöcher 4A, 4B, 4C und 4D ausgebildet, um vier bewegliche dünne Balken 5, 6, 7 und 8 und eine dicke rechteckige Last 9 zu definieren. Ein Durchgangsloch 10 ist entlang der inneren Seite der ersten Stütze 3 ausgebildet, um eine dicke kanalförmige zweite Stütze 11 und eine dicke Verbindung 12 zu definieren. Und zwar sind die ersten und zweiten Stützen 3 und 11 mit dem Durchgangsloch 10, das zwischen ihnen steht, durch die Verbindung 12 miteinander verbunden. Die Last 9 und die zweite Stütze 11 mit den Durchgangslöchern 4A bis 4D, die zwischen ihnen stehen, werden miteinander durch die beweglichen dünnen Balken 5 bis 8 verbunden.
Die Dicke jeder der Balken 5 bis 8 ist ungefähr 5 um. Paare von piezoresistiven Schichten 13a und 13b, 14a und 14b, 15a und 15b, und 16a und 16b sind jeweils auf dem Balken 5 bis 8 ausgebildet.
Die Grundplatte 1 weist eine Mittenvertiefung 17 (Fig. 3) auf, so daß die Last 9 nicht die Grundplattel berühren wird, wenn die Last 9 aufgrund von Beschleunigung verschoben wird.
Fig. 4 zeigt auf dem Chip 2 ausgebildete Aluminiumelektrodenmuster. Die Elektrodenmuster beinhalten einen Erder 18, eine Spannungsquellenelektrode 19, und Ausgangselektrode 20 und 21 zum Bereitstellen einer Potentialdifferenz entsprechend der Beschleunigung. Es gibt andere vier Sätze von Elektrode, die einen Erder 22, eine Spannungsquellenelektrode 23, und Ausgangselektrode 24 und 25 zum Bereitstellen einer Potentialdifferenz entsprechend der Beschleunigung beinhalten.
Eine Störstellendiffusionsschicht 26, die mit der Spannungsquellenelektrode 19 in Verbindung steht, ist ausgebildet. Eine Siliziumoxidschicht ist auf der Diffusionsschicht 26 angeordnet, und der die Spannungsquellenelektrode 19 kreuzende Erder 18 ist auf der Siliziumoxidschicht angeordnet. Die Spannungsquellenelektrode 23 ist mit der Spannungsquellenelektrode 19 durch eine Störstellendiffusionsschicht 27 verbunden. Der Erder 22 ist mit dem Erder 18 durch eine Störstellendiffusionsschicht 29 verbunden. Die Ausgangselektrode ist mit der Ausgangselektrode 22 durch eine Störstellendiffusionsschicht 29 in Verbindung. Die Ausgangselektrode 21 und 25 sind durch eine Störstellendiffusionsschicht 30 zum Einstellen des Widerstandes miteinander in Verbindung.
Die piezoresistiven Schichten 13a bis 16b sind elektrisch verbunden, um eine, wie in Fig. 5 gezeigte, Wheatstone'sche Brücke auszubilden. Diese Schaltung beinhaltet eine Erdungsklemme 31, einen Spannungsquellenanschluß 32, Ausgangsanschlüsse 33 und 34 zum Bereitstellen einer potentialendifferenz entsprechend der Beschleunigung.
Die vorliegende Erfindung stellt ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, wie z.B. dem oben erläuterten Halbleiterbeschleunigungssensor. Dieses Verfahren beinhaltet im wesentlichen einen ersten Schritt des Ausbildens einer Einkristallhalbleiterdünnschicht eines zweiten Leitungstyps über einem Einkristallhalbleitersubstrat eines ersten Leitungstyps; einen zweiten Schritt des Ausbildens eines leitenden Materials in einem Ritzlinienbereich auf der Dünnschicht; einen dritten Schritt des elektrochemischen Ätzens des Substrats, wobei die Ätzelektrizität mit dem leitenden Material übertragen wird, um vorbestimmte Teile des Substrats zu entfernen; und einen vierten Schritt des zerschneidens des Substrats in Chips entlang dem Ritzlinienbereich, so daß jede der Chips die Halbleitervorrichtung ausbildet. Gemäß einem ersten Aspekt der vorliegenden Erfindung beinhaltet das leitende Material eine Metalldünnschicht 40, die einen Spalt 65 zum Durchlassen einer Schneidklinge entlang des Ritzlinienbereichs aufweist, wie in Fig. 9 gezeigt.
Und zwar stellt der erste Aspekt der vorliegenden Erfindung ein Verfahren bereit zur Herstellung einer Halbleitervorrichtung, das einen ersten Schritt des Ausbildens einer Einkristallhalbleiterdünnschicht des zweiten Leitungstyps über einem Einkristallhalbleitersubstrat des ersten Leitungstyps beinhaltet; einen zweiten Schritt des Ausbildens einer Metalldünnschicht in einem Ritzlinienbereich auf der Halbleiterdünnschicht, wobei die Metalldünnschicht eine Lücke zum Durchlassen einer Schneidklinge aufweist; einen dritten Schritt des elektrochemischen Ätzens des Substrats, wobei Ätzelektrizität mit der Metalldünnschicht übertragen wird, um vorbestimmte Teile des Substrats zu entfernen und vorbestimmte Teile der Halbleiterdünnschicht zurückzulassen; und einen vierten Schritt des Zerschneidens des Substrats in Chips entlang des Ritzlinienbereichs, so daß jedes der Chips die Halbleitervorrichtung ausbildet.
Der zweite Schritt kann eine Hochkonzentrationsdiffusionsschicht des zweiten Leitungstyp in dem Ritzlinienbereich ausbilden, und dann die Metalldünnechicht über der Diffusionsschicht ausbilden.
Auf diese Weise bildet der erste Schrit, gemäß dem ersten Aspekt der vorliegenden Erfindung, eine Einkristallhalbleiterdünnschicht des zweiten Leitungstyp über einem Einkristallhalbleitersubstrat des ersten Leitungstyps aus. Der zweite Schritt bildet eine Metalldünnschicht in einem Ritzlinienbereich auf der Halbleiterdünnschicht aus. Die Metalldünnschicht weist einen Zwischenraum zum Durchlassen einer Schneidklinge auf. Der dritte Schritt ätzt das Halbleitersubstrat elektrochemisch, wobei die Ätzelektrizität mit der Metalldünnschicht übertragen wird, um vorbestimmte Teile des Substrates zu entfernen und vorbestimmte Teile der Halbleiterdünnschicht zurückzulassen. Der vierte Schritt schneidet das Substrat entlang des Ritzlinienbereichs in Chips, so daß jedes der Chips eine Halbleitervorrichtung ausbildet. Zu diesem Zeitpunkt geht die Schneidklinge durch den auf der Metalldünnschicht ausgebildeten Zwischenraum, so daß das Zerschneiden in Chips keinen Metallstaub erzeugen wird.
Das leitende Material kann eine Hochkonzentrationsdiffusionsschicht 38 des zweiten Leitungstyps beinhalten.
Weitere Ausführungsformen werden in den abhängigen Ansprüchen umrissen.
Ausführungsformen gemäß dieser Aspekte werden mit Bezug auf die Fig. 6 bis 26 erläutert.
In Fig. 6 ist ein p-Typ Einkristallsiliziumwafer 35 vorbereitet. Eine n-Typ epitaktische Schicht 36 ist über dem Wafer 35 ausgebildet.
In Fig. 7 ist eine p&spplus;Typ Diffusionsschicht 37 auf der epitaktischen Schicht 36 in einem Bereich ausgebildet, in dem eine piezoresistive Schicht ausgebildet werden muß. Eine n&spplus;Typ Diffusionsschicht 38 ist in einem Ritzlinienbereich ausgebildet. Eine n&spplus;Typ Diffusionsschicht 39 ist in einem Bereich ausgebildet, in dem Durchgangslöcher 10, 4a, 4b, 4c, und 4d (Fig. 2) ausgebildet werden müssen. Eine Aluminiumschicht 40 ist über der n&spplus;Typ Diffusionsschicht 38 ausgebildet. Anschlußflächen sind mit der Aluminiumschicht 40 verbunden. Eine Aluminiumschicht 41 ist über der n&spplus;Typ Diffusionsschicht 39 ausgebildet.
Fig. 8 ist eine Draufsicht, die eine Kreuzungsstelle der Aluminiumschicht 40 zeigt. Fig. 9 ist eine Schnittansicht, die entlang einer Linie D-D von Fig. 8 genommen ist. Die Aluminiumschicht 40 ist in dem Ritzlinienbereich angeordnet. Ein Zwischenabstand 65 zum Durchlassen einer Schneidklinge 66 ist entlang der Mittellinie der Aluminiumschicht 40 ausgebildet. Die Breite W1 des Zwischenraums 65 ist etwas breiter als die Breite W2 der Schneidklinge 66. Da die Schneidklinge 66 durch den Zwischenraum 65 der Aluminiumschicht 40 hindurchgeht, ist die Schneidklinge 66 von der Aluminiumschicht 40 weg.
In Fig. 8 kreuzt der Zwischenraum 65 nicht jede Kreuzungsstelle der Aluminiumschicht 40. Diese Anordung verringert den Widerstand in der Aluminiumschicht 40, die als Stromversorgungsweg zum elektrochemischen Ätzen dient.
Fig. 9 zeigt ebenso eine Siliziumoxidschicht 67, eine Aluminiumelektrode 68, und eine Passivierungsschicht 69.
In Fig. 10 ist auf der Hinterseite des Wafers 35 eine Plasmanitridschicht (P-SiN) 52 ausgebildet. Die Schicht 52 ist durch Fotoätzen gemustert. Ein Strom wird an die Kontaktstellen auf der Aluminiumschicht 40 zugeführt, um den Wafer (Substrat) 35 elektrochemisch zu Ätzen, mit der n&spplus;Typ Diffusionsschicht 38, die als eine Elektrode dient.
Das elektrochemische Ätzen wird mit Bezug auf Fig. 11 detailliert beschrieben.
Der Wafer 35 wird in eine KOH-wässrige Lösung 76 eingetaucht (33 Gew.-% bei 82ºC). Eine Platin (Pt) Elektrode 70 ist in die Lösung 76 getaucht, so daß sie dem Wafer 35 gegenüberliegt. Eine Konstantspannungsquelle (2 Volt) 71, ein Amperemeter 72, und ein Schalter 73 sind zwischen der Aluminiumschicht 40 des Wafers 35 und der Elektrode 70 in Serie verbunden. Eine Steuerung 74, wie z.B. ein Mikrocomputer, ist mit einem Startschalter 75, dem Amperemeter 72 und dem Schalter 73 verbunden. Die Steuerung 74 startet das Ätzen im Ansprechen auf ein Startsignal von dem Startschalter 75 und erfaßt einen Strom im Ansprechen auf ein Signal von dem Amperemeter 72. Die Steuerung 74 öffnet und schließt den Schalter 73.
Fig. 12 und 13 zeigen Ätzschritte, die von der Steuerung 74 ausgeführt werden. Diese Schritte werden mit Bezug auf einen Ablaufplan von Fig. 14 erläutert. Eine Ordinate der Fig. 14 stellt die Ätzstromwerte dar.
Auf den Empfang eines Ätzstartsignals von dem Startschalter 75 hin, beginnt die Steuerung 74 die Schritte der Fig. 12. In Schritt 101 schließt die Steuerung 74 den Schalter 73. In Schritt 102 setzt die Steuerung 74 einen Merker F auf 0. In Schritt 103 liest die Steuerung 74 einen derzeitigen Stromwert Ii von dem Amperemeter 72. In Schritt 104 berechnet die Steuerung 74 eine Differenz ΔIi (= Ii-Ii 1), wobei Ii-1 ein vorheriger Stromwert ist.
In Schritt 105 bestimmt die Steuerung 74, ob die Differenz ΔIi sich vom Positiven ins Negative verändert oder nicht. Und zwar bestimmt sie, ob ein Spitzenwert (zur Zeit tp in Fig. 14) erhalten wurde oder nicht. Wenn sich die Differenz ΔIi nicht vom Positiven ins Negative verändert hat, kehrt der Fluss zu Schritt 103 zurück, und wenn sie sich verändert hat, setzt die Steuerung 74 den Merker F in Schritt 106 auf 1.
Die Steuerung 74 führt eine Unterbrechungsroutine von Fig. 13 periodisch aus. In Schritt 201 testet die Steuerung 74, ob der Merker F 1 ist. Wenn F = 0 endet der Unterbrechungsprozeß. Wenn F = 1, bestimmt die Steuerung 74 in Schritt 202, ob die Stromdifferenz ΔIi 0 ist oder nicht. Während einer Periode von tp bis t2 von Fig. 14 ist die Differenz ΔIi negativ und nicht 0, so daß die Unterbrechnung endet. Wenn die Differenz ΔIi zum Zeitpunkt t2 der Fig. 14 0 ist, öffnet die Steuerung 74 in Schritt 203 den Schalter 73. Dann endet die Unterbrechung. Sofort danach wird der Wafer 35 aus der Lösung 76 geholt und mit reinem Wasser gewaschen. Das schließt das elektrochemische Ätzen ab.
Veränderungen des Ätzstroms werden mit Bezug auf Fig. 14 erläutert.
Während der ersten Periode (1) nach dem Start des Ätzens reagieren KOH und Silizium chemisch miteinander, so daß sie den Wafer 35 ätzen. Dieses Ätzen wird erreicht, weil eine Spannung an die Aluminiumschicht 40 angelegt ist und weil kein Strom zu dem Wafer 35 fließt, aufgrund eines zwischen dem Wafer 35 und der epitaktischen Schicht 36 ausgebildeten pn Übergangs.
Während einer zweiten Periode (2) tritt ein Spitzenstrom auf. Zur selben Zeit wird der Wafer 35 zu dem pn Übergang geätzt, die epitaktische Schicht 36, die die Spannung empfängt, kommt mit der KOH-wässrigen Lösung in Verbindung, um einen Strom zum Fließen zu veranlassen und Silizium auf der Oberfläche der epitaktischen Schicht 36 wird aufgrund des Stroms oxidiert. Der Peak in der Periode (2) weist eine Neigung aufgrund einer Flächenverteilung der Dicke (Dickenschwankungen) des Wafers 35 auf.
Während einer dritten Periode (3) fällt der Strom auf ein Niveau, das höher als das Niveau der ersten Periode (1) ist. Der Grund dafür ist, daß die Siliziumoxide ebenso, wenngleich langsam, geätzt werden, und das Ätzen der Siliziumoxide und die Oxidation des Siliziums im Gleichgewicht sind. Genauer gesagt ist die Geschwindigkeit des Ätzens der Siliziumoxide durch die KOH-wässrige Lösung ungefähr ein Hundertstel der des Siliziums, so daß das Silizium fast vollständig geätzt wird.
Der Wendepunkt des Ätzstroms zu dem flachen Niveau aufgrund der Siliziumoxidation nach dem Strompeakende der zweiten Periode (2) entspricht einem Ende des Ätzens.
In Fig. 11 ist der Durchmesser des Wafers 35 10 cm, und ein mit L angezeigter Gesamtätzbereich ist 17,4 cm².
Innerhalb jedes Chipbereiches auf dem Wafer 35 besteht die n&spplus;Typ Diffusionsschicht 39 in einem vorbestimmten Bereich auf der epitaktischen Schicht 36, wie in Fig. 10 gezeigt. Die Schicht 39 hilft einem Strom horizontal von der n&spplus;Typ Diffusionsschicht 38 in Richtung der Fläche zu fließen, die elektrochemisch geätzt werden muß, ohne durch Widerstand blockiert zu werden. Und zwar verringert die Schicht 39 den horizontalen Widerstand in der epitaktischen Sicht 36, so daß Teile, die fern von der Spannungsversorgungsschicht 38 sind, einen ausreichenden Strombetrag erhalten, um eine anodische Oxidationsschicht auszubilden. Dies hat ein einfaches Beenden des Ätzens zur Folge. In der Praxis wird das Ätzen durch eine Verarmungsschicht beendet, die sich von dem pn Übergang in Richtung des Substrats 35 erstreckt. Entsprechend wird das Halbleitermaterial des Substrats 35 geringfügig auf der Verbindung zwischen dem Substrat 35 und der epitaktischen Schicht 36 zurückbleiben.
In den Fig. 15 und 16 kann eine p&spplus;-Typ Diffusionsschicht 54 auf dem Umfang einer Chipausbildungsfläche der epitaktischen Schicht 36 ausgebildet werden. Der Boden der Diffusionsschicht 54 erreicht den Wafer 35. Während des elektrochemischen Ätzprozesses wird der pn Übergang am Umfang des Wafers 35 einen, wie mit B in Fig. 17 angezeigten, Kriechweg verursacht. Die Diffusionsschicht 54 isoliert den Kriechweg verursachenden Teil von geätzten Teilen, um dadurch den Kriechweg zu verhindern. Das führt dazu, daß eine Membran, die eine einheitliche Dicke aufweist, genau ausgebildet wird.
Wenn dort keine p&spplus;-Typ Diffusionsschicht 54 ausgebildet ist, wird das Potential an dem Umfang der epitaktischen Schicht 36 gleich dem an dem Mittenteil der Schicht 36 sein, so daß der Teil B der Fig. 17 einen Kriechweg verursachen wird.
Demgegenüber wird der Umfang der epitaktischen Schicht 36, die die p&spplus;-Typ Diffusionsschicht 54 aufweist, dasselbe Potential wie der Wafer (Substrat) 35 aufweisen, so daß kein Kriechweg vorkommen wird.
Fig. 18 bis 20 zeigen Prozesse zum Ausbilden der Kriechweg vorbeugenden Hochkonzentrationsdiffusionsschicht 54.
In Fig. 18 wird eine p&spplus;-Typ vergrabene Schicht 55 auf einem p-Typ Einkristallsiliziumwafer 35 ausgebildet. Eine n-Typ epitaktische Schicht 36 ist auf dem Wafer 35 ausgebildet. In Fig. 19 wird eine p&spplus;-Typ Diffusionsschicht 56 in der epitaktischen Schicht 36 durch Wärmebehandlung in einer Sauerstoffatmosphäre ausgebildet, um die vergrabene Schicht 50 zu erreichen. Dann wird das elektrochemische Ätzen durchgeführt, wie in Fig. 20 gezeigt. Wenn die epitaktische Schicht 36 dick ist, ist diese Technik vorteilhaft, da sie eine benötigte Zeit zum Ausbilden der p&spplus;-Typ Diffusionsschicht 55 bis zu dem Wafer 35 verringern kann.
Fig. 21 bis 24 zeigen ein Beispiel einer elektrochemischen Ätztechnik.
In Fig. 21 und 22 wird ein Platinband 59 zwischen eine Aluminiumstütze 57 und einen Siliziumwafer 58 gehalten. Der Wafer 58 ist an der Stütze 57 mit Harz 60 befestigt, wie zum Beispiel hitzebeständiges Wachs. Das Harz 60 schützt den Wafer 58 und das Platinband 59 vor einer Ätzflüssigkeit 61, wie z.B. einer 33 Gew.-% KOH-Lösung bei 82ºC.
In Fig. 22 und 23 ist ein Ende des Platinbandes 59 gewellt. Wenn keine externe Kraft ausgeübt wird, weist der gewellte Teil des Bandes 59 eine Dicke von W auf. Wenn das Band 59 zwischen der Stütze 57 und dem Wafer 58 festgehalten wird, wird die Dicke des gewellten Teils des Bandes 59 auf weniger als W zusammengedrückt. Das hat das Erzeugen einer Kraft zufolge, die den Wafer 58 von der Stütze 57 wegdrückt. In diesem Zustand wird das Band 59 sicher mit dem Wafer 58 elektrisch verbunden.
In Fig. 24 wird der Wafer 58 in eine Lösung 62 eingetaucht, wie z.B. eine Trichlorethanlösung, um das Harz 60 zu verflüssigen, und wird dann aus der Lösung genommen. Zu diesem Zeitpunkt drückt der gewellte Teil des Platinbandes 59 den Wafer 58 von der Stütze 57 weg, so daß die mit einem Mischer 64 gerührte Lösung 62 schnell den Wafer 58 von der Stütze 57 entfernt. Wenn das Band 59 flach ist, wird der Wafer 58 fest mit der Stütze 57 mit dem Harz 60 verbunden sein, so daß eine längere Zeit nötig ist, um den Wafer 58 von der Stütze 57 abzulösen.
Das elektrochemische Ätzen entfernt die vorbestimmten Teile des Wafers 35, um die Nuten 42 auszubilden, wie in Fig. 10 gezeigt, und läßt vorbestimmte Bereiche der epitaktischen Schicht 36 zurück, um die beweglichen dünnen Balken 5, 6, 7, und 8 (Fig. 2) auszubilden.
In Fig. 25 werden Teile, die die n&spplus;Typ Diffusionsschicht 39 beinhalten, von der epitaktischen Schicht 36 entfernt, um die Nuten 42 zu öffnen, um die Durchgangslöcher 4a, 4b, 4c, 4d und 10 auszubilden, gezeigt in Fig. 2. Danach wird der Wafer 35 mit der aus Pyrexglas hergestellten Grundplatte anodisch verbunden.
In Fig. 26 werden der Wafer 35 und die Grundplatte 1 entlang des Ritzlinienbereichs in Chips geschnitten (Fig. 26 zeigt einen der Chips). Zu diesem Zeitpunkt geht die Schneidklinge 66 durch den Zwischenraum 65 der Aluminiumschicht 40, wie in Fig. 9 gezeigt. Und zwar berührt die Schneidklinge 66 die Aluminiumschicht 40 nicht, so daß kein Metallstaub erzeugt wird.
Wie oben erläutert bildet der erste Schritt eine dünne n-Typ epitaktische Schicht 36 (eine Einkristallhalbleiter-Dünnschicht des zweiten Leitungstyps) über einem p-Typ Einkristall-Halbleiterwafer 35 aus (ein Einkristall-Halbleitersubstrat des ersten Leitungstyps). Der zweite Schritt bildet eine Aluminiumschicht 40 (eine Metalldünnschicht) in einem Ritzlinienbereich an der epitaktischen Schicht 36 aus. Die Aluminiumschicht 40 weist einen Zwischenraum 65 zum Durchlassen einer Schneidklinge auf. Der dritte Schritt ätzt den Wafer 35 elektrochemisch, wobei mit der Aluminiumschicht 40 die Ätzelektrizität übertragen wird, um vorbestimmte Teile des Wafers 35 zu entfernen und vorbestimmte Teile der epitaktischen Schicht 36 zurückzulassen. Der vierte Schritt schneidet den Wafer 35 entlang des Ritzlinienbereichs in Chips. Jeder der Chips bildet eine Halbleitervorrichtung.
In dem Schritt 4 geht die Schneidklinge 66 durch den Zwischenraum 65 der Aluminiumschicht 40 durch, so daß kein Metallstaub entsteht, der anhaftet und die Chips beschädigt. Wenn der Ritzlinienbereich keinen Zwischenraum 65 zum Vorübergehen der Schneidklinge 66 aufweist, wird es schwierig sein, den Ritzlinienbereich zum Schneiden zu finden, da die Aluminiumschicht 40 den Ritzlinienbereich bedeckt. Gemäß der vorliegenden Erfindung dient der Zwischenraum 65 als eine Führungslinie zum Führen der Schneidklinge 66, um die Wafer 35 entlang des Ritzlinienbereichs genau in Chips zu schneiden.
Eine n&spplus;-Typ Diffusionsschicht 38 (eine Hochkonzentrationsdiffusionsschicht des zweiten Leitungstyps) kann in dem Ritzlinienbereich auf der epitaktischen Schicht 36 ausgebildet werden, und dann kann die Aluminiumschicht 40 über der Diffusionsschicht 38 ausgebildet werden. Die Diffusionsschicht 38 dient als Elektrode, um einen elektrischen Verbindungsweg sicherzustellen.
Da die Aluminiumschicht 40 und die n&spplus;-Typ Diffusionsschicht 38 in dem Ritzlinienbereich angeordnet sind, und da die n&spplus;-Typ Diffusionsschicht 39 in dem Durchgangslochausbildungsbereich angeordnet ist, ist es nicht notwendig jeden Chipbereich zum Unterbringen dieser Schichten und Beläge 38, 39 und 40 zu erweitern.
In Fig. 8 weist keine Kreuzungsstelle der Aluminiumschicht 40 einen Zwischenraum 65 zum Durchführen der Schneidklinge 66 auf. Der Zwischenraum 65 kann über jede Kreuzungsstelle der Aluminiumschicht 40 ausgebildet werden. Das kann den Widerstand erhöhen, aber die Schneidklinge 66 bekommt nie Kontakt mit der Aluminiumschicht 40, selbst bei jeder Kreuzungsstelle der Schicht, so daß Metallstaub (Aluminium) vollständig verhindert wird.
Schritt 105 von Fig. 12 kann bestimmen, ob eine vorbestimmte Zeit T, wie in Fig. 14 gezeigt, abgelaufen ist oder nicht. Die Zeitspanne T innerhalb der ein Strom einen Wendepunkt von einem Spitzenpegel zu einem konstanten Pegel erreicht, wird empirisch erhalten. Sobald die Zeitspanne T (z.B. fünf Minuten) vorüber ist, wird das elektrochemische Ätzen gestoppt.
Fig. 27 zeigt eine Abwandlung gemäß der vorliegenden Erfindung. Eine n&spplus;-Typ Diffusionsschicht 43 ist über einer epitaktischen Schicht 36 ausgebildet, mit Ausnahme von Teilen in denen die piezoresistiven Schichten 13a bis 16b (Fig. 4) ausgebildet werden müssen, und eine n&spplus;- Diffusionsschicht 39 ist durch die Schicht 43 elektrisch mit einer Aluminiumschicht 40 verbunden.
Fig. 28 zeigt eine andere Abänderung gemäß der vorliegenen Erfindung. Ein Aluminiumbelag 44 ist über einer epitaktischen Schicht 36 ausgebildet, mit Ausnahme von Teilen in denen piezoresistive Schichten 13a bis 16b und Verdrahtungen 18 bis 30 (Fig. 4) ausgebildet werden müssen, und eine Aluminiumschicht 41 ist elektrisch mit einer Aluminiumschicht 40 durch die Schicht 44 verbunden.
Fig. 29 bis 35 zeigen andere Verfahren zum Ausbilden von Halbleitervorrichtungen gemäß der vorliegenden Erfindung.
In Fig. 29 wird eine n&spplus;-Diffusionsschicht 46 durch thermische Diffusion oder Ionenimplantation über einem P- Typ Einkristallsiliziumwafer (Substrat) 45 ausgebildet. Eine n&spplus;-Typ epitaktische Schicht 47 wird über der Diffusionsschicht 46 ausgebildet.
In Fig. 30 ist eine p&spplus;-Typ Diffusionsschicht 48 in einem vorbestimmten Bereich auf der epitaktischen Schicht 47 ausgebildet, in der eine piezoresistive Schicht ausgebildet werden soll. Eine n&spplus;-Typ Diffusionsschicht 49 ist in einem Ritzlinienbereich ausgebildet. Eine Aluminiumdünnschicht ist über der Diffusionsschicht 49 ausgebildet. Ähnlich der Ausführungsform von Fig. 8 und 9 weist die Aluminiumschicht 50 einen Zwischenraum 65 zum Durchlassen einer Schneidklinge 66 auf.
In Fig. 31 ist eine Plasmanitridschicht (P-SiN) 53 über der Rückseite des Wafers 45 ausgebildet. Der Belag 53 wird durch Fotoätzen gemustert. Mit der Diffusionsschicht 49 in dem Ritzlinienbereich, die als eine Elektrode dient, werden vorbestimmte Teile des Wafers 45 elektrochemisch geätzt, um Nuten 51 auszubilden. Zu diesem Zeitpunkt werden vorbestimmte Teile der Schichten 46 und 47 zurückgelassen.
Das elektrochemische Ätzen wird ähnlich der ersten Ausführungsform der Fig. 11 bis 14 ausgeführt. Und zwar wird der Wafer 45 in eine KOH-wässrige Lösung eingetaucht und elektrochemisch geätzt. An einem Wendepunkt zu einem konstanten Stromwert von einem Spitzenwert wird das Ätzen gestoppt. Demzufolge werden vorbestimmte Teile des Wafers 45 entfernt und die vorbestimmten Teile der epitaktischen Schicht zurückgelassen.
Während des elektrochemischen Ätzens hilft die n&spplus;-Typ Diffusionsschicht 46, die zwischen dem Wafer 45 und der epitaktischen Schicht 47 liegt, einem Strom ausreichend von der Diffusionsschicht 49 zu den Teilen zu fließen, die geätzt werden müssen, wie in Fig. 31 gezeigt. Und zwar verringert die Schicht 46 den horizontalen Widerstand der eptaktischen Schicht 47, die gegen den Strom wirkt, so daß selbst Teile, die fern von der Spannungsversorgungsquelle sind, einen ausreichenden Strom empfangen können, wobei eine Anodenoxidschicht glatt ausgebildet werden kann, und das Ätzen einfach gestoppt werden kann.
In Fig. 32 wird eine p&spplus;-Typ Diffusionsschicht 63 auf dem Rand eines Chip-Ausbildungsbereichs der epitaktischen Schicht 47 ausgebildet. Die Tiefe der Diffusionsschicht 63 erreicht den Wafer 45. Während des elektrochemischen Ätzens wird der pn-Übergang an dem Rand des Wafers 45 einen Kriechweg verursachen, wie mit B in Fig. 33 angezeigt. Die Diffusionsschicht 63 isoliert den Kriechweg verursachenden Teil von Teilen, die geätzt werden sollen, um dadurch den Kriechweg zu verhindern. Das hat eine genaue Ausbildung einer Membran zur Folge, die eine einheitliche Dicke aufweist.
Die Kriechweg verhindernde Hochkonzentrationsschicht 63-kann auf dieselben Beweise ausgebildet werden, wie mit Bezug auf Fig. 18 bis 20 erläutert. Und zwar wird eine p&spplus;-Typ vergrabene Schicht in dem Wafer 45 ausgebildet, und eine p&spplus;-Typ Diffusionsschicht wird in der epitaktischen Schicht 47 ausgebildet, um die vergrabene Schicht zu erreichen.
In Fig. 34 werden vorbestimmte Teile der Diffusionsschicht 46 und der epitaktischen Schicht 47 entfernt, um die Nuten 51 zu öffnen. Der Wafer 45 wird mit einer Grundplatte aus Pyrexglas anodisch verbunden, wie in Fig. 35 gezeigt. Der Wafer 45 und die Grundplatte 1 werden entlang des Ritzlinienbereichs in Chips geschnitten, so daß jede der Chips eine Halbleitervorrichtung ausbildet.
Zu diesem Zeitpunkt geht die Schneidklinge 66 durch den Zwischenraum 65 der Aluminiumschicht 50, wie in dem Fall von Fig. 9. Entsprechend gelangt die Schneidklinge 66 nicht mit der Aluminiumschicht 50 in Kontakt.
Anstatt des Ausbildens der Diffusionsschicht 46 über dem Wafer 45, kann die epitaktische Schicht Doppelschichten aufweisen, die eine n&spplus;-Typ untere Schicht und eine n- Typ obere Schicht beinhalten.
Auf diese Weise löst die vorliegende Erfindung das Problem, das auftritt, wenn eine zum elektrochemischen Ätzen benutzte Metalldünnschicht in Chips geschnitten wird, und schließt das Ätzen an einem optimalen Zeitpunkt ab.
Die Halbleiterherstellungsverfahren gemäß den weiteren Aspekten der vorliegenden Erfindung sind im wesentlichen dieselben wie die mit Bezug auf Fig. 6 bis 26 erläuterten Verfahren. Die Merkmale der dritten und vierten Aspekte werden mit Bezug auf Fig. 10 eräutert.
Eine Plasmanitridschicht (P-SiN) 52 ist auf der Rückseite eines Wafers 35 ausgebildet. Der Belag 52 ist durch Fotoätzen gemustert. Ein Strom wird zu den Anschlußflächen zugeführt, die auf einer Aluminiumschicht 40 ausgebildet sind, um den Wafer 35 mit einer n&spplus;Typ Diffusionsschicht 38 zu ätzen, die als eine Elektrode dient. Eine in einem vorbestimmten Bereich auf einer epitaktischen Schicht 36 ausgebildete n&spplus;-Typ Diffusionsschicht 39 hilft einem Strom ausreichend von der Diffusionsschicht 38 zu Teilen zu fließen, die geätzt werden müssen. Und zwar verringert die Diffusionsschicht 39 den horizontalen Widerstand in der epitaktischen Schicht 38, so daß selbst Teile, die von der Spannungsversorgungsschicht fern sind, einen ausreichenden Strom empfangen, wobei eine Anodenoxidschicht glatt ausgebildet werden kann, und das Ätzen einfach gestoppt werden kann.
Gemäß dieser Aspekte der vorliegenden Erfindung bildet der erste Schritt eine n-Typ epitaktische Schicht 36 über einem p-Typ Einkristall-Siliziumwafer 35 aus (ein Einkristall-Halbleitersubstrat des ersten Leitungstyps). Der zweite Schritt bildet eine n&spplus;-Typ Diffusionsschicht 38 (eine Hochkonzentrationsdiffusionsschicht des zweiten Leitungstyps) in einem Ritzlinienbereich auf der epitaktischen Schicht 36 aus, wie auch eine n&spplus;-Typ Diffusionsschicht 39 (eine Hochkonzentrations-Diffusionsschicht des zweiten Leitungstyps) in einem vorbestimmten Bereich, der auf der epitaktischen Schicht 36 innerhalb jedes Chipbereichs entfernt werden soll. Der dritte Schritt ätzt elektrochemisch vorbestimmte Bereiche des Wafers 35 mit der Diffusionsschicht 38 in dem Ritzlinienbereich, der als eine Elektrode dient, um vorbestimmte Teile der epitaktischen Schicht 36 zurückzulassen. Der vierte Schritt leitet das Substrat entlang des Ritzlinienbereichs in Chips, so daß jedes der Chips eine Halbleitervorrichtung ausbildet.
Während des dritten Schritts verringert die Diffusionsschicht 39, die in dem vorbestimmten Bereich die epitaktische Schicht 36 innerhalb jedes Chipbereichs vorhanden ist, den horizontalen Widerstand in der epitaktischen Schicht 36, so daß Teile, die von der Spannungsversorgungsschicht fern sind, einen ausreichenden Strom zum Fördern der Ausbildung einer Anodenoxidschicht empfangen können, und das Ätzen einfach stoppen können.
Da die Diffusionsschicht 38 in dem Ritzlinienbereich angeordnet ist, und da die Diffusionsschicht 39 in dem Durchgangslochausbildungsbereich angeordnet ist, besteht kein Bedarf jeden Chipbereich zum Unterbringen der Schichten 38 und 39 zu erweitern.
In Fig. 30 ist eine P&spplus;-Typ Diffusionsschicht 48 auf einer epitaktischen Schicht 47 in einem Bereich ausgebildet, in dem eine piezoresistive Schicht ausgebildet ist, und eine n&spplus;-Diffusionsschicht 49 ist in einem Ritzlinienbereich ausgebildet. Eine Aluminiumschicht 50 ist über der Diffusionsschicht 49 ausgebildet.
In Fig. 31 ist eine Plasmanitridschicht (P-SiN) 53 über der Rückseite eines Wafers 45 ausgebildet. Die Schicht 53 wird durch Fotoätzen gemustert. Mit der Diffusionsschicht 49 in dem Ritzlinienbereich, die als eine Elektrode dient, werden vorbestimmte Teile des Wafers 45 elektrochemisch geätzt, um Nuten 51 auszubilden, und vorbestimmte Teile der Schichten 46 und 47 werden zurückgelassen.
Während des elektrochemischen Ätzens hilft eine n&spplus;- Diffusionsschicht 46, die zwischen dem Wafer 45 und der epitaktischen Schicht 47 liegt, einem Strom, um ausreichend von der Diffusionsschicht 49 zu dem Bereich zu fließen, der geätzt werden soll. Und zwar verringert die Schicht 46 den horizontalen Widerstand der epitaktischen Schicht 47, die gegen den Strom wirkt, so daß selbst Teile, die von der Spannungsversorgungsquelle fern sind, einen ausreichenden Strom empfangen können, wobei eine Anodenoxidschicht glatt ausgebildet werden kann, und das Atzen einfach gestoppt werden kann.
Auf diese Weise bildet der erste Schritt eine n&spplus;-Typ Diffusionsschicht 46 (einer Hochkantsensations-Diffusionsschicht des zweiten Leitungstyps) über einem p-Typ Einkristallsiliziumwafer 45 aus (ein Einkristall- Halbleitersubstrat) und dann eine n-Typ epitaktische Schicht 47 über der Diffusionsschicht 46. Der zweite Schritt bildet eine n&spplus;-Typ Diffusionsschicht 49 (eine Hochkonzentrationsdiffusionsschicht des zweiten Leitungstyps) in einem Ritzlinienbereich auf der epitaktischen Schicht 47 aus. Der dritte Schritt ätzt vorbestimmte Teile des Wafers 45 elektrochemisch, mit der Diffusionsschicht 49 in dem Ritzlinienbereich, die als eine Elektrode dient, um vorbestimmte Bereiche der epitaktischen Schicht 47 und der Diffusionsschicht 46 zurückzulassen. Der vierte Schritt schneidet den Wafer 45 entlang des Ritzlinienbereichs in Chips, so daß jedes der Chips eine Halbleitervorrichtung ausbildet.
In dem dritten Schritt hilft die Diffusionsschicht 46, die zwischen dem Wafer 45 und der epitaktischen Schicht 47 liegt, einem Strom, um ausreichend von der Diffusionsschicht 49 zu dem Bereich fließt, der geätzt werden muß. Und zwar verringert die Schicht 46 den horizontalen Widerstand der epitaktischen Schicht 47, so daß selbst Teile die von der Spannungsversorgungsquelle fern sind, einen ausreichenden Strom empfangen können, wobei ein Anodenoxidbelag glatt ausgebildet werden kann, und das Ätzen einfach gestoppt werden kann.
In jeder der Ausführungsformen können die ersten und zweiten Leitungstypen gegenseitig ausgetauscht werden. Wie oben erklärt, verringern die weiteren Aspekte der vorliegenden Erfindung wirkungsvoll den horizontalen Widerstand in jedem Chipbereich, während des elektrochemischen Ätzens.
Die obigen Ausführungsformen führen eine einheitliche Spannung durch Ausbilden einer n-Typ epitaktischen Schicht auf einem Einkristall-Siliziumsubstrat der Fläche eines Wafers zu, und durch Ausbilden einer n&spplus;-Typ Diffusionsschicht auf der epitaktischen Schicht. Die Diffusionsschicht dient als eine Elektrode, wenn das Substrat elektrochemisch geätzt wird, um einen Teil der epitaktischen Schicht als eine Membran zurückzulassen. In einigen Fällen muß eine Hochkonzentrationsdiffusionsschicht, die für ein Sensorelement irrelevant ist, als eine Elektrode zum elektrochemischen Ätzen ausgebildet werden. Und zwar muß eine Spezialelektrode, die nur zum Ätzen verwendet wird, separat vorbereitet werden.
Ein Beispiel eines Verfahrens zum Ausbilden eines Halbleitersensors gemäß eines weiteren Aspekts der vorliegenden Erfindung wird mit Bezug auf Fig. 36 bis 41 erläutert.
In Fig. 36 ist ein p-Typ Einkristall-Siliziumwafer 35 vorbereitet. In Fig. 37 ist eine n-Typ epitaktische Schicht 36 über dem Wafer 35 ausgebildet. In Fig. 38 ist eine p&spplus;-Typ Diffusionsschicht 37 in einem piezoresistiven Schichtausbildungsbereich auf der epitaktischen Schicht 36 ausgebildet. Eine p+-Diffusionsschicht 38 ist in einem Ritzlinienbereich ausgebildet. Eine p&spplus;-Typ Diffusionsschicht 39 ist auf dem Rand eines Chipausbildungsbereichs auf der epitaktischen Schicht 36 ausgebildet. Die Tiefe der Schicht 39 erreicht den Wafer 35. Diese Schichten 37, 38 und 39 werden gleichzeitig durch Wärmebehandlung in einer Sauerstoffatmosphäre ausgebildet.
In Fig. 39 ist eine Aluminiumschicht 40 über der Diffusionsschicht 38 ausgebildet, und Anschlußflächen sind auf Teilen der Aluminiumschicht 40 angeordnet. Eine Plasmanitridschicht (P-SiN) 41 ist über der Rückseite des Wafers 35 ausgebildet. Die Schicht 41 wird durch Fotoätzen gemustert. Der Strom wird den Anschlussflächen der Aluminiumschicht 40 zugeführt, und mit der Diffusionschicht 38, die als Elektrode dient, wird elektrochemisches Ätzen durchgeführt. Und zwar wird eine positive Spannung an die Diffusionschicht 38 angelegt, so dass eine Diodenstruktur, die zwischen der Diffusionsschicht 38 und der epitaktischen Schicht 36 ausgebildet ist, in eine Vorwärtsrichtung wirkt. Demzufolge fliesst ein Strom von der Diffusionschicht 38 zu der epitaktischen Schicht 36. Und zwar wird Spannung an die epitaktische Schicht 36 angelegt.
Die am Rand des Chipausbildungsbereichs ausgebildete Diffusionsschichten 39 verhindert, daß ein pn-Übergang, der mit B in Fig. 39 angezeigt ist, an dem Rand des Wafers umgekehrt vorgespannt wird, d.h., daß er Luft ausgesetzt wird. Das hat ein Unterdrücken eines Kriechweges während des elektrochemischen Ätzens zur Folge und daher das Zuführen einer einheitlichen Spannung über den Wafer, um eine Membran von einheitlicher Dicke auszubilden.
Vorbestimmte Teile des Wafers 35 werden elektrochemisch in Nuten 42 geätzt. Vorbestimmte Teile der epitaktischen Schicht 36 bleiben, um bewegliche dünne Balken 5, 6, 7 und 8 auszubilden (Fig. 2)
In der Praxis stoppt das Ätzen an einer Verarmungsschicht, die sich von dem pn-Übergang in Richtung des Substrats 35 erstreckt. Entsprechend wird das Halbleitermaterial des Substrats 35 ein bißchen auf dem Übergang zwischen dem Substrat 35 und der epitaktischen Schicht 36 zurückbleiben.
In Fig. 40 werden vorbestimmte Teile der epitaktischen 36 entfernt, um die Nuten 42 zu öffnen, um Durchgangslöcher 4a, 4b, 4c, 4d und 10 auszubilden (Fig. 2) Der Siliziumwafer 35 wird mit einer Grundplatte 1 aus Pyrexglas anodisch verbunden. Der Wafer 35 und die Grundplatte 1 werden in Chips geschnitten, wobei jedes vorbestimmte Maße entlang des Ritzlinienbereichs aufweist. Fig. 3 und 41 zeigen eines der Chips.
Auf diese bildet der erste Schritt eine n-Typ epitaktische Schicht 36 über einem p-Typ Einkristallhalbleitersubstrat 35 aus (ein Einkristallhalbleitersubstrat des ersten Leitungstyps). Der zweite Schritt bildet eine p&spplus;- Typ Diffusionsschicht 37 (eine Hochkonzentrations- Diffusionsschicht des ersten Leitungstyps) aus, um eine piezoresistive Schicht in einem vorbestimmten Bereich innerhalb jedes Chipbereichs auf der epitaktischen Schicht 36 wie auch einer p&spplus;-Typ Diffusionsschicht 38 auszubilden (einer Hochkonzentrations-Diffusionsschicht des ersten Leitungstyps) in einem Ritzlinienbereich auf der epitaktischen Schicht 36. Der dritte Schritt verwendet die p&spplus;- Typ Diffusionsschicht 38 in dem Ritzlinienbereich als eine Elektrode, um vorbestimmte Teile des Wafers 35 elektrochemisch zu ätzen und vorbestimmte Teile der epitaktischen Schicht 36 zurückzulassen. Der vierte Schritt schneidet den Wafer entlang des Ritzlinienbereiches in Chips, so daß jeder der Chips eine Halbleitervorrichtung ausbildet.
Der zweite Schritt bildet gleichzeitig die Diffusionsschichten 37 und 38 aus. Und zwar die Diffusionsschicht 38, die als eine Elektrode für das elektrochemische Ätzen dient, wird gleichzeitig mit der Diffusionsschicht 37 ausgebildet. Das verringert die Anzahl der Diffusionsoperationen. Da die Schicht 38 in dem Bereich ausgebildet ist, der geschnitten werden soll, besteht keine Notwendigkeit, die Größe jedes Chipbereichs zum Unterbringen der Schicht 38 zu vergrößern.
Der zweite Schritt kann eine p&spplus;-Typ Diffusionsschicht 39 auf dem Rand des Chipausbildungsbereichs auf der epitaktischen Schicht 36 ausbilden. Die Tiefe der Schicht 39 erreicht den Wafer 35. Diese Schicht 39 verhindert einen Kriechweg während des elektrochemischen Ätzens. Und zwar verhindert die Schicht 39 auf dem Rand des Chipausbildungsbereichs, daß der mit B in Fig. 39 angezeigte pn- Übergang umgekehrt vorgespannt wird, d.h., daß er Luft ausgesetzt wird. Das hat ein Unterdrücken eines Kriechwegs während des elektrochemischen Ätzens zur Folge, wobei eine einheitliche Spannung der gesamten Fläche des Wafers zugeführt wird, und eine Membran mit einheitlicher Dicke ausgebildet wird.
Obwohl ein pn-Übergang aufgrund des Ausbildens der Diffusionsschicht 39 von der Fläche der epitaktischen Schicht 36 hervorsteht, kann der Diffusionsprozess (Wärmebehandlung in einer Sauerstoffatmosphäre) der Diffusionsschicht 39 eine Siliziumoxidschicht über der Fläche der epitaktischen Schicht 36 ausbilden, so daß es keinen pn-Übergang gibt, der in Kontakt mit Luft steht.
Auf diese Weise verhindert die vorliegende Erfindung Schwankungen der Dicke einer Membran aufgrund eines Kriechwegs an dem pn-Übergang während des elektrochemischen Ätzens mit einer verringerten Anzahl von Prozessen.
Die Kriechweg verhindernde p&spplus;-Typ Diffusionsschicht 39 kann wie folgt ausgebildet werden. In Fig. 42 wird ein p&spplus;-Typ Diffusionsbereich 43 auf der Fläche eines Einkristallsiliziumwafers 35 im vorneherein ausgebildet. In Fig. 43 wird eine p&spplus;-Typ Diffusionsschicht 44 in einer epitaktischen Schicht 36 durch Wärmebehandlung in einer Sauerstoffatmosphäre ausgebildet. Diese Wärmebehandlung weitet den Diffusionsbereich 43 auf dem Wafer 35 in die epitaktische Schicht 36 aus, so daß der Bereich 43 in Kontakt mit der Diffusionsschicht 44 kommt.
Eine andere Ausführungsform gemäß eines weiteren Aspekts der vorliegenden Erfindung wird mit Bezug auf Fig. 44 bis 48 erläutert.
In Fig. 44 wird eine n-Typ epitaktische Schicht 46 über einen p-Typ Einkristall-Siliziumwafer (Substrat) 45 ausgebildet.
In Fig. 45 ist eine p&spplus;-Typ Diffusionsschicht 47 in einem piezoresistiven Schichtausbildungsbereich auf der epitaktischen Schicht 46 ausgebildet. Eine Aluminiumelektrode (Fig. 4) ist für die Diffusionsschicht 45 ausgebildet. Eine Aluminiumelektrode 48 ist in einem Ritzlinienbereich ausgebildet. Und zwar ist die Aluminiumelektrode 48 direkt an der epitaktischen Schicht 46 befestigt, um einen Schottky-Übergang auszubilden. Da die Trägerkonzentration der epitaktischen Schicht niedrig ist, wird der Schottky-Übergang anstatt eines ohmschen Übergangs ausgebildet. Demzufolge stellt eine Schottky-Diode aufgrund des Schottky-Übergangs einen Durchlaßstrom zur Verfügung.
In Fig. 46 ist eine Plasmanitridschicht (P-SiN) 49 über der Rückseite des Wafers 45 ausgebildet, der durch Fotoätzen gemustert ist. Mit der Aluminiumelektrode 48 wird elektrochemisches Ätzen ausgeführt. Und zwar wird eine Vorwärtsspannung an die Aluminiumelektrode 48 angelegt, um eine Vorwärtsspannung von dem Schottky-Übergang herzustellen, um vorbestimmte Teile des Wafers 45 elektrochemisch zu ätzen, und Nuten 50 auszubilden. Zu diesem Zeitpunkt werden vorbestimmte Teile der epitaktischen Schicht 46 zurückgelassen. In Fig. 47 werden vorbestimmte Teile der epitaktischen Schicht 46 entfernt, um Nuten 50 zu öffnen. Der Siliziumwafer 45 wird mit einer Grundplatte 1 aus Pyrexglas anodisch verbunden. Der Wafer und die Grundplatte 1 werden in Chips entlang des Ritzlinienbereichs geschnitten, so daß jedes der Chips eine Halbleitervorrichtung ausbildet, wie in Fig. 48 gezeigt.
Auf diese Weise bildet der erste Schritt, gemäß dieser Ausführungsform, eine n-Typ epitaktische Schicht 46 über einem p-Typ Einkristallsiliziumwafer 45 aus (ein Einkristall-Halbleitersubstrat des ersten Leitungstyps) Der zweite Schritt bildet eine p&spplus;-Typ Diffusionsschicht 47 (eine Hochkonzentrations-Diffusionsschicht) aus, die als eine piezoresistive Schicht dient, in einem vorbestimmten Bereich innerhalb jedes Chipbereichs auf der epitaktischen Schicht 46 aus. Der dritte Schritt bildet eine Aluminiumelektrode für die Diffusionsschicht 47 in jedem Chip aus, und bildet direkt eine Aluminiumelektrode 48 (eine Ätzmetallelektrode) in einem Ritzlinienbereich auf der epitaktischen Schicht 46 aus, um einen Schottky- Übergang auszubilden. Der vierte Schritt ätzt vorbestimmte Teile des Wafers 45 elektrochemisch mit einer Vorwärtsspannung des Schottkyübergangs durch die Aluminiumelektrode 48, um vorbestimmte Teile der epitaktischen Schicht 46 zurückzulassen. Der fünfte Schritt schneidet den Wafer 45 entlang des Ritzlinienbereichs in Chips, so daß jedes der Chips eine Halbleitervorrichtung ausbildet.
Der dritte Schritt bildet simultan die Aluminiumelektrode für die Diffusionsschicht 47 und Aluminiumelektrode 48 aus. Entsprechend wird ohne zusätzliche Diffusionsoperation die Aluminiumelektrode 48 direkt ausgebildet, wenn die Aluminiumelektrode für die Diffusionsschicht 47 zum Ausbilden von den Meßstreifen ausgebildet wird.
Dieser Aspekt ist nicht auf die oben erwähnte Ausführungsform begrenzt. Zum Beispiel kann der erste und zweite Leitungstyps in jeder der Ausführungsformen gegenseitig ersetzt werden.
Wie oben erläutert führt dieser Aspekt der vorliegenden Erfindung elektrochemisches Ätzen wirkungsvoll aus, ohne Hochkonzentrations-Diffusionsschicht, die als eine alleinige elektrochemische Ätzelektrode dient.
Ein weiterer Aspekt der vorliegenden Erfindung wird erläutert werden. Dieser Aspekt bezieht sich auf ein Verfahren zur Herstellung eines integrierten Drucksensors.
Wie zuvor erläutert, legt die japanische ungeprüfte Patentveröffentlichung Nr. 61-30039 ein Verfahren zum elektrochemischen Ätzen eines Wafers offen, um eine Membran eines Siliziumdrucksensors auzubilden. Dieses Verfahren bereitet ein Siliziumsubstrat vor, das aus oberen und unteren Schichten ausgebildet ist, die verschiedene Leitungstypen aufweisen. Eine Hochkonzentrationsschicht, die als Elektrode zum elektrochemischen Ätzen dient, ist in den Inaktiven und Ritzlinienbereichen des Siliziumsubstrats ausgebildet. Die untere Leitungsschicht wird elektrochemisch geätzt, und die obere Leitungsschicht (epitaktische Schicht) bleibt zurück, um eine Membran auszubilden. Wenn die Hochkonzentrations-Diffusionsschicht in den Inaktiven und Ritzlinienbereichen des Siliziumsubstrats ausgebildet ist, empfängt das Siliziumsubstrat (Wafer) gänzlich ein einheitliches Potential. In diesem Fall führt die obere Leitungsschicht (epitaktische Schicht) Spannung den Teilen zu, die um die Membran herum geätzt werden sollen.
Wenn diese Technik zum Herstellen eines integrierten Drucksensors angewendet wird, der integrierte Schaltungen auf dem Rand eines Chips aufweist, wird die Einheitlichkeit einer Membran des Chips verschlechtert, da die integrierten Schaltungen auf dem Rand eine glatte Zufuhr von Potential zum elektrochemischen Ätzen verhindern. Um dieses Problem zu lösen, muß eine Elektrode alleinig zum elektrochemischen Ätzen in jedem Chipbereich vorbereitet werden. Jedoch benötigt diese Elektrode zusätzlichen Platz.
Dementsprechend besteht eine Notwendigkeit zum Bereitstellen eines Verfahrens zum Herstellen einer Halbleitervorrichtung, die fähig ist eine Membran im wesentlichen ohne zusätzlichen Platz herzustellen.
Um diese Anforderung zu erfüllen, stellt ein weiterer Aspekt der vorliegenden Erfindung ein Verfahren zum Herstellen einer Halbleitervorrichtung bereit, die ein dünnes Element aufweist (eine Membran) und einen integrierten Schaltungsabschnitt mit Elektrode auf demselben Substrat.
Ein Membrantyp integrierter Drucksensor, der gemäß eines weiteren Aspekts der vorliegenden Erfindung ausgebildet ist, wird erläutert werden.
Fig. 49 ist eine Draufsicht, die den Drucksensorchip 105 zeigt. Fig. 50 ist eine Querschnittsansicht, die entlang einer Linie A-A von Fig. 49 genommen ist. In Fig. 50 ist eine n-Typ epitaktische Schicht 102 über ein p-Typ Einkristallsiliziumsubstrat 101 geschichtet. In Fig. 51 ist ein Siliziumwafer 103 in Drucksensorchips entlang eines Ritzlinienbereiches 104 geschnitten.
In Fig. 49 und 50 weist der Siliziumchip 105 eine zentrale Membran 106 auf, die durch elektrochemisches Ätzen ausgedünnt ist. Die Dehnmeßstreifen (p&spplus;-Typ Diffusionswiderstandsschichten) 107 sind auf der Membran 106 ausgebildet. Die Dehnmeßstreifen 107 sind in dieselbe Richtung ausgerichtet. Jede der Dehnmeßstreifen 107 ist mehrmals gefaltet, um seinen Widerstandswert zu erhöhen. Die Dehnmeßstreifen 107 sind miteinander verbunden, um eine Wheatstone'sche Brücke zu bilden.
In Fig. 49 ist ein integrierter Schaltungsbereich 108 um die Membran 106 herum auf dem Rand des Chips 105 ausgebildet. Der integrierte Schaltungsabschnitt 108 verstärkt ein Ausgangssignal der Wheatstone'schen Brücke und verarbeitet das Signal zur Temperaturkompensation, etc.. Der integrierte Schaltungsabschnitt 108 beinhaltet z.B. einen Bipolar npn-Transistor von Fig. 52, einen Basiswiderstand von Fig. 53, ein Kondensator von Fig. 54 und einen Dünnschichtwiderstand von Fig. 55.
Der Bipolar-npn-Transistor von Fig. 52 weist einen n&spplus;-Typ-Kollektorbereich 109, einen p-Typ Basisbereich 110 und einen n&spplus;-Typ Emitterbereich 111 auf. Diese Bereiche werden in der epitaktischen Schicht 102 ausgebildet. Der Basiswiderstand von Fig. 53 weist einen p&spplus;-Typ Basiswiderstandsbereich 112 auf, der mit der Aluminiumelektrode 113 verbunden ist. Der Kondensator von Fig. 55 weist eine SiO&sub2;-Schicht 115 auf, der zwischen einer oberen Aluminiumkondensatorelektrode 115 und einer unteren Kondensatorelektrode (n&spplus;-Typ Diffusionsschicht) 116 gehalten wird. Der Dünnschichtwiderstand von Fig. 55 weist einen Dünnschichtwiderstand 118 auf, der aus z.B. CrSi ausgebildet auf einem SiO&sub2; Belag 117 hergestellt ist und mit der Aluminiumelektrode 120 durch das Sperrmetall 119 verbunden ist, wie z.B. TiW.
Der integrierte Schaltungsabschnitt 108 wird mit einer einzigen Leistungsquelle betrieben. In Fig. 49 führt die Aluminiumelektrode, die auf dem Siliziumchip 105 ausgebildet ist, potential zu. Der integrierte Schaltungsabschnitt 108 ist mit der Aluminiumhochspannungsisolationsleitung 121 und der Aluminiumniederspannungsisolationsleitung 122 verbunden. Die Leitung 121 ist direkt mit einer Leistungsquellenleitung verbunden und die Leitung 122 ist direkt mit einem Erdleiter verbunden. Viereckige Teile 123 und 124 auf den Elektrodenmustern sind Anschlüsseflächen zum Bonden, die mit Au- oder Al-Drähten verbunden sind.
In diesem integrierten Drucksensor (oder in einer Standardbipolar IS) ist ein p&spplus;-Typ Isolationsbereich 125, der in den Fig. 50, 52, 53 und 54 gezeigt ist, angeordnet, um Elemente voneinander zu isolieren. In jedem Chip ist die Aluminiumleitung 122 mit dem Bereich 125 verbunden, um einen pn-Übergang umgekehrt vorzuspannen. Eine Mehrzahl von p&spplus;-Typ Basiswiderstandsbereichen 112 von Fig. 53 und Widerstände, die durch die Diffusion ausgebildet werden, der Meßstreifen 127 von Fig. 50, können in einem Bereich angeordnet werden (Widerstandsinsel genannt), der von dem p&spplus;-Typ Isolationsbereich 125 umgeben ist. Um die Widerstände voneinander zu isolieren, ist die Aluminiumleitung 121 in dem Chip mit der Widerstandsinsel verbunden. Und zwar ist eine n&spplus;-Typ Diffusionsschicht 126 mit ohmschem Kontakt auf der n&supmin;-Typ epitaktischen Schicht 102 von Fig. 50 ausgebildet, und die Aluminiumleitung 121 ist mit der Diffusionsschicht 126 verbunden. Und zwar bildet die Oberseite der Membran 106 eine Widerstandsinsel. Bei Normalbetrieb der Vorrichtung ist die Widerstandsinsel von den anderen Teilen durch die Diffusionsschicht 126 und die Aluminiumleitung 121 isoliert.
Obwohl die Isolationsleitung direkt mit einer Leistungsquelle oder einer Erdleitung verbunden ist, ist sie ursprünglich nicht zum Übertragen eines Stromes ausgelegt. Entsprechend kann die Isolationsleitung indirekt mit der Leistungsquelle oder der Erdleitung durch Widerstände verbunden werden.
Ein Verfahren zum Herstellen eines solchen integrierten Drucksensors wird mit Bezug auf Fig. 56 bis 59 erläutert.
In Fig. 56 ist ein pTyp Einkristallsiliziumsubstrat (Wafer) 101 vorbereitet. Eine Kristallachse des Substrats weist eine Neigung (Off-Winkel) von mehreren Grad auf eine Fläche (110) oder (100) auf. Eine n-Typ epitaktische schicht 102 ist über dem Substrat 101 ausgebildet.
In Fig. 57 ist ein p&spplus;-Typ Isolationsbereich 125 ausgebildet, um Elemente voneinander zu isolieren. Ein Dehnungsmeßstreifen (eine p&spplus;-Typ Diffusionswiderstandsschicht) 107, eine n&spplus;-Typ Diffusionsschicht 126 mit ohmschem Kontakt, und eine n&spplus;-Typ Diffusionsschicht 127 zum Zuführen elektrochemischen Ätzpotentials sind ausgebildet. Die Schicht 127 erstreckt sich zu einem Chip-Bereich und einem Ritzlinienbereich wie in Fig. 49 gezeigt.
Die Elemente von Fig. 52 bis 55 auf dem integrierten Schaltungsabschnitt 108 sind auf dem Rand jedes Chipbereichs ausgebildet. Zu diesem Zeitpunkt ist der Basiswiderstandsbereich 112 von Fig. 53 ausgebildet, wenn die Basis des Transistors von Fig. 52 durch Diffusion ausgebildet ist. Die Elektrode des unteren Kondensators (n&spplus;- Typ Diffusionsschicht) 116 von Fig. 54 wird ausgebildet, wenn der Emitter des Transistors durch Diffusion ausgebildet wird. Während dieser Elementausbildungsprozesse, wird eine SiO&sub2;-Schicht 129 über der Siliziumfläche ausgebildet. Der Dünnschichtswiderstand 118 von Fig. 55 ist durch CrSi oder TiW durch Aufdampfen oder Zerstäuben ausgebildet.
In Fig. 58 sind die Aluminiumhochspannungsisolationsleitungen 21 und die Aluminumniederspannungsisolationsleitungen 122 auf der SiO&sub2;-Schicht 129 ausgebildet. Zur selben Zeit werden die Aluminiumelektrode 128 zum Zuführen des elektrochemischen Ätzpotentials in einen Ritzlinienbereich und eine andere Aluminiumschicht ausgebildet. Zur selben Zeit wird die Elektrode 128 elektrisch mit der Leitung 121 durch die Diffusionsschicht 127 verbunden. Aufgrund der elektrischen Verbindung durch die Diffusionsschicht 121 kann die Aluminiumleitung 122 auf der Diffusionsschicht 127 angeordnet werden. Eine Passivierungsschicht 130, wie z.B. eine SiO&sub2;-Schicht und eine SiNX- Schicht wird durch CVD oder einem Zersteubungsverfahren aasgebildet.
In Fig. 59 wird eine SiNX-Schicht 131 über die Hinterseite des Substrats 101 ausgebildet, und die Schicht 131 wird durch Fotoätzen gemustert.
Vorbestimmte Teile des Substrats 101 werden in einer Lösung, wie z.B. eine KOH-wässrige Lösung, elektrochemisch geätzt. Zu diesem Zeitpunkt wird eine Spannung an die Aluminiumelektrode 128 angelegt, so daß der pn- Übergang des Substrats 101 durch die Spannung durch die Diffusionsschicht 127, die Leitung 121, und die Diffusionsschicht 126 umgekehrt vorgespannt wird. Das Substrat 101 wird bis ungefähr zum pn-Übergang geätzt, und das Ätzen wird gestoppt. Die Position an der das Ätzen gestoppt wird, wird entsprechend einer Verarmungsschicht bestimmt, die sich von dem pn-Übergan in Richtung des Substrats 101 erstreckt. Eine Membran 106, die von jedem Chipbereich geätzt werden muß, empfängt Potential durch die Elektrode 128, die in einem Ritzlinienbereich läuft, die sich in Längs- und Querrichtungen auf dem Substrat 101, der Schicht 127 und der Aluminiumleitung 121 erstreckt. Demzufolge empfängt jeder Chipbereich ein einheitliches Potential, und daher kann das Ätzen einfach gestoppt werden.
Die Dicke der so ausgebildeten Membran 106 des Drucksensors wird durch die Genauigkeit der epitaktischen Schicht 102 und die Breite der Verarmungsschicht bestimmt. Verglichen mit herkömmlichen Membranausbildungsverfahren, ist das Verfahren der vorliegenden Erfindung fähig die Dicke der Membran präzise zu steuern.
In Fig. 50 wird der Wafer entlang des Ritzlinienbereichs in Chips geschnitten, so daß jede der Chips den integrierten Drucksensor ausbildet. Zu diesem Zeitpunkt wird die Aluminiumelektrode 128 ebenso geschnitten.
Wie oben erläutert bildet, gemäß dieser Ausführungsform, der erste Schritt eine n-Typ epitaktische Schicht 102 über einem p-Typ Einkristallsiliziumsubstrat (Wafer) 101 aus. Der zweite Schritt bildet einen integrierter. Schaltungsabschnitt 108 aus, der eine Aluminiumhochspannungsisolationsleitung 121 auf der epitaktischen Schicht 102 aufweist. Der dritte Schritt bildet eine Aluminiumelektrode 128 zum Zuführen des elektrochemischen Ätzpotentails in einem Ritzlinienbereich auf der epitaktischen Schicht 102 aus und verbindet die Elektroden 128 mit der Aluminiumleitung 121 elektrisch. Der vierte Schritt ätzt elektrochemisch vorbestimmte Teile des Substrats 101 unter Verwendung der Elektrode 128, um eine Membran (dünne Teil) 106 von der epitaktischen Schicht 102 auszubilden. Der fünfte Schritt schneidet den Wafer entlang des Ritzlinienbereichs in Chips, so daß jeder der Chips einen integrierten Drucksensor ausbildet.
Da die Aluminiumleitung 121 des integrierten Schaltungsabschnitts 108 ebenso für das elektrochemische Ätzer verwendet wird, wenn zusätzliche alleinige Breitendiffusionsschichten und eine Metallschicht zum Durchführen und Stoppen des Ätzens im wesentlichen nicht benötigt werden. Da die Aluminiumleitung 121 mit der Elektrode 128 durch die Diffusionsschicht 127 elektrisch verbunden ist, kann die andere Aluminiumleitung 122 auf der Diffusionsschicht 127 angeordnet werden.
Die vorliegende Erfindung ist nicht auf die oben erwähnten Ausführungsformen beschränkt. Die vorliegende Erfindung ist zum Herstellen durch elektrochemisches Ätzer nicht nur von integrierten Drucksensoren anwendbar, sondern auch anderen Halbleitervorrichtungen, wie z.B. integrierten Beschleunigungssensoren, die einen integrierter Schaltungsabschnitt aufweisen.
Der integrierte Schaltungsabschnitt 108 kann MOSintegrierte Schaltungen anstatt von Bipolar-integrierte Schaltungen enthalten.
In Fig. 60 ist eine n&spplus;-Typ eingegrabene Schicht 132 zwischen einem p-Typ Einkristallsiliziumsubstrat 101 und einer n-Typ epitaktischen Schicht 102 ausgebildet, um eine Membran 106 auszubilden.
In den obigen Ausführungsformen können die Leitungstypen gegenseitig ersetzt werden.
Die Aluminiumleitung 121 kann direkt mit der Elektrode 128 ohne Diffusionsschicht 127 verbunden werden.
Anstatt der epitaktischen Schicht 102 kann eine Halbleiterschicht, die durch ein anderes Verfahren, wie z.B. ein Waferdirektverbindungsverfahren, ausgebildet ist, benutzt werden.
Wie oben erläutert, ist der sechste Aspekt der vorliegenden Erfindung zum Ausbilden einer Membran (dünnes Teil) ohne Vergrößerung der Größe jedes Chips fähig.
Eine andere Ausführungsform gemäß des sechsten Aspekts der vorliegenden Erfindung wird mit Bezug auf Fig. 61 erläutert.
In der vorhergehenen Ausführungsform des sechsten Aspekts der vorliegenden Erfindung ist die n&spplus;-Typ Diffusionsschicht 126 mit ohmschem Kontakt auf der n&supmin;-Typ epitaktischen Schicht 102 ausgebildet, und die Aluminiumhochspannungsisolationsleitung 121 ist mit der Diffusionsschicht 126 verbunden, wie in Fig. 50 gezeigt.
Das Verbindung der Diffusionsschicht 126 mit der an die Aluminiumleitung 121 angelegten hohen Spannung wird Schwierigkeiten verursachen, wenn die Impedanz der Schaltung 108a klein ist.
Während des elektrochemischen Ätzens muß der pn- Übergang zwischen der n&supmin;-Typ epitaktischen Schicht 102 und dem p&supmin;-Typ Substrat 101 rund um die Membran herum umgekehrt vorgespannt sein, so daß kein Strom fließt bevor das Substrat bis zum pn-Übergang geätzt ist.
Der Ätzprozeß wird für gewöhnlich gestoppt, wenn ein Strom durch einen Halbleiter fließt, der geätzt wird, um eine anodische Verbindung des Substrats auszubilden.
Wenn die Impedanz der Schaltung 108a klein ist, kann der Strom zu dem Substrat 101 durch die Schaltung 108a und den Isolationsbereich 125 fließen. In diesem Fall kann die Ätzoperation gestoppt werden, bevor das Substrat 101 bis zum pn-Übergang geätzt ist.
Um die obigen Schwierigkeiten zu verhindern, wenn die Impedanz der Schaltung 108a klein ist, verbindet die vorliegende Erfindung die n&spplus;-Typ Diffusionsschicht 126 mit ohmschem Kontakt an die Schaltung 108a durch die Aluminiumhochspannungsisolationsleitungen 121 mit einer Kriechstrom verhindernden Diode DA, die auf dem Weg der Leitung 120 angeordnet ist. Die Polarität der Diode DA wird gesetzt, wie in einer integrierten Schaltung 108 desselben Chips angezeigt, wie in Fig. 61 gezeigt.
Und zwar wird kein Strom von der Schaltung 108a zu dem Substrat 101 durch den Isolationsbereich 125 fließen, der bei niedriger Spannung festgesetzt ist.
Diese Anordnung ist insbesondere effektiv, wenn eine Hochspannungsisolationsleitung angeordnet ist.
In der obigen Anordnung ist es notwendig, eine Vorwärtsspannung der Diode zu berücksichtigen.
In Fig. 61 wird die Aluminiumhochspannungsisolationsleitung 121, die auf dem p&spplus;-Typ Isolationsbereich 125 ausgebildet ist, in zwei (121' und 122 ") geteilt. Eine andere Aluminiumniederspannungisolationsleitung 122 ist zwischen den Teilen 121' und 121 " ausgebildet, und sie sind mit der Schaltung 108a verbunden.
Die Kriechstrom verhindernde Diode DA ist auf dem Weg der Aluminiumleitung 121 angeordnet, die mit der Schaltung 108a verbunden ist. Gemäß der Ausführungsform ist die Leitung 122, die an die Niederspannung angelegt ist, mit der Aluminiumniederspannungsisolationselektrode 122 verbunden, die auf der obersten Fläche des p&spplus;-Typ Isolationsbereichs 125 ausgebildet ist.
Gemäß dieser Ausführungsform ist es notwendig zu verhindern, daß ein Strom von jedem Chip fließt.
Gemäß einem Stand der Technik wird eine Hochspannung zur Isolation an die Aluminiumleitung 121 angelegt, so dass die Hochspannung nicht nur an die n&spplus;-Typ Diffusionsschicht 126 mit ohmschem Kontakt, sondern auch an die n&spplus;- Typ Diffusionsschicht 127 angelegt ist, die zum elektrochemischen Ätzen benutzt wird, um ein Problem des Kriechwegs an einem hervorstehenden Ende des pn-Übergangs des Chips zu verursachen, wie in Fig. 61 gezeigt.
Um den Kriechweg zu verhindern, ordnet die vorliegende Erfindung eine Kriechstrom verhindernde Diode DB von Fig. 61, die eine wie in Fig. 61 gezeigte Polarität aufweist, zwischen den Aluminiumleitungen 121' und 121 " an.
Fig. 62 zeigt eine andere Ausführungsform gemäß dem sechsten Aspekt der vorliegenden Erfindung.
In dieser Ausführungsform ist eine n&spplus;-Typ Diffusionsschicht 126 mit ohmschem Kontakt, die auf einer n&supmin;-Typ epitaktischen Schicht 102 ausgebildet ist, nicht mit einer Aluminiumhochspannungsisolationsleitung 121 in Kontakt.
Gemäß dieser Ausführungsform wird die Aluminiumleitung 132 anstatt der Aluminiumhochspannungsleitung 121 ausgebildet. Die Leitungen 123, die auf dem p&spplus;-Typ Isolationsbereich 125 ausgebildet ist, wird in zwei Teile geteilt (123' und 123"). Die Aluminiumniederspannungsisolationsleitung 122 wird zwischen den Elektrodenteilen 123' und 123" ausgebildet. Die Leitung 122 ist mit einer Schaltung 108a verbunden. Die Elektrode 123' ist mit der Elektrode 123" durch eine Kriechstrom verhindernde Diode DB verbunden. Die Diode DB weist eine wie in der Figur gezeigte Polarität auf.
Diese Ausführungsform führt eine Spannung von einem Ritzlinienbereich oder von einer n&spplus;-Typ Diffusionsschicht 127, die zum elektrochemischen Ätzen benutzt wird, der epitaktischen Schicht 102 zu, um eine Membran 106 auszubilden, ohne an der Elektrode für die Schaltung 108a vorüberzugehen.
Diese Ausführungsform ist anwendbar, wenn eine Mehrzahl von Widerständen nicht in einer einzelnen Widerstandsinsel ausgebildet sind.
Wenn vier Dehnmeßstreifen 107 einer p&spplus;-Typ Diffusionsschicht auf derselben n&supmin;-Typ epitaktischen Schicht 102 ausgebildet werden, muß Hochspannung an die epitaktische Schicht 102 angelegt werden, um die Dehnmeßstreifen 107 voneinander zu isolieren. Wenn die Dehnmeßstreifen 107 auf verschiedenen n&supmin;-Typ epitaktischen Schichten 102 jeweils angeordnet sind, ist es nicht notwendig die n&supmin;-Typ epitaktischen Schichten auf hohe Spannungen vorzuspannen.

Claims

1. Ein Verfahren zur Herstellung einer Halbleitervorrichtung mit:

einem ersten Schritt des Ausbildens einer Einkristallhalbleiterdünnschicht (36, 47, 46, 102) eines zweiten Leitfähigkeitstyps (n) über einem Einkristallhalbleitersubstrat (35, 45, 101j eines ersten Leitfähigkeitstyps (p);

einem nachfolgenden zweiten Schritt des Ausbildens eines leitenden Materials (38, 40, 49, 50, 48, 128) in einem Ritzlinienbereich auf der Halbleiterdünnschicht, wobei das leitende Material eine Metalldünnschicht (40, 50, 48, 128) aufweist, die einen Spalt (65) aufweist, um eine Schneidklinge (66) entlang des Ritzlinienbereichs durchzulassen, wobei die Breite (W1) des Spaltes (65) etwas breiter als die Breite (W2) der Schneidklinge (66) ist;

einem nachfolgenden dritten Schritt des elektrochemischen Ätzens des Substrats, der durchgeführt wird, indem das leitende Material als Übergang benutzt wird, der die Ätzelektrizität überträgt, um vorbestimmte Teile (42, 51, 50) des Substrats in den jeweiligen Chipbereichen zu entfernen, wobei das leitende Material während des elektrochemischen Ätzens als Elektrode dient; und

einem nachfolgenden vierten Schritt des Schneidens des Substrats in Chips entlang des Ritzlinienbereichs, wobei jeder der Chips eine Halbleitervorrichtung bildet.

2. Das Verfahren nach Anspruch 1, wobei das leitende Material eine Hochkonzentrationsdiffusionsschicht (38, 49) eines zweiten Leitfähigkeitstyps (n) aufweist.

3. Das Verfahren nach einem der Ansprüche 1 bis 2, wobei die Halbleiterdünnschicht, die auf dem Substrat ausgebildet ist, eine epitaktische Schicht ist.

4. Das Verfahren nach einem der Ansprüche 1 bis 3, wobei der Schritt des elektrochemischen Ätzens vorbestimmte Teile der Halbleiterdünnschicht hinterläßt, an denen jeweils Diffusionsschichten (37, 48, 47 (Fig. 45 bis 48), 107 (Fig. 50, 57 bis 62)) des ersten Leitfähigkeitstyps (p) angesiedelt sind.

5. Das Verfahren nach einem der Ansprüche 1 bis 4, wobei eine Hochkonzentrationsdiffusionsschicht (39, 43, 46) eines zweiten Leitfähigkeitstyps (n) in einem vorbestimmten Bereich der epitaktischen Schicht ausgebildet ist.

6. Das Verfahren nach Anspruch 5, wobei der vorbestimmte Bereich der epitaktischen Schicht, in dem die Hochkonzentrationsdiffusionsschicht (39) des zweiten Leitfähigkeitstyps (n) ausgebildet ist, einem Bereich entspricht, der innerhalb eines Chipbereichs liegt, der zwischen dem dritten und dem vierten Schritt entfernt wird.

7. Das Verfahren nach Anspruch 6, wobei eine Metalldünnschicht (41) auf der Halbleiterdünnschicht angeordnet wird, um die Hochkonzentrationsdiffusionsschicht (39) zu berühren, und zwischen dem dritten und vierten Schritt entfernt wird.

8. Das Verfahren nach einem der Ansprüche 1 bis 6, wobei das Substrat in eine auf KOH basierende Ätzlösung eingetaucht wird und mit einem vorbestimmten Strom elektrochemisch geätzt wird, und das Ätzen an einem Wendepunkt beendet wird, an dem der Strom von einem Höchstwert auf einen gegebene Wert einbiegt.

9. Das Verfahren nach einem der Ansprüche 1 bis 8, wobei der Schritt des Ausbildens des leitenden Materials beinhaltet:

erstens das Ausbilden einer Hochkonzentrationsdiffusionsschicht (38, 49) eines zweiten Leitfähigkeitstyps (n) in einem Ritzlinienbereich auf der Halbleiterdünnschicht; und

dann das Ausbilden einer Metalldünnschicht (40, 50) auf der Diffusionsschicht (38, 49).

10. Das Verfahren nach Anspruch 9, wobei, wenn die Hoch- Konzentrationsdiffusionsschicht (38, 49) des zweiten Leitfähigkeitstyps (n) als Teil des leitenden Materials ausgebildet wird, eine Hochkonzentrationsdiffusionsschicht (39) eines zweiten Leitfähigkeitstyps (n) in einem vorbestimmten Bereich innerhalb jedes Chipbereichs, der zwischen dem dritten und vierten Schritt entfernt wird, ausgebildet ist.

11. Das Verfahren nach einem der Ansprüche 1 bis 8, wobei der Schritt des Ausbildens des leitenden Materials aufweist: das Ausbilden einer Hochkonzentrationsdiffusionsschicht (38) eines zweiten Leitfähigkeitstyps (n) in einem Ritzlinienbereich auf der Halbleiterdünnschicht sowie einer Hochkonzentrationsdiffusionsschicht (39) eines zweiten Leitfähigkeitstyps (n) in einem vorbestimmten Bereich innerhalb jedes Chipbereichs auf der Halbleiterdünnschicht.

12. Das Verfahren nach einem der Ansprüche 1 bis 8, wobei der Schritt des Ausbildens der Halbleiterdünnschicht aufweist:

Ausbilden einer Hochkonzentrationsdiffusionsschicht (46) eines zweiten Leitfähigkeitstyps (n) über einem Einkristallhalbleitersubstrat (45) eines ersten Leitfähigkeitstyps (p); und

darauffolgend das Ausbilden einer epitaktischen Schicht (47) eines zweiten Leitfähigkeitstyps (n) über der Diffusionsschicht (46).

13. Das Verfahren nach einem der Ansprüche 1 bis 12, das ferner vor dem Schritt des elektrochemischen Ätzverfahrens das Ausbilden einer durchlaßverhindernden Hochkonzentrationsdiffusionsschicht (54, 55, 56, 63, 39, 43, 44) eines ersten Leitfähigkeitstyps (p) im Außenbereich eines Chipausbildungsbereichs der Halbleiterdünnschicht umfasst, wobei die Tiefe der durchlaßverhndernden Schicht das Substrat erreicht.

14. Das Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens des leitenden Materials aufweist:

Ausbilden einer Hochkonzentrationsdiffusionsschicht (37) eines ersten Leitfähigkeitstyps (p) innerhalb jedes Chipbereichs auf der Halbleiterdünnschicht, sowie einer Hochkonzentrationsdiffusionsschicht (38) eines ersten Leitfähigkeitstyps (p) in einem Ritzlinienbereich auf der Halbleiterdünnschicht als leitendes Material.

15. Das Verfahren nach Anspruch 14, wobei in dem Schritt des Ausbildens des leitenden Materials ebenso eine durchlaßverhindernde Hochkonzentrationsdiffusionsschicht (39, 43, 44) eines ersten Leitfähigkeitstyps (p) auf dem Randbereich des Chipausbildungsbereichs der Halbleiterdünnschicht (36) ausgebildet wird, wobei die Tiefe der durchlaßverhindernden Schicht das Substrat (35) erreicht.

16. Das Verfahren nach Anspruch 1, wobei der Schritt des Ausbildens des leitenden Materials das Ausbilden einer Metallschicht als leitendes Material aufweist, die eine Schottky-Verbindung ausbildet, indem sie die Halbleiterdünnschicht im Ritzlinienbereich direkt kontaktiert.

17. Das Verfahren nach einem der Ansprüche 1 bis 13, das ferner aufweist:

einen Schritt des Ausbildens eines integrierten Schaltungsabschnitts mit einer Elektrode (121) auf der Halbleiterdünnschicht; und

einen Schritt des Ausbildens einer Elektrode (128) im Ritzlinienbereich auf der Halbleiterdünnschicht und des elektrischen Anschließens der Elektrode (128) im Ritzlinienbereich an die Elektrode (121) des integrierten Schaltungsabschnitts, wobei der Schritt des elektrochemischen Ätzverfahrens die Elektrode (128) im Ritzlinienbereich als eine Durchlaßübermittlungselektrizität benutzt, um eine Membran aus der Halbleiterdünnschicht auszubilden.

18. Das Verfahren nach Anspruch 17, wobei im Schritt des Ausbildens einer Elektrode die Elektrode (128) im Ritzlinienbereich elektrisch mit der Elektrode (121) des integrierten Schaltungsabschnitts über eine Hochkonzentrationsdiffusionsschicht (127), die auf der Halbleiterdünnschicht ausgebildet ist, verbunden ist.

19. Das Verfahren nach Anspruch 17 oder 18, wobei die Elektrode (121) des integrierten Halbleiterabschnitts eine hochpotentiale Leitung ist, die mit einer Stromquelle verbunden ist.

20. Das Verfahren nach Anspruch 18, wobei die Elektrode (121) des integrierten Halbleiterabschnitts mit der Hochkonzentrationsdiffusionsschicht (127) über eine Diode (DB) verbunden ist.